JP2004063479A

JP2004063479A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004063479A
Application number: JP2002208566A
Authority: JP
Inventors: Daisuke Kishimoto; 岸本　大輔; Tatsu Saito; 斎藤　龍; Takashi Tsutsumi; 堤　岳志
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-06-04
Filing date: 2002-07-17
Publication date: 2004-02-26
Anticipated expiration: 2022-07-17
Also published as: JP4048856B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a power semiconductor device that has a trench gate structure and is improved in throughput and reduced in cost by suppressing the fluctuation of the electric characteristics of the device caused by the worked shape of the device, and to provide a method of manufacturing the device. <P>SOLUTION: The depth d20 of the peak 20 of the impurity concentration in the p-well region 3 of this semiconductor device which is an essential element for deciding the electrical characteristics of the device is made deeper than that d11 of the n<SP>+</SP>-type source region 11 of the device. In addition, the depth d20 is set to ≥1/3 as deep as the depth of a trench or to ≥1 μm from the surface of a semiconductor. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、トレンチゲート構造を有する電力用半導体装置に関し、特にトレンチ形状およびトレンチを埋め込むゲート電極形状のばらつきに起因する電気特性のばらつきを防止して、均一な電気特性の得られる電力用半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
高耐圧半導体素子の一つとしてトレンチゲート構造を持つ絶縁ゲート電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）がある。
図１０は、従来のトレンチゲート型ＭＯＳＦＥＴの要部断面図である。実際のＭＯＳＦＥＴでははるかに多いトレンチが設けられているが、図面が煩雑になるのを避けるため３本だけ示している。なお、以下でｎ、またはｐを冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域を意味し、^＋、⁻はそれぞれ比較的不純物濃度の高い、或いは低いことを意味している。
【０００３】
高比抵抗のｎドリフト層１　の表面層に選択的にｐウェル領域３　が形成され、そのｐウェル領域３　の表面からｎドリフト層１　に達するトレンチ５　が掘り下げられ、その内部にゲート絶縁膜７　を介してゲート電極８　が埋め込まれている。二つのトレンチ５　間に挟まれたｐウェル領域３　の表面層には、ｎ^＋ソース領域１１とそれより深いｐ^＋コンタクト領域１２が形成されていて、ｎ^＋ソース領域１１とｐ^＋コンタクト領域１２との表面に共通に接触するソース電極１４が設けられている。２　は例えば高濃度のｎ^＋ドレイン領域であり、その裏面にドレイン電極１５が設けられている。ゲート電極８　に対向するｐウェル領域３　の領域が電流制御がおこなわれるチャネル部である。なお、ｐウェル領域３　内には、濃淡が見られるが、ｐ型不純物の濃度が高い程黒く示されており、最も不純物濃度の高い領域２０は、表面直下である。また図示しない断面でゲート電極８　に接触する金属ゲート電極が設けられる。
【０００４】
図１０において、２　を高濃度のｐ^＋コレクタ領域とすれば、トレンチゲート型ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）となる。
【０００５】
【発明が解決しようとする課題】
しかし、これまでのトレンチゲート型ＭＯＳＦＥＴの製造技術、特にトレンチの形成技術によれば、開口部の形状をはじめとするトレンチ形状の制御が十分にできないため、形状に数１０〜数１００ｎｍオーダーの面内ばらつきが発生する問題があった。
【０００６】
例えば図１０のＭＯＳＦＥＴでは少し誇張した表現をしているが、トレンチ５内に埋め込まれたゲート電極８　の上部の形状が一様でなく、そのゲート電極８　をマスクにして選択的に形成されたｎ^＋ソース領域１１の深さ（ｄ１１）がばらついている。
このようにトレンチ形状やトレンチ開口部形状のばらつきは、ゲート絶縁膜の厚さ、ゲート絶縁膜への不純物吸い出しによる不純物濃度プロファイルの変化、第１導電型のソース領域の探さ（ｄ１１）などのばらつきを招く。これらの形状ばらつきは、電気特性に大きな影響を与えるため、電気特性のばらつきが避けられなかった。たとえばＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）のウェハー面内ばらつきが１０％　を超えることもあった。
【０００７】
発明者らは、電気特性が形状の影響を受け易い最大の原因が、ｐウェル領域３の不純物濃度のピーク位置２０が表面付近に存在することにあることを見いだした。
図４（ａ）は図１０のＡ−Ａ’断面に沿った不純物濃度を深さ方向にプロットした濃度プロフィル図である。
【０００８】
ｐウェル領域３　のもともとの不純物濃度のピーク位置は、表面直下にありｎ^＋ソース領域１１の不純物によって覆い隠される形になる。このとき、電気特性は両者の不純物濃度を相殺した値で決まるので、ｎ^＋ソース領域１１の不純物の拡散深さがわずかに変化するだけで、ｐウェル領域３　の不純物濃度の相殺後のピーク位置２１およびその点の不純物濃度が変化し、電気特性が大幅に変化することになる。
【０００９】
以上の問題に鑑み本発明の目的は、現状のトレンチ形成技術により、加工形状に面内ばらつきが生じても、これが電気特性に影響をおよぼさないような半導体装置の構造と、その製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため本発明は、トレンチゲート型ＭＯＳＦＥＴにおいて、電気的特性に大きな影響を与えるチャネル部を構成する第２導電型ウェル領域の不純物濃度のピーク位置を深くして、トレンチ形成時の形状ばらつき等に起因する電気特性のばらつき、および加工形状のばらつきに起因する不純物濃度のばらつきを介しての電気特性のばらつき等が生じることのないようにするものである。
【００１１】
すなわち、高抵抗の第１導電型ドリフト層と、該第１導電型ドリフト層の表面層に形成された第２導電型ウェル領域と、該第２導電型ウェル領域の表面層に形成され、第１導電型ドリフト層に接続しない第１導電型ソース領域と、第１導電型ソース領域の表面から第２導電型ウェル領域を貫通して前記第１導電型ドリフト層に達するトレンチと、該トレンチの内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して第２導電型ウェル領域に対向するゲート電極層とを有する半導体装置において、第２導電型ウェル領域の第２導電型不純物のピーク濃度の深さｄ２０が、第１導電型ソース領域の深さｄ１１よりも深いものとする。
【００１２】
そのようにすれば、電気的特性に大きな影響を与えるチャネル部を構成する第２導電型ウェル領域のピークの不純物濃度が変動しないので、トレンチ形成時の形状ばらつき等の影響を低減でき、安定した特性が得られる。
特に、第２導電型ウェル領域の表面層に、第２導電型不純物の濃度のピーク深さｄ２０に達する第２導電型コンタクト領域を形成するものとすれぱ、第２導電型ウェル領域を流れる正孔電流に対する抵抗が低減されるので、特性が一層安定化する。
【００１３】
更に、ｄ２０が前記トレンチの深さｄ５　の１／３以上の探さであるものとすれば、一般的に第１導電型ソース領域の深さｄ１１よりも十分深く、第１導電型ソース領域の不純物の影響を受けない位置になる。
また、ｄ２０が１μｍ　以上の深さであれば、一般的に第１導電型ソース領域の深さｄ１１よりも深く、第１導電型ソース領域の不純物の影響を受けない位置になる。
【００１４】
そして、上記のような半導体装置の製造方法としては、イオン注入時のチャネリング効果を利用して第２導電型ウェル領域を形成するのがよい。
イオン注入により、深い不純物領域を形成するには、加速電圧を高くしなければならず困難であるとともに、結晶欠陥を増やす原因となる。チャネリング効果を利用すれば加速電圧をそれほど高くしなくても、深い不純物領域を形成できる。
【００１５】
また、下記のような方法でエピタキシャル成長法によって第２導電型ウェル領域を形成することもできる。
例えば、第１導電型ドリフト層の表面に絶縁性マスクを形成する工程と、該絶縁性マスクに窓あけを行い第１導電型ドリフト層の表面の一部を露出させる工程と、その露出した表面領域をエッチングする工程と、エッチングにより除去された領域に第２導電型ウェル領域をエピタキシャル成長したり、第１導電型ドリフト層の表面上にエピタキシャル成長法により全面に第２導電型ウェル領域を形成した後、その一部を除去し、そこに再び第１導電型の半導体層をエピタキシャル成長により形成することもできる。
【００１６】
何れの方法でも深いイオン注入が不要であり、またエピタキシャル成長時の不純物濃度の制御が容易である。
エピタキシャル成長終了後、絶縁性マスクを除去する工程と、ポリシリコンが残った場合にはポリシングにより除去するものとする。
表面に絶縁性マスクやポリシリコンが残ると悪影響を与えるので除去する。
【００１７】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。
本発明はトレンチゲート構造を有するＭＯＳＦＥＴにおいて、後述するｐウェル領域３　の不純物濃度分布とその形成方法にかかわるもので、ソース構造およびドレイン構造は任意である。また、ＭＯＳＦＥＴだけでなく、表面にトレンチゲート構造を持つＩＧＢＴや絶縁ゲート型サイリスタなどの各デバイスにも適用される。また、トレンチパターンはストライプ形状のものを例示するが、必ずしもストライプ形状である必要はなく、ドーナツ状パターン、格子状パターン、円形パターンであっても構わない。
〔第１の実施形態〕
図１は、この発明の第１の実施形態に係るトレンチゲート型ＭＯＳＦＥＴの要部断面図である。他に耐圧構造部が主に周縁部に設けられるが、その部分は他の一般の高耐圧半導体装置と同様で良いので省略する。なお、以下の説明では、ｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを例示する。図１０と同じ部分には同じ記号が付されている。図面が煩雑になるのを避けるため３本だけ示している。また、ｐウェル領域３　内には、図１０と同様にｐ型不純物、例えばほう素（以下Ｂと記す）の濃度が高い程黒く示されている。
【００１８】
図１０の従来のＭＯＳＦＥＴとの違いは、ｐウェル領域３　のＢのピーク濃度の領域２０が（表面からの深さｄ２０）、ｎ^＋ソース領域１１の深さ（ｄ１１）より深い位置にある点である（ｄ２０＞ｄ１１）。例えばトレンチ５　の深さ（ｄ５　）が３μｍ　の場合、ｄ２０はその１／３である１μｍ　以上となるようにイオン注入や熱処理条件を調整することが望ましい。
【００１９】
このような構造とすれば、トレンチ５　の形成時のばらつきや、或いはゲート電極層８　をマスクとしたｎ^＋ソース領域１１の形成をおこなってその深さｄ１１がばらついても、ｐウェル領域３　のＢのピーク濃度は変化せず、ＭＯＳＦＥＴの電気的特性が安定する。
図１において、切断線Ｂ−Ｂ’に沿って不純物濃度のプロファイルを深さ方向にグラフにすると、図４（ｂ）に示すようになる。図４（ｂ）において、点線は、ｎ^＋ソース領域１１が形成される前のｐウェル領域３　の不純物濃度を示している。また、図４（ａ）と比較するとｐウェル領域３　の不純物濃度のピーク位置ｄ２０が非常に深い位置にあることがわかる。そして、ｎ^＋ソース領域１１の深さｄ１１が変動しても、ｄ２０におけるｐウェル領域３　の不純物濃度ピークは不変である。
【００２０】
従って、電気特性のばらつきは、イオン打ち込み工程および酸化拡散工程における面内均一性によって決定されることがわかる。これらの面内均一性は１　σ（統計上の分散）で２％　以内であり、トレンチ形状の面内均一性に比べれば十分高い。従って、トレンチ形状に面内ばらつきがあっても、電気特性はほとんどばらつかないＭＯＳＦＥＴを製造することが可能となる。
【００２１】
図２（ａ）〜（ｄ）および図３（ａ）、（ｂ）は、図１のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図である。以下、図の順に従って製造方法を説明する。
まず、低抵抗のｎ^＋ドレイン領域２　と高抵抗のｎドリフト層１　をもつ半導体基板を準備する〔図２（ａ）〕。例えばｎ^＋ドレイン領域２　上にｎドリフト層１　を成長したエピタキシャルウェハを使用すれば良い。但しｎ^＋ドレイン領域２　の形成は必ずしも最初に行う必要はなく、高抵抗のウエハを用いて、以下に述べる工程の途中で形成しても良いし、最後に形成しても良い。
【００２２】
次に、図示しないマスクを使って、ｎドリフト層１　の表面領域のうち、耐圧構造部を除く領域に、例えばイオン注入および熱処理によりｐウェル領域３　を形成する〔同図（ｂ）〕。ｎドリフト層１　の材料がシリコンである場合、通常はＢをイオン注入する。このとき、Ｂが表面より深く、Ｂ濃度のピーク位置２０が存在する深さｄ２０が、後述するトレンチ５　の深さの１／３以上となるように調整することが望ましい。なおこの図では、ｐウェル領域３　の不純物濃度の高低を濃淡で表していて、黒い所程不純物濃度が高いことを示している。従って濃度のピーク位置は、最も黒い部分である。
【００２３】
たとえばトレンチ５　の深さが３μｍ　のときは、ｄ２０は１μｍ　以上であることが望ましい。ただし、このｐウェル領域３　は、本イオン打ち込み工程後にゲート酸化工程などの多数の熱履歴を経るので、探さｄ２０はその熱履歴中の拡散現象や吸い出し現象により少しずつ変化する。従って、最終的に製品が完成した段階でｄ２０が１μｍ　以上であればよい。
【００２４】
Ｂイオンを深く侵入させるための手段として２種類の方法がある。一つ目は、イオン注入時の加速電圧を高める方法である。二つ目はイオンを半導体基板の表面に対して垂直に近い角度で打ち込み、チャネリング効果を利用してイオンを深く侵入させる方法である。
前者の方法では、イオン注入角度７度以上で加速電圧を５０ｋｅＶ　〜１００ｋｅＶ　程度とする。ただし、加速電圧が大きい結果、結晶にダメージを与えやすい問題がある。後者の方法では、イオン打ち込み角度を０度〜７度の範囲とし、加速電圧は５０ｋｅＶ　以下でよい。ただし、打ち込み角度がずれたときに、イオン濃度分布が大幅に変わってしまう問題があるので、注意が必要である。
【００２５】
イオン注入後、ドライブと熱酸化を行い、ｐウェル領域３　において不純物イオンを活性化させつつ拡散させる。続いて、ｐウェル領域３　の表面領域に絶縁性マスク４　を形成する〔同図（ｃ）〕。絶縁性マスク４　は通常、熱酸化膜を使うが、熱酸化工程において、ｐウェル領域３　を形成するＢイオンの一部は、酸化膜中に吸い出される。この過程でも、ｐウェル領域３を深さ方向に見た不純物濃度のプロファイルは変化し、表面付近の不純物濃度が引き下げられる結果、ピーク位置２０は深い方向に移動する傾向がある。その後の結果として、ｄ２０が１μｍ　以上という条件を達成できればよい。
【００２６】
次いで、図示しないマスクを使って絶縁性マスク４　にストライプ状の窓あけを行い、開口４　部をドライエッチングまたは異方性ウェットエッチングを利用してエッチングし、トレンチ５　を形成する〔同図（ｄ）〕。
次いで、トレンチ５　の内壁に洗浄工程とダメージ除去工程をほどこす。続いて絶縁性マスク４　を除去し、ゲート酸化膜７　を形成する〔図３（ａ）〕。
【００２７】
これらの、洗浄からゲート酸化膜７　の形成にいたる一連の工程において、トレンチ開口部が丸くなり、面取り部６　が現れる。面取り部６　は、滑らかな形状を作り出しゲート耐圧を上げるなど、良い効果を持つ。しかしながら、図３（ａ）に示すように、面取り形状６　を十分に制御することは難しく、数１０ｎｍ〜数１００ｎｍオーダーのばらつきが生じることがある。
【００２８】
このように、面取り形状６　にウェハー面内ばらつきが生じる結果、これより後の工程でゲート酸化膜７　の厚さがばらつき、さらにｐウェル領域３　からゲート酸化膜７　に吸い出される不純物量もばらつく。従って、トレンチ開口部付近ではｐウェル領域３　のキャリア密度もばらつく。
さらに、トレンチ内に例えばポリシリコンを堆積し、余分な部分を除去してゲート電極８　を形成する。ゲート電極８　をマスクとしてｎ^＋ソース領域１１を形成し、ｐ^＋コンタクト領域１２を形成する［　同図（ｂ）〕。
【００２９】
その際のゲート電極８　の加工形状も、面取り形状６　の影響を受けて、ウェハー面内ばらつきをもつ。続いて形成されるｎ^＋ソース領域１１は、ゲート電極８　をマスクとして形成されるため、その形状ばらつきの影響を受けてｎ^＋ソース領域１１の深さｄ１１も面内でばらつく。
これらのばらつきの発生は、現在のトレンチ形成技術では避けられないものである。特に、ｐウェル領域３　の不純物濃度がばらつくことは、ＭＯＳＦＥＴの閾電圧（Ｖｔｈ　）やオン抵抗をはじめとする電気特性の大きなばらつきをもたらす。
【００３０】
しかし、ｎ^＋ソース領域１１の深さｄ１１を、ｐウェル領域３　の不純物ピークが存在する深さｄ２０に達しないように形成すれば、例えばｄ２０がトレンチ深さに対して１／３以上の大きさであれば、現在の加工技術でもｄ１１＜ｄ２０の条件を達成することは可能である。
〔第２の実施形態〕
図５は、この発明の第２の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図である。
【００３１】
第１の実施形態との違いは、ｐ^＋コンタクト領域１２が深く形成されていて、殆どｐウェル領域３　のピーク濃度の深さｄ２０に達している点である。
通常ｐ^＋コンタクト領域１２は、ｎ^＋ソース領域１１と同程度の深さまで形成されるので、ｐウェル領域３　において、ｐ型不純物濃度はピークと比較すれば低めになる。そして、ｐ型不純物濃度が低い結果として、正孔電流に対するｐウェル領域３　の抵抗が大きくなり、ターンオフ動作時にラッチアップしやすくなり誘導負荷耐量が下がってしまう。
【００３２】
本実施例のように、ｐ^＋コンタクト領域１２の下端がｄ２０に達するように形成すると、正孔電流に対する抵抗値が低いパスが形成されるため、誘導負荷耐量を高く維持することができる。
〔第３の実施形態〕
図６は、この発明の第３の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図である。
【００３３】
第１の実施形態との違いは、ｐウェル領域３　の形成方法が異なり、形状がやや異なる点である。
本発明では、ｐウェル領域３　を形成する際、不純物をｎドリフト層１　の表面より極めて深い場所まで届けなければならない。第１　の実施形態では、イオン注入技術による方法を示したが、面内ばらつきやウェハー間ばらつきを軽減し、安定したプロセスとするためには、エピタキシャル成長を使う方法も考えられる。
【００３４】
図７（ａ）〜（ｃ）は、図６のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図である。以下、図の順に従って製造方法を説明する。
まず、第１の実施形態と同じ低抵抗のｎ^＋ドレイン領域２　と高抵抗のｎドリフト層１　をもつ半導体基板を準備し、次にｎドリフト層１　の表面領域に絶縁性マスク３０を形成する〔図７（ａ）〕。
【００３５】
次に、図示しないマスクを使って絶縁性マスク３０に窓あけし、続いてドライエッチングまたはウェットエッチングによって、開口部をエッチングする〔同図（ｂ）〕。このとき、エッチングされた領域の底部は丸みがついているのが望ましい。丸みがついていると、その部分での電界集中が防がれるため、ｐウェル領域３　を形成したとき、ｐウェル領域３　とｎドリフト層１　との間のｐｎ接合の逆耐圧を高く保つことができる利点がある。
【００３６】
次いで、ｐウェル領域３　をエピタキシャル成長によって形成する〔同図（ｃ）〕。このとき、不純物濃度のピーク位置が深くなるように、ドーピングプロファイルを調整する。エピタキシャル成長法は、量産性とドーピング制御性を上げるため、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法とするのがよい。このとき、絶縁性マスク３０にポリシリコンが付着しないよう、ＣＶＤ成長中は塩素（以下Ｃｌと記す）などのハロゲンを供給するのが望ましい。ハロゲンの供給方法は、ジクロロシランなどのように成長ガスの分子にＣｌを含ませておいてもよいし、塩酸ガスＨＣｌ　や塩素ガスＣｌ_２　を別途供給してもよい。
【００３７】
また、ハロゲンを供給しても、図７（ｃ）に示すように絶縁性マスク３０の端部にポリシリコン３１が発生することは避けられない場合がある。このような場合は、絶縁性マスク３０を除去したのち、表面領域にポリシングをかけて、図２（ｂ）のような表面形状を得る。
これに続く工程は、第１の実施形態に示したものと同様である。
〔第４の実施形態〕
図８は、この発明の第４の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図である。
【００３８】
第１の実施形態との違いは、ｐウェル領域３　の形成方法が異なり、形状がやや異なる点である。
図２（ａ）の平坦なウェハーの状態で、ｎドリフト層１　の表面領域にエピタキシャル成長により、ｐウェル領域３　を形成する〔図９（ａ）〕。このとき、第３の実施形態と同様にドーピングプロファイルを制御する。
【００３９】
続いて、ｐウェル領域３　の表面領域に絶縁性マスク３０を形成する〔同図（ｂ）〕。
次いで、図示しないマスクにより絶縁性マスク３０に窓あけを行う。ここで、窓あけを行う領域は、チップ周辺部の耐圧構造として機能する。次に、露出したｐウェル領域３　をドライエッチングまたはウェットエッチングによりエッチングし、ｎドリフト層１　に達するまでエッチングする〔同図（ｃ）〕。
【００４０】
続いて、エッチングして除去した領域に再度エピタキシャル成長により高抵抗の第二ｎドリフト層１ｂを形成する〔同図（ｄ）〕。
この後、絶縁性マスク３０を除去し、表面にポリシングをかけて図２（ｂ）のような表面形状を得る。これに続く工程は、第１の実施形態に示したものと同様である。
【００４１】
本実施形態によれば、ｐウェル領域３　のエピタキシャル成長を平坦なウェハー上で行うことができるため、面内均一性やドーピング制御性が最も良くなる。しかし、工程数が増え、また半導体領域３　の底部の隅の形状が尖った形になるため、ＭＯＳＦＥＴとしては耐圧が低くなる問題がある。
【００４２】
【発明の効果】
以上説明したように本発明によれば、トレンチゲート構造を持つ電力用半導体装置において、電気的特性に大きな影響を与えるチャネル部を構成する第２導電型ウェル領域の不純物濃度のピーク位置を深くすることによって、トレンチ形成時の形状ばらつき等に起因する電気特性のばらつき、および加工形状のばらつきに起因する不純物濃度のばらつきを介した電気特性のばらつき等を抑え、安定した特性の半導体装置を得ることができる。
【００４３】
またそのような半導体装置の製造方法についてもイオン注入時のチャネリングや、エピタキシャル成長法による場合の要点を示した。
これにより、加工制御のコストを低く抑えつつ、電気特性がそろった電力用半導体装置を、高い良品率で量産することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図
【図２】（ａ）〜（ｄ）は、図１のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図
【図３】（ａ）、（ｂ）は、図２（ｄ）に続く主要な製造工程ごとに示した断面図
【図４】（ａ）は図１０のＡ−Ａ’線に沿った濃度プロフィル図、（ｂ）は図１のＢ−Ｂ’線に沿った濃度プロフィル図
【図５】第２の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図
【図６】第３の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図
【図７】（ａ）〜（ｃ）は、図６のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図
【図８】第４の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図
【図９】（ａ）〜（ｄ）は、図８のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図
【図１０】従来のトレンチゲート型ＭＯＳＦＥＴの要部断面図
【符号の説明】
１　・・・ｎドリフト層
１ｂ・・・第二ｎドリフト層
２　・・・ｎ^＋ドレイン領域
４　・・・マスク絶縁膜
３　・・・ｐ^＋ウェル領域
５　・・・トレンチ
７　・・・ゲート絶縁膜
８　・・・ゲート電極
１０・・・レジスト
１１・・・ｎ^＋ソース領域
１２・・・ｐ^＋コンタクト領域
１４・・・ソース電極
１５・・・ドレイン電極
２１・・・ｐ^＋ウェル領域の不純物濃度の相殺後のピーク位置
３０・・・マスク絶縁膜
３１・・・ポリシリコン[0001]
TECHNICAL FIELD OF THE INVENTION
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device having a trench gate structure, and more particularly to a power semiconductor device capable of obtaining uniform electrical characteristics by preventing variations in electrical characteristics due to variations in the shape of a trench and the shape of a gate electrode filling a trench. And its manufacturing method.
[0002]
[Prior art]
As one of the high breakdown voltage semiconductor elements, there is an insulated gate field effect transistor (hereinafter referred to as MOSFET) having a trench gate structure.
FIG. 10 is a sectional view of a main part of a conventional trench gate type MOSFET. In actual MOSFETs, much more trenches are provided, but only three are shown to avoid complicating the drawing. Incidentally, n or layers or regions bearing the p, in the following, each means electrons, a layer or region and majority carriers holes, ^+, ^- meaning a relatively high impurity concentration, or low it respectively are doing.
[0003]
A p-well region 3 is selectively formed in the surface layer of the n-type drift layer 1 having a high specific resistance, a trench 5 reaching the n-drift layer 1 from the surface of the p-well region 3 is dug down, and a gate insulating film 7 is formed therein. The gate electrode 8 is buried through the gate electrode 8. The surface layer of the p-well region 3 sandwiched between the two trenches 5, ^{n +} have a source region 11 and the deep than ^{p +} contact region 12 is formed, ^{n +} source region 11 and ^{p +} contact region 12 A source electrode 14 is provided in common contact with the surface of the source electrode 14. Reference numeral 2 denotes, for example, a high-concentration n ⁺ drain region, on the back surface of which a drain electrode 15 is provided. The region of the p-well region 3 facing the gate electrode 8 is a channel portion where current control is performed. In the p-well region 3, density is observed, but the higher the concentration of the p-type impurity is, the darker the region is. The region 20 having the highest impurity concentration is immediately below the surface. In addition, a metal gate electrode which is in contact with the gate electrode 8 in a cross section not shown is provided.
[0004]
In FIG. 10, if 2 is a high concentration p ⁺ collector region, a trench gate type IGBT (insulated gate bipolar transistor) is obtained.
[0005]
[Problems to be solved by the invention]
However, according to the conventional manufacturing technology of the trench gate type MOSFET, particularly the trench forming technology, the trench shape including the shape of the opening cannot be sufficiently controlled. There was a problem that the internal variation occurred.
[0006]
For example, although the MOSFET of FIG. 10 is slightly exaggerated, the shape of the upper portion of the gate electrode 8 embedded in the trench 5 is not uniform, and is selectively formed using the gate electrode 8 as a mask. The depth (d11) of the n ⁺ source region 11 varies.
As described above, variations in the shape of the trench and the shape of the trench opening include variations in the thickness of the gate insulating film, changes in the impurity concentration profile due to the absorption of impurities into the gate insulating film, and the search for the first conductivity type source region (d11). Invite. Since these shape variations have a great influence on the electrical characteristics, variations in the electrical characteristics cannot be avoided. For example, the in-wafer variation of the threshold voltage (Vth) of the MOSFET may exceed 10%.
[0007]
The inventors have found that the largest cause of the influence of the shape on the electrical characteristics is that the peak position 20 of the impurity concentration of the p-well region 3 exists near the surface.
FIG. 4A is a concentration profile diagram in which the impurity concentration along the AA ′ section in FIG. 10 is plotted in the depth direction.
[0008]
The original impurity concentration peak position of the p well region 3 is located immediately below the surface and is covered by the impurity of the n ⁺ source region 11. At this time, since the electrical characteristics are determined by a value obtained by canceling the impurity concentrations of both, the diffusion position of the impurity in the n ⁺ source region 11 slightly changes, and the peak position after the impurity concentration of the p well region 3 is canceled out. 21 and the impurity concentration at that point change, and the electrical characteristics change significantly.
[0009]
In view of the above problems, an object of the present invention is to provide a structure of a semiconductor device in which even if an in-plane variation occurs in a processed shape due to the current trench forming technology, this does not affect the electrical characteristics, and a method of manufacturing the same. Is to provide.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a trench gate type MOSFET, in which a peak position of an impurity concentration in a second conductivity type well region forming a channel portion having a large influence on electric characteristics is deepened to form a trench. It is intended to prevent the occurrence of variations in electrical characteristics due to variations in electrical characteristics due to variations in the shape and the like, and variations in the impurity concentration due to variations in the processed shape.
[0011]
That is, a high-resistance first conductivity type drift layer, a second conductivity type well region formed on the surface layer of the first conductivity type drift layer, and a second conductivity type well region formed on the surface layer of the second conductivity type well region. A first conductivity type source region not connected to the one conductivity type drift layer; a trench extending from the surface of the first conductivity type source region through the second conductivity type well region to reach the first conductivity type drift layer; In a semiconductor device having a gate insulating film formed on an inner wall and a gate electrode layer facing the second conductive type well region via the gate insulating film, the peak of the second conductive type impurity in the second conductive type well region It is assumed that the concentration depth d20 is greater than the depth d11 of the first conductivity type source region.
[0012]
With such a configuration, the impurity concentration at the peak of the second conductivity type well region constituting the channel portion, which greatly affects the electrical characteristics, does not change, so that the influence of the shape variation at the time of forming the trench can be reduced, and the stable. Characteristics are obtained.
In particular, when a second conductivity type contact region reaching the peak depth d20 of the concentration of the second conductivity type impurity is formed in the surface layer of the second conductivity type well region, the positive current flowing through the second conductivity type well region is formed. Since the resistance to the hole current is reduced, the characteristics are further stabilized.
[0013]
Further, assuming that d20 is one third or more of the depth d5 of the trench, the depth is generally sufficiently deeper than the depth d11 of the source region of the first conductivity type, and the impurity of the source region of the first conductivity type is generally large. The position is not affected by
If d20 is 1 μm or more, the depth is generally deeper than the depth d11 of the source region of the first conductivity type, and the position is not affected by impurities in the source region of the first conductivity type.
[0014]
As a method for manufacturing a semiconductor device as described above, it is preferable to form the second conductivity type well region by utilizing the channeling effect at the time of ion implantation.
In order to form a deep impurity region by ion implantation, it is necessary to increase the acceleration voltage, which is difficult, and causes an increase in crystal defects. By utilizing the channeling effect, a deep impurity region can be formed without increasing the acceleration voltage so much.
[0015]
Further, the second conductivity type well region can be formed by an epitaxial growth method in the following manner.
For example, a step of forming an insulating mask on the surface of the first conductivity type drift layer, a step of opening a window in the insulating mask to expose a part of the surface of the first conductivity type drift layer, and a step of exposing the exposed surface After the step of etching the region and epitaxially growing the second conductivity type well region in the region removed by the etching, or forming the second conductivity type well region on the entire surface of the first conductivity type drift layer by the epitaxial growth method May be removed, and a semiconductor layer of the first conductivity type may be formed thereon again by epitaxial growth.
[0016]
Either method does not require deep ion implantation, and it is easy to control the impurity concentration during epitaxial growth.
After the epitaxial growth, a step of removing the insulating mask and, if the polysilicon remains, removing it by polishing.
If an insulating mask or polysilicon remains on the surface, it has an adverse effect and is removed.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The present invention relates to an impurity concentration distribution of a p-well region 3 described later and a method of forming the same in a MOSFET having a trench gate structure, and a source structure and a drain structure are arbitrary. Further, the present invention is applied not only to MOSFETs but also to devices such as IGBTs and insulated gate thyristors having a trench gate structure on the surface. Further, the trench pattern is exemplified by a stripe shape, but is not necessarily a stripe shape, and may be a donut-shaped pattern, a lattice-shaped pattern, or a circular pattern.
[First Embodiment]
FIG. 1 is a sectional view of a main part of a trench gate type MOSFET according to a first embodiment of the present invention. In addition, a withstand voltage structure portion is mainly provided on the peripheral portion, but this portion is the same as that of other general high withstand voltage semiconductor devices, and will not be described. In the following description, an n-channel type trench gate type MOSFET will be exemplified. The same parts as those in FIG. 10 are denoted by the same reference numerals. Only three are shown to avoid complicating the drawing. Also, in the p-well region 3, the higher the concentration of a p-type impurity, for example, boron (hereinafter, referred to as B), the darker it is, as in FIG.
[0018]
The difference from the conventional MOSFET of FIG. 10 is that the region 20 of the peak concentration of B in the p-well region 3 (depth d20 from the surface) is deeper than the depth (d11) of the n ⁺ source region 11. (D20> d11). For example, if the depth (d5) of the trench 5 is 3 μm, it is desirable to adjust the ion implantation and heat treatment conditions so that d20 is 1/3 or more, which is 1 μm or more.
[0019]
With such a structure, even if the variation during the formation of the trench 5 or the formation of the n ⁺ source region 11 using the gate electrode layer 8 as a mask and the depth d11 thereof varies, the p well region 3 The B peak concentration does not change, and the electrical characteristics of the MOSFET are stabilized.
In FIG. 1, when the profile of the impurity concentration is graphed in the depth direction along the cutting line BB ′, the result is as shown in FIG. 4B. In FIG. 4B, the dotted line indicates the impurity concentration of the p well region 3 before the n ⁺ source region 11 is formed. 4A that the peak position d20 of the impurity concentration in the p-well region 3 is at a very deep position. Then, even if the depth d11 of the n ⁺ source region 11 changes, the impurity concentration peak of the p well region 3 at d20 does not change.
[0020]
Therefore, it can be seen that the variation in the electrical characteristics is determined by the in-plane uniformity in the ion implantation step and the oxidation diffusion step. The in-plane uniformity is 1 σ (statistical variance) within 2%, which is sufficiently higher than the in-plane uniformity of the trench shape. Therefore, even if the trench shape has in-plane variation, it is possible to manufacture a MOSFET whose electrical characteristics hardly vary.
[0021]
2 (a) to 2 (d) and FIGS. 3 (a) and 3 (b) are cross-sectional views showing the trench gate type MOSFET of FIG. 1 for each main manufacturing process. Hereinafter, the manufacturing method will be described according to the order of the drawings.
First, a semiconductor substrate having a low-resistance n ⁺ drain region 2 and a high-resistance n drift layer 1 is prepared (FIG. 2A). For example, an epitaxial wafer having an n drift layer 1 grown on the n ⁺ drain region 2 may be used. However, the formation of the n ⁺ drain region 2 does not necessarily have to be performed first, and may be performed in the middle of the process described below using a high-resistance wafer, or may be performed last.
[0022]
Next, using a mask (not shown), a p-well region 3 is formed in the surface region of the n-drift layer 1 except for the breakdown voltage structure portion by, for example, ion implantation and heat treatment [FIG. When the material of the n drift layer 1 is silicon, B is usually ion-implanted. At this time, it is desirable to adjust the depth d20 where B is deeper than the surface and where the peak position 20 of the B concentration is present to be 1/3 or more of the depth of the trench 5 described later. In this figure, the level of the impurity concentration in the p-well region 3 is represented by shading, and the darker the region, the higher the impurity concentration. Therefore, the peak position of the density is the darkest part.
[0023]
For example, when the depth of the trench 5 is 3 μm, d20 is preferably 1 μm or more. However, since the p-well region 3 has undergone a number of thermal histories such as a gate oxidation step after the main ion implantation step, the search d20 changes little by little due to a diffusion phenomenon or a suction phenomenon in the thermal history. Therefore, it is sufficient that d20 is 1 μm or more when the product is finally completed.
[0024]
There are two types of means for penetrating B ions deeply. The first method is to increase the acceleration voltage during ion implantation. The second is a method in which ions are implanted at an angle nearly perpendicular to the surface of the semiconductor substrate, and the ions penetrate deeply by utilizing the channeling effect.
In the former method, the acceleration voltage is set to about 50 keV to 100 keV at an ion implantation angle of 7 degrees or more. However, as a result of the high acceleration voltage, there is a problem that the crystal is easily damaged. In the latter method, the ion implantation angle may be in the range of 0 to 7 degrees, and the acceleration voltage may be 50 keV or less. However, attention must be paid to the problem that when the implantation angle is deviated, the ion concentration distribution significantly changes.
[0025]
After ion implantation, drive and thermal oxidation are performed to activate and diffuse impurity ions in the p-well region 3. Subsequently, an insulating mask 4 is formed in the surface region of the p-well region 3 [FIG. Normally, a thermal oxide film is used for the insulating mask 4, but in the thermal oxidation step, a part of the B ions forming the p-well region 3 is sucked into the oxide film. Also in this process, the profile of the impurity concentration when the p-well region 3 is viewed in the depth direction changes, and the impurity concentration near the surface is reduced. As a result, the peak position 20 tends to move deeper. As a subsequent result, it suffices if the condition that d20 is 1 μm or more can be achieved.
[0026]
Next, a striped window is formed in the insulating mask 4 using a mask (not shown), and the opening 4 is etched using dry etching or anisotropic wet etching to form a trench 5 [FIG. )].
Next, a cleaning step and a damage removing step are performed on the inner wall of the trench 5. Subsequently, the insulating mask 4 is removed, and a gate oxide film 7 is formed (FIG. 3A).
[0027]
In a series of steps from the cleaning to the formation of the gate oxide film 7, the trench opening is rounded and the chamfered portion 6 appears. The chamfered portion 6 has a good effect such as forming a smooth shape and increasing the gate breakdown voltage. However, as shown in FIG. 3A, it is difficult to sufficiently control the chamfered shape 6, and a variation of several tens nm to several hundreds nm may occur.
[0028]
As described above, as a result of the in-wafer variation of the chamfered shape 6, the thickness of the gate oxide film 7 varies in a later process, and the amount of impurities sucked into the gate oxide film 7 from the p-well region 3 also varies. . Therefore, the carrier density of the p well region 3 also varies near the trench opening.
Further, for example, polysilicon is deposited in the trench, and an unnecessary portion is removed to form a gate electrode 8. Using the gate electrode 8 as a mask, an n ⁺ source region 11 is formed, and ap ⁺ contact region 12 is formed [FIG.
[0029]
The processing shape of the gate electrode 8 at that time also has an in-wafer variation under the influence of the chamfered shape 6. Since the n ⁺ source region 11 to be subsequently formed is formed using the gate electrode 8 as a mask, the depth d11 of the n ⁺ source region 11 varies in the plane under the influence of the shape variation.
The occurrence of these variations is inevitable with the current trench formation technology. In particular, the variation in the impurity concentration of the p-well region 3 causes large variations in the electrical characteristics of the MOSFET, such as the threshold voltage (Vth) and the on-resistance.
[0030]
However, if the depth d11 of the n ⁺ source region 11 is formed so as not to reach the depth d20 where the impurity peak of the p well region 3 exists, for example, d20 is larger than １／ of the trench depth. Then, even with the current processing technology, it is possible to achieve the condition of d11 <d20.
[Second embodiment]
FIG. 5 is a sectional view of a main part of a trench gate type MOSFET according to a second embodiment of the present invention.
[0031]
The difference from the first embodiment is that the p ⁺ contact region 12 is formed deeply and almost reaches the depth d20 of the peak concentration of the p well region 3.
Normally, p ⁺ contact region 12 is formed to the same depth as n ⁺ source region 11, so that in p well region 3, the p-type impurity concentration is lower than the peak. Then, as a result of the low p-type impurity concentration, the resistance of the p-well region 3 to the hole current becomes large, so that the latch-up is easily performed at the time of the turn-off operation, so that the inductive load resistance is reduced.
[0032]
When the lower end of the p ⁺ contact region 12 is formed so as to reach d20 as in this embodiment, a path having a low resistance value to the hole current is formed, so that the inductive load resistance can be maintained high.
[Third embodiment]
FIG. 6 is a sectional view of a main part of a trench gate type MOSFET according to a third embodiment of the present invention.
[0033]
The difference from the first embodiment is that the method of forming the p-well region 3 is different and the shape is slightly different.
In the present invention, when forming the p-well region 3, the impurities must be delivered to a location extremely deeper than the surface of the n-drift layer 1. In the first embodiment, the method using the ion implantation technique has been described. However, in order to reduce the in-plane variation and the variation between wafers and to achieve a stable process, a method using epitaxial growth can be considered.
[0034]
FIGS. 7A to 7C are cross-sectional views illustrating the trench gate type MOSFET of FIG. 6 for each main manufacturing process. Hereinafter, the manufacturing method will be described according to the order of the drawings.
First, a semiconductor substrate having the same low resistance n ⁺ drain region 2 and high resistance n drift layer 1 as in the first embodiment is prepared, and then an insulating mask 30 is formed on the surface region of the n drift layer 1. [FIG. 7 (a)].
[0035]
Next, a window is opened in the insulating mask 30 using a mask (not shown), and then the opening is etched by dry etching or wet etching [FIG. At this time, it is desirable that the bottom of the etched region is rounded. When the p-well region 3 is formed, the reverse breakdown voltage of the pn junction between the p-well region 3 and the n-drift layer 1 is kept high when the p-well region 3 is formed. There are advantages that can be done.
[0036]
Next, a p-well region 3 is formed by epitaxial growth [FIG. At this time, the doping profile is adjusted so that the peak position of the impurity concentration becomes deep. The epitaxial growth method is preferably a CVD (Chemical Vapor Deposition) method in order to increase mass productivity and doping controllability. At this time, it is desirable to supply halogen such as chlorine (hereinafter referred to as Cl) during CVD growth so that polysilicon does not adhere to the insulating mask 30. As a method of supplying the halogen, Cl may be included in the molecules of the growth gas such as dichlorosilane, or hydrochloric acid gas HCl or chlorine gas Cl ₂ may be separately supplied.
[0037]
Further, even if halogen is supplied, it is sometimes unavoidable that polysilicon 31 is generated at the end of the insulating mask 30 as shown in FIG. In such a case, after the insulating mask 30 is removed, the surface region is polished to obtain a surface shape as shown in FIG.
Subsequent steps are the same as those described in the first embodiment.
[Fourth embodiment]
FIG. 8 is a sectional view of a main part of a trench gate type MOSFET according to a fourth embodiment of the present invention.
[0038]
The difference from the first embodiment is that the method of forming the p-well region 3 is different and the shape is slightly different.
In the state of the flat wafer shown in FIG. 2A, a p-well region 3 is formed on the surface region of the n-drift layer 1 by epitaxial growth [FIG. 9A]. At this time, the doping profile is controlled as in the third embodiment.
[0039]
Subsequently, an insulating mask 30 is formed in the surface region of the p-well region 3 (FIG. 2B).
Next, a window is formed in the insulating mask 30 using a mask (not shown). Here, the area where the window is opened functions as a withstand voltage structure around the chip. Next, the exposed p-well region 3 is etched by dry etching or wet etching until the n-drift layer 1 is reached [FIG.
[0040]
Subsequently, a high-resistance second n-drift layer 1b is formed again by epitaxial growth in the region removed by etching [FIG.
Thereafter, the insulating mask 30 is removed, and the surface is polished to obtain a surface shape as shown in FIG. Subsequent steps are the same as those described in the first embodiment.
[0041]
According to this embodiment, since the p-well region 3 can be epitaxially grown on a flat wafer, the in-plane uniformity and the doping controllability are the best. However, the number of steps increases and the shape of the corner at the bottom of the semiconductor region 3 becomes sharp, so that there is a problem that the breakdown voltage of the MOSFET is reduced.
[0042]
【The invention's effect】
As described above, according to the present invention, in the power semiconductor device having the trench gate structure, the peak position of the impurity concentration of the second conductivity type well region forming the channel portion which greatly affects the electrical characteristics is deepened. Thus, variations in electrical characteristics due to variations in shape during trench formation and variations in electrical characteristics due to variations in impurity concentration due to variations in processed shape are suppressed, and a semiconductor device with stable characteristics is obtained. Can be.
[0043]
Also, with regard to the method of manufacturing such a semiconductor device, channeling at the time of ion implantation and key points in the case of using an epitaxial growth method have been described.
This makes it possible to mass-produce power semiconductor devices with uniform electrical characteristics at a high non-defective rate while keeping the processing control costs low.
[Brief description of the drawings]
FIG. 1 is a sectional view of a main part of a trench gate type MOSFET according to a first embodiment; FIGS. 2 (a) to (d) are cross sections showing the trench gate type MOSFET of FIG. 1 for each main manufacturing process; FIGS. 3 (a) and 3 (b) are cross-sectional views showing main manufacturing steps subsequent to FIG. 2 (d). FIG. 4 (a) is taken along line AA ′ of FIG. FIG. 5B is a concentration profile diagram along the line BB ′ in FIG. 1. FIG. 5 is a sectional view of a main part of a trench gate type MOSFET according to a second embodiment. FIG. 6 is a third embodiment. FIGS. 7 (a) to 7 (c) are cross-sectional views showing the trench gate type MOSFET of FIG. 6 for each of main manufacturing steps. FIGS. FIG. 9 is a sectional view of a main part of the trench gate type MOSFET according to the embodiment; ) Is a sectional view [FIG. 10] fragmentary sectional view of a conventional trench gate type MOSFET trench gate MOSFET shown in each main manufacturing step of FIG. EXPLANATION OF REFERENCE NUMERALS
DESCRIPTION OF SYMBOLS 1 ... n drift layer 1b ... second n drift layer 2 ... n ⁺ drain region 4 ... mask insulating film 3 ... p ⁺ well region 5 ... trench 7 ... gate insulation Film 8 gate electrode 10 resist 11 n ⁺ source region 12 p ⁺ contact region 14 source electrode 15 drain electrode 21 p ⁺ well region impurity Peak position after concentration cancellation 30 Mask insulating film 31 Polysilicon

Claims

A first conductivity type drift layer having a high resistance, a second conductivity type well region formed on a surface layer of the first conductivity type drift layer, and a first conductivity type formed on a surface layer of the second conductivity type well region; A first conductivity type source region not connected to the mold drift layer; a trench extending from the surface of the first conductivity type source region to the first conductivity type drift layer dug down through the second conductivity type well region; In a semiconductor device having a gate insulating film formed on the inner wall of the semiconductor device and a gate electrode layer opposed to the second conductivity type well region via the gate insulating film, the second conductivity type impurity in the second conductivity type well region is removed. A semiconductor device, wherein a depth d20 of a peak concentration is larger than a depth d11 of the first conductivity type source region.

2. The semiconductor device according to claim 1, further comprising a second conductivity type contact region in a surface layer of the second conductivity type well region, wherein the second conductivity type contact region reaches a peak concentration depth d20 of the second conductivity type impurity. 3. The semiconductor device according to claim 1.

3. The semiconductor device according to claim 1, wherein d20 is equal to or more than １／ of a depth d5 # of the trench. 4.

4. The semiconductor device according to claim 1, wherein d20 has a depth of 1 μm or more.

A first conductivity type drift layer having a high resistance, a second conductivity type well region formed on a surface layer of the first conductivity type drift layer, and a first conductivity type formed on a surface layer of the second conductivity type well region; A first conductivity type source region not connected to the mold drift layer, a trench extending from the surface of the first conductivity type source region through the second conductivity type well region to reach the first conductivity type drift layer, and an inner wall of the trench. A gate insulating film formed, and a gate electrode layer opposed to the second conductivity type well region with the gate insulating film interposed therebetween, and a depth of a peak concentration of the second conductivity type impurity in the second conductivity type well region. A method of manufacturing a semiconductor device in which d20 is located at a position deeper than a depth d11 of a first conductivity type source region, wherein a second conductivity type well region is formed by utilizing a channeling effect at the time of ion implantation. Of semiconductor devices Method.

A first conductivity type drift layer having a high resistance, a second conductivity type well region formed on a surface layer of the first conductivity type drift layer, and a first conductivity type formed on a surface layer of the second conductivity type well region; A first conductivity type source region not connected to the mold drift layer, a trench extending from the surface of the first conductivity type source region through the second conductivity type well region to reach the first conductivity type drift layer, and an inner wall of the trench. A gate insulating film formed, and a gate electrode layer opposed to the second conductivity type well region with the gate insulating film interposed therebetween, and a depth of a peak concentration of the second conductivity type impurity in the second conductivity type well region. A method of manufacturing a semiconductor device, wherein d20 is located at a position deeper than a depth d11 of a first conductivity type source region, wherein the second conductivity type well region is formed by an epitaxial growth method. .

Forming an insulating mask on the surface of the first conductivity type drift layer, opening a window in the insulating mask to expose a part of the surface of the first conductivity type drift layer, and removing the exposed surface region. 7. The method of manufacturing a semiconductor device according to claim 6, further comprising a step of etching and a step of forming a second conductivity type well region in the region removed by the etching by an epitaxial growth method.

Forming a second conductivity type well region on the surface of the first conductivity type drift layer by an epitaxial growth method, forming an insulating mask on the surface of the second conductivity type well region; Opening a window to expose a part of the surface of the second conductivity type well region, etching the exposed surface portion of the second conductivity type well region until at least reaching the first conductivity type drift layer; Forming a semiconductor layer of the first conductivity type again by epitaxial growth in the region removed by the step (b).

9. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of removing the insulating mask after the completion of the epitaxial growth, and a step of removing the polysilicon by polishing when the polysilicon remains.