JP2004055990A - Semiconductor device and method for manufacturing the same - Google Patents

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塩谷　喜美
Kazuo Maeda
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device capable of reducing the dielectric constant of an inter-wiring layer insulating film, and improving the controllability of etching at the time of forming a via hole in the inter-wiring layer insulating film. <P>SOLUTION: This method for manufacturing a semiconductor device comprises a process for forming a first insulating film 11 on a substrate 10; a process for selectively oxidizing an area including the formation area of a via hole 11b of the first insulating film 11; and a process for etching the oxidized insulating film 11a, for forming a via hole 11b put through the oxidized first insulating film 11a, and for forming a side wall configured of the oxidized first insulating film 11a. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、低誘電率を有する配線層間絶縁膜のビアホールを介して下部導体と接続した銅膜を主とする配線を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置の高集積度化、高密度化とともに、データ転送速度の高速化が要求されている。この要求に応えるため、配線の低抵抗化を図るため銅配線を用いるとともに、配線間の寄生容量を低減するため配線埋込絶縁膜としてＲＣディレイの小さい低誘電率を有する絶縁膜（以下、低誘電率絶縁膜と称する。）が用いられている。
【０００３】
一方、配線層間絶縁膜には、ビアホールを精度よく形成するため、寸法精度が出るとされるＴＥＯＳを用いたプラズマＣＶＤ法により形成された、比較的誘電率の高い絶縁膜を用いていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、多層配線の段数が増え、その段間が狭くなってくると、配線層間絶縁膜の誘電率も問題になってくるようになった。即ち、ＴＥＯＳを用いたプラズマＣＶＤ法により形成された絶縁膜は比誘電率が４．０と大きく、低誘電率の配線埋込絶縁膜を用いても配線層間絶縁膜を含む全体の実効誘電率は３．５以上と大きいのが現状であった。
【０００５】
そこで、配線層間絶縁膜を低誘電率絶縁膜に変えることが考えられるが、配線層間絶縁膜を低誘電率絶縁膜に変えただけでは、以下の様な問題が新たに生じてしまう。
【０００６】
即ち、エッチングにより配線層間絶縁膜にビアホールを形成する際に、低誘電率絶縁膜は一般に膜密度が小さいため、エッチングレートが高く、このため、ビア径の制御が難しくて、ビア径が大きくなる傾向がある。この場合、配線が高密度化してくると、隣接する配線間がショートしてしまうというような問題も生じる虞がある。
【０００７】
本発明は、上記の従来例の問題点に鑑みて創作されたものであり、配線層間絶縁膜の低誘電率化を図るとともに、配線層間絶縁膜にビアホールを形成する際にエッチングの制御性を向上させることができる半導体装置及びその製造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、半導体装置の製造方法に係り、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の開口部の形成領域を含む領域を選択的に酸化する工程と、前記酸化された第１の絶縁膜をエッチングして、前記酸化された第１の絶縁膜を貫通し、かつ前記酸化された第１の絶縁膜からなる側壁を有する前記開口部を形成する工程とを有することを特徴とし、
請求項２記載の発明は、半導体装置の製造方法に係り、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の開口部を有するマスクを形成する工程と、前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、前記第１の絶縁膜上に第１の保護絶縁膜を形成する工程と、前記酸化された第１の絶縁膜の領域内に含まれるような第２の開口部が形成されたマスクを前記第１の保護絶縁膜上に形成する工程と、前記第２の開口部を通して、前記第１の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有する前記ビアホールを形成する工程と、前記ビアホールに導体を埋め込む工程とを有することを特徴とし、
請求項３記載の発明は、半導体装置の製造方法に係り、基板上に第１の絶縁膜と第１の保護絶縁膜とを順に積層する工程と、前記第１の保護絶縁膜を貫通する第１の開口部を形成する工程と、前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、前記第１の開口部の内側に含まれるような第２の開口部が形成されたマスクを前記第１の保護絶縁膜上及び第１の絶縁膜上に形成する工程と、前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、前記ビアホールに導体を埋め込む工程とを有することを特徴とし、
請求項４記載の発明は、請求項３記載の半導体装置の製造方法に係り、前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程の後、前記第１の開口部の内側に含まれるような第２の開口部が形成されたマスクを前記第１の保護絶縁膜上及び第１の絶縁膜上に形成する工程の前に、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第３の保護絶縁膜を形成する工程を有し、前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程において、前記第２の開口部を通して前記第３の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングすることを特徴とし、
請求項５記載の発明は、半導体装置の製造方法に係り、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の開口部を有するマスクを形成する工程と、前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、前記第１の絶縁膜上に第１の保護絶縁膜を形成する工程と、前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程と、前記酸化された第１の絶縁膜の領域の内側に含まれるような第２の開口部が形成されたマスクを前記第２の保護絶縁膜上に形成する工程と、前記第２の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する第２の開口部を形成する工程と、前記第２の開口部を内側に含むような第３の開口部を有するマスクを前記第２の保護絶縁膜上に形成する工程と、前記第２の開口部を通して前記第１の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、前記第３の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する配線溝を形成する工程と、前記ビアホール及び前記配線溝に導体を埋め込む工程とを有することを特徴とし、
請求項６記載の発明は、半導体装置の製造方法に係り、基板上に第１の絶縁膜と第１の保護絶縁膜とを順に積層する工程と、前記第１の保護絶縁膜を貫通する第１の開口部を形成する工程と、前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程と、前記第１の開口部の内側に含まれるような第２の開口部が形成されたマスクに基づいて前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する第２の開口部を形成する工程と、前記第２の開口部を内側に含むような第３の開口部を有するマスクを前記第２の保護絶縁膜上に形成する工程と、前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、前記第３の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する配線溝を形成する工程と、前記ビアホール及び前記配線溝に導体を埋め込む工程とを有することを特徴とし、
請求項７記載の発明は、請求項６記載の半導体装置の製造方法に係り、前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程の後、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程の前に、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第３の保護絶縁膜を形成する工程を有し、前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程において、前記第２の開口部を通して前記第３の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングすることを特徴とする。
【０００９】
請求項８記載の発明は、半導体装置の製造方法に係り、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の開口部を有するマスクを形成する工程と、前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、前記第１の絶縁膜上に第１の保護絶縁膜を形成する工程と、前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程と、第３の開口部を有するマスクを前記第２の保護絶縁膜上に形成する工程と、前記第３の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する配線溝を形成する工程と、前記配線溝を覆い、かつ前記第３の開口部及び前記酸化された第１の絶縁膜の領域の内側に含まれるような第２の開口部が形成されたマスクを形成する工程と、前記第２の開口部を通して前記第１の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、前記ビアホール及び前記配線溝に導体を埋め込む工程とを有することを特徴とし、
請求項９記載の発明は、半導体装置の製造方法に係り、基板上に第１の絶縁膜と第１の保護絶縁膜とを順に積層する工程と、前記第１の保護絶縁膜を貫通する第１の開口部を形成する工程と、前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程と、第３の開口部を有するマスクを前記第２の保護絶縁膜上に形成する工程と、前記第３の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する配線溝を形成する工程と、前記配線溝を覆い、かつ前記第３の開口部及び前記第１の開口部の内側に含まれるような第２の開口部が形成されたマスクを形成する工程と、前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、前記ビアホール及び前記配線溝に導体を埋め込む工程とを有することを特徴とし、
請求項１０記載の発明は、請求項９記載の半導体装置の製造方法に係り、前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程の後、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程の前に、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第３の保護絶縁膜を形成する工程を有し、前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程において、前記第２の開口部を通して前記第３の保護絶縁膜及び酸化された第１の絶縁膜をエッチングすることを特徴とし、
請求項１１記載の発明は、請求項１乃至１０の何れか一に記載の半導体装置の製造方法に係り、前記第１の絶縁膜は低誘電率絶縁膜であることを特徴とし、
請求項１２記載の発明は、請求項１乃至１１の何れか一に記載の半導体装置の製造方法に係り、前記第１の絶縁膜のビアホールの形成領域を含む領域を選択的に酸化する工程、又は前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程は、酸素含有ガスのプラズマを生成し、前記第１の絶縁膜に前記酸素含有ガスのプラズマを照射する工程であることを特徴とし、
請求項１３記載の発明は、請求項１２記載の半導体装置の製造方法に係り、前記酸素含有ガスはＯ２、Ｎ２Ｏ、Ｈ２Ｏのうち少なくとも何れか一であることを特徴とし、
請求項１４記載の発明は、請求項２乃至１３の何れか一に記載の半導体装置の製造方法に係り、前記導体は銅膜を主とする導体であることを特徴とし、
請求項１５記載の発明は、請求項２乃至１４の何れか一に記載の半導体装置の製造方法に係り、前記基板は、前記ビアホールの下に位置するような下部配線を有することを特徴とし、
請求項１６記載の発明は、半導体装置に係り、請求項１乃至１５の半導体装置の製造方法により作成されたことを特徴としている。
【００１０】
以下に、上記本発明の構成に基づく作用を説明する。
【００１１】
本発明の半導体装置の製造方法においては、基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜の開口部の形成領域を含む領域を選択的に酸化する工程と、酸化された第１の絶縁膜をエッチングして、酸化された第１の絶縁膜を貫通し、かつ酸化された第１の絶縁膜からなる側壁を有する開口部を形成する工程とを有している。
【００１２】
即ち、開口部を形成するために、選択的に酸化されて膜密度が高くなった領域の第１の絶縁膜をエッチングしている。従って、配線層間絶縁膜として低誘電率を有する膜密度の小さい第１の絶縁膜を形成したとしても、配線層間絶縁膜に開口部を形成する際にエッチングの制御性を向上させることができる。このため、開口部が微細化されても、所要の開口径を有する開口部を容易に形成することができる。
【００１３】
また、上記方法をビアホールの形成に適用し、第１の開口部を有するマスクに基づいて第１の絶縁膜を選択的に酸化した後、ビアホールを形成する前に、第１の絶縁膜上を第１の保護絶縁膜で覆っている。また、第１の保護絶縁膜の第１の開口部を通して第１の絶縁膜を選択的に酸化した後、その第１の保護絶縁膜を残している。さらに、選択的に酸化された第１の絶縁膜にビアホールを形成する前に、第１の保護絶縁膜の第１の開口部を覆うように第３の保護絶縁膜を形成している。
【００１４】
即ち、ビアホール周辺部の低誘電率絶縁膜の周囲は酸化された第１の絶縁膜及び保護絶縁膜の緻密な膜で覆われることになるので、ガスや水分などの、低誘電率絶縁膜への侵入や低誘電率絶縁膜からビアホールへの放出を防止することができる。
【００１５】
しかも、上記構成により配線層間絶縁膜として低誘電率絶縁膜を用いることができるので、層間絶縁膜の低誘電率化を図ることが可能となる。
【００１６】
この技術をデュアルダマシン法に適用する場合、次の２つの方法がある。
【００１７】
１つは、所謂、先ビア法といわれる方法で、基板上に配線層間絶縁膜と配線埋込絶縁膜とを順に積層した後、まず、上層の配線埋込絶縁膜に開口部を形成し、それを通して下層の配線層間絶縁膜にビアホールを形成し、その後、上層の配線埋込絶縁膜の開口部を広げて、上層の配線埋込絶縁膜に配線溝を形成する。
【００１８】
もう一つは、所謂、後ビア法といわれる方法で、基板上に配線層間絶縁膜と配線埋込絶縁膜を積層した後、まず、上層の配線埋込絶縁膜に配線溝を形成し、その後、上層の配線埋込絶縁膜の配線溝を通してその内側の下層の配線層間絶縁膜にビアホールを形成する。
【００１９】
この発明では、何れの場合も、配線層間絶縁膜と配線埋込絶縁膜との積層構造を有する。そして、上層の配線埋込絶縁膜を形成する前に、下部の配線層間絶縁膜のビアホールの形成領域を含む範囲で主たる配線層間絶縁膜である第１の絶縁膜を酸化している。
【００２０】
これにより、低誘電率を有する膜密度の小さい第１の絶縁膜を用いたとしても、ビアホールを形成する領域の第１の絶縁膜は選択的に酸化されて膜密度が高くなっている。このため、配線層間絶縁膜にビアホールを形成する際にエッチングの制御性を向上させることができるので、ビアホールが微細化されても、所要のビア径を有するビアホールを容易に形成することができる。
【００２１】
また、配線埋込絶縁膜を形成する前に、第１の絶縁膜を選択的に酸化するために用いた第１の開口部を有する第１の保護絶縁膜を残している。また、配線埋込絶縁膜を形成する前に、第１の保護絶縁膜の第１の開口部を覆うように第３の保護絶縁膜を形成している。さらに、第１の開口部を有するマスクに基づいて第１の絶縁膜を選択的に酸化した後、配線埋込絶縁膜を形成する前に、第１の絶縁膜上を第１の保護絶縁膜で覆っている。
【００２２】
即ち、ビアホール周辺部の配線層間絶縁膜の低誘電率絶縁膜の周囲は酸化された第１の絶縁膜及び保護絶縁膜の緻密な膜で覆われることになるので、ガスや水分などの、配線層間絶縁膜への侵入や配線層間絶縁からビアホールへの放出を防止することができる。
【００２３】
しかも、上記構造により配線層間絶縁膜として低誘電率絶縁膜を用いることができるため層間絶縁膜の誘電率を低減させることができる。
【００２４】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００２５】
（第１の実施の形態）
図１（ａ）乃至（ｃ）、図２（ａ）乃至（ｂ）は、本発明の第１の実施の形態である半導体装置及びその製造方法について示す断面図である。第１の実施の形態は、この発明を、所謂シングルダマシン法に適用している例である。
【００２６】
成膜装置として、よく知られた平行平板型の電極を有するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置を用いる。平行平板型の電極のうち、下部の電極は基板保持具を兼ねている。上部の電極に高周波電力（周波数１３．５６ＭＨｚ）の供給電源が接続され、下部の電極に低周波電力（周波数３８０ｋＨｚ）の供給電源が接続されており、各電極に、適宜、高周波電力及び低周波電力のうち少なくとも何れか一を供給する。
【００２７】
このような成膜装置を用いた半導体装置の製造方法においては、まず、基板１０の温度を３７５℃に加熱し、流量５０ＳＣＣＭのヘキサメチルジシロキサン（ＨＭＤＳＯ）と、流量４００ＳＣＣＭのＮ２Ｏと、流量４００ＳＣＣＭのＨｅとの混合ガスからなる成膜ガスを基板１０上に流し、ガス圧力１．５Ｔｏｒｒに調整する。
【００２８】
続いて、成膜ガスに周波数１３．５６ＭＨｚの高周波電力２５０Ｗを印加して成膜ガスをプラズマ化する。この状態を所定時間維持して、ＰＥＣＶＤ法により、図１（ａ）に示すように、基板１０上に膜厚約５００ｎｍのシリコン含有絶縁膜（第１の絶縁膜）１１を形成する。このシリコン含有絶縁膜１１は通常のシリコン含有絶縁膜と比べて緻密性には劣るが、低い比誘電率を有する。
【００２９】
なお、基板１０として、例えば、図８に示すように、図示しない半導体基板上に形成された下部配線埋込絶縁膜に下部配線１０３が埋め込まれた構造のものを用いることができる。下部配線埋込絶縁膜は主たるシリコン含有絶縁膜１０１とその上の銅の拡散を阻止するバリア絶縁膜１０２とから構成されている。或いは、基板１０として、図９に示すように、半導体基板１１０に拡散層１１１が形成された構造のものを用いてもよい。
【００３０】
次いで、基板１０を温度３７５℃に維持し、流量５０ＳＣＣＭのヘキサメチルジシロキサン（ＨＭＤＳＯ）と、流量４００ＳＣＣＭのＮ２Ｏと、流量４００ＳＣＣＭのＨｅとの混合ガスからなる成膜ガスを基板１０上に流し、ガス圧力を１．０Ｔｏｒｒに調整する。続いて、成膜ガスに周波数３８０ｋＨｚの低周波電力１５０Ｗを印加してプラズマ化する。この状態を所定時間維持して、ＰＥＣＶＤ法により、図１（ａ）に示すように、シリコン含有絶縁膜１１上に、シリコン含有絶縁膜１１と比べて緻密な膜厚約３０ｎｍのシリコン含有絶縁膜からなる第１の保護絶縁膜１２を形成する。上記のシリコン含有絶縁膜１１と第１の保護絶縁膜１２とは、配線層間絶縁膜を構成する。
【００３１】
次に、図１（ｂ）に示すように、第１の保護絶縁膜１２上にフォトレジスト膜（マスク）１３を形成し、開口部（第１の開口部）１３ａを形成する。次いで、エッチングガスを圧力調整してプラズマ化する。そのプラズマガスにより開口部１３ａを通して第１の保護絶縁膜１２をエッチングし、第１の保護絶縁膜１２を貫通する開口部（第１の開口部）１２ａを形成する。エッチングガスとして、ＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｃ５Ｆ８、Ａｒ、Ｏ２、ＣＯ、Ｎ２などを組み合わせたガスを圧力調整し、そのガスに低周波電力を印加して生成したプラズマガスを用いる。プラズマ化する前のガス圧力は、ガスの組み合わせその他の条件により適宜調整する。この実施の形態の場合、ＣＦ４＋ＣＨＦ３＋Ｏ２＋Ａｒや、ＣＦ４＋ＣＨＦ３＋ＣＯ＋Ａｒ＋Ｃ４Ｆ８を用い、ガス圧力を凡そ１０ｍＴｏｒｒに調整し、低周波電力１５０Ｗを印加して、エッチングガスとしてのプラズマガスを生成する。
【００３２】
次に、図１（ｃ）に示すように、Ｎ２Ｏガスを基板１０上に流し、ガス圧力１．５Ｔｏｒｒに調整する。続いて、Ｎ２Ｏガスに周波数１３．５６ＭＨｚの高周波電力２５０Ｗを印加し、かつ周波数３８０ｋＨｚの低周波電力１５０Ｗを印加してプラズマ化する。この状態を所定時間維持し、第１の保護絶縁膜１２の開口部１２ａを通してシリコン含有絶縁膜１１の全膜厚にわたって選択的に酸化する。これにより、開口部１２ａの直下に酸化されて緻密になったシリコン含有絶縁膜１１ａが形成される。
【００３３】
次に、図２（ａ）に示すように、酸化されたシリコン含有絶縁膜１１ａ上に開口部１４ａを有するレジストマスク（マスク）１４に基づいて、酸化されて膜密度が高くなったシリコン含有絶縁膜１１ａをエッチングし、シリコン含有絶縁膜１１ａを貫通するビアホール１１ｂを形成する。形成されたビアホール１１ｂの直径を、例えば、０．３乃至０．５μｍとする。この場合、図１（ｂ）で説明した、第１の保護絶縁膜１２に開口部１２ａを形成したときに用いたガスと同じガスを用い、ガス圧力約１０ｍＴｏｒｒに圧力調整し、低周波電力１５０Ｗを印加してエッチングガスとしてのプラズマガスを生成する。
【００３４】
このとき、配線層間絶縁膜として低誘電率を有する膜密度の小さいシリコン含有絶縁膜１１を用いているが、選択的に酸化されて膜密度が高くなったシリコン含有絶縁膜１１ａをエッチングしているため、配線層間絶縁膜においてエッチングの制御性を向上させることができる。これにより、所要のビア径を有するビアホール１１ｂを容易に得ることができる。
【００３５】
次いで、図２（ｂ）に示すように、レジストマスク１４を除去した後、ビアホール１１ｂにバリア金属膜と銅膜とを埋め込み、上部の配線と下部の配線や拡散層とを電気的に接続する接続導体（導体）２５ａを形成する。その後、パターニングにより接続導体２５ａと接続するように上部配線２５ｂを形成する。これにより半導体装置が完成する。
【００３６】
以上のように、この発明の第１の実施の形態によれば、ビアホール１１ｂを形成する領域のシリコン含有絶縁膜１１を選択的に酸化することによりその膜密度を高めた後、その領域をエッチングしてビアホール１１ｂを形成している。従って、配線層間絶縁膜のエッチングの制御性を向上させることができる。このため、ビアホール１１ｂが微細化された場合でも容易に所要のビア径を有するビアホール１１ｂを得ることができる。
【００３７】
また、ビアホール１１ｂ周辺部の低誘電率絶縁膜１１の周囲は保護絶縁膜１２及び酸化されたシリコン含有絶縁膜１１ａの緻密な膜で覆われることになるので、ガスや水分などの低誘電率絶縁膜１１への侵入や低誘電率絶縁膜１１からビアホール１１ｂへの放出を防止することができる。これにより、Ｎ含有により金属等を腐食させる化学物質を生成するという、所謂ポイズンドビアの発生を防止することができる。
【００３８】
しかも、配線層間絶縁膜として低誘電率絶縁膜を用いることができるため層間絶縁膜の誘電率を低減させることができる。
【００３９】
（第２の実施の形態）
次に、図３乃至図５を参照して第２の実施の形態である半導体装置及びその製造方法について説明する。
【００４０】
図３（ａ）乃至（ｃ）、図４（ａ）乃至（ｃ）、図５は、本発明の第２の実施の形態である半導体装置の製造方法について示す断面図である。
【００４１】
第１の実施の形態と異なるところは、この発明を所謂デュアルダマシン法に適用していることである。そのデュアルダマシン法は、所謂先ビア法に相当する。
【００４２】
半導体装置の製造方法においては、まず、図１（ａ）乃至（ｃ）の工程と同じ工程を経て、基板１０上に、シリコン含有絶縁膜（第１の絶縁膜）１１と第１の保護絶縁膜１２とを順に積層する。これらの膜１１、１２が配線層間絶縁膜を構成する。続いて、第１の保護絶縁膜１２の開口部（第１の開口部）１２ａを通して選択的にシリコン含有絶縁膜１１を酸化し、膜密度が高くなった酸化されたシリコン含有絶縁膜１１ａを形成する。この状態を図３（ａ）に示す。
【００４３】
次に、図３（ｂ）に示すように、図１の説明において用いた成膜ガスと同じ成膜ガスを用い、その成膜条件と同じ成膜条件で、配線層間絶縁膜上に膜厚約５００ｎｍのシリコン含有絶縁膜（第２の絶縁膜）１５と膜厚約３０ｎｍの第２の保護絶縁膜１６とを順に積層する。シリコン含有絶縁膜（第２の絶縁膜）１５と第２の保護絶縁膜１６とが配線埋込絶縁膜を構成する。
【００４４】
次に、図３（ｃ）に示すように、選択的に酸化された領域のシリコン含有絶縁膜１１ａ上に開口部（第２の開口部）１７ａを有するレジストマスク（マスク）１７に基づいて、第２の保護絶縁膜１６及びシリコン含有絶縁膜１５をエッチングし、配線埋込絶縁膜を貫通する開口部（第２の開口部）１８を形成する。
【００４５】
次に、図４（ａ）に示すように、配線埋込絶縁膜の開口部１８を内側に含むような開口部（第３の開口部）１９ａを有するレジストマスク（マスク）１９を第２の保護絶縁膜１６上に形成する。
【００４６】
次に、図４（ｂ）に示すように、配線埋込絶縁膜の開口部１８を通して、酸化されたシリコン含有絶縁膜１１ａをエッチングし、シリコン含有絶縁膜１１ａを貫通するビアホール１１ｂを形成する。この場合、図１（ｂ）で説明した、第１の保護絶縁膜１２に開口部１２ａを形成したときに用いたガスと同じガスを用い、そのガス圧力を約１０ｍＴｏｒｒに調整し、低周波電力１００Ｗを印加してエッチングガスとしてのプラズマガスを生成する。
【００４７】
次に、図４（ｃ）に示すように、レジストマスク１９の開口部１９ａを通して第２の保護絶縁膜１６及びシリコン含有絶縁膜（第２の絶縁膜）１５をエッチングして配線埋込絶縁膜を貫通する配線溝２０を形成する。
【００４８】
次いで、図５に示すように、レジストマスク１９を除去した後、ビアホール１１ｂ及び配線溝２０にバリア金属膜と銅膜とを埋め込み、ビアホール１１ｂに接続導体（導体）２５ａを形成するとともに、配線溝２０に銅膜を主とする配線（導体）２５ｂを形成する。これにより、半導体装置が完成する。
【００４９】
以上のように、この発明の第２の実施の形態によれば、基板１０上に配線層間絶縁膜と配線埋込絶縁膜とを順に積層した後、まず、下層の配線層間絶縁膜にビアホール１１ｂを形成し、その後、上層の配線埋込絶縁膜に配線溝２０を形成する。
【００５０】
この発明では、上層の配線埋込絶縁膜を形成する前に、下層の配線層間絶縁膜のビアホール１１ｂの形成領域を含む範囲で選択的にシリコン含有絶縁膜１１を酸化している。
【００５１】
これにより、最初に膜密度の小さかったシリコン含有絶縁膜１１は選択的に酸化されて膜密度の高いシリコン含有絶縁膜１１ａとなる。従って、配線層間絶縁膜にビアホール１１ｂを形成する際にエッチングの制御性を向上させることができるため、ビアホール１１ｂが微細化されても、容易に所要のビア径を有するビアホール１１ｂを得ることができる。このため、配線が高密度化してきても、隣接する配線間がショートしてしまうというような問題を回避することができる。
【００５２】
また、ビアホール１１ｂ周辺部の低誘電率絶縁膜１１の周囲は保護絶縁膜１２及び酸化されたシリコン含有絶縁膜１１ａの緻密な膜で覆われることになるので、ガスや水分などの、低誘電率絶縁膜１１への侵入や低誘電率絶縁膜１１からの放出を防止することができる。これにより、所謂ポイズンドビアの発生を防止することができる。
【００５３】
しかも、配線層間絶縁膜として低誘電率絶縁膜を用いることができるので、層間絶縁膜の低誘電率化を図ることが可能となる。
【００５４】
（第３の実施の形態）
次に、図６及び図７を参照して第３の実施の形態である半導体装置及びその製造方法について説明する。図６（ａ）乃至（ｃ）、図７は、本発明の第３の実施の形態である半導体装置の製造方法について示す断面図である。
【００５５】
第１の実施の形態と異なるところは、この発明を所謂デュアルダマシン法に適用していることである。そのデュアルダマシン法は、第２の実施の形態と異なり、所謂後ビア法に相当する。
【００５６】
まず、図１（ａ）乃至（ｃ）の工程と同じ工程を行う。即ち、基板１０上にシリコン含有絶縁膜（第１の絶縁膜）１１と第１の保護絶縁膜１２とを順に積層し、それらの膜１１、１２から構成される配線層間絶縁膜を形成する。次いで、第１の保護絶縁膜１２に開口部（第１の開口部）１２ａを形成し、続いて、第１の保護絶縁膜１２の開口部１２ａを通して選択的にシリコン含有絶縁膜１１を酸化し、ビアホール１１ｂの形成領域を含む領域に酸化されたシリコン含有絶縁膜１１ａを形成する。次いで、配線層間絶縁膜上にシリコン含有絶縁膜（第２の絶縁膜）１５と第２の保護絶縁膜１６とを順に積層し、それらの膜１５、１６から構成される配線埋込絶縁膜を形成する。図６（ａ）はこの状態を示す。
【００５７】
次に、図６（ｂ）に示すように、第１の保護絶縁膜１２の開口部１２ａを内側に含むような開口部（第３の開口部）２１ａを有するレジストマスク（マスク）２１を形成する。続いて、開口部２１ａを通して第２の保護絶縁膜１６及びシリコン含有絶縁膜１５をエッチングし、第２の保護絶縁膜１６及びシリコン含有絶縁膜１５を貫通する配線溝２０を形成する。このとき、シリコン含有絶縁膜１５が薄く残るかもしれない。
【００５８】
次に、図６（ｃ）に示すように、酸化されて膜密度が高くなったシリコン含有絶縁膜１１ａ上に開口部（第２の開口部）２３ａを有するレジストマスク（マスク）２３に基づいて、残存するシリコン含有絶縁膜１５とシリコン含有絶縁膜１１ａをエッチングし、酸化されたシリコン含有絶縁膜１１ａからなる側壁を有するビアホール１１ｂを形成する。
【００５９】
次いで、図７に示すように、レジストマスク２３を除去した後、ビアホール１１ｂ及び配線溝２２にバリア金属膜と銅膜とを埋め込み、ビアホール１１ｂに接続導体（導体）２５ａを形成するとともに、配線溝２０に銅膜を主とする配線（導体）２５ｂを形成する。これにより、半導体装置が完成する。
【００６０】
以上のように、この発明の第３の実施の形態によれば、基板１０上に配線層間絶縁膜と配線埋込絶縁膜とを積層した後、まず、上層の配線埋込絶縁膜に配線溝２０を形成し、その後、下層の配線層間絶縁膜にビアホール１１ｂを形成する。
【００６１】
この発明では、上層の配線埋込絶縁膜を形成する前に、下層の配線層間絶縁膜のビアホール１１ｂの形成領域を含む範囲で選択的にシリコン含有絶縁膜１１を酸化している。
【００６２】
これにより、最初に膜密度の小さかったシリコン含有絶縁膜１１は選択的に酸化されて膜密度が高いシリコン含有絶縁膜１１ａとなる。従って、配線層間絶縁膜にビアホールを形成する際にエッチングの制御性を向上させることができるため、ビアホール１１ｂが微細化されても、容易に所要のビア径を有するビアホール１１ｂを得ることができる。このため、配線が高密度化してきても、隣接する配線間がショートしてしまうというような問題を回避することができる。
【００６３】
また、ビアホール１１ｂ周辺部の低誘電率絶縁膜１１の周囲は保護絶縁膜１２及び酸化されたシリコン含有絶縁膜１１ａの緻密な膜で覆われることになるので、ガスや水分などの、低誘電率絶縁膜１１への侵入や低誘電率絶縁膜１１からの放出を防止することができる。これにより、所謂ポイズンドビアの発生を防止することができる。
【００６４】
しかも、配線層間絶縁膜として低誘電率絶縁膜を用いることができるので、層間絶縁膜の低誘電率化を図ることが可能となる。
【００６５】
（第４の実施の形態）
次に、図８を参照して第４の実施の形態である半導体装置について説明する。
【００６６】
この実施の形態では、第１乃至第３の実施の形態の配線構造が形成される基板１０の詳細について説明する。
【００６７】
一つの基板１０の構成は、図８に示すように、図示しない半導体基板上に下部配線埋込絶縁膜が形成されてなる。下部配線埋込絶縁膜はシリコン含有絶縁膜１０１とバリア絶縁膜１０２とからなる。下部配線埋込絶縁膜には配線溝が形成されており、配線溝内に銅膜を主とする下部配線１０３が形成されている。下部配線１０３はバリア金属膜とバリア金属膜を下地とする銅膜からなる。
【００６８】
その基板１０上に、例えば、図３乃至図５に示す工程を経て作成された構造体を有する。その構造体では、ビアホール１１ｂが形成された配線層間絶縁膜と、ビアホール１１ｂと接続した配線溝２０が形成された上部配線埋込絶縁膜とが積層されている。配線層間絶縁膜は低誘電率のシリコン含有絶縁膜１１と第１の保護絶縁膜１２との積層構造を有する。また、上部配線埋込絶縁膜はシリコン含有絶縁膜１５と第２の保護絶縁膜１６との積層構造を有する。
【００６９】
そして、下部配線１０３と配線溝２０内の上部配線（導体）２５ｂとがビアホール１１ｂに充填された接続導体（導体）２５ａを介して電気的に接続されている。
【００７０】
上記基板１０を作成するには、ビアホール１１ｂや配線溝２０を形成し、かつ接続導体２５ａ及び上部配線２５ｂを埋め込む前に、予め配線溝と下部配線１０３を形成しておいてもよいし、ビアホール１１ｂや配線溝２０を形成するときに同時に下部配線埋込絶縁膜に配線溝を形成し、接続導体２５ａ及び上部配線２５ｂを形成するときに同時に下部配線１０３を形成してもよい。
【００７１】
次に、図９を参照して第４の実施の形成である他の基板１０の構成について説明する。
【００７２】
その他の基板１０の構成は、図９に示すように、半導体基板１１０に拡散層１１１が形成されてなる。
【００７３】
その基板１０上に、例えば、図３乃至図５に示す工程を経て作成された構造体を有する。その構造体では、ビアホール１１ｂが形成された配線層間絶縁膜と、ビアホール１１ｂと接続した配線溝２０が形成された上部配線埋込絶縁膜とが積層されている。配線層間絶縁膜は低誘電率のシリコン含有絶縁膜１１と第１の保護絶縁膜１２との積層構造を有する。また、上部配線埋込絶縁膜はシリコン含有絶縁膜１５と第２の保護絶縁膜１６との積層構造を有する。
【００７４】
そして、拡散層１１１と配線溝２０内の上部配線（導体）２５ｂとがビアホール１１ｂに充填された接続導体（導体）２５ａを介して電気的に接続されている。
【００７５】
以上のように、この第４の実施の形態においても、上層の配線埋込絶縁膜を形成する前に、下層の配線層間絶縁膜のビアホール１１ｂの形成領域を含む範囲に選択的に酸化されたシリコン含有絶縁膜１１ａを形成している。
【００７６】
これにより、最初に膜密度の小さかったシリコン含有絶縁膜１１は選択的に酸化されて膜密度が高いシリコン含有絶縁膜１１ａとなる。従って、配線層間絶縁膜においてエッチングの制御性を向上させることができるため、ビアホール１１ｂが微細化されても、容易に所要のビア径を有するビアホール１１ｂを得ることができる。このため、配線が高密度化してきても、隣接する配線間がショートしてしまうというような問題を回避することができる。
【００７７】
また、ビアホール１１ｂの周辺部の低誘電率絶縁膜１１の周囲は保護絶縁膜１２及び酸化されたシリコン含有絶縁膜１１ａの緻密な膜で覆われることになるので、ガスや水分などの、低誘電率絶縁膜１１への侵入や低誘電率絶縁膜１１からの放出を防止することができる。これにより、所謂ポイズンドビアの発生を防止することができる。
【００７８】
しかも、配線層間絶縁膜として低誘電率絶縁膜を用いることができるので、層間絶縁膜の低誘電率化を図ることが可能となる。
【００７９】
（第５の実施の形態）
次に、図面を参照して本発明の第５の実施の形態について説明する。第５の実施の形態では、第１乃至第３の実施の形態の一部工程に代えて、又は第１乃至第３の実施の形態の工程に加えてこの実施の形態の工程を適用している。
【００８０】
第１の実施の形態と第５の実施の形態で異なるところは、第１の実施の形態では、図１（ａ）乃至（ｃ）の工程のように、第１の保護絶縁膜１２で覆った後に第１の保護絶縁膜１２の開口部（第１の開口部）１２ａを通して第１の絶縁膜１１を選択的に酸化しているが、第５の実施の形態では、図１（ａ）乃至（ｃ）の工程の代わりに、図１０（ａ）、（ｂ）の工程を行って、レジストマスク（マスク）２７の開口部（第１の開口部）２７ａを通して第１の絶縁膜１１を選択的に酸化して、酸化された第１の絶縁膜１１ａを形成し、その後全面に第１の保護絶縁膜１２を形成している点である。
【００８１】
第５の実施の形態において、図１０（ａ）、（ｂ）の工程の後、ビアホール１１ｂの縁まで第１の保護絶縁膜１２が第１の絶縁膜１１、１１ａを被覆する点を除き、図２（ａ）、（ｂ）と同じ工程を経て、図１２の半導体装置が完成する。この場合、図２（ａ）の工程において、酸化された第１の絶縁膜１１ａをエッチングする前に、第１の保護絶縁膜１２をエッチングする。なお、図１２中、図２（ｂ）の符号と同じ符号で示すものは、図２（ｂ）と同じものを示す。
【００８２】
また、第２の実施の形態と第５の実施の形態で異なるところは、第２の実施の形態の図３（ａ）の工程の代わりに、第５の実施の形態では、図１０（ａ）、（ｂ）の工程を行い、第１の絶縁膜１１、及びその酸化された領域１１ａをすべて覆う第１の保護絶縁膜１２を形成している点である。
【００８３】
第５の実施の形態において、図１０（ａ）、（ｂ）の工程の後、ビアホール１１ｂの縁まで第１の保護絶縁膜１２が第１の絶縁膜１１、１１ａを被覆する点を除き、図３（ｂ）、（ｃ）、図４（ａ）乃至（ｃ）と同じ工程を経て、図１３に示す半導体装置が完成する。この場合、図４（ｂ）の工程において、酸化された第１の絶縁膜１１ａをエッチングする前に、第１の保護絶縁膜１２をエッチングする。なお、図１３中、図５の符号と同じ符号で示すものは、図５と同じものを示す。
【００８４】
ビアホール１１ｂの縁まで第１の保護絶縁膜１２が第１の絶縁膜１１、１１ａを被覆しているため、図３（ｃ）と同じ工程において、第２の絶縁膜１５をエッチングして開口部１８を形成するとき、及び図４（ｃ）と同じ工程でエッチングにより配線溝２０を形成するとき、エッチングの終了間際において第２の絶縁膜１５をオーバエッチングしても開口部１８や配線溝２０の底部に、第１の絶縁膜１１、及びその酸化された領域１１ａが直接露出せず、第１の保護絶縁膜１２が露出することになる。このため、第１の絶縁膜１１、及びその酸化された領域１１ａの過剰なエッチングを防止することができる。
【００８５】
同様に、第３の実施の形態と第５の実施の形態で異なるところは、第３の実施の形態の図６（ａ）の工程の前であって、第２の絶縁膜１５を形成する前に、第５の実施の形態では、図１０（ａ）、（ｂ）の工程を行い、第１の保護絶縁膜１２により、第１の絶縁膜１１、及びその酸化された領域１１ａをすべて覆うようにしている点である。
【００８６】
第５の実施の形態では、図１０（ａ）、（ｂ）の工程の後、ビアホール１１ｂの縁まで第１の保護絶縁膜１２が第１の絶縁膜１１、１１ａを被覆する点を除き、図６（ａ）乃至（ｃ）と同じ工程を経て、図１３に示す半導体装置が完成する。この場合、図６（ｃ）と同じ工程において、酸化された第１の絶縁膜１１ａをエッチングする前に第１の保護絶縁膜１２をエッチングする。なお、図１３中、図７の符号と同じ符号で示すものは、図７と同じものを示す。
【００８７】
この構成により、図６（ｂ）と同じ工程でエッチングにより配線溝２０を形成するとき、第１の保護絶縁膜１２により第１の絶縁膜１１及びその酸化された領域１１ａが被覆されているため、第１の絶縁膜１１、及びその酸化された領域１１ａの過剰なエッチングを防止することができる。
【００８８】
（第６の実施の形態）
次に、図面を参照して本発明の第６の実施の形態について説明する。第６の実施の形態では、第１乃至第３の実施の形態の工程に加えてこの実施の形態の工程を適用している。
【００８９】
第１の実施の形態と第６の実施の形態で異なるところは、第１の実施の形態の図１（ｃ）の工程の後、図２（ａ）の工程の前に、第６の実施の形態では、図１１の工程を行い、酸化された第１の絶縁膜１１ａ及び第１の保護絶縁膜１２を覆うように、第３の保護絶縁膜２６を形成する工程を設けている点である。
【００９０】
第６の実施の形態では、図１１の工程の後、ビアホール１１ｂの縁まで第３の保護絶縁膜２６が酸化された第１の絶縁膜１１ａを被覆する点を除き、図２（ａ）、（ｂ）と同じ工程を経て、図１４の半導体装置が完成する。この場合、図２（ａ）の工程において、酸化された第１の絶縁膜１１ａをエッチングする前に、第３の保護絶縁膜２６をエッチングする。なお、図１４中、図２（ｂ）の符号と同じ符号で示すものは図２（ｂ）と同じものを示す。
【００９１】
また、第２の実施の形態と第６の実施の形態で異なるところは、第２の実施の形態の図３（ａ）の工程と（ｂ）の工程の間に、第６の実施の形態では、図１１に示すように、酸化された第１の絶縁膜１１ａ及び第１の保護絶縁膜１２を覆うように、第３の保護絶縁膜２６を形成する工程を設けている点である。
【００９２】
第６の実施の形態では、図１１の工程の後、ビアホール１１ｂの縁まで第３の保護絶縁膜２６が酸化された第１の絶縁膜１１ａを被覆する点を除き、図３（ｂ）、（ｃ）、図４（ａ）乃至（ｃ）と同じ工程を経て、図１５の半導体装置が完成する。この場合、図４（ｂ）と同じ工程において、酸化された第１の絶縁膜１１ａをエッチングする前に第３の保護絶縁膜２６をエッチングする。なお、図１５中、図５の符号と同じ符号で示すものは、図５と同じものを示す。
【００９３】
第３の保護絶縁膜２６を設けることにより、図３（ｃ）と同じ工程において、第２の絶縁膜１５をエッチングして開口部１８を形成するとき、及び図４（ｃ）と同じ工程でエッチングにより配線溝２０を形成するとき、エッチングの終了間際において第２の絶縁膜１５をオーバエッチングしても開口部１８や配線溝２０の底部に、第１の絶縁膜１１、及びその酸化された領域１１ａが直接露出せず、第３の保護絶縁膜２６が露出することになる。このため、第１の絶縁膜１１、及びその酸化された領域１１ａの過剰なエッチングを防止することができる。
【００９４】
同様に、第３の実施の形態と第６の実施の形態で異なるところは、第３の実施の形態の図６（ａ）の工程の前であって、第２の絶縁膜１５を形成する前に、第６の実施の形態では、図１１の工程を行い、第３の保護絶縁膜２６により、酸化された第１の絶縁膜１１ａ及び第１の保護絶縁膜１２を覆うようにしている点である。
【００９５】
第６の実施の形態では、図１１の工程の後、ビアホール１１ｂの縁まで第３の保護絶縁膜２６が酸化された第１の絶縁膜１１ａを被覆する点を除き、図６（ａ）乃至（ｃ）と同じ工程を経て、図１５の半導体装置が完成する。この場合、図６（ｃ）と同じ工程において、酸化された第１の絶縁膜１１ａをエッチングする前に、第３の保護絶縁膜２６をエッチングする。なお、図１５中、図７の符号と同じ符号で示すものは図７と同じものを示す。
【００９６】
上記構成により、図６（ｂ）と同じ工程でエッチングにより配線溝２０を形成するとき、第１の絶縁膜１１、及びその酸化された領域１１ａの過剰なエッチングを防止することができる。
【００９７】
以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。
【００９８】
例えば、第４の実施の形態では、基板１０上に、図３乃至５の工程を経て作成された構造体が載っているが、図１乃至図２の工程を経て作成された構造体が載っていてもよいし、図６乃至図７の工程を経て作成された構造体が載っていてもよい。
【００９９】
また、ビアホール１１ｂに比べて配線溝２０の幅寸法が大きく、従って寸法精度をあまり要求されないため、寄生容量を減らすことに重点をおいて、配線溝２０の側壁の第２の絶縁膜１５には本願発明の酸化処理を施していないが、必要により酸化処理を行ってもよい。
【０１００】
また、酸化された第１の絶縁膜１１ａ等のエッチング装置として、平行平板型のエッチング装置や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ：誘導結合高周波プラズマ）エッチング装置を用いることができる。
【０１０１】
【発明の効果】
以上のように、本発明によれば、ビアホールを形成する際に、選択的に酸化されて膜密度が高くなった第１の絶縁膜をエッチングしているので、配線層間絶縁膜として低誘電率を有する膜密度の小さい第１の絶縁膜を形成したとしても、配線層間絶縁膜においてエッチングの制御性を向上させることができる。
【０１０２】
これにより、配線が高密度化され、かつビアホールが微細化されても、容易に所要のビア径を有するビアホールを形成することができるため、隣接する配線間がショートしてしまうというような問題を回避することができる。
【０１０３】
また、ビアホール周辺部の低誘電率絶縁膜の周囲は酸化された第１の絶縁膜及び保護絶縁膜の緻密な膜で覆われることになるので、ガスや水分などの、低誘電率絶縁膜への侵入や低誘電率絶縁膜からビアホールへの放出を防止することができる。これにより、所謂ポイズンドビアの発生を防止することができる。
【０１０４】
しかも、配線層間絶縁膜として低誘電率絶縁膜を用いることができるので、配線層間絶縁膜の低誘電率化を図ることが可能となる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｃ）は本発明の第１の実施の形態である半導体装置及びその製造方法について示す断面図（その１）である。
【図２】（ａ）乃至（ｂ）は本発明の第１の実施の形態である半導体装置及びその製造方法について示す断面図（その２）である。
【図３】（ａ）乃至（ｃ）は本発明の第２の実施の形態である半導体装置及びその製造方法について示す断面図（その１）である。
【図４】（ａ）乃至（ｃ）は本発明の第２の実施の形態である半導体装置及びその製造方法について示す断面図（その２）である。
【図５】本発明の第２の実施の形態である半導体装置及びその製造方法について示す断面図（その３）である。
【図６】（ａ）乃至（ｃ）は本発明の第３の実施の形態である半導体装置及びその製造方法について示す断面図（その１）である。
【図７】本発明の第３の実施の形態である半導体装置及びその製造方法について示す断面図（その２）である。
【図８】本発明の第４の実施の形態である半導体装置について示す断面図である。
【図９】本発明の第４の実施の形態である他の半導体装置について示す断面図である。
【図１０】（ａ）乃至（ｂ）は本発明の第５の実施の形態である半導体装置の製造方法について示す断面図である。
【図１１】本発明の第６の実施の形態である半導体装置の製造方法について示す断面図である。
【図１２】本発明の第５の実施の形態である半導体装置の製造方法により作成された半導体装置について示す断面図である。
【図１３】本発明の第５の実施の形態である半導体装置の製造方法により作成された他の半導体装置について示す断面図である。
【図１４】本発明の第６の実施の形態である半導体装置の製造方法により作成された半導体装置について示す断面図である。
【図１５】本発明の第６の実施の形態である半導体装置の製造方法により作成された他の半導体装置について示す断面図である。
【符号の説明】
１０　基板
１１　シリコン含有絶縁膜（第１の絶縁膜）
１１ａ　酸化されたシリコン含有絶縁膜（酸化された第１の絶縁膜）
１１ｂ　ビアホール
１２　第１の保護絶縁膜
１２ａ、１３ａ、２７ａ　第１の開口部
１４ａ、１７ａ、１８、２３ａ　第２の開口部
１３、１４、１７、１９、２１、２３、２７　レジストマスク（マスク）
１５　シリコン含有絶縁膜（第２の絶縁膜）
１６　第２の保護絶縁膜
１９ａ、２１ａ　第３の開口部
２０　配線溝
２５ａ　接続導体（導体）
２５ｂ　銅膜を主とする配線（導体）
２６　第３の保護絶縁膜
１０１　シリコン含有絶縁膜
１０２　バリア絶縁膜
１０３　下部配線
１１０　半導体基板
１１１　拡散層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a wiring mainly composed of a copper film connected to a lower conductor through a via hole of a wiring interlayer insulating film having a low dielectric constant and a method of manufacturing the same About.
[0002]
[Prior art]
In recent years, as the degree of integration and the density of semiconductor integrated circuit devices have been increased, higher data transfer speeds have been demanded. To meet this demand, copper wiring is used to reduce the resistance of the wiring, and an insulating film having a low dielectric constant with a small RC delay (hereinafter, referred to as a low dielectric constant) is used as a wiring buried insulating film to reduce the parasitic capacitance between the wirings. A dielectric constant insulating film is used.).
[0003]
On the other hand, in order to form via holes with high precision, an insulating film having a relatively high dielectric constant formed by a plasma CVD method using TEOS, which is considered to have high dimensional accuracy, has been used for the wiring interlayer insulating film.
[0004]
[Problems to be solved by the invention]
However, when the number of stages of the multilayer wiring increases and the space between the stages becomes narrower, the dielectric constant of the wiring interlayer insulating film also becomes a problem. That is, the insulating film formed by the plasma CVD method using TEOS has a large relative dielectric constant of 4.0, and the entire effective dielectric constant including the wiring interlayer insulating film even when a low dielectric constant wiring buried insulating film is used. Was as large as 3.5 or more.
[0005]
Therefore, it is conceivable to change the wiring interlayer insulating film to a low dielectric constant insulating film. However, simply changing the wiring interlayer insulating film to a low dielectric constant insulating film causes the following new problem.
[0006]
That is, when a via hole is formed in the wiring interlayer insulating film by etching, the low dielectric constant insulating film generally has a low film density, and therefore has a high etching rate, and therefore, it is difficult to control the via diameter, and the via diameter becomes large. Tend. In this case, when the density of wirings increases, there is a possibility that a problem such as a short circuit between adjacent wirings may occur.
[0007]
The present invention has been made in view of the above-described problems of the conventional example, and aims to lower the dielectric constant of the wiring interlayer insulating film and to improve the controllability of etching when forming a via hole in the wiring interlayer insulating film. It is an object of the present invention to provide a semiconductor device which can be improved and a manufacturing method thereof.
[0008]
[Means for Solving the Problems]
In order to solve the above problem, the invention according to claim 1 relates to a method for manufacturing a semiconductor device, comprising: forming a first insulating film on a substrate; and forming a region for forming an opening of the first insulating film. Selectively oxidizing a region including the oxidized first insulating film, etching the oxidized first insulating film, penetrating the oxidized first insulating film, and comprising the oxidized first insulating film. Forming the opening having a side wall.
The invention according to claim 2 relates to a method of manufacturing a semiconductor device, wherein a step of forming a first insulating film on a substrate and a step of forming a mask having a first opening on the first insulating film. Selectively oxidizing the first insulating film through the first opening; forming a first protective insulating film on the first insulating film; and forming the oxidized first insulating film on the first insulating film. Forming a mask having a second opening formed in the region of the insulating film on the first protective insulating film; and forming the first protective insulating film through the second opening. Etching the film and the oxidized first insulating film to form the via hole having a sidewall made of the oxidized first insulating film; and embedding a conductor in the via hole. age,
According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: sequentially stacking a first insulating film and a first protective insulating film on a substrate; and forming a first insulating film through the first protective insulating film. Forming a first opening, selectively oxidizing the first insulating film through the first opening, and a second opening included inside the first opening Forming a mask on which the mask is formed on the first protective insulating film and the first insulating film, and etching the oxidized first insulating film through the second opening, Forming a via hole having a side wall made of the first insulating film, and burying a conductor in the via hole.
According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the third aspect, after the step of selectively oxidizing the first insulating film through the first opening, the first opening is formed. Before the step of forming a mask on which the second opening is formed on the first protective insulating film and on the first insulating film, the first opening is included so as to cover the first opening. Forming a third protective insulating film on the first protective insulating film, etching the oxidized first insulating film through the second opening, and removing the oxidized first insulating film. Forming a via hole having a side wall made of the insulating film by etching the third protective insulating film and the oxidized first insulating film through the second opening;
The invention according to claim 5 relates to a method of manufacturing a semiconductor device, wherein a step of forming a first insulating film on a substrate and a step of forming a mask having a first opening on the first insulating film. Selectively oxidizing the first insulating film through the first opening; forming a first protective insulating film on the first insulating film; and forming the first protective insulating film on the first insulating film. A step of sequentially laminating a second insulating film and a second protective insulating film on the film, and forming a second opening so as to be included inside the region of the oxidized first insulating film. Forming a mask on the second protective insulating film; and etching the second protective insulating film and the second insulating film through the second opening to form the second protective insulating film and the second protective insulating film. Forming a second opening penetrating through the insulating film; and forming a third opening including the second opening inside. Forming a mask having an opening on the second protective insulating film, etching the first protective insulating film and the oxidized first insulating film through the second opening, Forming a via hole having a side wall made of the formed first insulating film, and etching the second protective insulating film and the second insulating film through the third opening to form the second protective insulating film. Forming a wiring groove penetrating through the second insulating film, and burying a conductor in the via hole and the wiring groove.
The invention according to claim 6 relates to a method of manufacturing a semiconductor device, wherein a first insulating film and a first protective insulating film are sequentially stacked on a substrate, and a step of penetrating the first protective insulating film. Forming the first opening, selectively oxidizing the first insulating film through the first opening, and forming the first insulating film on the first protective insulating film so as to cover the first opening. Sequentially stacking a second insulating film and a second protective insulating film, and forming the second insulating film and the second protective insulating film on the basis of a mask having a second opening formed inside the first opening. Forming a second opening penetrating through the second protective insulating film and the second insulating film by etching the protective insulating film and the second insulating film, and placing the second opening inside. Forming a mask having a third opening including the third opening on the second protective insulating film; Etching the oxidized first insulating film to form a via hole having a side wall made of the oxidized first insulating film; and forming the second protective insulating film and the second protective insulating film through the third opening. Etching a second insulating film to form a wiring groove penetrating the second protective insulating film and the second insulating film; and embedding a conductor in the via hole and the wiring groove. age,
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the sixth aspect, after the step of selectively oxidizing the first insulating film through the first opening, the first opening is formed. Before the step of sequentially laminating a second insulating film and a second protective insulating film on the first protective insulating film so as to cover the first protective insulating film, the first protective film is formed so as to cover the first opening. Forming a third protective insulating film on the insulating film, etching the oxidized first insulating film through the second opening, and forming a sidewall made of the oxidized first insulating film; Forming the via hole having the step of etching the third protective insulating film and the oxidized first insulating film through the second opening.
[0009]
The invention according to claim 8 relates to a method of manufacturing a semiconductor device, wherein a step of forming a first insulating film on a substrate and a step of forming a mask having a first opening on the first insulating film. Selectively oxidizing the first insulating film through the first opening; forming a first protective insulating film on the first insulating film; and forming the first protective insulating film on the first insulating film. A step of sequentially stacking a second insulating film and a second protective insulating film on the film, a step of forming a mask having a third opening on the second protective insulating film, Etching the second protective insulating film and the second insulating film through the opening to form a wiring groove penetrating the second protective insulating film and the second insulating film; and covering the wiring groove; And the second opening included in the region of the third opening and the oxidized first insulating film. Forming a mask having an opening formed therein; and etching the first protective insulating film and the oxidized first insulating film through the second opening to form the oxidized first insulating film. Forming a via hole having a side wall made of, and embedding a conductor in the via hole and the wiring groove,
The invention according to claim 9 relates to a method of manufacturing a semiconductor device, wherein a first insulating film and a first protective insulating film are sequentially stacked on a substrate, and a step of penetrating the first protective insulating film. Forming the first opening, selectively oxidizing the first insulating film through the first opening, and forming the first insulating film on the first protective insulating film so as to cover the first opening. Sequentially stacking a second insulating film and a second protective insulating film, forming a mask having a third opening on the second protective insulating film, and forming the third opening Etching the second protective insulating film and the second insulating film through to form a wiring groove penetrating the second protective insulating film and the second insulating film; and covering the wiring groove, and A mass having a third opening and a second opening formed inside the first opening. Forming a via hole having a sidewall made of the oxidized first insulating film by etching the oxidized first insulating film through the second opening; Embedding a conductor in the wiring groove,
According to a tenth aspect of the present invention, in the method of manufacturing a semiconductor device according to the ninth aspect, after the step of selectively oxidizing the first insulating film through the first opening, the first opening is formed. Before the step of sequentially laminating a second insulating film and a second protective insulating film on the first protective insulating film so as to cover the first protective insulating film, the first protective film is formed so as to cover the first opening. Forming a third protective insulating film on the insulating film, etching the oxidized first insulating film through the second opening, and forming a sidewall made of the oxidized first insulating film; Forming the via hole having the step of etching the third protective insulating film and the oxidized first insulating film through the second opening,
An eleventh aspect of the present invention relates to the method of manufacturing a semiconductor device according to any one of the first to tenth aspects, wherein the first insulating film is a low dielectric constant insulating film,
According to a twelfth aspect of the present invention, there is provided the method of manufacturing a semiconductor device according to any one of the first to eleventh aspects, wherein a step of selectively oxidizing a region including a region for forming a via hole in the first insulating film, Alternatively, the step of selectively oxidizing the first insulating film through the first opening includes generating an oxygen-containing gas plasma and irradiating the first insulating film with the oxygen-containing gas plasma. It is characterized by that
The invention according to claim 13 relates to the method of manufacturing a semiconductor device according to claim 12, wherein the oxygen-containing gas is O. 2 , N 2 O, H 2 O is at least one of
According to a fourteenth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to any one of the second to thirteenth aspects, wherein the conductor is a conductor mainly composed of a copper film.
The invention according to claim 15 relates to the method of manufacturing a semiconductor device according to any one of claims 2 to 14, wherein the substrate has a lower wiring located below the via hole.
The invention according to claim 16 relates to a semiconductor device, and is characterized by being produced by the method for manufacturing a semiconductor device according to claims 1 to 15.
[0010]
The operation based on the configuration of the present invention will be described below.
[0011]
In the method for manufacturing a semiconductor device according to the present invention, a step of forming a first insulating film on a substrate, a step of selectively oxidizing a region including a formation region of an opening of the first insulating film, Etching the first insulating film to form an opening penetrating the oxidized first insulating film and having a sidewall made of the oxidized first insulating film.
[0012]
That is, in order to form an opening, the first insulating film in a region where the film density is increased by being selectively oxidized is etched. Therefore, even if the first insulating film having a low dielectric constant and a small film density is formed as the wiring interlayer insulating film, the controllability of etching when forming the opening in the wiring interlayer insulating film can be improved. For this reason, even if the opening is miniaturized, an opening having a required opening diameter can be easily formed.
[0013]
Further, the above method is applied to formation of a via hole, and after selectively oxidizing the first insulating film based on a mask having a first opening, before forming the via hole, the first insulating film is formed on the first insulating film. It is covered with a first protective insulating film. After the first insulating film is selectively oxidized through the first opening of the first protective insulating film, the first protective insulating film is left. Further, before forming a via hole in the selectively oxidized first insulating film, a third protective insulating film is formed so as to cover the first opening of the first protective insulating film.
[0014]
That is, the periphery of the low dielectric constant insulating film around the via hole is covered with the oxidized first insulating film and the dense film of the protective insulating film. Penetration into the via hole from the low dielectric constant insulating film can be prevented.
[0015]
In addition, with the above structure, a low dielectric constant insulating film can be used as the wiring interlayer insulating film, so that the dielectric constant of the interlayer insulating film can be reduced.
[0016]
When applying this technique to the dual damascene method, there are the following two methods.
[0017]
One is a so-called pre-via method, in which a wiring interlayer insulating film and a wiring buried insulating film are sequentially laminated on a substrate, and first, an opening is formed in the upper wiring buried insulating film, Through this, a via hole is formed in the lower wiring interlayer insulating film, and then the opening of the upper wiring embedded insulating film is widened to form a wiring groove in the upper wiring embedded insulating film.
[0018]
The other is a so-called post-via method, in which a wiring interlayer insulating film and a wiring buried insulating film are laminated on a substrate, and first, a wiring groove is formed in the upper wiring buried insulating film, Then, via holes are formed in the lower wiring interlayer insulating film on the inner side through the wiring grooves of the upper wiring embedded insulating film.
[0019]
In any case, the present invention has a laminated structure of the wiring interlayer insulating film and the wiring buried insulating film. Then, before forming the upper wiring buried insulating film, the first insulating film, which is the main wiring interlayer insulating film, is oxidized in a range including the via hole formation region of the lower wiring interlayer insulating film.
[0020]
Thus, even if the first insulating film having a low dielectric constant and a small film density is used, the first insulating film in the region where the via hole is to be formed is selectively oxidized to have a high film density. Therefore, the controllability of etching when forming a via hole in the wiring interlayer insulating film can be improved, so that a via hole having a required via diameter can be easily formed even if the via hole is miniaturized.
[0021]
Further, before forming the wiring embedded insulating film, a first protective insulating film having a first opening used for selectively oxidizing the first insulating film is left. Further, before forming the wiring buried insulating film, a third protective insulating film is formed so as to cover the first opening of the first protective insulating film. Further, after selectively oxidizing the first insulating film based on the mask having the first opening, before forming the wiring embedded insulating film, the first protective insulating film is formed on the first insulating film. It is covered with.
[0022]
That is, the periphery of the low dielectric constant insulating film of the wiring interlayer insulating film around the via hole is covered with the oxidized first insulating film and the dense film of the protective insulating film. It is possible to prevent intrusion into the interlayer insulating film and release from the wiring interlayer insulation to the via hole.
[0023]
Moreover, with the above structure, a low dielectric constant insulating film can be used as the wiring interlayer insulating film, so that the dielectric constant of the interlayer insulating film can be reduced.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0025]
(First Embodiment)
1A to 1C and 2A and 2B are cross-sectional views showing a semiconductor device according to a first embodiment of the present invention and a method for manufacturing the same. The first embodiment is an example in which the present invention is applied to a so-called single damascene method.
[0026]
As a film forming apparatus, a well-known plasma enhanced chemical vapor deposition (PECVD) apparatus having parallel plate type electrodes is used. The lower electrode of the parallel plate type electrodes also serves as a substrate holder. A power supply of high-frequency power (frequency 13.56 MHz) is connected to the upper electrode, and a power supply of low-frequency power (frequency 380 kHz) is connected to the lower electrode. At least one of the electric power is supplied.
[0027]
In a method for manufacturing a semiconductor device using such a film forming apparatus, first, the temperature of the substrate 10 is heated to 375 ° C., and hexamethyldisiloxane (HMDSO) at a flow rate of 50 SCCM and N at a flow rate of 400 SCCM are used. 2 A film forming gas composed of a mixed gas of O and He at a flow rate of 400 SCCM is flowed over the substrate 10 and the gas pressure is adjusted to 1.5 Torr.
[0028]
Subsequently, a high frequency power of 250 W having a frequency of 13.56 MHz is applied to the film forming gas to convert the film forming gas into plasma. While maintaining this state for a predetermined time, a silicon-containing insulating film (first insulating film) 11 having a thickness of about 500 nm is formed on the substrate 10 by the PECVD method as shown in FIG. The silicon-containing insulating film 11 is inferior in density to a normal silicon-containing insulating film, but has a low relative dielectric constant.
[0029]
As the substrate 10, for example, as shown in FIG. 8, a structure in which the lower wiring 103 is embedded in a lower wiring embedded insulating film formed on a semiconductor substrate (not shown) can be used. The lower wiring buried insulating film includes a main silicon-containing insulating film 101 and a barrier insulating film 102 for preventing diffusion of copper thereon. Alternatively, as shown in FIG. 9, a substrate 10 having a structure in which a diffusion layer 111 is formed on a semiconductor substrate 110 may be used.
[0030]
Next, the substrate 10 is maintained at a temperature of 375 ° C., and a flow rate of 50 SCCM of hexamethyldisiloxane (HMDSO) and a flow rate of 400 SCCM of N are used. 2 A film forming gas composed of a mixed gas of O and He at a flow rate of 400 SCCM is flowed over the substrate 10 and the gas pressure is adjusted to 1.0 Torr. Subsequently, a low-frequency power of 150 W having a frequency of 380 kHz is applied to the film forming gas to form a plasma. By maintaining this state for a predetermined period of time, a silicon-containing insulating film having a denser film thickness of about 30 nm than the silicon-containing insulating film 11 is formed on the silicon-containing insulating film 11 by PECVD as shown in FIG. The first protective insulating film 12 made of is formed. The silicon-containing insulating film 11 and the first protective insulating film 12 constitute a wiring interlayer insulating film.
[0031]
Next, as shown in FIG. 1B, a photoresist film (mask) 13 is formed on the first protective insulating film 12, and an opening (first opening) 13a is formed. Next, the pressure of the etching gas is adjusted to generate plasma. The first protective insulating film 12 is etched by the plasma gas through the opening 13a to form an opening (first opening) 12a penetrating the first protective insulating film 12. CF as etching gas 4 , CHF 3 , C 4 F 8 , C 5 F 8 , Ar, O 2 , CO, N 2 A plasma gas generated by adjusting the pressure of a gas obtained by combining the above and applying low-frequency power to the gas is used. The gas pressure before plasma conversion is appropriately adjusted depending on the combination of gases and other conditions. In the case of this embodiment, CF 4 + CHF 3 + O 2 + Ar or CF 4 + CHF 3 + CO + Ar + C 4 F 8 , The gas pressure is adjusted to approximately 10 mTorr, a low-frequency power of 150 W is applied, and a plasma gas as an etching gas is generated.
[0032]
Next, as shown in FIG. 2 O gas is flowed over the substrate 10 and the gas pressure is adjusted to 1.5 Torr. Then N 2 A high-frequency power of 250 W at a frequency of 13.56 MHz is applied to the O gas, and a low-frequency power of 150 W at a frequency of 380 kHz is applied to form a plasma. This state is maintained for a predetermined time, and selective oxidation is performed over the entire thickness of the silicon-containing insulating film 11 through the opening 12a of the first protective insulating film 12. Thus, the oxidized and dense silicon-containing insulating film 11a is formed immediately below the opening 12a.
[0033]
Next, as shown in FIG. 2A, based on a resist mask (mask) 14 having an opening 14a on the oxidized silicon-containing insulating film 11a, the silicon-containing insulating film oxidized to have a higher film density. The film 11a is etched to form a via hole 11b penetrating the silicon-containing insulating film 11a. The diameter of the formed via hole 11b is, for example, 0.3 to 0.5 μm. In this case, the same gas as that used when forming the opening 12a in the first protective insulating film 12 described with reference to FIG. 1B is used, the gas pressure is adjusted to about 10 mTorr, and the low frequency power 150 W Is applied to generate a plasma gas as an etching gas.
[0034]
At this time, although the silicon-containing insulating film 11 having a low dielectric constant and a small film density is used as the wiring interlayer insulating film, the silicon-containing insulating film 11a which is selectively oxidized and has a high film density is etched. Therefore, the controllability of etching in the wiring interlayer insulating film can be improved. Thereby, the via hole 11b having a required via diameter can be easily obtained.
[0035]
Next, as shown in FIG. 2B, after removing the resist mask 14, a barrier metal film and a copper film are buried in the via holes 11b, and the upper wiring and the lower wiring and the diffusion layer are electrically connected. The connection conductor (conductor) 25a is formed. Thereafter, an upper wiring 25b is formed by patterning so as to be connected to the connection conductor 25a. Thereby, the semiconductor device is completed.
[0036]
As described above, according to the first embodiment of the present invention, after selectively increasing the film density by selectively oxidizing the silicon-containing insulating film 11 in the region where the via hole 11b is to be formed, the region is etched. Thus, a via hole 11b is formed. Therefore, the controllability of the etching of the wiring interlayer insulating film can be improved. Therefore, even when the via hole 11b is miniaturized, the via hole 11b having a required via diameter can be easily obtained.
[0037]
Further, the periphery of the low dielectric constant insulating film 11 around the via hole 11b is covered with the protective insulating film 12 and the dense film of the oxidized silicon-containing insulating film 11a, so that the low dielectric constant insulating material such as gas and moisture is insulated. Intrusion into the film 11 and emission from the low dielectric constant insulating film 11 to the via hole 11b can be prevented. This can prevent the generation of a so-called poisoned via that generates a chemical substance that corrodes metals and the like due to N content.
[0038]
In addition, since a low dielectric constant insulating film can be used as the wiring interlayer insulating film, the dielectric constant of the interlayer insulating film can be reduced.
[0039]
(Second embodiment)
Next, a semiconductor device according to a second embodiment and a method of manufacturing the same will be described with reference to FIGS.
[0040]
3A to 3C, 4A to 4C, and 5 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
[0041]
The difference from the first embodiment is that the present invention is applied to a so-called dual damascene method. The dual damascene method corresponds to a so-called via-first method.
[0042]
In the method of manufacturing a semiconductor device, first, a silicon-containing insulating film (first insulating film) 11 and a first protective insulating film are formed on a substrate 10 through the same steps as those shown in FIGS. The films 12 are sequentially stacked. These films 11 and 12 constitute a wiring interlayer insulating film. Subsequently, the silicon-containing insulating film 11 is selectively oxidized through the opening (first opening) 12a of the first protective insulating film 12 to form an oxidized silicon-containing insulating film 11a having an increased film density. I do. This state is shown in FIG.
[0043]
Next, as shown in FIG. 3B, the same film forming gas as that used in the description of FIG. 1 is used, and the film thickness is formed on the wiring interlayer insulating film under the same film forming conditions. A silicon-containing insulating film (second insulating film) 15 having a thickness of about 500 nm and a second protective insulating film 16 having a thickness of about 30 nm are sequentially stacked. The silicon-containing insulating film (second insulating film) 15 and the second protective insulating film 16 constitute a wiring embedded insulating film.
[0044]
Next, as shown in FIG. 3C, based on a resist mask (mask) 17 having an opening (second opening) 17a on the silicon-containing insulating film 11a in the selectively oxidized region. The second protective insulating film 16 and the silicon-containing insulating film 15 are etched to form an opening (second opening) 18 that penetrates the wiring buried insulating film.
[0045]
Next, as shown in FIG. 4A, a resist mask (mask) 19 having an opening (third opening) 19a including the opening 18 of the wiring buried insulating film inside is formed in a second. It is formed on the protective insulating film 16.
[0046]
Next, as shown in FIG. 4B, the oxidized silicon-containing insulating film 11a is etched through the opening 18 of the wiring embedded insulating film to form a via hole 11b penetrating the silicon-containing insulating film 11a. In this case, the same gas as that used when the opening 12a was formed in the first protective insulating film 12 described with reference to FIG. 1B was used, the gas pressure was adjusted to about 10 mTorr, and the low-frequency power 100 W is applied to generate a plasma gas as an etching gas.
[0047]
Next, as shown in FIG. 4C, the second protective insulating film 16 and the silicon-containing insulating film (second insulating film) 15 are etched through the opening 19a of the resist mask 19 to form a wiring buried insulating film. Is formed in the wiring groove 20 penetrating through.
[0048]
Next, as shown in FIG. 5, after removing the resist mask 19, a barrier metal film and a copper film are buried in the via hole 11b and the wiring groove 20, and a connection conductor (conductor) 25a is formed in the via hole 11b. A wiring (conductor) 25b mainly composed of a copper film is formed on 20. Thus, the semiconductor device is completed.
[0049]
As described above, according to the second embodiment of the present invention, after the wiring interlayer insulating film and the wiring embedded insulating film are sequentially laminated on the substrate 10, first, the via hole 11b is formed in the lower wiring interlayer insulating film. Is formed, and then a wiring groove 20 is formed in the upper wiring buried insulating film.
[0050]
In the present invention, before forming the upper wiring embedded insulating film, the silicon-containing insulating film 11 is selectively oxidized in a range including the formation region of the via hole 11b of the lower wiring interlayer insulating film.
[0051]
Thereby, the silicon-containing insulating film 11 having a low film density at first is selectively oxidized to become a silicon-containing insulating film 11a having a high film density. Therefore, since the controllability of etching can be improved when the via hole 11b is formed in the wiring interlayer insulating film, the via hole 11b having a required via diameter can be easily obtained even if the via hole 11b is miniaturized. . For this reason, even if the density of the wiring is increased, it is possible to avoid a problem that a short circuit occurs between adjacent wirings.
[0052]
In addition, the periphery of the low dielectric constant insulating film 11 around the via hole 11b is covered with the protective insulating film 12 and the dense film of the oxidized silicon-containing insulating film 11a. Intrusion into the insulating film 11 and emission from the low dielectric constant insulating film 11 can be prevented. As a result, the occurrence of so-called poisoned vias can be prevented.
[0053]
Moreover, since a low dielectric constant insulating film can be used as the wiring interlayer insulating film, the dielectric constant of the interlayer insulating film can be reduced.
[0054]
(Third embodiment)
Next, a semiconductor device according to a third embodiment and a method of manufacturing the semiconductor device will be described with reference to FIGS. 6A to 6C and FIG. 7 are cross-sectional views showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
[0055]
The difference from the first embodiment is that the present invention is applied to a so-called dual damascene method. The dual damascene method is different from the second embodiment and corresponds to a so-called post-via method.
[0056]
First, the same steps as those in FIGS. 1A to 1C are performed. That is, a silicon-containing insulating film (first insulating film) 11 and a first protective insulating film 12 are sequentially stacked on a substrate 10, and a wiring interlayer insulating film including the films 11 and 12 is formed. Next, an opening (first opening) 12 a is formed in the first protective insulating film 12, and then the silicon-containing insulating film 11 is selectively oxidized through the opening 12 a of the first protective insulating film 12. Then, an oxidized silicon-containing insulating film 11a is formed in a region including a region where the via hole 11b is formed. Next, a silicon-containing insulating film (second insulating film) 15 and a second protective insulating film 16 are sequentially stacked on the wiring interlayer insulating film, and a wiring embedded insulating film composed of these films 15 and 16 is formed. Form. FIG. 6A shows this state.
[0057]
Next, as shown in FIG. 6B, a resist mask (mask) 21 having an opening (third opening) 21a including the opening 12a of the first protective insulating film 12 inside is formed. I do. Subsequently, the second protective insulating film 16 and the silicon-containing insulating film 15 are etched through the opening 21a to form a wiring groove 20 penetrating the second protective insulating film 16 and the silicon-containing insulating film 15. At this time, the silicon-containing insulating film 15 may remain thin.
[0058]
Next, as shown in FIG. 6C, based on a resist mask (mask) 23 having an opening (second opening) 23a on the silicon-containing insulating film 11a which has been oxidized and has a higher film density. Then, the remaining silicon-containing insulating film 15 and silicon-containing insulating film 11a are etched to form a via hole 11b having a side wall made of the oxidized silicon-containing insulating film 11a.
[0059]
Next, as shown in FIG. 7, after removing the resist mask 23, a barrier metal film and a copper film are buried in the via hole 11b and the wiring groove 22, and a connection conductor (conductor) 25a is formed in the via hole 11b. A wiring (conductor) 25b mainly composed of a copper film is formed on 20. Thus, the semiconductor device is completed.
[0060]
As described above, according to the third embodiment of the present invention, after the wiring interlayer insulating film and the wiring buried insulating film are laminated on the substrate 10, first, the wiring trench is formed in the upper wiring buried insulating film. Thereafter, a via hole 11b is formed in the lower wiring interlayer insulating film.
[0061]
In the present invention, before forming the upper wiring embedded insulating film, the silicon-containing insulating film 11 is selectively oxidized in a range including the formation region of the via hole 11b of the lower wiring interlayer insulating film.
[0062]
As a result, the silicon-containing insulating film 11 having a low film density at first is selectively oxidized to become a silicon-containing insulating film 11a having a high film density. Therefore, since the controllability of etching can be improved when forming a via hole in the wiring interlayer insulating film, the via hole 11b having a required via diameter can be easily obtained even if the via hole 11b is miniaturized. For this reason, even if the density of the wiring is increased, it is possible to avoid a problem that a short circuit occurs between adjacent wirings.
[0063]
In addition, the periphery of the low dielectric constant insulating film 11 around the via hole 11b is covered with the protective insulating film 12 and the dense film of the oxidized silicon-containing insulating film 11a. Intrusion into the insulating film 11 and emission from the low dielectric constant insulating film 11 can be prevented. As a result, the occurrence of so-called poisoned vias can be prevented.
[0064]
Moreover, since a low dielectric constant insulating film can be used as the wiring interlayer insulating film, the dielectric constant of the interlayer insulating film can be reduced.
[0065]
(Fourth embodiment)
Next, a semiconductor device according to a fourth embodiment will be described with reference to FIG.
[0066]
In this embodiment, the details of the substrate 10 on which the wiring structures of the first to third embodiments are formed will be described.
[0067]
As shown in FIG. 8, the configuration of one substrate 10 is such that a lower wiring buried insulating film is formed on a semiconductor substrate (not shown). The lower wiring embedded insulating film includes a silicon-containing insulating film 101 and a barrier insulating film 102. A wiring groove is formed in the lower wiring buried insulating film, and a lower wiring 103 mainly including a copper film is formed in the wiring groove. The lower wiring 103 is made of a barrier metal film and a copper film with the barrier metal film as a base.
[0068]
On the substrate 10, for example, a structure formed through the steps shown in FIGS. 3 to 5 is provided. In the structure, a wiring interlayer insulating film in which a via hole 11b is formed and an upper wiring embedded insulating film in which a wiring groove 20 connected to the via hole 11b are formed are laminated. The wiring interlayer insulating film has a stacked structure of a low dielectric constant silicon-containing insulating film 11 and a first protective insulating film 12. Further, the upper wiring buried insulating film has a laminated structure of the silicon-containing insulating film 15 and the second protective insulating film 16.
[0069]
The lower wiring 103 and the upper wiring (conductor) 25b in the wiring groove 20 are electrically connected via a connection conductor (conductor) 25a filled in the via hole 11b.
[0070]
In order to form the substrate 10, the via hole 11b and the wiring groove 20 may be formed, and before embedding the connection conductor 25a and the upper wiring 25b, the wiring groove and the lower wiring 103 may be formed in advance. A wiring groove may be formed in the lower wiring buried insulating film at the same time as forming the wiring 11b and the wiring groove 20, and the lower wiring 103 may be formed at the same time as forming the connection conductor 25a and the upper wiring 25b.
[0071]
Next, a configuration of another substrate 10 according to the fourth embodiment will be described with reference to FIG.
[0072]
The other configuration of the substrate 10 is such that a diffusion layer 111 is formed on a semiconductor substrate 110 as shown in FIG.
[0073]
On the substrate 10, for example, a structure formed through the steps shown in FIGS. 3 to 5 is provided. In the structure, a wiring interlayer insulating film in which a via hole 11b is formed and an upper wiring embedded insulating film in which a wiring groove 20 connected to the via hole 11b are formed are laminated. The wiring interlayer insulating film has a stacked structure of a low dielectric constant silicon-containing insulating film 11 and a first protective insulating film 12. Further, the upper wiring buried insulating film has a laminated structure of the silicon-containing insulating film 15 and the second protective insulating film 16.
[0074]
The diffusion layer 111 and the upper wiring (conductor) 25b in the wiring groove 20 are electrically connected via a connection conductor (conductor) 25a filled in the via hole 11b.
[0075]
As described above, also in the fourth embodiment, before forming the upper-layer wiring buried insulating film, it is selectively oxidized to a range including the formation region of the via hole 11b of the lower-layer wiring interlayer insulating film. A silicon-containing insulating film 11a is formed.
[0076]
As a result, the silicon-containing insulating film 11 having a low film density at first is selectively oxidized to become a silicon-containing insulating film 11a having a high film density. Therefore, since the controllability of etching in the wiring interlayer insulating film can be improved, even if the via hole 11b is miniaturized, the via hole 11b having a required via diameter can be easily obtained. For this reason, even if the density of the wiring is increased, it is possible to avoid a problem that a short circuit occurs between adjacent wirings.
[0077]
Further, the periphery of the low dielectric constant insulating film 11 around the via hole 11b is covered with the protective insulating film 12 and the dense film of the oxidized silicon-containing insulating film 11a. Intrusion into the low-k insulating film 11 and emission from the low-k insulating film 11 can be prevented. As a result, the occurrence of so-called poisoned vias can be prevented.
[0078]
Moreover, since a low dielectric constant insulating film can be used as the wiring interlayer insulating film, the dielectric constant of the interlayer insulating film can be reduced.
[0079]
(Fifth embodiment)
Next, a fifth embodiment of the present invention will be described with reference to the drawings. In the fifth embodiment, the steps of this embodiment are applied instead of some of the steps of the first to third embodiments, or in addition to the steps of the first to third embodiments. I have.
[0080]
The difference between the first embodiment and the fifth embodiment is that, in the first embodiment, as shown in the steps of FIGS. 1A to 1C, the first protection insulating film 12 covers the first embodiment. After that, the first insulating film 11 is selectively oxidized through the opening (first opening) 12a of the first protective insulating film 12, but in the fifth embodiment, FIG. 10A and 10B are performed instead of the steps (c) to (c), and the first insulating film 11 is formed through the opening (first opening) 27a of the resist mask (mask) 27. The point is that the first insulating film 11a is selectively oxidized to form the oxidized first insulating film 11a, and then the first protective insulating film 12 is formed on the entire surface.
[0081]
In the fifth embodiment, after the steps of FIGS. 10A and 10B, except that the first protective insulating film 12 covers the first insulating films 11 and 11a up to the edge of the via hole 11b, Through the same steps as in FIGS. 2A and 2B, the semiconductor device of FIG. 12 is completed. In this case, in the step of FIG. 2A, the first protective insulating film 12 is etched before the oxidized first insulating film 11a is etched. Note that, in FIG. 12, components denoted by the same reference numerals as those in FIG. 2B indicate the same components as those in FIG. 2B.
[0082]
The difference between the second embodiment and the fifth embodiment is that, instead of the step of FIG. 3A of the second embodiment, FIG. And (b) to form the first insulating film 11 and the first protective insulating film 12 covering the entire oxidized region 11a.
[0083]
In the fifth embodiment, after the steps of FIGS. 10A and 10B, except that the first protective insulating film 12 covers the first insulating films 11 and 11a up to the edge of the via hole 11b, Through the same steps as in FIGS. 3B and 3C and FIGS. 4A to 4C, the semiconductor device shown in FIG. 13 is completed. In this case, in the step of FIG. 4B, the first protective insulating film 12 is etched before the oxidized first insulating film 11a is etched. Note that in FIG. 13, the components denoted by the same reference numerals as those in FIG. 5 indicate the same components as in FIG. 5.
[0084]
Since the first protective insulating film 12 covers the first insulating films 11 and 11a up to the edge of the via hole 11b, the second insulating film 15 is etched in the same step as FIG. When the wiring 18 is formed and when the wiring groove 20 is formed by etching in the same step as that of FIG. The first insulating film 11 and its oxidized region 11a are not directly exposed at the bottom, and the first protective insulating film 12 is exposed. Therefore, excessive etching of the first insulating film 11 and the oxidized region 11a can be prevented.
[0085]
Similarly, the difference between the third embodiment and the fifth embodiment is before the step of FIG. 6A of the third embodiment, and the second insulating film 15 is formed. First, in the fifth embodiment, the steps shown in FIGS. 10A and 10B are performed, and the first protective film 12 completely removes the first insulating film 11 and the oxidized region 11a. The point is to cover it.
[0086]
In the fifth embodiment, after the steps of FIGS. 10A and 10B, except that the first protective insulating film 12 covers the first insulating films 11 and 11a up to the edge of the via hole 11b, Through the same steps as in FIGS. 6A to 6C, the semiconductor device shown in FIG. 13 is completed. In this case, in the same step as FIG. 6C, the first protective insulating film 12 is etched before the oxidized first insulating film 11a is etched. Note that, in FIG. 13, the components denoted by the same reference numerals as those in FIG.
[0087]
With this configuration, when the wiring groove 20 is formed by etching in the same step as that of FIG. 6B, the first protective insulating film 12 covers the first insulating film 11 and the oxidized region 11a. , The first insulating film 11 and its oxidized region 11a can be prevented from being excessively etched.
[0088]
(Sixth embodiment)
Next, a sixth embodiment of the present invention will be described with reference to the drawings. In the sixth embodiment, the steps of this embodiment are applied in addition to the steps of the first to third embodiments.
[0089]
The difference between the first embodiment and the sixth embodiment is that, after the step of FIG. 1C of the first embodiment and before the step of FIG. In the embodiment, the step of FIG. 11 is performed, and a step of forming a third protective insulating film 26 so as to cover the oxidized first insulating film 11a and the first protective insulating film 12 is provided. is there.
[0090]
In the sixth embodiment, after the step of FIG. 11, except that the third protective insulating film 26 covers the oxidized first insulating film 11a up to the edge of the via hole 11b, FIG. Through the same steps as in (b), the semiconductor device of FIG. 14 is completed. In this case, in the step of FIG. 2A, the third protective insulating film 26 is etched before etching the oxidized first insulating film 11a. Note that, in FIG. 14, the components denoted by the same reference numerals as those in FIG. 2B indicate the same components as those in FIG. 2B.
[0091]
The difference between the second embodiment and the sixth embodiment is that the sixth embodiment is different from the second embodiment between the steps of FIGS. 3A and 3B of the second embodiment. In the present embodiment, as shown in FIG. 11, a step of forming a third protective insulating film 26 is provided so as to cover the oxidized first insulating film 11a and the first protective insulating film 12.
[0092]
In the sixth embodiment, after the step of FIG. 11, except that the third protective insulating film 26 covers the oxidized first insulating film 11a up to the edge of the via hole 11b, FIG. (C), through the same steps as in FIGS. 4 (a) to 4 (c), the semiconductor device of FIG. 15 is completed. In this case, in the same step as FIG. 4B, the third protective insulating film 26 is etched before the oxidized first insulating film 11a is etched. In FIG. 15, the components denoted by the same reference numerals as those in FIG. 5 indicate the same components as those in FIG.
[0093]
By providing the third protective insulating film 26, the second insulating film 15 is etched to form the opening 18 in the same step as in FIG. 3C, and in the same step as in FIG. When the wiring groove 20 is formed by etching, even if the second insulating film 15 is over-etched just before the end of the etching, the first insulating film 11 and the oxidized part thereof are formed on the opening 18 and the bottom of the wiring groove 20. The region 11a is not directly exposed, and the third protective insulating film 26 is exposed. Therefore, excessive etching of the first insulating film 11 and the oxidized region 11a can be prevented.
[0094]
Similarly, the difference between the third embodiment and the sixth embodiment is before the step of FIG. 6A of the third embodiment, and the second insulating film 15 is formed. First, in the sixth embodiment, the step of FIG. 11 is performed, and the oxidized first insulating film 11a and the first protective insulating film 12 are covered with the third protective insulating film 26. Is a point.
[0095]
In the sixth embodiment, after the step of FIG. 11, except that the third protective insulating film 26 covers the oxidized first insulating film 11a up to the edge of the via hole 11b, FIGS. Through the same steps as (c), the semiconductor device of FIG. 15 is completed. In this case, in the same step as FIG. 6C, the third protective insulating film 26 is etched before the oxidized first insulating film 11a is etched. Note that in FIG. 15, the components denoted by the same reference numerals as those in FIG. 7 indicate the same components as those in FIG. 7.
[0096]
With the above configuration, when the wiring groove 20 is formed by etching in the same step as FIG. 6B, it is possible to prevent the first insulating film 11 and the oxidized region 11a from being excessively etched.
[0097]
As described above, the present invention has been described in detail with reference to the embodiment. However, the scope of the present invention is not limited to the example specifically shown in the embodiment, and the scope of the present invention does not depart from the gist of the present invention. Modifications of the form are included in the scope of the present invention.
[0098]
For example, in the fourth embodiment, the structure formed through the steps of FIGS. 3 and 5 is mounted on the substrate 10, but the structure formed through the steps of FIGS. 1 and 2 is mounted on the substrate 10. Or a structure created through the steps of FIGS. 6 and 7 may be mounted.
[0099]
Since the width of the wiring groove 20 is larger than that of the via hole 11b, and therefore the dimensional accuracy is not required much, the second insulating film 15 on the side wall of the wiring groove 20 is focused on reducing the parasitic capacitance. Although the oxidation treatment of the present invention is not performed, the oxidation treatment may be performed if necessary.
[0100]
Further, as an etching device for the oxidized first insulating film 11a and the like, a parallel plate etching device or an ICP (Inductively Coupled Plasma: inductively coupled high frequency plasma) etching device can be used.
[0101]
【The invention's effect】
As described above, according to the present invention, when a via hole is formed, the first insulating film which has been selectively oxidized and has a high film density is etched, so that a low dielectric constant is used as a wiring interlayer insulating film. Even when the first insulating film having a low film density and having the above is formed, the controllability of etching in the wiring interlayer insulating film can be improved.
[0102]
This makes it possible to easily form a via hole having a required via diameter even if the density of the wiring is increased and the via hole is miniaturized, thereby causing a problem that a short circuit occurs between adjacent wirings. Can be avoided.
[0103]
In addition, the periphery of the low dielectric constant insulating film around the via hole is covered with a dense film of the oxidized first insulating film and the protective insulating film. Penetration into the via hole from the low dielectric constant insulating film can be prevented. As a result, the occurrence of so-called poisoned vias can be prevented.
[0104]
Moreover, since a low dielectric constant insulating film can be used as the wiring interlayer insulating film, the dielectric constant of the wiring interlayer insulating film can be reduced.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views (part 1) illustrating a semiconductor device according to a first embodiment of the present invention and a method for manufacturing the same.
FIGS. 2A and 2B are cross-sectional views (part 2) illustrating a semiconductor device according to a first embodiment of the present invention and a method for manufacturing the same.
FIGS. 3A to 3C are cross-sectional views (part 1) illustrating a semiconductor device according to a second embodiment of the present invention and a method for manufacturing the same.
FIGS. 4A to 4C are cross-sectional views (part 2) illustrating a semiconductor device according to a second embodiment of the present invention and a method for manufacturing the same.
FIG. 5 is a cross-sectional view (part 3) illustrating a semiconductor device according to a second embodiment of the present invention and a method for manufacturing the same.
FIGS. 6A to 6C are cross-sectional views (part 1) illustrating a semiconductor device and a method of manufacturing the same according to a third embodiment of the present invention;
FIG. 7 is a cross-sectional view (part 2) illustrating a semiconductor device according to a third embodiment of the present invention and a method for manufacturing the same.
FIG. 8 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 9 is a cross-sectional view showing another semiconductor device according to the fourth embodiment of the present invention.
FIGS. 10A and 10B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention.
FIG. 11 is a sectional view illustrating a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention;
FIG. 12 is a cross-sectional view illustrating a semiconductor device manufactured by a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention.
FIG. 13 is a cross-sectional view showing another semiconductor device manufactured by the method of manufacturing a semiconductor device according to the fifth embodiment of the present invention.
FIG. 14 is a cross-sectional view illustrating a semiconductor device manufactured by a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention.
FIG. 15 is a cross-sectional view showing another semiconductor device manufactured by the method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
[Explanation of symbols]
10 Substrate
11 Silicon-containing insulating film (first insulating film)
11a Oxidized silicon-containing insulating film (oxidized first insulating film)
11b Via hole
12 First protective insulating film
12a, 13a, 27a First opening
14a, 17a, 18, 23a Second opening
13, 14, 17, 19, 21, 23, 27 Resist mask (mask)
15 Silicon-containing insulating film (second insulating film)
16 Second protective insulating film
19a, 21a Third opening
20 Wiring groove
25a Connection conductor (conductor)
25b Copper-based wiring (conductor)
26 Third protective insulating film
101 Silicon-containing insulating film
102 Barrier insulating film
103 Lower wiring
110 semiconductor substrate
111 diffusion layer

Claims (16)

基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の開口部の形成領域を含む領域を選択的に酸化する工程と、
前記酸化された第１の絶縁膜をエッチングして、前記酸化された第１の絶縁膜を貫通し、かつ前記酸化された第１の絶縁膜からなる側壁を有する前記開口部を形成する工程とを有することを特徴とする半導体装置の製造方法。Forming a first insulating film on the substrate;
Selectively oxidizing a region including an opening forming region of the first insulating film;
Etching the oxidized first insulating film to form the opening having a sidewall penetrating the oxidized first insulating film and having a sidewall made of the oxidized first insulating film; A method for manufacturing a semiconductor device, comprising: 基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の開口部を有するマスクを形成する工程と、
前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、
前記第１の絶縁膜上に第１の保護絶縁膜を形成する工程と、
前記酸化された第１の絶縁膜の領域内に含まれるような第２の開口部が形成されたマスクを前記第１の保護絶縁膜上に形成する工程と、
前記第２の開口部を通して、前記第１の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有する前記ビアホールを形成する工程と、
前記ビアホールに導体を埋め込む工程とを有することを特徴とする半導体装置の製造方法。Forming a first insulating film on the substrate;
Forming a mask having a first opening on the first insulating film;
Selectively oxidizing the first insulating film through the first opening;
Forming a first protective insulating film on the first insulating film;
Forming a mask on the first protective insulating film in which a second opening is formed so as to be included in a region of the oxidized first insulating film;
Etching the first protective insulating film and the oxidized first insulating film through the second opening to form the via hole having a sidewall made of the oxidized first insulating film; ,
Burying a conductor in the via hole. 基板上に第１の絶縁膜と第１の保護絶縁膜とを順に積層する工程と、
前記第１の保護絶縁膜を貫通する第１の開口部を形成する工程と、
前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、
前記第１の開口部の内側に含まれるような第２の開口部が形成されたマスクを前記第１の保護絶縁膜上及び第１の絶縁膜上に形成する工程と、
前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、
前記ビアホールに導体を埋め込む工程とを有することを特徴とする半導体装置の製造方法。Sequentially stacking a first insulating film and a first protective insulating film on a substrate;
Forming a first opening penetrating the first protective insulating film;
Selectively oxidizing the first insulating film through the first opening;
Forming a mask on which the second opening is formed inside the first opening on the first protective insulating film and the first insulating film;
Etching the oxidized first insulating film through the second opening to form a via hole having a sidewall made of the oxidized first insulating film;
Burying a conductor in the via hole. 前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程の後、前記第１の開口部の内側に含まれるような第２の開口部が形成されたマスクを前記第１の保護絶縁膜上及び第１の絶縁膜上に形成する工程の前に、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第３の保護絶縁膜を形成する工程を有し、
前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程において、前記第２の開口部を通して前記第３の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングすることを特徴とする請求項３記載の半導体装置の製造方法。After the step of selectively oxidizing the first insulating film through the first opening, the mask having a second opening formed inside the first opening is formed on the first insulating film. Forming a third protective insulating film on the first protective insulating film so as to cover the first opening before forming the third protective insulating film on the protective insulating film and the first insulating film. Have
Etching the oxidized first insulating film through the second opening to form a via hole having a sidewall made of the oxidized first insulating film; 4. The method according to claim 3, wherein the protective insulating film and the oxidized first insulating film are etched. 基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の開口部を有するマスクを形成する工程と、
前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、
前記第１の絶縁膜上に第１の保護絶縁膜を形成する工程と、
前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程と、
前記酸化された第１の絶縁膜の領域の内側に含まれるような第２の開口部が形成されたマスクを前記第２の保護絶縁膜上に形成する工程と、
前記第２の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する第２の開口部を形成する工程と、
前記第２の開口部を内側に含むような第３の開口部を有するマスクを前記第２の保護絶縁膜上に形成する工程と、
前記第２の開口部を通して前記第１の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、
前記第３の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する配線溝を形成する工程と、
前記ビアホール及び前記配線溝に導体を埋め込む工程とを有することを特徴とする半導体装置の製造方法。Forming a first insulating film on the substrate;
Forming a mask having a first opening on the first insulating film;
Selectively oxidizing the first insulating film through the first opening;
Forming a first protective insulating film on the first insulating film;
Sequentially stacking a second insulating film and a second protective insulating film on the first protective insulating film;
Forming a mask on the second protective insulating film in which a second opening is formed inside the region of the oxidized first insulating film;
Etching the second protective insulating film and the second insulating film through the second opening to form a second opening penetrating the second protective insulating film and the second insulating film; ,
Forming a mask having a third opening including the second opening inside on the second protective insulating film;
Etching the first protective insulating film and the oxidized first insulating film through the second opening to form a via hole having a sidewall made of the oxidized first insulating film;
Etching the second protective insulating film and the second insulating film through the third opening to form a wiring groove penetrating the second protective insulating film and the second insulating film;
Embedding a conductor in the via hole and the wiring groove. 基板上に第１の絶縁膜と第１の保護絶縁膜とを順に積層する工程と、
前記第１の保護絶縁膜を貫通する第１の開口部を形成する工程と、
前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、
前記第１の開口部を覆うように前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程と、
前記第１の開口部の内側に含まれるような第２の開口部が形成されたマスクに基づいて前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する第２の開口部を形成する工程と、
前記第２の開口部を内側に含むような第３の開口部を有するマスクを前記第２の保護絶縁膜上に形成する工程と、
前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、
前記第３の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する配線溝を形成する工程と、
前記ビアホール及び前記配線溝に導体を埋め込む工程とを有することを特徴とする半導体装置の製造方法。Sequentially stacking a first insulating film and a first protective insulating film on a substrate;
Forming a first opening penetrating the first protective insulating film;
Selectively oxidizing the first insulating film through the first opening;
Sequentially stacking a second insulating film and a second protective insulating film on the first protective insulating film so as to cover the first opening;
Etching the second protective insulating film and the second insulating film based on a mask having a second opening formed inside the first opening and forming the second protective insulating film; And forming a second opening penetrating the second insulating film;
Forming a mask having a third opening including the second opening inside on the second protective insulating film;
Etching the oxidized first insulating film through the second opening to form a via hole having a sidewall made of the oxidized first insulating film;
Etching the second protective insulating film and the second insulating film through the third opening to form a wiring groove penetrating the second protective insulating film and the second insulating film;
Embedding a conductor in the via hole and the wiring groove. 前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程の後、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程の前に、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第３の保護絶縁膜を形成する工程を有し、
前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程において、前記第２の開口部を通して前記第３の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングすることを特徴とする請求項６記載の半導体装置の製造方法。After the step of selectively oxidizing the first insulating film through the first opening, a second insulating film and a second insulating film are formed on the first protective insulating film so as to cover the first opening. Forming a third protective insulating film on the first protective insulating film so as to cover the first opening before the step of sequentially laminating the protective insulating films with the first protective insulating film,
Etching the oxidized first insulating film through the second opening to form a via hole having a sidewall made of the oxidized first insulating film; 7. The method of manufacturing a semiconductor device according to claim 6, wherein said protective insulating film and said oxidized first insulating film are etched. 基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の開口部を有するマスクを形成する工程と、
前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、
前記第１の絶縁膜上に第１の保護絶縁膜を形成する工程と、
前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程と、
第３の開口部を有するマスクを前記第２の保護絶縁膜上に形成する工程と、
前記第３の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する配線溝を形成する工程と、
前記配線溝を覆い、かつ前記第３の開口部及び前記酸化された第１の絶縁膜の領域の内側に含まれるような第２の開口部が形成されたマスクを形成する工程と、
前記第２の開口部を通して前記第１の保護絶縁膜及び前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、
前記ビアホール及び前記配線溝に導体を埋め込む工程とを有することを特徴とする半導体装置の製造方法。Forming a first insulating film on the substrate;
Forming a mask having a first opening on the first insulating film;
Selectively oxidizing the first insulating film through the first opening;
Forming a first protective insulating film on the first insulating film;
Sequentially stacking a second insulating film and a second protective insulating film on the first protective insulating film;
Forming a mask having a third opening on the second protective insulating film;
Etching the second protective insulating film and the second insulating film through the third opening to form a wiring groove penetrating the second protective insulating film and the second insulating film;
Forming a mask that covers the wiring groove and has a second opening formed inside the region of the third opening and the oxidized first insulating film;
Etching the first protective insulating film and the oxidized first insulating film through the second opening to form a via hole having a sidewall made of the oxidized first insulating film;
Embedding a conductor in the via hole and the wiring groove. 基板上に第１の絶縁膜と第１の保護絶縁膜とを順に積層する工程と、
前記第１の保護絶縁膜を貫通する第１の開口部を形成する工程と、
前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程と、
前記第１の開口部を覆うように前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程と、
第３の開口部を有するマスクを前記第２の保護絶縁膜上に形成する工程と、
前記第３の開口部を通して前記第２の保護絶縁膜及び第２の絶縁膜をエッチングし、前記第２の保護絶縁膜及び第２の絶縁膜を貫通する配線溝を形成する工程と、
前記配線溝を覆い、かつ前記第３の開口部及び前記第１の開口部の内側に含まれるような第２の開口部が形成されたマスクを形成する工程と、
前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程と、
前記ビアホール及び前記配線溝に導体を埋め込む工程とを有することを特徴とする半導体装置の製造方法。Sequentially stacking a first insulating film and a first protective insulating film on a substrate;
Forming a first opening penetrating the first protective insulating film;
Selectively oxidizing the first insulating film through the first opening;
Sequentially stacking a second insulating film and a second protective insulating film on the first protective insulating film so as to cover the first opening;
Forming a mask having a third opening on the second protective insulating film;
Etching the second protective insulating film and the second insulating film through the third opening to form a wiring groove penetrating the second protective insulating film and the second insulating film;
Forming a mask that covers the wiring groove and has a second opening formed inside the third opening and the first opening;
Etching the oxidized first insulating film through the second opening to form a via hole having a sidewall made of the oxidized first insulating film;
Embedding a conductor in the via hole and the wiring groove. 前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程の後、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第２の絶縁膜と第２の保護絶縁膜とを順に積層する工程の前に、前記第１の開口部を覆うように前記第１の保護絶縁膜上に第３の保護絶縁膜を形成する工程を有し、
前記第２の開口部を通して前記酸化された第１の絶縁膜をエッチングし、前記酸化された第１の絶縁膜からなる側壁を有するビアホールを形成する工程において、前記第２の開口部を通して前記第３の保護絶縁膜及び酸化された第１の絶縁膜をエッチングすることを特徴とする請求項９記載の半導体装置の製造方法。After the step of selectively oxidizing the first insulating film through the first opening, a second insulating film and a second insulating film are formed on the first protective insulating film so as to cover the first opening. Forming a third protective insulating film on the first protective insulating film so as to cover the first opening before the step of sequentially laminating the protective insulating films with the first protective insulating film,
Etching the oxidized first insulating film through the second opening to form a via hole having a sidewall made of the oxidized first insulating film; 10. The method according to claim 9, wherein the protective insulating film and the oxidized first insulating film are etched. 前記第１の絶縁膜は低誘電率絶縁膜であることを特徴とする請求項１乃至１０の何れか一に記載の半導体装置の製造方法。The method according to claim 1, wherein the first insulating film is a low dielectric constant insulating film. 前記第１の絶縁膜のビアホールの形成領域を含む領域を選択的に酸化する工程、又は前記第１の開口部を通して選択的に前記第１の絶縁膜を酸化する工程は、酸素含有ガスのプラズマを生成し、前記第１の絶縁膜に前記酸素含有ガスのプラズマを照射する工程であることを特徴とする請求項１乃至１１の何れか一に記載の半導体装置の製造方法。The step of selectively oxidizing a region of the first insulating film including a via-hole forming region, or the step of selectively oxidizing the first insulating film through the first opening, comprises a plasma of an oxygen-containing gas. 12. The method according to claim 1, further comprising: irradiating the first insulating film with plasma of the oxygen-containing gas. 前記酸素含有ガスはＯ２、Ｎ２Ｏ、Ｈ２Ｏのうち少なくとも何れか一であることを特徴とする請求項１２記載の半導体装置の製造方法。Manufacturing method of the oxygen-containing gas is O 2, N 2 O, the semiconductor device according to claim 12, wherein the one of H 2 O which is an at least one. 前記導体は銅膜を主とする導体であることを特徴とする請求項２乃至１３の何れか一に記載の半導体装置の製造方法。14. The method according to claim 2, wherein the conductor is a conductor mainly composed of a copper film. 前記基板は、前記ビアホールの下に位置するような下部配線を有することを特徴とする請求項２乃至１４の何れか一に記載の半導体装置の製造方法。The method according to claim 2, wherein the substrate has a lower wiring positioned below the via hole. 請求項１乃至１５の半導体装置の製造方法により作成されたことを特徴とする半導体装置。A semiconductor device manufactured by the method for manufacturing a semiconductor device according to claim 1.
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US8188522B2 (en) 2004-12-15 2012-05-29 Sony Corporation Back-illuminated type solid-state imaging device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244111A (en) * 2004-02-27 2005-09-08 Seiko Epson Corp FILM FORMING METHOD, SiO2 FILM, ELECTRONIC PART AND ELECTRONIC EQUIPMENT
US8188522B2 (en) 2004-12-15 2012-05-29 Sony Corporation Back-illuminated type solid-state imaging device
US8198694B2 (en) 2004-12-15 2012-06-12 Sony Corporation Back-illuminated type solid-state imaging device
US8198695B2 (en) 2004-12-15 2012-06-12 Sony Corporation Back-illuminated type solid-state imaging device
US8597972B2 (en) 2004-12-15 2013-12-03 Sony Corporation Back-illuminated type solid-state imaging device

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