JP2004054334A - 飽和演算回路 - Google Patents
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Abstract
【課題】演算時間を短縮することができ、しかも、安価で消費電力の増加や発熱を抑えることが可能た飽和演算回路を提供する。
【解決手段】飽和演算回路１０１は、上限値１０８にオフセットを加える第１オフセット回路１０３と、下限値１０９にオフセットを加える第２オフセット回路１０４と、被演算値１１０にオフセットを加える第３オフセット回路１０５と、該第１オフセット回路１０３の出力と該第３オフセット回路１０５の出力の大小比較を行う第１比較器１０６と、該第２オフセット回路１０４の出力と該第３オフセット回路１０５の出力の大小比較を行う第２比較器１０７と、該第１比較器１０６の出力と該第２比較器１０７の出力を選択信号として該上限値１０８、該下限値１０９または該被演算値１１の何れの選択を行うセレクタ１０２を具備したものである。
【選択図】 図１
【解決手段】飽和演算回路１０１は、上限値１０８にオフセットを加える第１オフセット回路１０３と、下限値１０９にオフセットを加える第２オフセット回路１０４と、被演算値１１０にオフセットを加える第３オフセット回路１０５と、該第１オフセット回路１０３の出力と該第３オフセット回路１０５の出力の大小比較を行う第１比較器１０６と、該第２オフセット回路１０４の出力と該第３オフセット回路１０５の出力の大小比較を行う第２比較器１０７と、該第１比較器１０６の出力と該第２比較器１０７の出力を選択信号として該上限値１０８、該下限値１０９または該被演算値１１の何れの選択を行うセレクタ１０２を具備したものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路におけるデジタル演算装置、特に２の補数を扱う演算回路に関する。
【０００２】
【従来の技術】
従来の半導体集積回路におけるデジタル演算装置、特に２の補数を扱う飽和演算回路は図２に示すようになっている。図２は従来の飽和演算回路のブロック図である。
図２において、２０１は飽和演算回路、２０２はセレクタ、２０３は場合分け回路、２０４は第１正負判断回路、２０５は第２正負判断回路、２０６は第３正負判断回路、２０７は第１比較器、２０８は第２比較器、２０９は上限値、２１０は下限値、２１１は被演算値、２１２は演算結果である。
このような飽和演算回路２０１において、飽和演算は被演算値２１１が上限値２０９以上であれば結果として上限値２０９、下限値２１０以下であれば結果として下限値２１０、上限値２０９と下限値２１０の間であれば結果として被演算値２１１そのままを演算結果２１２とする演算である。数値としては２の補数表現を使用する。
また、従来の飽和演算回路の場合分けを図３に示す。
従来の飽和演算回路では、図３の場合分けで示す選択肢の中から一致する状態を演算結果２１２として出力する。例えば、上限値２０９が正、下限値２１０が正、被演算値２１１が正の場合であれば上限値２０９と下限値２１０との比較を第１比較器２０７、第２比較器２０８で行い、第１比較器２０７の比較結果が真であれば演算結果２１２は上限値２０９となり、第２比較器２０８の比較結果が真であれば演算結果２１２は下限値２１０となる。別の例として、上限値２０９が正、下限値２１０が正、被演算値２１１が負の場合であれば比較の結果に関わらず下限値２１０が出力結果２１２となる。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の飽和演算回路では、場合分けに使用するハードウエア回路の構成が多く且つ複雑であるため、コストの上昇を招くと共に、消費電力が増加し発熱も増大するという問題があった。また、演算結果出力までの論理段数が多いため、演算時間が長いという問題もあった。
本発明は、上記課題を解決するためになされたものであり、演算時間を短縮することができ、しかも、安価で消費電力の増加や発熱を抑えることが可能た飽和演算回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】
上記課題を解決する為に、本発明では、２の補数を扱う飽和演算回路において、上限値にオフセットを加える第１オフセット回路と、下限値にオフセットを加える第２オフセット回路と、被演算値にオフセットを加える第３オフセット回路と、該第１オフセット回路の出力と該第３オフセット回路の出力の大小比較を行う第１比較器と、該第２オフセット回路の出力と該第３オフセット回路の出力の大小比較を行う第２比較器と、該第１比較器の出力と該第２比較器の出力を選択信号として該上限値、該下限値または該被演算値の何れかの選択を行うセレクタを具備したものである。
【０００５】
【発明の実施の形態】
以下、本発明の実施例を図に基づいて説明する。
図１は本発明の実施例を示す飽和演算回路のブロック図である。
図１において、１０１は飽和演算回路、１０２はセレクタ、１０３は第１オフセット回路、１０４は第２オフセット回路、１０５は第３オフセット回路、１０６は第１比較器、１０７は第２比較器、１０８は上限値、１０９は下限値、１１０は被演算値、１１１は演算結果である。
本発明の特徴は以下のとおりである。
すなわち、飽和演算回路１０１は、上限値１０８にオフセットを加える第１オフセット回路１０３と、下限値１０９にオフセットを加える第２オフセット回路１０４と、被演算値１１０にオフセットを加える第３オフセット回路１０５と、該第１オフセット回路１０３の出力と該第３オフセット回路１０５の出力の大小比較を行う第１比較器１０６と、該第２オフセット回路１０４の出力と該第３オフセット回路１０５の出力の大小比較を行う第２比較器１０７と、該第１比較器１０６の出力と該第２比較器１０７の出力を選択信号として該上限値１０８、該下限値１０９または該被演算値１１の何れの選択を行うセレクタ１０２を具備した点である。
【０００６】
次に動作を説明する。
本発明の飽和演算回路では、まず、上限値１０８、下限値１０９、被演算値１１０のオフセット処理を行う。ここでのオフセット処理とは、２の補数で表現された上限値１０８と下限値１０９と被演算値１１０に、負の最大値分の値を加えて大小関係を絶対値化することである。
この負の最大値分のオフセットを加えるということは最上位ビットを反転させる事と等価であるので第１オフセット回路１０３、第２オフセット回路１０４、第３オフセット回路１０５には加算器は不要であり、論理反転ゲートがそれぞれ１つ有れば良い。オフセット後の被演算値がオフセット後の上限値より大きければ演算結果１１１は上限値１０８、オフセット後の被演算値がオフセット後の下限値より小さければ演算結果１１１は下限値１０９、どちらでもなければ演算結果１１１は被演算値１１０そのままとなるようにセレクタ１０２の入力を接続する。これで飽和演算が完了する。
【０００７】
したがって、本発明に係る飽和演算回路１０１は、上限値１０８にオフセットを加える第１オフセット回路１０３と、下限値１０９にオフセットを加える第２オフセット回路１０４と、被演算値１１０にオフセットを加える第３オフセット回路１０５と、該第１オフセット回路１０３の出力と該第３オフセット回路１０５の出力の大小比較を行う第１比較器１０６と、該第２オフセット回路１０４の出力と該第３オフセット回路１０５の出力の大小比較を行う第２比較器１０７と、該第１比較器１０６の出力と該第２比較器１０７の出力を選択信号として該上限値１０８、該下限値１０９または該被演算値１１の何れの選択を行うセレクタ１０２を具備する構成にしたので、従来の飽和演算回路と比較してハードウエア回路が少なくて済むことから、コストを抑えられ、消費電力と発熱を減らす事が出来る。また、演算結果出力までの論理段数が少ないので演算時間を短く出来るという効果がある。
【０００８】
【発明の効果】
以上説明したように、本発明によれば、従来の飽和演算回路と比較してハードウエア回路が少なくて済むことから、コストを抑えられ、消費電力と発熱を減らす事ができる。また、演算結果出力までの論理段数が少ないので演算時間を短縮することが可能な飽和演算回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す飽和演算回路のブロック図である。
【図２】従来の飽和演算回路のブロック図である。
【図３】従来の飽和演算回路の場合分けを説明した図である。
【符号の説明】
１０１ 飽和演算回路
１０２ セレクタ
１０３ 第１オフセット回路
１０４ 第２オフセット回路
１０５ 第３オフセット回路
１０６ 第１比較器
１０７ 第２比較器
１０８ 上限値
１０９ 下限値
１１０ 被演算値
１１１ 演算結果
【発明の属する技術分野】
本発明は、半導体集積回路におけるデジタル演算装置、特に２の補数を扱う演算回路に関する。
【０００２】
【従来の技術】
従来の半導体集積回路におけるデジタル演算装置、特に２の補数を扱う飽和演算回路は図２に示すようになっている。図２は従来の飽和演算回路のブロック図である。
図２において、２０１は飽和演算回路、２０２はセレクタ、２０３は場合分け回路、２０４は第１正負判断回路、２０５は第２正負判断回路、２０６は第３正負判断回路、２０７は第１比較器、２０８は第２比較器、２０９は上限値、２１０は下限値、２１１は被演算値、２１２は演算結果である。
このような飽和演算回路２０１において、飽和演算は被演算値２１１が上限値２０９以上であれば結果として上限値２０９、下限値２１０以下であれば結果として下限値２１０、上限値２０９と下限値２１０の間であれば結果として被演算値２１１そのままを演算結果２１２とする演算である。数値としては２の補数表現を使用する。
また、従来の飽和演算回路の場合分けを図３に示す。
従来の飽和演算回路では、図３の場合分けで示す選択肢の中から一致する状態を演算結果２１２として出力する。例えば、上限値２０９が正、下限値２１０が正、被演算値２１１が正の場合であれば上限値２０９と下限値２１０との比較を第１比較器２０７、第２比較器２０８で行い、第１比較器２０７の比較結果が真であれば演算結果２１２は上限値２０９となり、第２比較器２０８の比較結果が真であれば演算結果２１２は下限値２１０となる。別の例として、上限値２０９が正、下限値２１０が正、被演算値２１１が負の場合であれば比較の結果に関わらず下限値２１０が出力結果２１２となる。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の飽和演算回路では、場合分けに使用するハードウエア回路の構成が多く且つ複雑であるため、コストの上昇を招くと共に、消費電力が増加し発熱も増大するという問題があった。また、演算結果出力までの論理段数が多いため、演算時間が長いという問題もあった。
本発明は、上記課題を解決するためになされたものであり、演算時間を短縮することができ、しかも、安価で消費電力の増加や発熱を抑えることが可能た飽和演算回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】
上記課題を解決する為に、本発明では、２の補数を扱う飽和演算回路において、上限値にオフセットを加える第１オフセット回路と、下限値にオフセットを加える第２オフセット回路と、被演算値にオフセットを加える第３オフセット回路と、該第１オフセット回路の出力と該第３オフセット回路の出力の大小比較を行う第１比較器と、該第２オフセット回路の出力と該第３オフセット回路の出力の大小比較を行う第２比較器と、該第１比較器の出力と該第２比較器の出力を選択信号として該上限値、該下限値または該被演算値の何れかの選択を行うセレクタを具備したものである。
【０００５】
【発明の実施の形態】
以下、本発明の実施例を図に基づいて説明する。
図１は本発明の実施例を示す飽和演算回路のブロック図である。
図１において、１０１は飽和演算回路、１０２はセレクタ、１０３は第１オフセット回路、１０４は第２オフセット回路、１０５は第３オフセット回路、１０６は第１比較器、１０７は第２比較器、１０８は上限値、１０９は下限値、１１０は被演算値、１１１は演算結果である。
本発明の特徴は以下のとおりである。
すなわち、飽和演算回路１０１は、上限値１０８にオフセットを加える第１オフセット回路１０３と、下限値１０９にオフセットを加える第２オフセット回路１０４と、被演算値１１０にオフセットを加える第３オフセット回路１０５と、該第１オフセット回路１０３の出力と該第３オフセット回路１０５の出力の大小比較を行う第１比較器１０６と、該第２オフセット回路１０４の出力と該第３オフセット回路１０５の出力の大小比較を行う第２比較器１０７と、該第１比較器１０６の出力と該第２比較器１０７の出力を選択信号として該上限値１０８、該下限値１０９または該被演算値１１の何れの選択を行うセレクタ１０２を具備した点である。
【０００６】
次に動作を説明する。
本発明の飽和演算回路では、まず、上限値１０８、下限値１０９、被演算値１１０のオフセット処理を行う。ここでのオフセット処理とは、２の補数で表現された上限値１０８と下限値１０９と被演算値１１０に、負の最大値分の値を加えて大小関係を絶対値化することである。
この負の最大値分のオフセットを加えるということは最上位ビットを反転させる事と等価であるので第１オフセット回路１０３、第２オフセット回路１０４、第３オフセット回路１０５には加算器は不要であり、論理反転ゲートがそれぞれ１つ有れば良い。オフセット後の被演算値がオフセット後の上限値より大きければ演算結果１１１は上限値１０８、オフセット後の被演算値がオフセット後の下限値より小さければ演算結果１１１は下限値１０９、どちらでもなければ演算結果１１１は被演算値１１０そのままとなるようにセレクタ１０２の入力を接続する。これで飽和演算が完了する。
【０００７】
したがって、本発明に係る飽和演算回路１０１は、上限値１０８にオフセットを加える第１オフセット回路１０３と、下限値１０９にオフセットを加える第２オフセット回路１０４と、被演算値１１０にオフセットを加える第３オフセット回路１０５と、該第１オフセット回路１０３の出力と該第３オフセット回路１０５の出力の大小比較を行う第１比較器１０６と、該第２オフセット回路１０４の出力と該第３オフセット回路１０５の出力の大小比較を行う第２比較器１０７と、該第１比較器１０６の出力と該第２比較器１０７の出力を選択信号として該上限値１０８、該下限値１０９または該被演算値１１の何れの選択を行うセレクタ１０２を具備する構成にしたので、従来の飽和演算回路と比較してハードウエア回路が少なくて済むことから、コストを抑えられ、消費電力と発熱を減らす事が出来る。また、演算結果出力までの論理段数が少ないので演算時間を短く出来るという効果がある。
【０００８】
【発明の効果】
以上説明したように、本発明によれば、従来の飽和演算回路と比較してハードウエア回路が少なくて済むことから、コストを抑えられ、消費電力と発熱を減らす事ができる。また、演算結果出力までの論理段数が少ないので演算時間を短縮することが可能な飽和演算回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す飽和演算回路のブロック図である。
【図２】従来の飽和演算回路のブロック図である。
【図３】従来の飽和演算回路の場合分けを説明した図である。
【符号の説明】
１０１ 飽和演算回路
１０２ セレクタ
１０３ 第１オフセット回路
１０４ 第２オフセット回路
１０５ 第３オフセット回路
１０６ 第１比較器
１０７ 第２比較器
１０８ 上限値
１０９ 下限値
１１０ 被演算値
１１１ 演算結果
Claims (1)
- ２の補数を扱う飽和演算回路において、
上限値にオフセットを加える第１オフセット回路と、
下限値にオフセットを加える第２オフセット回路と、
被演算値にオフセットを加える第３オフセット回路と、
該第１オフセット回路の出力と該第３オフセット回路の出力の大小比較を行う第１比較器と、
該第２オフセット回路の出力と該第３オフセット回路の出力の大小比較を行う第２比較器と、
該第１比較器の出力と該第２比較器の出力を選択信号として該上限値、該下限値または該被演算値の何れかの選択を行うセレクタを具備したことを特徴とする飽和演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002206939A JP2004054334A (ja) | 2002-07-16 | 2002-07-16 | 飽和演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002206939A JP2004054334A (ja) | 2002-07-16 | 2002-07-16 | 飽和演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004054334A true JP2004054334A (ja) | 2004-02-19 |
Family
ID=31931529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002206939A Abandoned JP2004054334A (ja) | 2002-07-16 | 2002-07-16 | 飽和演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004054334A (ja) |
-
2002
- 2002-07-16 JP JP2002206939A patent/JP2004054334A/ja not_active Abandoned
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050609 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060517 |