JP2004046986A - Digital data recording/reproducing device and its control method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital data recording/reproducing device capable of reliable phase synchronous control even when a crosstalk is caused during read-after-writing. <P>SOLUTION: This digital data recording/reproducing device is provided with a storage means for storing data written in a recording medium, and outputting the stored data, a signal processing means for processing the output signal of the storage means, and an analog/digital conversion means for converting an analog signal read from the recording medium into a digital signal. Either of first reproducing processing for executing phase synchronous control by using only a digital reproducing signal output from the analog/digital conversion means, and second reproducing processing for executing phase synchronous control by using both the digital reproducing signal output from the analog/digital conversion means and a signal output from the signal processing means, is carried out. <P>COPYRIGHT: (C)2004,JPO

Description

但し、式（１）で、ＸはＰＲ特性付加回路４２に入力されるカウンタ４１の出力信号、ｔは時刻、ＹはＰＲ特性付加回路４２の出力信号である。ＰＲ特性付加回路４２の出力信号は、現在の入力を含めた過去４サンプルの入力データによって決定される。
ＰＲ特性付加回路４２は、カウンタ４１の出力信号を入力し、式（１）の処理を行い、処理結果（「２、０、−２、０」の繰り返し信号）を出力する。ＰＲ特性付加回路４２が出力する信号は、サンプリングクロックが位相ロックした状態で仮判定回路９が出力するプリアンブル部の繰り返し信号８０２（図５（ｅ））と同一である。
【０００８】
減算器４３は、入力信号（Ａ／Ｄ変換器５の出力信号）とＰＲ特性付加回路４２の出力信号との差分を計算し、差分信号を出力する。減算器４３は、Ａ／Ｄ変換器の出力信号とＰＲ特性付加回路４２の出力信号とを正規化し、両信号のレベル差をなくしてから減算を行う。
第１ウインドウ検出部４４は、Ａ／Ｄ変換器５が出力する再生信号を入力し、プリアンブル部の繰り返し信号８０２が立ち上がって０クロスする点近傍の区間（再生信号の平均値を０レベルとする。実施例においては、再生信号を−２〜２の５値で考えた時、−１から１に変化するまでの区間）でハイレベルになる第１ウインドウ信号を出力する（図５（ｃ））。
第２ウインドウ検出部４５は、Ａ／Ｄ変換器５が出力する再生信号を入力し、プリアンブル部の繰り返し信号８０２が立ち下がって０クロスする点近傍の区間（実施例においては、再生信号を−２〜２の５値で考えた時、１から−１に変化するまでの区間）でハイレベルになる第２ウインドウ信号を出力する（図５（ｄ））。
【０００９】
符号切換部４６は、減算器４３が出力する差分信号と、第２ウインドウ信号とを入力し、第２ウインドウ信号がハイレベルになる区間で差分信号の極性を反転して出力し（例えば２を入力して−２を出力し、−１を入力して１を出力する。）、第２ウインドウ信号がロウレベルになる区間で差分信号をそのまま出力する。
ゲート４７は、符号切換器４６の出力信号と、第１ウインドウ信号と、第２ウインドウ信号とを入力し、第１ウインドウ信号又は第２ウインドウ信号のいずれかがハイレベルである区間に符号切換器４６の出力信号を出力し、第１ウインドウ信号及び第２ウインドウ信号のいずれもがロウレベルである区間には０の位相誤差信号を出力する。
ゲート４７の出力信号は位相誤差信号としてセレクタ１２に送られる。
【００１０】
仮判定回路９は、Ａ／Ｄ変換器５が出力するディジタル再生信号の現在の信号の振幅レベルを判定し、仮判定結果（−２〜２のいずれかの値）をセレクタ１３に出力する。
仮判定回路９について、図７を用いて詳細に説明する。図７は、サンプリングクロックが位相ロックした時の再生信号のサンプリング値の例と、仮判定の閾値（等化器４の伝達特性がＥＰＲ４特性であるとする。）とを示す図である。このようにＥＰＲ４の場合には、等化器４の出力値は−２〜２の５つの値のいずれかとなる。そこで、仮判定回路９は、図７に示されているように４つの閾値を設け、再生信号を閾値と比較して、５つのレベル（”０”、”１”、”−１”、”２”、”−２”）に変換する（仮判定を行う）。
【００１１】
ＴＲ誤差検出部８は、Ａ／Ｄ変換器５が出力するディジタル再生信号の中のプリアンブル部８０２の固定パターン以外の信号（通常のユーザデータで構成されるランダムデータ部８０４を含む。）の位相誤差を検出し、位相誤差信号をセレクタ１２に出力する。ＴＲ誤差検出部８は、Ａ／Ｄ変換器５が出力するディジタル再生信号と、仮判定回路９が出力する仮判定結果とを入力して、位相誤差信号を生成する。
図６を用いてＴＲ誤差検出部８の１構成例を説明する。
図６に示すＴＲ誤差検出部８は、データを１クロック遅延させる遅延器６１、６４と、乗算器６２、６５と減算器６３とを有する。ＸはＡ／Ｄ変換器５が出力するディジタル再生信号であり、Ａはセレクタ１３が出力する仮判定結果であり、ＥはＴＲ誤差検出部８が出力する位相誤差信号である。
時刻ｔにおける位相誤差信号Ｅ（ｔ）は次式で表わされる。
Ｅ（ｔ）　＝　Ａ（ｔ）・Ｘ（ｔ−１）　−　Ａ（ｔ−１）・Ｘ（ｔ）　（２）
（ただし、ｔ＝０、１、２、・・・）
【００１２】
セレクタ１２は、システムコントローラ（図示していない。）が出力する位相誤差切換信号に従って、ＡＣ誤差検出部７の出力信号又はＴＲ誤差検出部８の出力信号のどちらかを選択してクロック制御回路６に出力する。セレクタ１２は、プリアンブル部の繰り返し信号（固定パターン）を再生している時は、ＡＣ誤差検出部７の出力信号をクロック制御回路６に入力する。セレクタ１２は、それ以外の信号を再生している時は（ランダムデータ部８０４を再生している時を含む。）、ＴＲ誤差検出部８の出力信号をクロック制御回路６に入力する。クロック制御回路６は、位相誤差信号が小さくなる様に再生クロックの位相を制御する。データ検出部１１は、例えばビタビ復号器などの２値化手段を用いて、Ａ／Ｄ変換器５が出力するディジタル再生信号を復号化し、復号化データを外部に出力する。
【００１３】
以上のように構成されたディジタルデータ記録再生装置の動作について説明する。
まず、読み取りヘッド３は、記録媒体１からアナログ再生信号を読み出し、等化器４に出力する。
等化器４は、読み取りヘッド３から入力したアナログ再生信号をＥＰＲ４特性に等化してＡ／Ｄ変換器５に出力する。
Ａ／Ｄ変換器５は、等化器４によってＥＰＲ４特性に等化されたアナログ信号を入力し、クロック制御回路６が生成するサンプリングクロックに従ってサンプリングを行い、ディジタル再生信号を生成し、ＡＣ誤差検出部７とＴＲ誤差検出部８と仮判定回路９とデータ検出部１１に出力する。
【００１４】
システムコントローラ（図示しない。）はセレクタ１２に位相誤差切換信号を送る。セレクタ１２は位相誤差切換信号に従って、Ａ／Ｄ変換器５がトラックのプリアンブル部８０２の繰り返し信号（固定パターン）を出力している期間は、ＡＣ誤差検出部７が出力する位相誤差信号を選択してクロック制御回路６に入力する。
クロック制御回路６は、位相誤差信号を入力し、位相誤差を減少させるようにサンプリングクロックを位相制御して、アナログ再生信号に同期したクロック（図５（ｂ）に示すタイミングでサンプリングするクロック）を出力する。
【００１５】
セレクタ１２は位相誤差切換信号に従って、Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号（固定パターン）以外の信号（ランダムデータ部８０４のデータを含む。）を出力している期間は、ＴＲ誤差検出部８が出力する位相誤差信号を選択してクロック制御回路６に入力する。
クロック制御回路６は、位相誤差信号を入力し、位相誤差を減少させるようにサンプリングクロックを位相制御して、アナログ再生信号に同期したクロックを出力する。
【００１６】
図１０は、ヘリカルスキャン方式の磁気テープ装置の回転ドラムの構成を示す。図１０において、磁気テープ１は回転ドラム１００４に斜めに巻き付けられて走行する。回転ドラム１００４上には複数対の書き込みヘッド２及び読み取りヘッド３が交互に配置されている。回転ヘッドは１００５に示す方向に回転する。回転ドラム１００４上に複数対の書き込みヘッド２及び読み取りヘッド３を設けることにより、ディジタルデータ記録再生装置は高い書き込みレートを実現している。
【００１７】
ディジタルデータ記録再生装置（例えば磁気テープ装置）は、書き込みエラーを防止するため、データを記録する時、同時に記録媒体に書き込んだ記録データを再生し、正しく再生できるか否かをチェックしている（これを「リードアフターライト」と言う。）。リードアフターライト時には、書き込みヘッド２がデータを書き込むと、それに対応した読み取りヘッド３がそのデータを再生する。
リードアフターライト時に再生信号のエラーを検出した場合、ディジタルデータ記録再生装置は、再生エラーが発生した記録データを再び記録媒体上の別の場所に記録する。
従来例のディジタルデータ記録再生装置は、通常の再生動作及びリードアフターライトのいずれの場合にも、図９に示す再生回路を使用した。
【００１８】
【発明が解決しようとしている課題】
しかし、リードアフターライト時には、書き込みヘッドによる記録データの書き込みと、読み取りヘッドによる記録データの読み取りが同時に起こる。読み取りヘッドが読み取るアナログ再生信号には、同時に書き込みを行っている書き込みヘッドが発生する記録電流及び記録磁界等のクロストークが発生し、再生信号の品質劣化が生じる。図１０に示すように回転ヘッドに搭載する書き込みヘッド及び読み取りヘッドの対が増加すると、クロストークは更に増加する。
【００１９】
従来のディジタルデータ記録再生装置において、リードアフターライト時の再生信号の品質が記録信号のクロストークによって劣化し、再生エラーが発生する恐れがあるという問題があった。即ち、正しくデータが記録されており、記録を行わないで再生する通常の再生時であれば（この場合はクロストークが発生しない。）正しく信号を再生できるにもかかわらず、リードアフターライト時にクロストークにより再生エラーを検出する恐れがあった。再生エラーを生じた場合は、再生エラーが発生した記録データを再び記録媒体上の別の場所に記録する。不要な再記録を行うと、ディジタルデータ記録再生装置の実質的な書き込みレートが低下し、記録媒体の実質的な記録容量が減少する。
特に、リードアフターライトでランダムデータ部を再生している時、クロストークにより再生エラーを検出する恐れが高かった。
本発明は上記の問題を解決するためになされたものであり、リードアフターライト時に再生信号に書き込み信号に起因するクロストークが生じても、再生信号を正しく再生できる（再生エラーを検出しない）ディジタルデータ記録再生装置及びその制御方法を提供することを目的とする。
本発明は、リードアフターライト時に再生信号に書き込み信号に起因するクロストークが生じても、Ａ／Ｄ変換器のサンプリングクロックを適切に位相制御するディジタルデータ記録再生装置及びその制御方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するため本発明は以下の構成を有する。
本発明の請求項１に記載のディジタルデータ記録再生装置は、記録媒体に記録データの書き込みを行う書き込みヘッドと、前記書き込みヘッドが前記記録媒体に書き込んだデータを記憶し、記憶した前記データを出力する記憶手段と、前記記憶手段の出力信号をパーシャル・レスポンス（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ）特性に加工する信号加工手段と、前記記録媒体からデータを読み出し、アナログ再生信号を出力する読み取りヘッドと、前記読み取りヘッドが出力する前記アナログ再生信号をパーシャル・レスポンス特性に等化する波形等化手段と、前記波形等化手段が出力する前記アナログ再生信号をサンプリングしてディジタル再生信号を出力するアナログ／ディジタル変換手段と、前記アナログ／ディジタル変換手段が出力するディジタル再生信号と、前記信号加工手段が出力する信号とに基づいて位相誤差信号を生成し、前記位相誤差信号が小さくなる様に、前記アナログ／ディジタル変換手段が前記アナログ再生信号をサンプリングするサンプリングクロックの位相を制御するクロック制御手段と、を有する。
【００２１】
本発明の請求項２に記載のディジタルデータ記録再生装置は、前記クロック制御手段が、前記アナログ／ディジタル変換手段が出力する前記ディジタル再生信号のみを用いて位相誤差信号を生成する第１の位相誤差検出処理と、前記アナログ／ディジタル変換手段が出力するディジタル再生信号と、前記信号加工手段が出力する信号とに基づいて位相誤差信号を生成する第２の位相誤差検出処理と、のいずれかの処理を行い、生成した前記位相誤差信号が小さくなる様に、前記サンプリングクロックの位相を制御することを特徴とする請求項１に記載のディジタルデータ記録再生装置である。
【００２２】
本発明の請求項３に記載のディジタルデータ記録再生装置は、前記クロック制御手段が、記録データに含まれる第１の固定パターン部の前記ディジタル再生信号における位相誤差信号を生成する第１の位相誤差検出手段と、記録データに含まれるランダムデータ部の前記ディジタル再生信号における位相誤差信号を生成する第２の位相誤差検出手段と、前記第１の位相誤差検出手段が生成した位相誤差信号及び前記第２の位相誤差検出手段が生成した位相誤差信号のいずれかを選択して出力する第１の選択手段と、前記第１の選択手段が出力した位相誤差信号が小さくなる様に、前記サンプリングクロックの位相を制御する位相制御回路と、を有することを特徴とする請求項１又は請求項２に記載のディジタルデータ記録再生装置である。
【００２３】
本発明の請求項４に記載のディジタルデータ記録再生装置は、前記第２の位相誤差検出手段は、前記アナログ／ディジタル変換手段が出力する前記ディジタル再生信号の振幅に応じてレベルの分別を行い、レベルの分別結果を出力する第１の判定手段と、前記第１の判定手段の出力信号及び前記信号加工手段の出力信号のいずれかを選択して出力する第２の選択手段と、前記アナログ／ディジタル変換手段が出力するディジタル再生信号と、前記第２の選択手段の出力信号とに基づいて、位相誤差信号を生成する第３の位相誤差検出手段と、を有することを特徴とする請求項３に記載のディジタルデータ記録再生装置である。
【００２４】
本発明の請求項５に記載のディジタルデータ記録再生装置は、リードアフターライト時に、前記アナログ／ディジタル変換手段及び前記信号加工手段は、それぞれ同一の記録データから導出されたディジタル再生信号及び出力信号を、ほぼ同タイミングで出力することを特徴とする請求項１から請求項４のいずれかの請求項に記載のディジタルデータ記録再生装置である。
「リードアフターライト」とは、記録を行うと同時に、記録データを再生する動作を意味する。
【００２５】
本発明の請求項６に記載のディジタルデータ記録再生装置は、前記クロック制御手段は、前記アナログ／ディジタル変換手段が出力するディジタル再生信号から前記第１の固定パターン部又は前記第１の固定パターン部と異なる第２の固定パターン部を検出する固定パターン部検出手段を更に有し、前記第１の固定パターン部又は前記第２の固定パターン部の検出信号に基づいて、前記アナログ／ディジタル変換手段が前記第１の固定パターン部の前記ディジタル再生信号を出力する期間に、前記第１の位相誤差検出処理を行い、リードアフターライト時であって前記アナログ／ディジタル変換手段が前記ランダムデータ部の前記ディジタル再生信号を出力する期間に、前記第２の位相誤差検出処理を行う、ことを特徴とする請求項２に記載のディジタルデータ記録再生装置である。
例えば、第１の固定パターン部は実施例のプリアンブル部８０２の繰り返し信号（記録データの位相引き込み用の固定パターン部）であり、第２の固定パターン部は実施例の同期パターン８０３である。
【００２６】
本発明の請求項７に記載のディジタルデータ記録再生装置は、前記クロック制御手段は、前記第１の判定手段が出力する判定結果から前記第１の固定パターン部又は前記第１の固定パターン部と異なる第２の固定パターン部を検出する固定パターン部検出手段を更に有し、前記第１の固定パターン部又は前記第２の固定パターン部の検出信号に基づいて、前記アナログ／ディジタル変換手段が前記第１の固定パターン部の前記ディジタル再生信号を出力する期間に、前記第１の位相誤差検出処理を行い、リードアフターライト時であって前記アナログ／ディジタル変換手段が前記ランダムデータ部の前記ディジタル再生信号を出力する期間に、前記第２の位相誤差検出処理を行う、ことを特徴とする請求項２に記載のディジタルデータ記録再生装置である。
【００２７】
本発明の請求項８に記載のディジタルデータ記録再生装置は、通常の再生動作時には前記第１の位相誤差検出処理を行い、リードアフターライト時には前記第２の位相誤差検出処理を行う、ことを特徴とする請求項２に記載のディジタルデータ記録再生装置である。
例えばリードアフターライトで固定パターン部を再生している時、第１の位相誤差検出処理を実行することを排除しない。
「通常の再生動作」とは、記録動作を伴わないで、データを再生する動作を意味する。
特にランダムデータ部を再生する時に、通常の再生動作時には前記第１の位相誤差検出処理を行い、リードアフターライト時には前記第２の位相誤差検出処理を行うと効果的である。
【００２８】
本発明の請求項９に記載のディジタルデータ記録再生装置は、前記第２の位相誤差検出手段は、前記アナログ／ディジタル変換手段が出力する前記ディジタル再生信号の振幅に応じてレベルの分別を行い、レベルの分別結果を出力する第１の判定手段と、前記アナログ／ディジタル変換手段が出力するディジタル再生信号と、前記第１の判定手段の出力信号又は前記信号加工手段の出力信号とに基づいて、位相誤差信号を生成する第３の位相誤差検出手段と、を有し、前記第１の判定手段が出力する出力信号と前記信号加工手段が出力する出力信号が同一の場合は、前記第３の位相誤差検出手段が生成した位相誤差信号を出力し、前記第１の判定手段が出力する出力信号と前記第２信号加工手段が出力する出力信号とが異なる場合は、ゼロの位相誤差信号を出力する、とを特徴とする請求項３に記載のディジタルデータ記録再生装置である。
「ゼロの位相誤差信号」とは、それによって、クロック制御手段が出力するサンプリングクロックの位相が変化しない位相誤差信号を意味する。
【００２９】
本発明の請求項１０に記載のディジタルデータ記録再生装置の制御方法は、記憶手段に記録データを書き込む第１の書き込みステップと、前記記憶手段から記録データを読み出す読み出しステップと、前記読み取りステップで読み出した記録データをパーシャル・レスポンス特性に加工する信号加工ステップと、記録媒体に前記記録データを書き込む第２の書き込みステップと、第２の書き込みステップと同時に、前記記録媒体から前記記録データを読み出し、アナログ再生信号を出力する読み取りステップと、前記読み取りステップで読み取られた前記アナログ再生信号をパーシャル・レスポンス特性に等化する波形等化ステップと、前記波形等化ステップで等化された前記アナログ再生信号をサンプリングしてディジタル再生信号を出力するアナログ／ディジタル変換ステップと、ディジタル再生信号と、前記信号加工ステップで加工された記録データとに基づいて位相誤差信号を生成し、前記位相誤差信号が小さくなる様に、前記アナログ／ディジタル変換手段が前記アナログ再生信号をサンプリングするサンプリングクロックの位相を制御するクロック制御ステップと、を有する。
【００３０】
本発明の請求項１１に記載のディジタルデータ記録再生装置の制御方法は、前記アナログ／ディジタル変換ステップ及び前記信号加工ステップとにおいて、それぞれ同一の記録データから導出された前記ディジタル再生信号及び加工された記録データがほぼ同タイミングで出力されることを特徴とする請求項１０に記載のディジタルデータ記録再生装置の制御方法である。
【００３１】
本発明は、リードアフターライト時に再生信号に書き込み信号に起因するクロストークが生じても、再生信号を正しく再生できる（再生エラーを検出しない）ディジタルデータ記録再生装置及びその制御方法を実現出来るという作用を有する。
特に、クロストークにより位相制御が難しくなるランダムデータ部において、安定してＡ／Ｄ変換器のサンプリングクロックの位相を適切に制御することができる。
【００３２】
本発明は、固定パターン部を再生する時とランダムデータ部を再生する時とで、位相制御方法を適切に切り換えることにより、リードアフターライト時に安定してサンプリングクロックの位相を制御する。
請求項９に記載の発明によると、再生信号から導出した仮判定結果と記録データにＰＲ特性を付加した信号とが異なる場合には位相誤差のフィードバックを行なわないようにする。仮判定を誤る程の劣悪な品質の再生信号に起因する異常な位相誤差が発生することを防止できる。これにより、安定した位相制御を行うことができるという効果が得られる。
【００３３】
【発明の実施の形態】
以下、本発明の実施をするための最良の形態を具体的に示した実施例について図面とともに記載する。
【００３４】
《実施例１》
図１、図４〜図８、図１０を用いて、実施例１のディジタルデータ記録再生装置を説明する。実施例１のディジタルデータ記録再生装置は、磁気テープを記録媒体とするヘリカルスキャン方式のディジタルデータ記録再生装置（磁気テープ装置）である。実施例１のディジタルデータ記録再生装置は、図１０の回転ドラムを有する。実施例１の記録媒体１は、図８に示す構成のトラックを有する。
従来例のディジタルデータ記録再生装置は、リードアフターライト時、特にランダムデータ部８０４の再生信号において、再生信号の仮判定を誤り易く（仮判定回路９）、位相制御を適切に行うことが困難であった。そのため、再生エラーを生じ易かった。実施例１のディジタルデータ記録再生装置は、リードアフターライト時、プリアンブル部８０２の繰り返し信号（固定パターン）以外の信号（ランダムデータ部８０４のデータを含む。）を再生している期間の位相制御方法に特徴を有する。
【００３５】
図１は、実施例１のディジタルデータ記録再生装置の構成を示すブロック図である。図１のディジタルデータ記録再生装置は、記憶媒体１、書き込みヘッド２、読み取りヘッド３、等化器４、Ａ／Ｄ変換器５、クロック制御回路６、ＡＣ誤差検出部７（図４）、ＴＲ誤差検出部８（図６）、仮判定回路９（図７）、同期パターン検出回路１０、データ検出部１１、セレクタ１２及び１３、ＰＲ特性付加回路１５、並びにメモリ１６を有する。
図１において、従来例のディジタルデータ記録再生装置（図９）と同一の構成要素には同一の符号を付しており、それらの説明を省略する。
【００３６】
Ａ／Ｄ変換器５は、クロック制御回路６が出力するサンプリングクロックに従い、等化器４の出力信号をサンプルし、ディジタル再生信号に変換して、ＡＣ誤差検出部７とＴＲ誤差検出部８と仮判定回路９と同期パターン検出回路１０とデータ検出部１１に出力する。
同期パターン検出回路１０は、Ａ／Ｄ変換器５が出力するディジタル再生信号を入力し、ディジタル再生信号に含まれる同期パターン８０３を検出する。同期パターン検出回路１０は、ディジタル再生信号と、同期パターン８０３を式（１）（ＥＰＲ４特性）で処理したデータ系列（内蔵するレジスタに格納されている。）とを比較し、両者が一致した場合に同期パターン検出信号を生成する。同期パターン検出回路１０は、同期パターン検出信号に基づいて、セレクタ１２の切換制御信号とメモリ１６の読み出し制御信号とを生成して出力する。
【００３７】
メモリ１６は、記録媒体１に記録された記録データのランダムデータ部８０４を記憶し、同期パターン検出回路１０が出力した読み出し制御信号に応じて、記憶していた記録データを順にＰＲ特性付加回路１５に出力する。同期パターン検出回路１０が出力した読み出し制御信号により、メモリ１６は、書き込みヘッド２が記録媒体１に記録データ（ランダムデータ部８０４）を書き込んた後、読み取りヘッド３がその記録データを読み取るタイミングとほぼ同じタイミングで、メモリからその記録データを読み出す。
即ちリードアフターライト時に、Ａ／Ｄ変換器５とＰＲ特性付加回路１５とは、それぞれ同一の記録データから導出されたディジタル再生信号と出力信号とを、同タイミングで出力する。
【００３８】
ＰＲ特性付加回路１５は、式（１）の処理回路（電磁変換系及び等化器４の伝達特性と同一の伝達特性。ＥＰＲ４特性）を有する（ＰＲ特性付加回路４２と同一）。但し、式（１）で、ＸはＰＲ特性付加回路１５に入力される記録データ（メモリ１６の出力信号）、ｔは時刻、ＹはＰＲ特性付加回路１５の出力信号である。ＰＲ特性付加回路１５の出力信号は、現在の入力を含めた過去４サンプルの入力データによって決定される。
ＰＲ特性付加回路１５は、メモリ１６の出力信号（０及び１の２値データ）を入力し、式（１）の処理を行い、処理結果をセレクタ１３に出力する。ＰＲ特性付加回路１５の出力信号は、仮判定回路９の出力信号と同様に、５つのレベル（”０”、”１”、”−１”、”２”、”−２”）を有する信号である。
【００３９】
セレクタ１３は、図示しないシステムコントローラが出力する仮判定切換信号に従って、仮判定回路９の出力信号又はＰＲ特性付加回路１５の出力信号を選択してＴＲ誤差検出部８に伝送する。セレクタ１３は、通常の再生動作の時（記録を行わない。）、仮判定回路９の出力信号をＴＲ誤差検出部８に伝送し（従来例と同様）、リードアフターライト時、ＰＲ特性付加回路１５の出力信号をＴＲ誤差検出部８に伝送する。
上述のように、従来例のディジタルデータ記録再生装置は、リードアフターライト時、特にランダムデータ部８０４の再生信号において、再生信号の仮判定を誤り易かった（仮判定回路９）。これに対して、実施例１においては、メモリ１６から読み出した記録データをＥＰＲ４特性で処理した信号（ＰＲ特性付加回路１５の出力信号）を、再生信号の仮判定信号に代えて使用する。ＰＲ特性付加回路１５の出力信号の出力信号はクロストークの影響を受けず、正しい値である。
【００４０】
ＴＲ誤差検出部８は、図６の構成を有し、Ａ／Ｄ変換器５が出力するディジタル再生信号の中のプリアンブル部８０２の固定パターン以外の信号（通常のユーザデータで構成されるランダムデータ部８０４を含む。）の位相誤差を検出し、位相誤差信号をセレクタ１２に出力する。ＴＲ誤差検出部８は、Ａ／Ｄ変換器５が出力するディジタル再生信号と、セレクタ１３が出力する信号とを入力して、位相誤差信号を生成する。
通常の再生動作の時（記録を行わない。）、セレクタ１２は、システムコントローラ（図示しない。）が出力する位相誤差切換信号に従って、ＡＣ誤差検出部７又はＴＲ誤差検出部８が出力する位相誤差信号を選択し、クロック制御回路６に伝送する。
セレクタ１２は位相誤差切換信号に従って、Ａ／Ｄ変換器５がトラックのプリアンブル部８０２の繰り返し信号（固定パターン）を出力している期間は、ＡＣ誤差検出部７が出力する位相誤差信号を選択してクロック制御回路６に入力する。
セレクタ１２は位相誤差切換信号に従って、Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号（固定パターン）以外の信号（ランダムデータ部８０４のデータを含む。）を出力している期間は、ＴＲ誤差検出部８が出力する位相誤差信号を選択してクロック制御回路６に入力する。
【００４１】
リードアフターライトの時、セレクタ１２は、同期パターン検出回路１０が出力する切換制御信号に従って、位相誤差信号を選択し、クロック制御回路６に伝送する。
セレクタ１２は同期パターン検出回路１０が出力する切換制御信号に従って、Ａ／Ｄ変換器５がトラックのプリアンブル部８０２の繰り返し信号（固定パターン）を出力している期間は、ＡＣ誤差検出部７が出力する位相誤差信号を選択してクロック制御回路６に入力する。
セレクタ１２は同期パターン検出回路１０が出力する切換制御信号に従って、Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号（固定パターン）以外の信号（ランダムデータ部８０４のデータを含む。）を出力している期間は、ＴＲ誤差検出部８が出力する位相誤差信号を選択してクロック制御回路６に入力する。
【００４２】
クロック制御回路６は、位相誤差信号を入力し、位相誤差を減少させるようにサンプリングクロックを位相制御して、アナログ再生信号に同期したクロックを出力する。
システムコントローラが出力する位相誤差切換信号は、回転ドラムの制御回路から得られるタイミング信号を用いて生成される故に、その切り換わりタイミングは、Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号（固定パターン）を出力している期間とＡ／Ｄ変換器５がそれ以外の信号を出力している期間との実際の切り換わりタイミングと、わずかにずれる可能性がある。
これに対して、同期パターン検出回路１０が出力する切換制御信号は、再生信号の同期パターン８０３の検出信号から導出される故に、その切り換わりタイミングは、Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号（固定パターン）を出力している期間とＡ／Ｄ変換器５がそれ以外の信号を出力している期間との実際の切り換わりタイミングと、通常正確に一致する。
【００４３】
以上のように構成されたディジタルデータ記録再生装置の動作について説明する。
まず、通常の再生時の動作について説明する。セレクタ１２はシステムコントローラからの位相誤差切換信号に応じて切り換わる。セレクタ１３は、システムコントローラからの仮判定切換信号に従って、仮判定回路９の出力信号を選択し、ＴＲ誤差検出回路８に伝送する。
Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号（固定パターン）を出力する時、ＡＣ誤差検出部７がディジタル再生信号の位相誤差を検出する。セレクタ１２は、ＡＣ誤差検出部７が検出した位相誤差信号をクロック制御回路６に入力する。クロック制御回路６は、ＡＣ誤差検出部７が検出した位相誤差信号を用いて、再生クロック（Ａ／Ｄ変換器５のサンプリングクロック及びディジタル回路の動作クロックとなる。）の位相制御を行う。
【００４４】
仮判定回路９はＡ／Ｄ変換器５が出力するディジタル再生信号を仮判定し、５値の仮判定結果を出力する。
Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号以外の信号（ランダムデータ部８０４を含む。）を出力する時、ＴＲ誤差検出部８は、ディジタル再生信号とその仮判定結果（仮判定回路９の出力信号）との位相誤差を検出する。セレクタ１２は、ＴＲ誤差検出部８が検出した位相誤差信号をクロック制御回路６に入力する。クロック制御回路６は、ＴＲ誤差検出部８が検出した位相誤差信号を用いて、再生クロックの位相制御を行う。
通常の再生動作時には、本実施例のディジタルデータ記録再生装置は、実質的に従来例（図９）と同様の動作をする。
【００４５】
次に、リードアフターライト時の動作について説明する。セレクタ１２は同期パターン検出回路１０からの制御信号に応じて切り換わる。セレクタ１３は、システムコントローラからの仮判定切換信号に従って、ＰＲ特性付加回路１５の出力信号を選択し、ＴＲ誤差検出回路８に伝送する。
書き込みヘッド２により記録媒体１にデータが書き込まれると同時に、同じデータがメモリ１６に記憶される。記録媒体１に正しくデータが書き込まれたことを確かめるため、読み取りヘッド３は書き込んだデータを直ぐに読み取る（リードアフターライト）。
メモリ１６は、同期パターン検出回路１０が同期パターンを検出した後直ぐに（ディジタル再生信号に同期して）、記録データを読み出し、ＰＲ特性付加回路１５に出力する。ＰＲ特性付加回路１５は、記録データを式（１）で処理して出力する。
【００４６】
Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号（固定パターン）を出力する時、通常の再生動作時と同様に、ＡＣ誤差検出部７がディジタル再生信号の位相誤差を検出する。セレクタ１２は、ＡＣ誤差検出部７が検出した位相誤差信号をクロック制御回路６に入力する。クロック制御回路６は、ＡＣ誤差検出部７が検出した位相誤差信号を用いて、再生クロックの位相制御を行う。
【００４７】
リードアフターライトの動作時にＡ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号以外の信号（ランダムデータ部８０４を含む。）を出力する時、ＴＲ誤差検出部８は、ディジタル再生信号とＰＲ特性付加回路１５の出力信号とを入力し、両者の間の位相誤差を検出し、検出した位相誤差信号をセレクタ１２を介してクロック制御回路６に出力する。
クロック制御回路６は、位相誤差信号を入力し、位相誤差を減少させるように、出力する再生クロックの位相を制御する。
【００４８】
以上のように、実施例１のディジタルデータ記録再生装置は、リードアフターライトをしながらランダムデータ部８０４を再生する時、記録データをＥＰＲ４特性で処理した信号を基準にして位相誤差を検出する故に、クロストークによって再生信号の品質が劣化した場合においても、適切に再生クロックの位相を制御することが出来る。これにより、誤って再生エラーを検出することがなくなった。
実施例１のディジタルデータ記録再生装置においては、同期パターン検出回路１０により、再生信号と、メモリ１６から読み出した記録データとを正確に同期させる。又同期パターン検出回路１０により、セレクタ１２は、ＡＣ誤差検出部７の位相誤差信号をクロック制御回路６に入力する期間と、ＴＲ誤差検出部８の位相誤差信号をクロック制御回路６に入力する期間とを正確に切り換える。
【００４９】
実施例１においては、ディジタル再生信号の中の同期パターン８０３の検出信号に基づいて、メモリ１６から記録データを読み出すタイミングの制御と、２つの位相誤差信号の切換を行った。他の実施例においては、ディジタル再生信号の中のプリアンブル部８０２の繰り返し信号の検出信号に基づいて、メモリ１６から記録データを読み出すタイミングの制御と、２つの位相誤差信号の切換を行う。
【００５０】
《実施例２》
図２及び図５を用いて、本発明の実施例２のディジタルデータ記録再生装置を説明する。実施例２のディジタルデータ記録再生装置は、磁気テープを記録媒体とするヘリカルスキャン方式のディジタルデータ記録再生装置（磁気テープ装置）である。実施例２のディジタルデータ記録再生装置は、図１０の回転ドラムを有する。実施例２の記録媒体１は、図８に示す構成のトラックを有する。
実施例２のディジタルデータ記録再生装置は、リードアフターライト時、プリアンブル部８０２の繰り返し信号（固定パターン）以外の信号（ランダムデータ部８０４のデータを含む。）を再生している期間の位相制御方法に特徴を有する。
【００５１】
図２は、実施例２のディジタルデータ記録再生装置の構成を示すブロック図である。図２のディジタルデータ記録再生装置は、記録媒体１、書き込みヘッド２、読み取りヘッド３、等化器４、Ａ／Ｄ変換器５、クロック制御回路６、ＡＣ誤差検出部７（図４）、ＴＲ誤差検出部８（図６）、仮判定回路９（図７）、データ検出部１１、セレクタ１２及び１３、ＰＲ特性付加回路１５、メモリ１６、並びにモード切換回路１７を有する。
実施例２のディジタルデータ記録再生装置は、実施例１のディジタルデータ記録再生装置に類似する。実施例２のディジタルデータ記録再生装置は、同期パターン検出回路１０（図１）に代えて、モード切換回路１７を有する点で実施例１と異なる。それ以外の点で両者は同一である。実施例２（図２）において、実施例１（図１）と同一の構成要素には同じ符号を付加している。図１と同一の構成要素の説明を省略する。
【００５２】
モード切換回路１７は、仮判定回路９が出力するプリアンブル部８０２の繰り返し信号の仮判定結果を入力し、ディジタル再生信号のプリアンブル部８０２の繰り返し信号の開始から終了までの期間でハイレベルになり、それ以外の期間でロウレベルになる制御信号を出力する。制御信号はセレクタ１２及びメモリ１６に伝送される。
例えば、プリアンブル部８０２が図５で示す繰り返し信号を有するとする。プリアンブル部８０２を再生している時、仮判定回路９が出力する仮判定結果は「０、２、０、−２、」の繰り返し信号となり、”０”、”２”、”−２”が規則的に現れる。これに対してランダムデータ部８０４を再生している時、仮判定回路９が出力する仮判定結果は”０”、”１”、”−１”、”２”、”−２”が不規則に現れるランダムデータとなる。
モード切換回路１７は、仮判定結果が不規則に現れ始めた時にプリアンブル部８０２からランダムデータ部８０４に切り替わったと判定して、ロウレベルの制御信号を出力する。仮判定結果が規則的に現れ始めた時に、ランダムデータ部８０４からプリアンブル部８０２に切り替わったと判定して、ハイレベルの制御信号を出力する。
【００５３】
リードアフターライト時、モード切換回路１７からの制御信号がハイレベルからロウレベルに変化すると、メモリ１６は記憶していた記録データ（ランダムデータ部８０４）を読み出して出力し始める。
リードアフターライト時、セレクタ１２は、モード切換回路１７からの制御信号がハイレベルになる期間は、ＡＣ誤差検出部７が出力する位相誤差信号をクロック制御回路６に入力し、モード切換回路１７からの制御信号がロウレベルになる期間は、ＴＲ誤差検出部８が出力する位相誤差信号をクロック制御回路６に入力する。
上記以外の点において、実施例２は実施例１と同一である。
【００５４】
実施例２のディジタルデータ記録再生装置により、実施例１と同様の効果が得られる。
実施例２のディジタルデータ記録再生装置は、プリアンブル部８０２の繰り返し信号を検出してセレクタ１２及びメモリ１６の制御信号を導出している。リードアフターライト時の再生信号が、同期パターン８０３の検出が困難な程低い品質であったり、又は同期パターン８０３のないトラックフォーマットの再生信号であっても、実施例２のディジタルデータ記録再生装置においては、モード切換回路１７により、再生信号と、メモリ１６から読み出した記録データとを正確に同期させる。
【００５５】
《実施例３》
図３を用いて、本発明の実施例３のディジタルデータ記録再生装置を説明する。実施例３のディジタルデータ記録再生装置は、磁気テープを記録媒体とするヘリカルスキャン方式のディジタルデータ記録再生装置（磁気テープ装置）である。実施例３のディジタルデータ記録再生装置は、図１０の回転ドラムを有する。実施例３の記録媒体１は、図８に示す構成のトラックを有する。
実施例３のディジタルデータ記録再生装置は、リードアフターライト時、プリアンブル部８０２の繰り返し信号（固定パターン）以外の信号（ランダムデータ部８０４のデータを含む。）を再生している期間の位相制御方法に特徴を有する。
【００５６】
図３は、実施例３のディジタルデータ記録再生装置の構成を示すブロック図である。実施例３のディジタルデータ記録再生装置は、記憶媒体１、書き込みヘッド２、読み取りヘッド３、等化器４、Ａ／Ｄ変換器５、クロック制御回路６、ＡＣ誤差検出部７（図４）、ＴＲ誤差検出部３１、仮判定回路９（図７）、同期パターン検出回路１０、データ検出部１１、セレクタ１２及び１３、ＰＲ特性付加回路１５、並びにメモリ１６を有する。ＴＲ誤差検出部３１は、誤差検出回路３２及び誤差制御回路３３を有する。
実施例３のディジタルデータ記録再生装置は、実施例１のディジタルデータ記録再生装置に類似する。実施例３のディジタルデータ記録再生装置は、実施例１のディジタルデータ記録再生装置のＴＲ誤差検出部８に代えて、ＴＲ誤差検出部３１を有する。それ以外の点で両者は同一である。実施例３（図３）において、実施例１（図１）と同一の構成要素には同じ符号を付加している。図１と同一の構成要素の説明を省略する。
【００５７】
ＴＲ誤差検出部３１を説明する。
誤差検出回路３２は、ＴＲ誤差検出部８と同一の構成（図６）を有する。
誤差制御回路３３は、仮判定回路９の仮判定結果とＰＲ特性付加回路１５の出力信号とを入力し、リードアフターライトを行っていない場合（通常の再生動作等）又はリードアフターライトを行っていて且つ両者が同じである場合は、誤差検出回路３２が出力する位相誤差信号をそのままセレクタ１２に出力し、リードアフターライトを行っていて且つ両者が異なる場合には、ゼロの位相誤差信号をセレクタ１２に出力する。
セレクタ１３は、システムコントローラからの仮判定切換信号に従って、仮判定回路９の出力信号又はＰＲ特性付加回路１５の出力信号を選択し、ＴＲ誤差検出回路８に伝送する。実施例３において、セレクタ１３を削除し、誤差検出回路３２が常に仮判定回路９の仮判定結果を入力する構成にしても良い。
【００５８】
以上のように構成されたディジタルデータ記録再生装置の動作について説明する。
まず、通常の再生時の動作について説明する。セレクタ１２はシステムコントローラからの位相誤差切換信号に応じて切り換わる。セレクタ１３は、システムコントローラからの仮判定切換信号に従って、仮判定回路９の出力信号を選択し、ＴＲ誤差検出回路３１に伝送する。
Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号（固定パターン）を出力する時、ＡＣ誤差検出部７がディジタル再生信号の位相誤差を検出する。セレクタ１２は、ＡＣ誤差検出部７が検出した位相誤差信号をクロック制御回路６に入力する。クロック制御回路６は、ＡＣ誤差検出部７が検出した位相誤差信号を用いて、再生クロックの位相制御を行う。
【００５９】
仮判定回路９はＡ／Ｄ変換器５が出力するディジタル再生信号を仮判定し、５値の仮判定結果を出力する。
Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号以外の信号（ランダムデータ部８０４を含む。）を出力する時、ＴＲ誤差検出部３１は、ディジタル再生信号とその仮判定結果（仮判定回路９の出力信号）との位相誤差を検出する。セレクタ１２は、ＴＲ誤差検出部３１が検出した位相誤差信号をクロック制御回路６に入力する。クロック制御回路６は、ＴＲ誤差検出部３１が検出した位相誤差信号を用いて、再生クロックの位相制御を行う。
通常の再生動作時には、本実施例のディジタルデータ記録再生装置は、実質的に従来例（図９）と同様の動作をする。
【００６０】
次に、リードアフターライト時の動作について説明する。セレクタ１２は同期パターン検出回路１０からの制御信号に応じて切り換わる。セレクタ１３は、システムコントローラからの仮判定切換信号に従って、ＰＲ特性付加回路１５の出力信号を選択し、ＴＲ誤差検出回路３１に伝送する。
書き込みヘッド２により記録媒体１にデータが書き込まれると同時に、同じデータがメモリ１６に記憶される。記録媒体１に正しくデータが書き込まれたことを確かめるため、読み取りヘッド３は書き込んだデータを直ぐに読み取る（リードアフターライト）。
メモリ１６は、同期パターン検出回路１０が同期パターンを検出した後直ぐに（ディジタル再生信号に同期して）、記録データを読み出し、ＰＲ特性付加回路１５に出力する。ＰＲ特性付加回路１５は、記録データを式（１）で処理して出力する。
【００６１】
Ａ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号（固定パターン）を出力する時、通常の再生動作時と同様に、ＡＣ誤差検出部７がディジタル再生信号の位相誤差を検出する。セレクタ１２は、ＡＣ誤差検出部７が検出した位相誤差信号をクロック制御回路６に入力する。クロック制御回路６は、ＡＣ誤差検出部７が検出した位相誤差信号を用いて、再生クロックの位相制御を行う。
【００６２】
リードアフターライトの動作時にＡ／Ｄ変換器５がプリアンブル部８０２の繰り返し信号以外の信号（ランダムデータ部８０４を含む。）を出力する時、ＴＲ誤差検出部３１は、ディジタル再生信号とＰＲ特性付加回路１５の出力信号とを入力し、両者の間の位相誤差を検出する。ＴＲ誤差検出部３１は、更にＰＲ特性付加回路１５の出力信号と仮判定回路９の出力信号とを比較し、両者が同一であれば、検出した位相誤差信号をセレクタ１２を介してクロック制御回路６に出力し、両者が異なれば、ゼロの位相誤差信号をセレクタ１２を介してクロック制御回路６に出力する。
クロック制御回路６は、位相誤差信号を入力し、位相誤差を減少させるように、出力する再生クロックの位相を制御する。
【００６３】
実施例３のディジタルデータ記録再生装置は、実施例１と同様の効果を有する。
実施例３のディジタルデータ記録再生装置においては、ランダムデータ部８０４の位相制御を行う際に、再生信号に対する仮判定結果（仮判定回路９の出力信号）と記録データにＥＰＲ４特性の処理を行った結果（ＰＲ特性付加回路１５の出力信号）とが異なる場合には位相誤差のフィードバックを行なわない。仮判定を誤る程に品質が劣悪な再生信号に起因する異常な位相誤差信号が、発生することを防止している。これにより、位相制御を安定させることが可能となる。
【００６４】
【発明の効果】
本発明によれば、リードアフターライト時に再生信号に書き込み信号のクロストークが生じても、再生信号を正しく再生できる（再生エラーを検出しない）ディジタルデータ記録再生装置を実現出来るという有利な効果が得られる。
本発明によれば、リードアフターライト時に再生信号に書き込み信号に起因するクロストークが生じても、Ａ／Ｄ変換器のサンプリングクロックを適切に位相制御するディジタルデータ記録再生装置及びその制御方法を実現出来るという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施例１のディジタルデータ記録再生装置の構成を示すブロック図
【図２】本発明の実施例２のディジタルデータ記録再生装置の構成を示すブロック図
【図３】本発明の実施例３のディジタルデータ記録再生装置の構成を示すブロック図
【図４】本発明の実施例１〜３及び従来例のＡＣ誤差検出部の構成を示すブロック図
【図５】図５（ａ）はプリアンブル部の記録データパターン、図５（ｂ）は等化器が出力するプリアンブル部の記録データパターンの再生信号、図５（ｃ）は第１ウインドウ信号、図５（ｄ）は第２ウインドウ信号、図５（ｅ）は仮判定回路９が出力するプリアンブル部の出力信号をそれぞれ示す図
【図６】本発明の実施例１及び実施例２並びに従来例のＴＲ誤差検出部、実施例３の誤差検出回路の構成を示すブロック図
【図７】サンプリングクロックが位相同期した時の再生信号のサンプリング値の例と、仮判定の閾値とを示す図
【図８】記録データのトラックフォーマットの一例を示す図
【図９】従来例のディジタルデータ記録再生装置の構成を示すブロック図
【図１０】複数対の書き込みヘッド及び読み取りヘッドが配置された回転ドラムの一例を示す図
【符号の説明】
１　　記録媒体（磁気テープ）
２　　書き込みヘッド
３　　読み取りヘッド
４　　等化器
５　　Ａ／Ｄ変換器
６　　クロック制御回路
７　　ＡＣ誤差検出部
８　　ＴＲ誤差検出部
９　　仮判定回路
１０　同期パターン検出回路
１１　データ検出部
１２、１３　セレクタ
１５、４２　ＰＲ特性付加回路
１６　メモリ
１７　モード切換回路
３１　セレクタ
３２　誤差検出回路
３３　誤差制御回路
４１　カウンタ
４３、６３　減算器
４４　第１ウインドウ検出部
４５　第２ウインドウ検出部
４６　符号切換部
４７　ゲート
６１　遅延器
６２　乗算器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital data recording / reproducing apparatus and a control method thereof.
[0002]
[Prior art]
2. Description of the Related Art In recent years, digital data recording / reproducing apparatuses using a recording medium such as a magnetic tape have been required to have a large recording capacity and an improved reading accuracy. In order to realize this, a digital signal processing technique such as a PRML (Partial Response Maximum Likelihood) method has been introduced into a digital data recording / reproducing apparatus. In order to perform digital signal processing of a reproduced signal, it is necessary to convert an analog reproduced signal into a digital reproduced signal. In order to realize high reading accuracy, it is important to optimally control the phase of a sampling clock of an analog / digital converter (hereinafter abbreviated as “A / D converter”). Japanese Patent Application Laid-Open No. 2000-76805 proposes a phase error detection method and a phase control method according to a partial response characteristic (Partial Response characteristic; hereinafter, abbreviated as “PR characteristic”).
[0003]
FIG. 9 is a block diagram showing the configuration of a conventional digital data recording / reproducing apparatus. A conventional digital data recording / reproducing apparatus is a helical scan digital data recording / reproducing apparatus (magnetic tape device) using a magnetic tape as a recording medium. The digital data recording / reproducing apparatus shown in FIG. 9 includes a recording medium 1 which is a magnetic tape, a write head 2, a read head 3, an equalizer 4, an A / D converter 5, a clock control circuit 6, an acquisition mode (Acquisition Mode). An error detection unit (hereinafter abbreviated as “AC error detection unit”) 7, a tracking mode (Tracking Mode) error detection unit (hereinafter abbreviated as “TR error detection unit”) 8, a tentative determination circuit 9, and data detection It has a unit 11 and a selector 12.
[0004]
The recording medium (magnetic tape) 1 has a plurality of helical tracks (hereinafter, abbreviated as “tracks”) on which digital data is recorded. FIG. 8 shows the structure of digital data stored in one track of the recording medium 1. As shown in FIG. 8, the digital data of the track 801 has a format in which a synchronization pattern 803 for data synchronization is inserted between a preamble section 802 and a random data section 804.
The synchronization pattern 803 has a unique fixed pattern that does not appear in random data. The preamble section 802 has a fixed pattern “1, 1, 0, 0” repetitive signal (FIG. 5A).
[0005]
The write head 2 writes the recording data on the recording medium 1. The read head 3 reads an analog reproduction signal from the recording medium 1 and outputs the signal to the equalizer 4. The equalizer 4 is an analog filter, and equalizes the analog reproduction signal read by the read head 3 to a desired PR characteristic and outputs the same to the A / D converter 5. In the conventional example, the transfer characteristics of an electromagnetic conversion system (a system from writing data on the recording medium 1 by the write head 2 to reading data by the read head 3) and the transmission characteristic of the equalizer 4 are represented by an extended partial response 4 ( Extended Partial Response 4. (hereinafter abbreviated as “EPR4”).
The A / D converter 5 samples the output signal of the equalizer 4 according to the sampling clock output from the clock control circuit 6, and converts it into a multi-value digital reproduction signal. The A / D converter 5 outputs the digital reproduction signal to the AC error detection unit 7, the TR error detection unit 8, the temporary determination circuit 9, and the data detection unit 11.
[0006]
The clock control circuit 6 outputs a sampling clock of the A / D converter 5 and a reproduction clock which is an operation clock of the digital circuit. The clock control circuit 6 receives the phase error signal output from the selector 12 (the phase error signal output from the AC error detection unit 7 or the TR error detection unit 8), and controls the phase of the reproduced clock so that the phase error signal is reduced. Control.
The AC error detection unit 7 detects a repetition signal (a signal having a fixed pattern shown in FIG. 5B) included in the preamble unit 802 from the digital reproduction signal output from the A / D converter 5, and the repetition signal And a phase error between the internal repetition signal (read by the clock output from the clock control circuit 6) and outputs a phase error signal to the selector 12.
When the phase error signal output from the AC error detection unit 7 is sufficiently small (when the clock control circuit 6 locks the phase), the A / D converter 5 converts the repetition signal included in the preamble unit 802 into the signal shown in FIG. Sampling is performed at points indicated by small circles, and the provisional judgment circuit 9 outputs the data of FIG.
[0007]
The configuration of the AC error detection unit 7 will be described with reference to FIG. FIG. 4 shows the configuration of the AC error detection unit 7. 4, an AC error detecting unit 7 includes a counter 41, a partial response characteristic adding circuit (hereinafter abbreviated as a “PR characteristic adding circuit”) 42, a subtracter 43, a first window detecting unit 44, and a second window detecting unit. It has a unit 45, a sign switching unit 46, and a gate 47.
The counter 41 outputs the same signal as the repetition signal of the preamble portion which is a fixed pattern (repetition signal of “1, 1, 0, 0” shown in FIG. 5A).
The PR characteristic adding circuit 42 has the processing circuit of Equation (1) (the same transfer characteristic as the transfer characteristic of the electromagnetic conversion system and the equalizer 4; EPR4 characteristic).

In the equation (1), X is an output signal of the counter 41 input to the PR characteristic adding circuit 42, t is time, and Y is an output signal of the PR characteristic adding circuit 42. The output signal of the PR characteristic adding circuit 42 is determined by the input data of the past four samples including the current input.
The PR characteristic adding circuit 42 receives the output signal of the counter 41, performs the processing of Expression (1), and outputs a processing result (a repetition signal of “2, 0, −2, 0”). The signal output from the PR characteristic adding circuit 42 is the same as the repetition signal 802 (FIG. 5E) of the preamble section output from the temporary determination circuit 9 in a state where the sampling clock is phase locked.
[0008]
The subtracter 43 calculates a difference between the input signal (the output signal of the A / D converter 5) and the output signal of the PR characteristic adding circuit 42, and outputs a difference signal. The subtractor 43 normalizes the output signal of the A / D converter and the output signal of the PR characteristic adding circuit 42, and performs subtraction after eliminating the level difference between the two signals.
The first window detection unit 44 receives the reproduction signal output from the A / D converter 5 and a section near the point where the repetition signal 802 of the preamble section rises and crosses zero (the average value of the reproduction signal is set to the zero level). In the embodiment, when the reproduction signal is considered to have five values of -2 to 2, the first window signal which becomes a high level in a section from -1 to 1 is output (FIG. 5C). ).
The second window detection unit 45 receives the reproduction signal output from the A / D converter 5, and a section near a point where the repetition signal 802 of the preamble falls and crosses 0 (in the embodiment, the reproduction signal is − A second window signal which becomes a high level in a period from 1 to -1 when a 5-valued value of 2 to 2 is considered is output (FIG. 5D).
[0009]
The code switching unit 46 receives the difference signal output from the subtractor 43 and the second window signal, and inverts the polarity of the difference signal during a period when the second window signal is at a high level and outputs the inverted signal (for example, 2 And outputs -1 and -1 and outputs -1.), And outputs the difference signal as it is in a section where the second window signal is at a low level.
The gate 47 receives the output signal of the sign switch 46, the first window signal, and the second window signal, and switches the sign switch during a period in which either the first window signal or the second window signal is at a high level. 46, and outputs a 0 phase error signal in a section where both the first window signal and the second window signal are at low level.
The output signal of the gate 47 is sent to the selector 12 as a phase error signal.
[0010]
The tentative determination circuit 9 determines the amplitude level of the current digital reproduction signal output from the A / D converter 5 and outputs a tentative determination result (a value of -2 to 2) to the selector 13.
The temporary determination circuit 9 will be described in detail with reference to FIG. FIG. 7 is a diagram illustrating an example of a sampling value of a reproduction signal when the sampling clock is phase-locked, and a threshold for provisional determination (assuming that the transfer characteristic of the equalizer 4 is an EPR4 characteristic). As described above, in the case of EPR4, the output value of the equalizer 4 is any one of five values of -2 to 2. Therefore, the provisional determination circuit 9 sets four thresholds as shown in FIG. 7, compares the reproduced signal with the thresholds, and determines five levels (“0”, “1”, “−1”, “1”). 2 "," -2 ") (provisional determination is performed).
[0011]
The TR error detecting section 8 is a phase of a signal other than the fixed pattern of the preamble section 802 (including a random data section 804 composed of normal user data) in the digital reproduction signal output from the A / D converter 5. An error is detected, and a phase error signal is output to the selector 12. The TR error detector 8 receives the digital reproduction signal output from the A / D converter 5 and the temporary determination result output from the temporary determination circuit 9 and generates a phase error signal.
One configuration example of the TR error detection unit 8 will be described with reference to FIG.
The TR error detector 8 shown in FIG. 6 includes delayers 61 and 64 for delaying data by one clock, multipliers 62 and 65, and a subtractor 63. X is a digital reproduction signal output from the A / D converter 5, A is a provisional determination result output from the selector 13, and E is a phase error signal output from the TR error detection unit 8.
The phase error signal E (t) at the time t is represented by the following equation.
E (t) = A (t) .X (t-1) -A (t-1) .X (t) (2)
(However, t = 0, 1, 2,...)
[0012]
The selector 12 selects either the output signal of the AC error detection unit 7 or the output signal of the TR error detection unit 8 according to the phase error switching signal output from the system controller (not shown), and selects the clock control circuit 6. Output to The selector 12 inputs the output signal of the AC error detection section 7 to the clock control circuit 6 when reproducing the repetition signal (fixed pattern) of the preamble section. The selector 12 inputs the output signal of the TR error detector 8 to the clock control circuit 6 when reproducing other signals (including when reproducing the random data section 804). The clock control circuit 6 controls the phase of the reproduced clock so that the phase error signal becomes smaller. The data detector 11 decodes the digital reproduction signal output from the A / D converter 5 using a binarizing means such as a Viterbi decoder, and outputs the decoded data to the outside.
[0013]
The operation of the digital data recording / reproducing apparatus configured as described above will be described.
First, the read head 3 reads an analog reproduction signal from the recording medium 1 and outputs the signal to the equalizer 4.
The equalizer 4 equalizes the analog reproduction signal input from the read head 3 to EPR4 characteristics and outputs the same to the A / D converter 5.
The A / D converter 5 inputs the analog signal equalized to the EPR4 characteristic by the equalizer 4, performs sampling according to a sampling clock generated by the clock control circuit 6, generates a digital reproduction signal, and detects an AC error. The data is output to the section 7, the TR error detection section 8, the provisional judgment circuit 9, and the data detection section 11.
[0014]
A system controller (not shown) sends a phase error switching signal to the selector 12. The selector 12 selects the phase error signal output by the AC error detection unit 7 in accordance with the phase error switching signal while the A / D converter 5 is outputting the repetition signal (fixed pattern) of the track preamble unit 802. Input to the clock control circuit 6.
The clock control circuit 6 receives the phase error signal, controls the phase of the sampling clock so as to reduce the phase error, and outputs a clock synchronized with the analog reproduction signal (a clock sampled at the timing shown in FIG. 5B). Output.
[0015]
In accordance with the phase error switching signal, the selector 12 outputs the TR error while the A / D converter 5 is outputting a signal other than the repetition signal (fixed pattern) of the preamble section 802 (including data of the random data section 804). The phase error signal output from the detector 8 is selected and input to the clock control circuit 6.
The clock control circuit 6 receives the phase error signal, controls the phase of the sampling clock so as to reduce the phase error, and outputs a clock synchronized with the analog reproduction signal.
[0016]
FIG. 10 shows a configuration of a rotating drum of a helical scan type magnetic tape device. In FIG. 10, the magnetic tape 1 runs while being obliquely wound around a rotating drum 1004. A plurality of pairs of write heads 2 and read heads 3 are alternately arranged on the rotating drum 1004. The rotating head rotates in the direction indicated by 1005. By providing a plurality of pairs of the write head 2 and the read head 3 on the rotating drum 1004, the digital data recording / reproducing apparatus achieves a high write rate.
[0017]
A digital data recording / reproducing device (for example, a magnetic tape device) reproduces recording data written on a recording medium at the same time as recording data in order to prevent a writing error, and checks whether or not the data can be correctly reproduced ( This is referred to as "read after light.") During read-after-write, when the write head 2 writes data, the corresponding read head 3 reproduces the data.
If an error in the reproduction signal is detected during read-after-write, the digital data recording / reproducing apparatus records the recording data in which the reproduction error has occurred on another location on the recording medium.
The conventional digital data recording / reproducing apparatus uses the reproducing circuit shown in FIG. 9 for both normal reproducing operation and read-after-write.
[0018]
[Problems to be solved by the invention]
However, at the time of read-after-write, writing of recording data by the writing head and reading of recording data by the reading head occur simultaneously. In the analog reproduction signal read by the read head, crosstalk such as a recording current and a recording magnetic field generated by the writing head that is simultaneously writing is generated, and the quality of the reproduction signal is deteriorated. As shown in FIG. 10, when the number of pairs of the write head and the read head mounted on the rotary head increases, the crosstalk further increases.
[0019]
In a conventional digital data recording / reproducing apparatus, there is a problem that the quality of a reproduced signal at the time of read-after-write is deteriorated by crosstalk of the recorded signal, and a reproduction error may occur. That is, during normal reproduction in which data is recorded correctly and reproduction is performed without recording (in this case, crosstalk does not occur), the cross reproduction is not performed during read-after-write even though the signal can be reproduced correctly. There was a risk of detecting a reproduction error due to the talk. When a reproduction error occurs, the recording data in which the reproduction error has occurred is recorded again at another location on the recording medium. When unnecessary re-recording is performed, the substantial write rate of the digital data recording / reproducing device decreases, and the substantial recording capacity of the recording medium decreases.
In particular, when a random data portion is reproduced by read-after-write, there is a high possibility that a reproduction error is detected due to crosstalk.
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and is capable of correctly reproducing a reproduction signal (without detecting a reproduction error) even if crosstalk caused by a write signal occurs in the reproduction signal during read-after-write. An object of the present invention is to provide a data recording / reproducing apparatus and a control method thereof.
It is an object of the present invention to provide a digital data recording / reproducing apparatus and a control method for appropriately controlling the phase of a sampling clock of an A / D converter even if crosstalk caused by a write signal occurs in a reproduced signal during read-after-write. With the goal.
[0020]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the present invention has the following configurations.
A digital data recording / reproducing apparatus according to claim 1 of the present invention is a digital data recording / reproducing apparatus, comprising: a write head for writing recording data on a recording medium; and storing the data written by the writing head on the recording medium, and outputting the stored data. A signal processing means for processing an output signal of the storage means into a partial response characteristic; a read head for reading data from the recording medium and outputting an analog reproduction signal; Waveform equalizing means for equalizing the output analog reproduction signal into partial response characteristics; analog / digital conversion means for sampling the analog reproduction signal output from the waveform equalization means and outputting a digital reproduction signal; The analog / digital conversion means outputs A sampling clock for generating a phase error signal based on a digital reproduction signal and a signal output by the signal processing means, and for sampling the analog reproduction signal by the analog / digital conversion means so that the phase error signal is reduced. And clock control means for controlling the phase of the clock.
[0021]
3. The digital data recording / reproducing apparatus according to claim 2, wherein the clock control means generates a phase error signal using only the digital reproduction signal output from the analog / digital conversion means. One of a detection process and a second phase error detection process of generating a phase error signal based on a digital reproduction signal output by the analog / digital conversion unit and a signal output by the signal processing unit. 2. The digital data recording / reproducing apparatus according to claim 1, wherein the phase of the sampling clock is controlled so that the generated phase error signal is reduced.
[0022]
4. The digital data recording / reproducing apparatus according to claim 3, wherein the clock control means generates a phase error signal in the digital reproduction signal of the first fixed pattern portion included in the recording data. Detection means, second phase error detection means for generating a phase error signal in the digital reproduction signal of the random data portion included in the recording data, and a phase error signal generated by the first phase error detection means; (2) first selecting means for selecting and outputting one of the phase error signals generated by the second phase error detecting means, and the sampling clock of the sampling clock so that the phase error signal output by the first selecting means becomes small. 3. The digital data recording / reproducing apparatus according to claim 1, further comprising a phase control circuit for controlling a phase.
[0023]
In the digital data recording / reproducing apparatus according to a fourth aspect of the present invention, the second phase error detecting means performs level classification according to the amplitude of the digital reproduced signal output from the analog / digital converting means, A first determination unit that outputs a result of classifying the level, a second selection unit that selects and outputs one of an output signal of the first determination unit and an output signal of the signal processing unit, 4. The apparatus according to claim 3, further comprising: third phase error detecting means for generating a phase error signal based on the digital reproduction signal output from the digital converting means and the output signal of the second selecting means. 3. A digital data recording / reproducing apparatus according to (1).
[0024]
In the digital data recording / reproducing apparatus according to a fifth aspect of the present invention, at the time of read-after-write, the analog / digital conversion means and the signal processing means respectively output a digital reproduction signal and an output signal derived from the same recording data. The digital data recording / reproducing apparatus according to any one of claims 1 to 4, wherein the digital data is output at substantially the same timing.
"Read-after-write" means an operation of reproducing recorded data at the same time as performing recording.
[0025]
7. The digital data recording / reproducing apparatus according to claim 6, wherein the clock control unit is configured to convert the digital reproduction signal output from the analog / digital conversion unit into the first fixed pattern unit or the first fixed pattern unit. And a second fixed pattern portion detecting means for detecting a second fixed pattern portion different from the first fixed pattern portion. The analog / digital conversion means detects the second fixed pattern portion based on a detection signal of the first fixed pattern portion or the second fixed pattern portion. The first phase error detection processing is performed during a period in which the digital reproduction signal of the first fixed pattern section is output, and the read / write operation is performed and the analog / digital conversion means performs the digital / digital conversion of the random data section. 3. The method according to claim 2, wherein the second phase error detection process is performed during a period in which a reproduction signal is output. A digital data recording and reproducing apparatus.
For example, the first fixed pattern portion is a repetition signal (fixed pattern portion for pulling in the recording data phase) of the preamble portion 802 of the embodiment, and the second fixed pattern portion is the synchronization pattern 803 of the embodiment.
[0026]
8. The digital data recording / reproducing apparatus according to claim 7, wherein the clock control unit determines the first fixed pattern unit or the first fixed pattern unit based on a determination result output by the first determination unit. A fixed pattern portion detecting means for detecting a different second fixed pattern portion, wherein the analog / digital converting means detects the second fixed pattern portion based on a detection signal of the first fixed pattern portion or the second fixed pattern portion. The first phase error detection processing is performed during a period in which the digital reproduction signal of the first fixed pattern section is output, and the analog / digital conversion means performs the digital reproduction of the random data section during read-after-write. 3. The digital data recording / reproducing apparatus according to claim 2, wherein the second phase error detection processing is performed during a signal output period. It is a device.
[0027]
The digital data recording / reproducing apparatus according to claim 8 of the present invention performs the first phase error detection processing during a normal reproduction operation, and performs the second phase error detection processing during a read-after-write operation. The digital data recording / reproducing apparatus according to claim 2, wherein
For example, when the fixed pattern portion is reproduced by read-after-write, execution of the first phase error detection process is not excluded.
“Normal reproduction operation” means an operation of reproducing data without a recording operation.
In particular, when reproducing a random data portion, it is effective to perform the first phase error detection processing during a normal reproduction operation and perform the second phase error detection processing during read-after-write.
[0028]
In the digital data recording / reproducing apparatus according to the ninth aspect of the present invention, the second phase error detecting means discriminates a level according to the amplitude of the digital reproduced signal output from the analog / digital converting means, A first determination unit that outputs a result of level classification, a digital reproduction signal output by the analog / digital conversion unit, and an output signal of the first determination unit or an output signal of the signal processing unit. And a third phase error detecting means for generating a phase error signal. When the output signal output by the first determining means and the output signal output by the signal processing means are the same, the third The phase error signal generated by the phase error detection means is output, and when the output signal output by the first determination means and the output signal output by the second signal processing means are different, zero is output. And outputs a phase error signal, capital is a digital data recording and reproducing apparatus according to claim 3, characterized in.
“Zero phase error signal” means a phase error signal by which the phase of the sampling clock output by the clock control means does not change.
[0029]
The control method of a digital data recording / reproducing apparatus according to claim 10 of the present invention, wherein the first writing step of writing the recording data to the storage means, the reading step of reading the recording data from the storage means, and the reading step. A signal processing step of processing the recorded data into a partial response characteristic, a second writing step of writing the recording data to a recording medium, and simultaneously reading the recording data from the recording medium, A reading step of outputting a reproduction signal, a waveform equalization step of equalizing the analog reproduction signal read in the reading step to a partial response characteristic, and the analog reproduction signal equalized in the waveform equalization step. Sampling and outputting digital playback signal A phase error signal is generated based on an analog / digital conversion step, a digital reproduction signal, and the recording data processed in the signal processing step, and the analog / digital conversion means is configured to reduce the phase error signal. Has a clock control step of controlling a phase of a sampling clock for sampling the analog reproduction signal.
[0030]
In the control method of a digital data recording / reproducing apparatus according to claim 11 of the present invention, in the analog / digital conversion step and the signal processing step, the digital reproduction signal derived from the same recording data and the processed digital reproduction signal are processed. The control method of a digital data recording / reproducing apparatus according to claim 10, wherein the recording data is output at substantially the same timing.
[0031]
The present invention has an effect of realizing a digital data recording / reproducing apparatus capable of reproducing a reproduction signal correctly (without detecting a reproduction error) and a control method thereof even if crosstalk caused by a write signal occurs in the reproduction signal at the time of read-after-write. Having.
In particular, the phase of the sampling clock of the A / D converter can be appropriately controlled in a stable manner in a random data section where phase control becomes difficult due to crosstalk.
[0032]
The present invention controls the phase of the sampling clock stably during read-after-write by appropriately switching the phase control method between when reproducing the fixed pattern portion and when reproducing the random data portion.
According to the ninth aspect of the invention, when the provisional determination result derived from the reproduction signal and the signal obtained by adding the PR characteristic to the recording data are different, the feedback of the phase error is not performed. It is possible to prevent the occurrence of an abnormal phase error caused by a reproduction signal of poor quality enough to make a tentative determination. Thereby, an effect that stable phase control can be performed is obtained.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment that specifically shows the best mode for carrying out the present invention will be described with reference to the drawings.
[0034]
<< Example 1 >>
First Embodiment A digital data recording / reproducing apparatus according to a first embodiment will be described with reference to FIGS. 1, 4 to 8, and 10. FIG. The digital data recording / reproducing apparatus of the first embodiment is a helical scan type digital data recording / reproducing apparatus (magnetic tape device) using a magnetic tape as a recording medium. The digital data recording / reproducing apparatus according to the first embodiment has the rotating drum shown in FIG. The recording medium 1 of the first embodiment has a track having a configuration shown in FIG.
The conventional digital data recording / reproducing apparatus is liable to make an erroneous temporary determination of the reproduced signal in the read-after write, especially in the reproduced signal of the random data section 804 (temporary determination circuit 9), and it is difficult to appropriately perform the phase control. there were. Therefore, a reproduction error is likely to occur. The digital data recording / reproducing apparatus according to the first embodiment performs a phase control method during a period of reproducing a signal other than the repetition signal (fixed pattern) of the preamble section 802 (including data of the random data section 804) during read-after-write. It has features.
[0035]
FIG. 1 is a block diagram illustrating the configuration of the digital data recording / reproducing apparatus according to the first embodiment. 1 includes a storage medium 1, a write head 2, a read head 3, an equalizer 4, an A / D converter 5, a clock control circuit 6, an AC error detector 7 (FIG. 4), and a TR. It has an error detection unit 8 (FIG. 6), a tentative determination circuit 9 (FIG. 7), a synchronization pattern detection circuit 10, a data detection unit 11, selectors 12 and 13, a PR characteristic addition circuit 15, and a memory 16.
In FIG. 1, the same components as those of the conventional digital data recording / reproducing apparatus (FIG. 9) are denoted by the same reference numerals, and description thereof will be omitted.
[0036]
The A / D converter 5 samples the output signal of the equalizer 4 according to the sampling clock output from the clock control circuit 6, converts the sampled signal into a digital reproduction signal, and outputs an AC error detection unit 7 and a TR error detection unit 8. The data is output to the tentative determination circuit 9, the synchronization pattern detection circuit 10, and the data detection unit 11.
The synchronization pattern detection circuit 10 receives the digital reproduction signal output from the A / D converter 5 and detects a synchronization pattern 803 included in the digital reproduction signal. The synchronization pattern detection circuit 10 compares the digital reproduction signal with a data sequence (stored in a built-in register) obtained by processing the synchronization pattern 803 according to the equation (1) (EPR4 characteristic). To generate a synchronization pattern detection signal. The synchronous pattern detection circuit 10 generates and outputs a switching control signal of the selector 12 and a read control signal of the memory 16 based on the synchronous pattern detection signal.
[0037]
The memory 16 stores a random data portion 804 of the recording data recorded on the recording medium 1, and sequentially stores the stored recording data in accordance with the read control signal output from the synchronization pattern detection circuit 10 in the PR characteristic adding circuit 15. Output to The read control signal output from the synchronous pattern detection circuit 10 causes the memory 16 to read the write data at about the timing at which the write head 2 writes the recording data (random data portion 804) on the recording medium 1 and then the read head 3 reads the recorded data. At the same timing, the recording data is read from the memory.
That is, at the time of read-after-write, the A / D converter 5 and the PR characteristic adding circuit 15 output a digital reproduction signal and an output signal derived from the same recording data at the same timing.
[0038]
The PR characteristic adding circuit 15 has the processing circuit of Equation (1) (the same transfer characteristic as that of the electromagnetic conversion system and the equalizer 4; EPR4 characteristic) (the same as the PR characteristic adding circuit 42). In the equation (1), X is recording data (output signal of the memory 16) input to the PR characteristic adding circuit 15, t is time, and Y is an output signal of the PR characteristic adding circuit 15. The output signal of the PR characteristic adding circuit 15 is determined by the input data of the past four samples including the current input.
The PR characteristic adding circuit 15 receives the output signal (binary data of 0 and 1) of the memory 16, performs the processing of Expression (1), and outputs the processing result to the selector 13. The output signal of the PR characteristic adding circuit 15 is a signal having five levels (“0”, “1”, “−1”, “2”, “-2”), like the output signal of the tentative determination circuit 9. It is.
[0039]
The selector 13 selects an output signal of the tentative determination circuit 9 or an output signal of the PR characteristic adding circuit 15 according to a tentative determination switching signal output from a system controller (not shown), and transmits the selected signal to the TR error detection unit 8. The selector 13 transmits the output signal of the tentative determination circuit 9 to the TR error detection section 8 during the normal reproduction operation (recording is not performed) (similar to the conventional example). The 15 output signals are transmitted to the TR error detector 8.
As described above, in the conventional digital data recording / reproducing apparatus, the tentative determination of the reproduced signal is easily erroneous at the time of read-after-write, particularly in the reproduced signal of the random data section 804 (temporary determination circuit 9). On the other hand, in the first embodiment, a signal (output signal of the PR characteristic adding circuit 15) obtained by processing the recording data read from the memory 16 with the EPR4 characteristic is used instead of the temporary determination signal of the reproduction signal. The output signal of the output signal of the PR characteristic adding circuit 15 has a correct value without being affected by crosstalk.
[0040]
The TR error detection unit 8 has a configuration shown in FIG. 6 and includes a signal other than the fixed pattern of the preamble unit 802 in the digital reproduction signal output from the A / D converter 5 (random data composed of normal user data). 804), and outputs a phase error signal to the selector 12. The TR error detector 8 receives the digital reproduction signal output from the A / D converter 5 and the signal output from the selector 13 and generates a phase error signal.
During a normal reproducing operation (recording is not performed), the selector 12 outputs a phase error output from the AC error detecting unit 7 or the TR error detecting unit 8 according to a phase error switching signal output from a system controller (not shown). A signal is selected and transmitted to the clock control circuit 6.
The selector 12 selects the phase error signal output by the AC error detection unit 7 in accordance with the phase error switching signal while the A / D converter 5 is outputting the repetition signal (fixed pattern) of the track preamble unit 802. Input to the clock control circuit 6.
In accordance with the phase error switching signal, the selector 12 outputs the TR error while the A / D converter 5 is outputting a signal other than the repetition signal (fixed pattern) of the preamble section 802 (including data of the random data section 804). The phase error signal output from the detector 8 is selected and input to the clock control circuit 6.
[0041]
At the time of read-after-write, the selector 12 selects a phase error signal according to the switching control signal output from the synchronous pattern detection circuit 10 and transmits the signal to the clock control circuit 6.
In accordance with the switching control signal output from the synchronization pattern detection circuit 10, the selector 12 outputs the AC error detection unit 7 while the A / D converter 5 outputs the repetitive signal (fixed pattern) of the track preamble unit 802. The selected phase error signal is input to the clock control circuit 6.
In the selector 12, the A / D converter 5 outputs a signal other than the repetition signal (fixed pattern) of the preamble section 802 (including data of the random data section 804) in accordance with the switching control signal output from the synchronization pattern detection circuit 10. During this period, the phase error signal output from the TR error detector 8 is selected and input to the clock control circuit 6.
[0042]
The clock control circuit 6 receives the phase error signal, controls the phase of the sampling clock so as to reduce the phase error, and outputs a clock synchronized with the analog reproduction signal.
Since the phase error switching signal output from the system controller is generated using a timing signal obtained from the control circuit of the rotating drum, the switching timing is controlled by the A / D converter 5 by the repetition signal (fixed) of the preamble section 802. There is a possibility that the actual switching timing between the period during which the pattern is being output and the period when the A / D converter 5 is outputting other signals is slightly shifted.
On the other hand, since the switching control signal output from the synchronization pattern detection circuit 10 is derived from the detection signal of the synchronization pattern 803 of the reproduction signal, the switching timing is determined by the A / D converter 5 by the preamble section 802. The actual switching timing between the period in which the repetitive signal (fixed pattern) is output and the period in which the A / D converter 5 outputs the other signals is usually exactly the same.
[0043]
The operation of the digital data recording / reproducing apparatus configured as described above will be described.
First, the operation during normal reproduction will be described. The selector 12 switches according to a phase error switching signal from the system controller. The selector 13 selects an output signal of the temporary determination circuit 9 according to the temporary determination switching signal from the system controller, and transmits the output signal to the TR error detection circuit 8.
When the A / D converter 5 outputs a repetition signal (fixed pattern) of the preamble section 802, the AC error detection section 7 detects a phase error of the digital reproduction signal. The selector 12 inputs the phase error signal detected by the AC error detection unit 7 to the clock control circuit 6. The clock control circuit 6 uses the phase error signal detected by the AC error detection unit 7 to control the phase of the reproduction clock (which serves as the sampling clock of the A / D converter 5 and the operation clock of the digital circuit).
[0044]
The tentative determination circuit 9 tentatively determines the digital reproduction signal output from the A / D converter 5 and outputs a quinary temporary determination result.
When the A / D converter 5 outputs a signal other than the repetition signal of the preamble section 802 (including the random data section 804), the TR error detection section 8 outputs the digital reproduction signal and the provisional decision result (the provisional decision circuit 9). Output signal) is detected. The selector 12 inputs the phase error signal detected by the TR error detector 8 to the clock control circuit 6. The clock control circuit 6 controls the phase of the reproduced clock using the phase error signal detected by the TR error detection unit 8.
During a normal reproducing operation, the digital data recording / reproducing apparatus of the present embodiment operates substantially the same as the conventional example (FIG. 9).
[0045]
Next, the operation at the time of read-after-write will be described. The selector 12 switches according to a control signal from the synchronization pattern detection circuit 10. The selector 13 selects an output signal of the PR characteristic adding circuit 15 according to the temporary judgment switching signal from the system controller, and transmits the signal to the TR error detecting circuit 8.
At the same time data is written to the recording medium 1 by the write head 2, the same data is stored in the memory 16. In order to confirm that the data has been correctly written on the recording medium 1, the read head 3 immediately reads the written data (read-after-write).
Immediately after the synchronous pattern detection circuit 10 detects the synchronous pattern (in synchronization with the digital reproduction signal), the memory 16 reads out the recorded data and outputs it to the PR characteristic adding circuit 15. The PR characteristic adding circuit 15 processes and outputs the recording data according to equation (1).
[0046]
When the A / D converter 5 outputs the repetition signal (fixed pattern) of the preamble section 802, the AC error detection section 7 detects the phase error of the digital reproduction signal, as in the normal reproduction operation. The selector 12 inputs the phase error signal detected by the AC error detection unit 7 to the clock control circuit 6. The clock control circuit 6 controls the phase of the reproduced clock using the phase error signal detected by the AC error detection unit 7.
[0047]
When the A / D converter 5 outputs a signal (including a random data portion 804) other than the repetition signal of the preamble portion 802 during the read-after-write operation, the TR error detection portion 8 adds the digital reproduction signal and the PR characteristic. An output signal of the circuit 15 is input, a phase error between the two is detected, and the detected phase error signal is output to the clock control circuit 6 via the selector 12.
The clock control circuit 6 receives the phase error signal and controls the phase of the reproduced clock to be output so as to reduce the phase error.
[0048]
As described above, the digital data recording / reproducing apparatus according to the first embodiment detects a phase error based on a signal obtained by processing recorded data with the EPR4 characteristic when reproducing the random data portion 804 while performing read-after-write. Even when the quality of the reproduced signal is degraded due to crosstalk, the phase of the reproduced clock can be appropriately controlled. As a result, a reproduction error is not erroneously detected.
In the digital data recording / reproducing apparatus of the first embodiment, the reproduction signal and the recording data read from the memory 16 are accurately synchronized by the synchronization pattern detection circuit 10. Also, the selector 12 allows the selector 12 to input the phase error signal of the AC error detection unit 7 to the clock control circuit 6 and to input the phase error signal of the TR error detection unit 8 to the clock control circuit 6. And switch exactly.
[0049]
In the first embodiment, the control of the timing of reading the recording data from the memory 16 and the switching of the two phase error signals are performed based on the detection signal of the synchronization pattern 803 in the digital reproduction signal. In another embodiment, the control of the timing of reading the recording data from the memory 16 and the switching of the two phase error signals are performed based on the detection signal of the repetition signal of the preamble section 802 in the digital reproduction signal.
[0050]
<< Example 2 >>
Second Embodiment A digital data recording / reproducing apparatus according to a second embodiment of the present invention will be described with reference to FIGS. The digital data recording / reproducing device of the second embodiment is a helical scan type digital data recording / reproducing device (magnetic tape device) using a magnetic tape as a recording medium. The digital data recording / reproducing apparatus according to the second embodiment has the rotating drum shown in FIG. The recording medium 1 according to the second embodiment has tracks having the configuration shown in FIG.
The digital data recording / reproducing apparatus according to the second embodiment performs a phase control method during a period of reproducing a signal other than the repetition signal (fixed pattern) of the preamble section 802 (including data of the random data section 804) during read-after-write. It has features.
[0051]
FIG. 2 is a block diagram illustrating the configuration of the digital data recording / reproducing apparatus according to the second embodiment. 2 includes a recording medium 1, a write head 2, a read head 3, an equalizer 4, an A / D converter 5, a clock control circuit 6, an AC error detection unit 7 (FIG. 4), and a TR. It has an error detector 8 (FIG. 6), a tentative determination circuit 9 (FIG. 7), a data detector 11, selectors 12 and 13, a PR characteristic adding circuit 15, a memory 16, and a mode switching circuit 17.
The digital data recording / reproducing device of the second embodiment is similar to the digital data recording / reproducing device of the first embodiment. The digital data recording / reproducing apparatus according to the second embodiment differs from the first embodiment in that a mode switching circuit 17 is provided instead of the synchronous pattern detection circuit 10 (FIG. 1). Otherwise they are identical. In the second embodiment (FIG. 2), the same components as those in the first embodiment (FIG. 1) are denoted by the same reference numerals. The description of the same components as those in FIG. 1 is omitted.
[0052]
The mode switching circuit 17 receives the provisional decision result of the repetition signal of the preamble section 802 output from the provisional decision circuit 9 and goes to a high level during the period from the start to the end of the repetition signal of the preamble section 802 of the digital reproduction signal, A control signal which becomes low level in other periods is output. The control signal is transmitted to the selector 12 and the memory 16.
For example, it is assumed that the preamble section 802 has a repetition signal shown in FIG. When the preamble section 802 is being reproduced, the provisional determination result output by the provisional determination circuit 9 is a repetitive signal of “0, 2, 0, −2,” and “0”, “2”, “−2” Appear regularly. On the other hand, when the random data portion 804 is being reproduced, the provisional judgment results output by the provisional judgment circuit 9 are irregular “0”, “1”, “−1”, “2”, and “−2”. Is the random data that appears in
The mode switching circuit 17 determines that the preamble section 802 has been switched to the random data section 804 when the temporary determination result starts appearing irregularly, and outputs a low-level control signal. When the tentative determination result starts to appear regularly, it is determined that the random data section 804 has been switched to the preamble section 802, and a high-level control signal is output.
[0053]
At the time of read-after-write, when the control signal from the mode switching circuit 17 changes from the high level to the low level, the memory 16 starts reading and outputting the stored recording data (random data section 804).
At the time of read-after-write, the selector 12 inputs the phase error signal output from the AC error detection unit 7 to the clock control circuit 6 during the period when the control signal from the mode switching circuit 17 is at the high level. During the period when the control signal is low, the phase error signal output from the TR error detector 8 is input to the clock control circuit 6.
Except for the above, the second embodiment is the same as the first embodiment.
[0054]
The same effects as in the first embodiment can be obtained by the digital data recording / reproducing apparatus of the second embodiment.
The digital data recording / reproducing apparatus according to the second embodiment derives control signals for the selector 12 and the memory 16 by detecting a repetition signal of the preamble section 802. In the digital data recording / reproducing apparatus of the second embodiment, even if the reproduced signal at the time of read-after-write has a low quality such that it is difficult to detect the synchronization pattern 803, or has a track format without the synchronization pattern 803, Allows the mode switching circuit 17 to accurately synchronize the reproduction signal with the recording data read from the memory 16.
[0055]
<< Example 3 >>
Third Embodiment A digital data recording / reproducing apparatus according to a third embodiment of the present invention will be described with reference to FIG. The digital data recording / reproducing device of the third embodiment is a helical scan type digital data recording / reproducing device (magnetic tape device) using a magnetic tape as a recording medium. The digital data recording / reproducing apparatus of the third embodiment has the rotating drum of FIG. The recording medium 1 of the third embodiment has a track having the configuration shown in FIG.
The digital data recording / reproducing apparatus according to the third embodiment performs a phase control method during a period of reproducing a signal (including data of the random data section 804) other than a repetition signal (fixed pattern) of the preamble section 802 at the time of read-after-write. It has features.
[0056]
FIG. 3 is a block diagram illustrating the configuration of the digital data recording / reproducing apparatus according to the third embodiment. The digital data recording / reproducing apparatus according to the third embodiment includes a storage medium 1, a write head 2, a read head 3, an equalizer 4, an A / D converter 5, a clock control circuit 6, an AC error detector 7 (FIG. 4), It has a TR error detection unit 31, a tentative determination circuit 9 (FIG. 7), a synchronization pattern detection circuit 10, a data detection unit 11, selectors 12 and 13, a PR characteristic addition circuit 15, and a memory 16. The TR error detection section 31 has an error detection circuit 32 and an error control circuit 33.
The digital data recording / reproducing device of the third embodiment is similar to the digital data recording / reproducing device of the first embodiment. The digital data recording / reproducing apparatus of the third embodiment has a TR error detecting section 31 instead of the TR error detecting section 8 of the digital data recording / reproducing apparatus of the first embodiment. Otherwise they are identical. In the third embodiment (FIG. 3), the same components as those in the first embodiment (FIG. 1) are denoted by the same reference numerals. The description of the same components as those in FIG. 1 is omitted.
[0057]
The TR error detector 31 will be described.
The error detection circuit 32 has the same configuration as the TR error detection unit 8 (FIG. 6).
The error control circuit 33 receives the tentative determination result of the tentative determination circuit 9 and the output signal of the PR characteristic adding circuit 15 and performs no read-after-write (normal reproduction operation or the like) or performs read-after-write. If both are the same, the phase error signal output from the error detection circuit 32 is output to the selector 12 as it is, and if read-after-write is performed and the two are different, the phase error signal of zero is output to the selector 12. 12 is output.
The selector 13 selects the output signal of the temporary judgment circuit 9 or the output signal of the PR characteristic adding circuit 15 according to the temporary judgment switching signal from the system controller, and transmits the selected signal to the TR error detection circuit 8. In the third embodiment, the configuration may be such that the selector 13 is deleted and the error detection circuit 32 always inputs the temporary determination result of the temporary determination circuit 9.
[0058]
The operation of the digital data recording / reproducing apparatus configured as described above will be described.
First, the operation during normal reproduction will be described. The selector 12 switches according to a phase error switching signal from the system controller. The selector 13 selects an output signal of the temporary determination circuit 9 according to a temporary determination switching signal from the system controller, and transmits the output signal to the TR error detection circuit 31.
When the A / D converter 5 outputs a repetition signal (fixed pattern) of the preamble section 802, the AC error detection section 7 detects a phase error of the digital reproduction signal. The selector 12 inputs the phase error signal detected by the AC error detection unit 7 to the clock control circuit 6. The clock control circuit 6 controls the phase of the reproduced clock using the phase error signal detected by the AC error detection unit 7.
[0059]
The tentative determination circuit 9 tentatively determines the digital reproduction signal output from the A / D converter 5 and outputs a quinary temporary determination result.
When the A / D converter 5 outputs a signal other than the repetition signal of the preamble section 802 (including the random data section 804), the TR error detection section 31 outputs the digital reproduction signal and the provisional decision result (the provisional decision circuit 9). Output signal) is detected. The selector 12 inputs the phase error signal detected by the TR error detection unit 31 to the clock control circuit 6. The clock control circuit 6 controls the phase of the reproduced clock using the phase error signal detected by the TR error detection unit 31.
During a normal reproducing operation, the digital data recording / reproducing apparatus of the present embodiment operates substantially the same as the conventional example (FIG. 9).
[0060]
Next, the operation at the time of read-after-write will be described. The selector 12 switches according to a control signal from the synchronization pattern detection circuit 10. The selector 13 selects an output signal of the PR characteristic adding circuit 15 according to the provisional judgment switching signal from the system controller, and transmits the output signal to the TR error detecting circuit 31.
At the same time data is written to the recording medium 1 by the write head 2, the same data is stored in the memory 16. In order to confirm that the data has been correctly written on the recording medium 1, the read head 3 immediately reads the written data (read-after-write).
Immediately after the synchronous pattern detection circuit 10 detects the synchronous pattern (in synchronization with the digital reproduction signal), the memory 16 reads out the recorded data and outputs it to the PR characteristic adding circuit 15. The PR characteristic adding circuit 15 processes and outputs the recording data according to equation (1).
[0061]
When the A / D converter 5 outputs the repetition signal (fixed pattern) of the preamble section 802, the AC error detection section 7 detects the phase error of the digital reproduction signal, as in the normal reproduction operation. The selector 12 inputs the phase error signal detected by the AC error detection unit 7 to the clock control circuit 6. The clock control circuit 6 controls the phase of the reproduced clock using the phase error signal detected by the AC error detection unit 7.
[0062]
When the A / D converter 5 outputs a signal other than the repetition signal of the preamble section 802 (including the random data section 804) during the read-after-write operation, the TR error detection section 31 adds the digital reproduction signal and the PR characteristic. An output signal of the circuit 15 is input, and a phase error between the two is detected. The TR error detecting section 31 further compares the output signal of the PR characteristic adding circuit 15 and the output signal of the provisional judgment circuit 9, and if they are the same, outputs the detected phase error signal via the selector 12 to the clock control circuit. 6 and outputs a zero phase error signal to the clock control circuit 6 via the selector 12 if they are different.
The clock control circuit 6 receives the phase error signal and controls the phase of the reproduced clock to be output so as to reduce the phase error.
[0063]
The digital data recording / reproducing apparatus of the third embodiment has the same effects as the first embodiment.
In the digital data recording / reproducing apparatus of the third embodiment, when performing the phase control of the random data section 804, the provisional decision result (output signal of the provisional decision circuit 9) for the reproduced signal and the processing of the EPR4 characteristic are performed on the recording data. If the result (output signal of the PR characteristic adding circuit 15) is different, the phase error is not fed back. The occurrence of an abnormal phase error signal resulting from a reproduction signal having poor quality so that the tentative judgment is erroneously made is prevented. Thereby, the phase control can be stabilized.
[0064]
【The invention's effect】
According to the present invention, there is obtained an advantageous effect that a digital data recording / reproducing apparatus capable of reproducing a reproduction signal correctly (without detecting a reproduction error) can be realized even if a crosstalk of a write signal occurs in the reproduction signal during read-after-write. Can be
According to the present invention, a digital data recording / reproducing apparatus and a control method for appropriately controlling the phase of a sampling clock of an A / D converter even when crosstalk caused by a write signal occurs in a reproduced signal during read-after-write are realized. The advantageous effect that can be obtained is obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a digital data recording / reproducing apparatus according to a first embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a digital data recording / reproducing apparatus according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a digital data recording / reproducing apparatus according to a third embodiment of the present invention.
FIG. 4 is a block diagram illustrating a configuration of an AC error detection unit according to first to third embodiments of the present invention and a conventional example.
5A is a recording data pattern of a preamble portion, FIG. 5B is a reproduction signal of a recording data pattern of a preamble portion output from an equalizer, FIG. 5C is a first window signal, FIG. 5D is a diagram illustrating a second window signal, and FIG. 5E is a diagram illustrating an output signal of a preamble portion output from the provisional determination circuit 9.
FIG. 6 is a block diagram illustrating a configuration of a TR error detection unit according to the first and second embodiments of the present invention, a conventional TR error detection unit, and an error detection circuit according to a third embodiment;
FIG. 7 is a diagram illustrating an example of a sampling value of a reproduction signal when a sampling clock is phase-synchronized, and a threshold for temporary determination
FIG. 8 is a diagram showing an example of a track format of recording data.
FIG. 9 is a block diagram showing the configuration of a conventional digital data recording / reproducing apparatus.
FIG. 10 is a diagram illustrating an example of a rotating drum on which a plurality of pairs of write heads and read heads are arranged;
[Explanation of symbols]
1 Recording media (magnetic tape)
2 Writing head
3 Read head
4 Equalizer
5 A / D converter
6. Clock control circuit
7 AC error detector
8 TR error detector
9 Temporary judgment circuit
10. Synchronous pattern detection circuit
11 Data detector
12, 13 selector
15, 42 PR characteristic addition circuit
16 memory
17 Mode switching circuit
31 Selector
32 Error detection circuit
33 Error control circuit
41 counter
43, 63 Subtractor
44 First Window Detector
45 Second window detector
46 Code switching unit
47 gate
61 Delay device
62 multiplier

Claims (11)

A write head for writing recording data to a recording medium, and storage means for storing the data written to the recording medium by the write head, and outputting the stored data,
Signal processing means for processing an output signal of the storage means into a partial response characteristic;
A read head for reading data from the recording medium and outputting an analog reproduction signal;
Waveform equalizing means for equalizing the analog reproduction signal output by the read head to a partial response characteristic,
Analog / digital conversion means for sampling the analog reproduction signal output by the waveform equalization means and outputting a digital reproduction signal;
A phase error signal is generated based on a digital reproduction signal output by the analog / digital conversion means and a signal output by the signal processing means, and the analog / digital conversion means is configured to reduce the phase error signal. Clock control means for controlling the phase of a sampling clock for sampling the analog reproduction signal,
A digital data recording / reproducing apparatus characterized by having: The clock control means,
A first phase error detection process for generating a phase error signal using only the digital reproduction signal output by the analog / digital conversion means;
A second phase error detection process for generating a phase error signal based on a digital reproduction signal output by the analog / digital conversion means and a signal output by the signal processing means;
Do one of the following,
Controlling the phase of the sampling clock so that the generated phase error signal is reduced;
The digital data recording / reproducing apparatus according to claim 1, wherein: The clock control means,
First phase error detection means for generating a phase error signal in the digital reproduction signal of the first fixed pattern portion included in the recording data;
Second phase error detection means for generating a phase error signal in the digital reproduction signal of a random data portion included in recording data;
First selection means for selecting and outputting one of a phase error signal generated by the first phase error detection means and a phase error signal generated by the second phase error detection means;
A phase control circuit that controls the phase of the sampling clock so that the phase error signal output by the first selecting unit is reduced;
The digital data recording / reproducing apparatus according to claim 1 or 2, further comprising: The second phase error detecting means includes:
First determining means for performing level classification in accordance with the amplitude of the digital reproduction signal output from the analog / digital conversion means and outputting a level classification result;
Second selecting means for selecting and outputting any of the output signal of the first determining means and the output signal of the signal processing means;
Third phase error detection means for generating a phase error signal based on a digital reproduction signal output by the analog / digital conversion means and an output signal of the second selection means;
4. The digital data recording / reproducing apparatus according to claim 3, comprising: 2. The read / write circuit according to claim 1, wherein the analog / digital conversion means and the signal processing means output a digital reproduction signal and an output signal derived from the same recording data at substantially the same timing. The digital data recording / reproducing device according to claim 4. The clock control means includes:
A fixed pattern portion detecting means for detecting a first fixed pattern portion or a second fixed pattern portion different from the first fixed pattern portion from a digital reproduction signal output by the analog / digital conversion means;
Based on the detection signal of the first fixed pattern portion or the second fixed pattern portion,
Performing the first phase error detection process during a period in which the analog / digital conversion unit outputs the digital reproduction signal of the first fixed pattern unit;
Performing the second phase error detection process during read-after-write and during a period when the analog / digital conversion means outputs the digital reproduction signal of the random data portion;
3. The digital data recording / reproducing apparatus according to claim 2, wherein: The clock control means includes:
A fixed pattern portion detecting means for detecting a first fixed pattern portion or a second fixed pattern portion different from the first fixed pattern portion from a judgment result output by the first judgment means;
Based on the detection signal of the first fixed pattern portion or the second fixed pattern portion,
Performing the first phase error detection process during a period in which the analog / digital conversion unit outputs the digital reproduction signal of the first fixed pattern unit;
Performing the second phase error detection process during read-after-write and during a period when the analog / digital conversion means outputs the digital reproduction signal of the random data portion;
3. The digital data recording / reproducing apparatus according to claim 2, wherein: 3. The digital data recording / reproducing apparatus according to claim 2, wherein the first phase error detection processing is performed during a normal reproduction operation, and the second phase error detection processing is performed during a read-after-write operation. The second phase error detecting means includes:
First determining means for performing level classification in accordance with the amplitude of the digital reproduction signal output by the analog / digital conversion means and outputting a result of level classification; and a digital reproduction signal output by the analog / digital conversion means. And third phase error detection means for generating a phase error signal based on the output signal of the first determination means or the output signal of the signal processing means;
Has,
When the output signal output by the first determination unit and the output signal output by the signal processing unit are the same, a phase error signal generated by the third phase error detection unit is output;
If the output signal output by the first determination means is different from the output signal output by the second signal processing means, a zero phase error signal is output;
4. The digital data recording / reproducing apparatus according to claim 3, wherein: A first writing step of writing recording data to the storage means;
A reading step of reading recording data from the storage means,
A signal processing step of processing the recording data read in the reading step into a partial response characteristic,
A second writing step of writing the recording data on a recording medium;
Reading the recording data from the recording medium simultaneously with the second writing step, and outputting an analog reproduction signal;
A waveform equalizing step of equalizing the analog reproduced signal read in the reading step to a partial response characteristic,
An analog / digital conversion step of sampling the analog reproduction signal equalized in the waveform equalization step and outputting a digital reproduction signal;
A phase error signal is generated based on the digital reproduction signal and the recording data processed in the signal processing step, and the analog / digital conversion means samples the analog reproduction signal so that the phase error signal is reduced. A clock control step for controlling the phase of the sampling clock;
A method for controlling a digital data recording / reproducing apparatus, comprising: 11. The method according to claim 10, wherein in the analog / digital conversion step and the signal processing step, the digital reproduction signal and the processed recording data derived from the same recording data are output at substantially the same timing. The control method of the digital data recording / reproducing apparatus described in the above.

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