【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、詳しくは互いに異なる閾値電圧（Ｖｔｈ）を持つ複数種の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）をモノリシックに集積した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の携帯機器への需要が増加し、半導体装置の低電圧低電力化が求められている。これに伴い、ＦＥＴをその構成素子として含む半導体装置においては、ＦＥＴの閾値電圧（Ｖｔｈ）の低減が求められるとともに、オフリークを抑える必要がある。そこで、互いに異なる閾値電圧（Ｖｔｈ）を持つ複数種のＦＥＴにより半導体装置を構成することが行われている。このような半導体装置を製造する場合は、一般にシリコン基板の各異なる閾値電圧を持つＦＥＴを形成すべき領域に、閾値電圧を決める濃度の不純物イオンを注入する工程を、異なる閾値電圧を持つＦＥＴの種類数と同じ回数行う。
【０００３】
しかし、それではその不純物イオンを注入する工程数が増加するため、前記異なる閾値電圧に対応する不純物イオンを注入する工程数を低減することができる半導体装置の製造方法が、特開平９−２７５５３号公報に開示されている。この製造方法では、図４（ａ）に示すように、ｐ型シリコン基板４１の表面のｐ−ウェルが形成されるべき領域４３以外の領域にフォトレジストパターン４２を形成し、その後、フォトレジストパターン４２をマスクにして前記ｐ−ウェルが形成されるべき領域４３にＢ＋を注入する。次にフォトレジストパターン４２を除去した後、図４（ｂ）に示すように、ｐ型シリコン基板４１の表面のｎ−ウェルが形成されるべき領域４５以外の領域にフォトレジストパターン４４を形成し、そのフォトレジストパターン４４をマスクにしてｎ−ウェルが形成されるべき領域４５にＰ＋を注入する。次にフォトレジストパターン４４を除去した後、熱処理を行って、図４（ｃ）に示すように、ｐ−ウェル４３ａ及びｎ−ウェル４５ａを形成する。
【０００４】
次に図４（ｄ）に示すように、ｐ−ウェル４３ａ内の第１の閾値電圧を有するＮｃｈＴｒ１が形成されるべき領域Ａ１及び第４の閾値電圧を有するＮｃｈＴｒ４が形成されるべき領域Ａ４以外の領域にフォトレジストパターン４６を形成する。そして、フォトレジストパターン４６をマスクにして、ＮｃｈＴｒ１が形成されるべき領域Ａ１及びＮｃｈＴｒ４が形成されるべき領域Ａ４にＢ＋を注入する。次にフォトレジストパターン４６を除去した後、図４（ｅ）に示すように、ｐ−ウェル４３ａ内の第２の閾値電圧を有するＮｃｈＴｒ２が形成されるべき領域Ａ２及び第４の閾値電圧を有するＮｃｈＴｒ４が形成されるべき領域Ａ４以外の領域にフォトレジストパターン４７を形成する。そして、フォトレジストパターン４７をマスクにして、ＮｃｈＴｒ２が形成されるべき領域Ａ２及びＮｃｈＴｒ４が形成されるべき領域Ａ４にＢ＋を前記注入時と異なる濃度で注入する。ここで、ｐ−ウェル４３ａ内のＢ＋の注入がなされない領域が第３の閾値電圧を有するＮｃｈＴｒ３が形成されるべき領域Ａ３として特定される。
【０００５】
【発明が解決しようとする課題】
前記特開平９−２７５５３号公報に開示された従来方法では、ｎ回のイオン注入工程により、最大で２ｎ種類の互いに異なる閾値電圧を持つ複数種類のＦＥＴを形成すべき領域に不純物イオンを注入できる。従って、４種類の互いに異なる閾値電圧を持つＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）型電解効果トランジスタが形成された半導体装置を製造する場合は、閾値電圧を決める量の不純物を注入するのに、２回のマスク形成工程及びイオン注入工程が必要になる。
【０００６】
本発明は前記従来の問題に鑑みてなされたものであって、その目的は従来の製造方法に比較して少ない工程数で、互いに異なる閾値電圧（Ｖｔｈ）を持つ複数種の電界効果トランジスタが形成された半導体装置を製造することができる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するため、請求項１に記載の発明は、半導体基板上に閾値電圧の異なる複数種の電界効果トランジスタが形成されるとともに、各電界効果トランジスタがフィールド酸化膜により分離されるとともに、チャネルストッパが形成された半導体装置の製造方法である。前記チャネルストッパを形成するための不純物イオンを注入する第１のイオン注入工程において、前記複数種の電界効果トランジスタのうちの一部の電界効果トランジスタを形成すべき領域に同時に不純物イオンを注入するようにした。
【０００８】
この発明では、フィールド酸化膜と基板表面との間に設けられるチャネルストッパを形成するための不純物イオンを注入する第１のイオン注入工程において、複数種の電界効果トランジスタうちの一部の電界効果トランジスタを形成すべき領域に閾値電圧を決める不純物イオンが注入される。即ち、従来技術に比較して電界効果トランジスタを形成すべき領域に不純物イオンを注入するのに必要なマスク形成工程及びイオン注入工程の回数が低減される。従って、従来の製造方法に比較して少ない工程数で、互いに異なる閾値電圧（Ｖｔｈ）を持つ複数種の電界効果トランジスタが形成された半導体装置を製造することができる。
【０００９】
請求項２に記載の発明は、請求項１に記載の発明において、前記複数種の電界効果トランジスタを形成すべき領域のうち前記第１のイオン注入工程で不純物イオンの注入が行われなかった電界効果トランジスタを形成すべき領域の一部の領域に、前記第１のイオン注入工程における濃度と異なる濃度の不純物イオンを注入する第２のイオン注入工程において、前記第１のイオン注入工程において不純物イオンの注入が行われた電界効果トランジスタを形成すべき領域の少なくとも一つの領域にも、不純物イオンを注入する。
【００１０】
従って、この発明では、電界効果トランジスタを形成すべき領域の閾値電圧を決める量の不純物イオンを注入するためのみに必要なマスク形成工程及びイオン注入工程の回数がｎ回で、最大２ｎ＋１種類の互いに異なる閾値電圧を持つ複数種類のＦＥＴを形成すべき領域に不純物イオンを注入できる。
【００１１】
請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記電界効果トランジスタはＭＯＳ型電界効果トランジスタである。この発明では、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）において前記各請求項に対応した作用効果が得られる。
【００１２】
請求項４に記載の発明は、請求項３に記載の発明において、前記電界効果トランジスタは閾値電圧の異なる４種類が形成され、前記第１のイオン注入工程で前記４種類の電界効果トランジスタのうちの２種類の電界効果トランジスタを形成すべき領域に不純物イオンの注入が行われる。前記第２のイオン注入工程で前記第１のイオン注入工程において不純物イオンの注入が行われた２種類の電界効果トランジスタを形成すべき領域の一方の種類の電界効果トランジスタを形成すべき領域と、不純物イオンの注入が行われなかった２種類の電界効果トランジスタを形成すべき領域の一方の種類の電界効果トランジスタを形成すべき領域とに不純物イオンの注入が行われる。
【００１３】
この発明では、４種類の互いに異なる閾値電圧を持つＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）型電解効果トランジスタが形成された半導体装置を製造する場合、電界効果トランジスタを形成すべき領域の閾値電圧を決める量の不純物イオンを注入するためのみに必要なマスク形成工程及びイオン注入工程の回数が１回で済む。
【００１４】
【発明の実施の形態】
以下、本発明をｐ型の半導体基板上に閾値電圧の異なる４種類のＮチャネル型のＭＯＳ型電解効果トランジスタ（ＭＯＳＦＥＴ）が形成された半導体装置の製造方法に具体化した一実施の形態を図１（ａ）〜（ｅ）に従って説明する。
【００１５】
先ず、図１（ａ）に示すように、ｐ型の半導体基板１１の第１のＭＯＦＦＥＴを形成すべき領域１２ａ、第２のＭＯＦＦＥＴを形成すべき領域１２ｂ、第３のＭＯＦＦＥＴを形成すべき領域１２ｃ及び第４のＭＯＦＦＥＴを形成すべき領域１２ｄと対応する部分に窒化膜１３を形成する。詳述すれば、半導体基板１１の表面に、ＣＶＤにより窒化膜（Ｓｉ３Ｎ４）を全面に形成した後、その上にフォトレジスト膜を形成する。フォトレジスト膜のパターニング後、各領域１２ａ〜１２ｄと対応する部分のフォトレジストパターン１４以外のフォトレジスト膜を現像除去し、その後、フォトレジストパターン１４をマスクとしてエッチングを行い、窒化膜の不要部分を除去することにより図１（ａ）に示す状態となる。なお、この実施の形態では半導体基板１１としてシリコン基板が使用されている。
【００１６】
次に、フォトレジストパターン１４を除去した後、図１（ｂ）に示すように、領域１２ｂ，１２ｄ及びフィールド酸化膜を形成すべき領域１５と対応する部分を除いてフォトレジストパターン１６を形成する。その結果、図１（ｂ）に示すように、第１のＭＯＦＦＥＴを形成すべき領域１２ａ及び第３のＭＯＦＦＥＴを形成すべき領域１２ｃと対応する窒化膜１３の上にもフォトレジストパターン１６が形成された状態となる。この状態でフォトレジストパターン１６をマスクとして、チャネルストッパを形成するための不純物イオン（この実施の形態ではＢ＋）の注入を行う。このとき、フォトレジストパターン１６で覆われていない窒化膜１３と対応する領域１２ｂ，１２ｄにも窒化膜１３を通して不純物イオンが注入される。この工程が第１のイオン注入工程を構成する。
【００１７】
次にフォトレジストパターン１６を除去した後、窒化膜１３の存在下で熱酸化を行う。その結果、図１（ｃ）に示すように、窒化膜１３で覆われた領域以外の部分で厚い酸化膜が成長して、フィールド酸化膜１７が形成されるとともに、フィールド酸化膜１７と半導体基板１１の表面との間にチャネルストッパ１８が形成される。
【００１８】
次に窒化膜１３を除去した後、図１（ｄ）に示すように、領域１２ｃ，１２ｄと対応する部分を除いた部分にフォトレジストパターン１９を形成する。その状態で、前記第１のイオン注入工程における濃度と異なる濃度の不純物イオンを注入する。この工程が第２のイオン注入工程を構成する。その結果、領域１２ｃ，１２ｄと対応する部分に不純物イオンが注入される。
【００１９】
以上で閾値電圧（Ｖｔｈ）の異なる４種のＭＯＦＦＥＴを形成すべき領域１２ａ〜１２ｄに、各領域１２ａ〜１２ｄの閾値電圧Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３，Ｖｔｈ４を決める所定濃度の不純物イオンが注入された状態となる。即ち、第１のＭＯＦＦＥＴを形成すべき領域１２ａのＰ型不純物イオンの濃度は、半導体基板１１のＰ型不純物イオンの濃度と等しくなり、第２のＭＯＦＦＥＴを形成すべき領域１２ｂのＰ型不純物イオンの濃度は、半導体基板１１のＰ型不純物イオンの濃度と第１のイオン注入工程における濃度との和となる。第３のＭＯＦＦＥＴを形成すべき領域１２ｃのＰ型不純物イオンの濃度は、半導体基板１１のＰ型不純物イオンの濃度及び第２のイオン注入工程における濃度の和となる。第４のＭＯＦＦＥＴを形成すべき領域１２ｄのＰ型不純物イオンの濃度は、半導体基板１１のＰ型不純物イオンの濃度、第１のイオン注入工程における濃度及び第２のイオン注入工程における濃度の和となる。従って、各領域１２ａ〜１２ｄが異なる４種類の閾値電圧に対応するＰ型不純物イオンの濃度を有する状態となる。各領域１２ａ〜１２ｄにおけるＰ型不純物イオンの濃度は、第２のイオン注入工程における濃度が第１のイオン注入工程における濃度より高い場合、領域１２ａ＜領域１２ｂ＜領域１２ｃ＜領域１２ｄの順になる。
【００２０】
次に通常のＭＯＳＦＥＴの製造工程であるゲート絶縁膜及び多結晶シリコン膜の形成工程、ゲート電極の形成工程、Ｎ型不純物となるリン又はヒ素のイオン注入工程を行うことにより、図１（ｅ）に示すように、ゲート電極２０、ソース２１及びドレイン２２が形成される。
【００２１】
その後、全面にＣＶＤによりＳｉＯ２膜及びリンガラスを堆積して層間絶縁膜を形成し、エッチングにより電極部分にコンタクトホールを形成した後、Ａｌ配線を形成し、さらにパッシベーション膜を形成することにより半導体装置が製造される。
【００２２】
この実施の形態では以下の効果を有する。
（１） チャネルストッパ１８を形成するための不純物イオンを注入する第１のイオン注入工程において、複数種のＭＯＳＦＥＴのうちの一部のＭＯＳＦＥＴを形成すべき領域に同時に不純物イオンを注入するようにした。従って、従来の製造方法に比較して少ない工程数で、互いに異なる閾値電圧を持つ複数種のＭＯＳＦＥＴが形成された半導体装置を製造することができる。
【００２３】
（２） ＭＯＳＦＥＴは閾値電圧の異なる４種類が形成され、第１のイオン注入工程で４種類のＭＯＳＦＥＴのうちの２種類のＭＯＳＦＥＴを形成すべき領域１２ｂ，１２ｄに不純物イオンの注入が行われる。第２のイオン注入工程では第１のイオン注入工程において不純物イオンの注入が行われた領域１２ｂ，１２ｄのうちの一方の領域１２ｄと、不純物イオンの注入が行われなかった領域１２ａ，１２ｃのうちの一方の領域１２ｃとに不純物イオンの注入が行われる。従って、４種類の互いに異なる閾値電圧を持つＭＯＳＦＥＴが形成された半導体装置を製造する場合、ＭＯＳＦＥＴを形成すべき領域の閾値電圧を決める量の不純物イオンを注入するためのみに必要なマスク形成工程及びイオン注入工程の回数が１回で済む。
【００２４】
（３） 不純物濃度のもっとも低い第１のＭＯＳＦＥＴを形成すべき領域１２ａの不純物濃度は、半導体基板１１に予め注入されている不純物濃度に設定されているため、一番低い不純物濃度となるｐ−ウェルを第１のイオン注入工程に先だって形成する必要がない。
【００２５】
（４） 半導体基板１１としてシリコン基板を使用し、複数種類の素子形成領域（ＭＯＳＦＥＴを形成すべき領域）の分離をフィールド酸化膜１７で行うＮチャネル型のＭＯＳＦＥＴに適用したので、チャネルストッパ１８が効果的に機能する。
【００２６】
なお、実施の形態は前記に限らず、例えば次のように構成してもよい。
○ フィールド酸化膜１７を形成するための熱酸化工程を、第２のイオン注入工程が終了後に行ってもよい。即ち、前記実施の形態において、第１のイオン注入工程がまでは同じに処理を行い、次に図２（ａ）に示すように、領域１２ｃ，１２ｄと対応する部分を除いた部分にフォトレジストパターン２３を形成する。その状態で、前記第１のイオン注入工程における濃度と異なる濃度の不純物イオンを注入する。この工程が第２のイオン注入工程を構成する。その結果、領域１２ｃ，１２ｄと対応する部分に窒化膜１３を通して不純物イオンが注入される。
【００２７】
その後、フォトレジストパターン２３を除去した後、窒化膜１３の存在下で熱酸化を行う。その結果、図２（ｂ）に示すように、窒化膜１３で覆われた領域以外の部分で厚い酸化膜が成長して、フィールド酸化膜１７が形成されるとともに、フィールド酸化膜１７と半導体基板１１の表面との間にチャネルストッパ１８が形成される。その後、前記と同様にして、図２（ｃ）に示すように、ゲート電極２０、ソース２１及びドレイン２２が形成される。この場合も、前記実施の形態の（１）〜（４）の効果が得られる。
【００２８】
○ 第１のイオン注入工程における濃度と異なる濃度の不純物イオンを注入する第２のイオン注入工程において、不純物イオンの濃度を第１のイオン注入工程における不純物イオン濃度より低くしてもよい。
【００２９】
○ ｐ型基板にＮチャネル型のＭＯＳＦＥＴを形成した構成に代えて、ｎ型基板に領域１２ａ〜１２ｄを含んだｐウェルを設け、そのｐウェルにＮチャネル型のＭＯＳＦＥＴを形成してもよい。また、ｎ型基板にＰチャネル型のＭＯＳＦＥＴを形成したり、ｐ型基板に領域１２ａ〜１２ｄを含んだｎウェルを設け、そのｎウェルにＰチャネル型のＭＯＳＦＥＴを形成してもよい。Ｐチャネル型のＭＯＳＦＥＴを形成する場合、チャネルストッパ１８及び各領域１２ａ〜１２ｄにはＮ型の不純物イオンが注入される。
【００３０】
○ 複数種類のＭＯＳＦＥＴのうちの一番低い閾値電圧の領域の不純物イオンの濃度として、半導体基板１１に予め注入されている不純物イオンの濃度を利用する代わりに、一番低い閾値電圧に対応する濃度となるｐ−ウェル又はｎ−ウェルを半導体基板１１に形成する。そして、そのウェル内に複数種類のＭＯＳＦＥＴを形成してもよい。この場合、一番低い閾値電圧を半導体基板１１に予め注入されている不純物イオンの濃度に対応させる必要がなく、閾値電圧の設定の自由度が大きくなる。
【００３１】
○ ＭＯＳＦＥＴに限らず、接合型ＦＥＴに適用してもよい。接合型ＦＥＴはゲート電極２０の下にＰＮ接合が形成されるため、半導体基板１１としてシリコン基板を使用した場合、ＮチャネルのＦＥＴでは、図３に示すように、ｐ＋型高濃度拡散層の上にｎ型拡散層を形成する。そして、ｎ型拡散層の上にｐ＋型高濃度拡散領域２４、ソース２１、ドレイン２２が形成される。
【００３２】
○ 閾値電圧の異なるＭＯＳＦＥＴの種類は４種類に限らず、５種類以上としたり、３種類以下としてもよい。
○ Ｎチャネル型又はＰチャネル型のＭＯＳＦＥＴに限らず、ＣＭＯＳ−ＦＥＴに適用してもよい。
【００３３】
前記実施の形態から把握される発明（技術的思想）について、以下に記載する。
（１） 請求項１〜請求項４のいずれか一項に記載発明において、前記半導体基板はシリコン基板であり、前記複数種の閾値電圧を持つ電界効果トランジスタのうち、不純物濃度のもっとも低い電界効果トランジスタを形成すべき領域の不純物濃度は、半導体基板に予め注入されている不純物濃度に設定されている。
【００３４】
【発明の効果】
以上、詳述したように、請求項１〜請求項４に記載の発明によれば、従来の製造方法に比較して少ない工程数で、互いに異なる閾値電圧を持つ複数種の電界効果トランジスタが形成された半導体装置を製造することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、一実施の形態の半導体装置の製造方法を説明するための模式断面図。
【図２】（ａ）〜（ｃ）は、別の実施の形態の半導体装置の製造方法を説明するための模式断面図。
【図３】別の実施の形態の半導体装置を示す模式断面図。
【図４】（ａ）〜（ｅ）は従来技術の半導体装置の製造方法を説明するための模式断面図。
【符号の説明】
１１…半導体基板、１２ａ，１２ｂ，１２ｃ，１２ｄ…領域、１７…フィールド酸化膜、１８…チャネルストッパ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a plurality of types of field effect transistors (FETs) having different threshold voltages (Vth) are monolithically integrated. .
[0002]
[Prior art]
2. Description of the Related Art In recent years, demand for portable devices for semiconductor devices has increased, and low voltage and low power of semiconductor devices have been demanded. Accordingly, in a semiconductor device including an FET as a constituent element, it is required to reduce a threshold voltage (Vth) of the FET and to suppress off-leakage. Therefore, a semiconductor device is configured with a plurality of types of FETs having different threshold voltages (Vth). In the case of manufacturing such a semiconductor device, generally, a step of implanting impurity ions having a concentration that determines a threshold voltage into a region where a FET having a different threshold voltage is to be formed on a silicon substrate is performed for an FET having a different threshold voltage. Perform the same number of times as the number of types.
[0003]
However, in that case, the number of steps of implanting the impurity ions increases, and a method of manufacturing a semiconductor device capable of reducing the number of steps of implanting impurity ions corresponding to the different threshold voltages is disclosed in Japanese Patent Application Laid-Open No. 9-27553. Is disclosed. In this manufacturing method, as shown in FIG. 4A, a photoresist pattern 42 is formed on the surface of the p-type silicon substrate 41 in a region other than the region 43 where the p-well is to be formed. B + is implanted into a region 43 where the p-well is to be formed using 42 as a mask. Next, after removing the photoresist pattern 42, as shown in FIG. 4B, a photoresist pattern 44 is formed on the surface of the p-type silicon substrate 41 other than the region 45 where the n-well is to be formed. Using the photoresist pattern 44 as a mask, P + is implanted into a region 45 where an n-well is to be formed. Next, after removing the photoresist pattern 44, a heat treatment is performed to form a p-well 43a and an n-well 45a as shown in FIG.
[0004]
Next, as shown in FIG. 4D, other than the region A1 where the NchTr1 having the first threshold voltage is to be formed and the region A4 where the NchTr4 having the fourth threshold voltage is to be formed in the p-well 43a. A photoresist pattern 46 is formed in the region of FIG. Then, using the photoresist pattern 46 as a mask, B + is implanted into the region A1 where the NchTr1 is to be formed and the region A4 where the NchTr4 is to be formed. Next, after removing the photoresist pattern 46, as shown in FIG. 4E, the region A2 in the p-well 43a where the NchTr2 having the second threshold voltage is to be formed and the fourth threshold voltage are provided. A photoresist pattern 47 is formed in a region other than the region A4 where the NchTr4 is to be formed. Then, using the photoresist pattern 47 as a mask, B + is implanted into the region A2 where the NchTr2 is to be formed and the region A4 where the NchTr4 is to be formed at a concentration different from that at the time of the above implantation. Here, a region in the p-well 43a where B + is not implanted is specified as a region A3 in which the NchTr3 having the third threshold voltage is to be formed.
[0005]
[Problems to be solved by the invention]
According to the conventional method disclosed in Japanese Patent Application Laid-Open No. 9-27553, impurity ions are implanted into regions where a plurality of types of FETs having a maximum of 2 n different threshold voltages are to be formed by n times of ion implantation steps. it can. Therefore, when manufacturing a semiconductor device in which four types of MOS (Metal Oxide Semiconductor) field effect transistors having different threshold voltages are formed, two masks are required to inject an impurity in an amount that determines the threshold voltage. A formation step and an ion implantation step are required.
[0006]
The present invention has been made in view of the above-mentioned conventional problems, and has as its object to form a plurality of types of field-effect transistors having different threshold voltages (Vth) with a smaller number of steps as compared with the conventional manufacturing method. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of manufacturing a manufactured semiconductor device.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, a plurality of types of field effect transistors having different threshold voltages are formed on a semiconductor substrate, and each field effect transistor is separated by a field oxide film. And a method of manufacturing a semiconductor device in which a channel stopper is formed. In a first ion implantation step of implanting impurity ions for forming the channel stopper, impurity ions may be implanted simultaneously into a region where a part of the plurality of types of field effect transistors is to be formed. I made it.
[0008]
According to the present invention, in the first ion implantation step of implanting impurity ions for forming a channel stopper provided between the field oxide film and the substrate surface, some of the plurality of types of field effect transistors are used. Is implanted into the region where the gate electrode is to be formed. That is, the number of times of the mask forming step and the ion implantation step required for implanting the impurity ions into the region where the field effect transistor is to be formed is reduced as compared with the related art. Therefore, a semiconductor device in which a plurality of types of field-effect transistors having different threshold voltages (Vth) are formed can be manufactured with a smaller number of steps as compared with the conventional manufacturing method.
[0009]
According to a second aspect of the present invention, in the first aspect of the present invention, an electric field in which impurity ions are not implanted in the first ion implantation step in a region where the plurality of types of field effect transistors are to be formed. In a second ion implantation step of implanting impurity ions having a concentration different from that in the first ion implantation step into a part of a region where an effect transistor is to be formed, the impurity ions may be implanted in the first ion implantation step. Impurity ions are also implanted into at least one of the regions where the field effect transistor is to be formed.
[0010]
Therefore, in the present invention, the number of times of the mask formation step and the ion implantation step necessary only for implanting the amount of impurity ions that determine the threshold voltage of the region where the field-effect transistor is to be formed is n, and at most 2 n + 1 types of Impurity ions can be implanted into regions where a plurality of types of FETs having different threshold voltages are to be formed.
[0011]
According to a third aspect of the present invention, in the first or second aspect, the field effect transistor is a MOS field effect transistor. According to the present invention, the operation and effect corresponding to the respective claims can be obtained in a MOS type field effect transistor (MOSFET).
[0012]
According to a fourth aspect of the present invention, in the third aspect of the present invention, four types of the field effect transistors having different threshold voltages are formed, and in the first ion implantation step, among the four types of the field effect transistors. Are implanted into regions where the two types of field effect transistors are to be formed. A region in which one of two types of field-effect transistors in which impurity ions are implanted in the first ion-implantation step in the second ion-implantation step is to be formed; Impurity ions are implanted into one of the two regions where field-effect transistors are to be formed and the other region where field-effect transistors are to be formed.
[0013]
According to the present invention, when manufacturing a semiconductor device in which a MOS (Metal Oxide Semiconductor) type field effect transistor having four different threshold voltages is formed, an amount of impurities which determines a threshold voltage of a region where a field effect transistor is to be formed is determined. The number of times of the mask formation step and the ion implantation step necessary only for implanting ions is only one.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment in which the present invention is embodied in a method of manufacturing a semiconductor device in which four types of N-channel MOS field effect transistors (MOSFETs) having different threshold voltages are formed on a p-type semiconductor substrate will be described. This will be described in accordance with 1 (a) to (e).
[0015]
First, as shown in FIG. 1A, a region 12a where a first MOFFET is to be formed, a region 12b where a second MOFFET is to be formed, and a region where a third MOFFET is to be formed in a p-type semiconductor substrate 11. A nitride film 13 is formed in a portion corresponding to 12c and a region 12d where the fourth MOFFET is to be formed. More specifically, after a nitride film (Si 3 N 4 ) is formed on the entire surface of the semiconductor substrate 11 by CVD, a photoresist film is formed thereon. After patterning the photoresist film, portions of the photoresist film other than the photoresist pattern 14 corresponding to the regions 12a to 12d are developed and removed, and thereafter, etching is performed using the photoresist pattern 14 as a mask to remove unnecessary portions of the nitride film. The state shown in FIG. 1A is obtained by the removal. In this embodiment, a silicon substrate is used as the semiconductor substrate 11.
[0016]
Next, after removing the photoresist pattern 14, as shown in FIG. 1B, a photoresist pattern 16 is formed excluding the regions 12b and 12d and the portion corresponding to the region 15 where the field oxide film is to be formed. . As a result, as shown in FIG. 1B, a photoresist pattern 16 is also formed on the nitride film 13 corresponding to the region 12a where the first MOFFET is to be formed and the region 12c where the third MOFFET is to be formed. It will be in the state that was done. In this state, impurity ions (B + in this embodiment) for forming a channel stopper are implanted using the photoresist pattern 16 as a mask. At this time, impurity ions are also implanted through the nitride film 13 into regions 12b and 12d corresponding to the nitride film 13 not covered with the photoresist pattern 16. This step constitutes a first ion implantation step.
[0017]
Next, after removing the photoresist pattern 16, thermal oxidation is performed in the presence of the nitride film 13. As a result, as shown in FIG. 1C, a thick oxide film grows in a portion other than the region covered with the nitride film 13 to form the field oxide film 17 and the field oxide film 17 and the semiconductor substrate. A channel stopper 18 is formed between the channel stopper 18 and the surface 11.
[0018]
Next, after the nitride film 13 is removed, as shown in FIG. 1D, a photoresist pattern 19 is formed in a portion excluding a portion corresponding to the regions 12c and 12d. In this state, impurity ions having a concentration different from the concentration in the first ion implantation step are implanted. This step constitutes a second ion implantation step. As a result, impurity ions are implanted into portions corresponding to the regions 12c and 12d.
[0019]
A state where impurity ions of a predetermined concentration for determining the threshold voltages Vth1, Vth2, Vth3, and Vth4 of the respective regions 12a to 12d are implanted into the regions 12a to 12d where four types of MOFFETs having different threshold voltages (Vth) are to be formed. It becomes. That is, the concentration of the P-type impurity ions in the region 12a where the first MOFFET is to be formed becomes equal to the concentration of the P-type impurity ions in the semiconductor substrate 11, and the concentration of the P-type impurity ions in the region 12b where the second MOFFET is to be formed. Is the sum of the concentration of the P-type impurity ions in the semiconductor substrate 11 and the concentration in the first ion implantation step. The concentration of the P-type impurity ions in the region 12c where the third MOFFET is to be formed is the sum of the concentration of the P-type impurity ions in the semiconductor substrate 11 and the concentration in the second ion implantation step. The concentration of the P-type impurity ions in the region 12d where the fourth MOFFET is to be formed is the sum of the concentration of the P-type impurity ions in the semiconductor substrate 11, the concentration in the first ion implantation step, and the concentration in the second ion implantation step. Become. Accordingly, each of the regions 12a to 12d has a P-type impurity ion concentration corresponding to four different threshold voltages. When the concentration in the second ion implantation step is higher than the concentration in the first ion implantation step, the concentration of the P-type impurity ions in each of the regions 12a to 12d is as follows: region 12a <region 12b <region 12c <region 12d.
[0020]
Next, by performing a process of forming a gate insulating film and a polycrystalline silicon film, a process of forming a gate electrode, and a process of implanting phosphorus or arsenic as an N-type impurity, which are processes for manufacturing a normal MOSFET, FIG. As shown in FIG. 5, a gate electrode 20, a source 21, and a drain 22 are formed.
[0021]
Thereafter, an SiO 2 film and a phosphorus glass are deposited on the entire surface by CVD to form an interlayer insulating film, a contact hole is formed in an electrode portion by etching, an Al wiring is formed, and a semiconductor is formed by further forming a passivation film. The device is manufactured.
[0022]
This embodiment has the following effects.
(1) In the first ion implantation step of implanting impurity ions for forming the channel stopper 18, impurity ions are simultaneously implanted into a region where a part of MOSFETs of a plurality of types of MOSFETs is to be formed. . Therefore, it is possible to manufacture a semiconductor device in which a plurality of types of MOSFETs having different threshold voltages are formed with a smaller number of steps as compared with the conventional manufacturing method.
[0023]
(2) Four types of MOSFETs having different threshold voltages are formed, and impurity ions are implanted into the regions 12b and 12d where two types of MOSFETs among the four types of MOSFETs are to be formed in the first ion implantation process. In the second ion implantation step, one of the areas 12b and 12d in which the impurity ions have been implanted in the first ion implantation step and one of the areas 12a and 12c in which the impurity ions have not been implanted in the first ion implantation step. Is implanted into one of the regions 12c. Therefore, when manufacturing a semiconductor device in which four types of MOSFETs having different threshold voltages are formed, a mask forming step necessary only for implanting an impurity ion in an amount that determines a threshold voltage in a region where a MOSFET is to be formed is provided. Only one ion implantation step is required.
[0024]
(3) Since the impurity concentration of the region 12a where the first MOSFET having the lowest impurity concentration is to be formed is set to the impurity concentration previously implanted into the semiconductor substrate 11, the p- impurity having the lowest impurity concentration is used. Wells need not be formed prior to the first ion implantation step.
[0025]
(4) Since a silicon substrate is used as the semiconductor substrate 11 and an N-channel MOSFET in which a plurality of types of element formation regions (regions where MOSFETs are to be formed) are separated by the field oxide film 17 is applied, the channel stopper 18 Works effectively.
[0026]
The embodiment is not limited to the above, and may be configured as follows, for example.
The thermal oxidation process for forming the field oxide film 17 may be performed after the second ion implantation process is completed. That is, in the above-described embodiment, the same processing is performed until the first ion implantation step, and then, as shown in FIG. 2A, the photoresist is added to the portions excluding the portions corresponding to the regions 12c and 12d. The pattern 23 is formed. In this state, impurity ions having a concentration different from the concentration in the first ion implantation step are implanted. This step constitutes a second ion implantation step. As a result, impurity ions are implanted through the nitride film 13 into portions corresponding to the regions 12c and 12d.
[0027]
Then, after removing the photoresist pattern 23, thermal oxidation is performed in the presence of the nitride film 13. As a result, as shown in FIG. 2B, a thick oxide film grows in a portion other than the region covered with the nitride film 13 to form the field oxide film 17 and the field oxide film 17 and the semiconductor substrate. A channel stopper 18 is formed between the channel stopper 18 and the surface 11. Thereafter, as shown in FIG. 2C, a gate electrode 20, a source 21 and a drain 22 are formed in the same manner as described above. Also in this case, the effects (1) to (4) of the embodiment can be obtained.
[0028]
In the second ion implantation step of implanting impurity ions having a concentration different from the concentration in the first ion implantation step, the impurity ion concentration may be lower than the impurity ion concentration in the first ion implantation step.
[0029]
Instead of the configuration in which the N-channel MOSFET is formed on the p-type substrate, a p-well including the regions 12a to 12d may be provided in the n-type substrate, and the N-channel MOSFET may be formed in the p-well. Alternatively, a P-channel MOSFET may be formed on an n-type substrate, or an n-well including regions 12a to 12d may be provided on a p-type substrate, and a P-channel MOSFET may be formed on the n-well. When forming a P-channel type MOSFET, N-type impurity ions are implanted into the channel stopper 18 and the respective regions 12a to 12d.
[0030]
The concentration corresponding to the lowest threshold voltage instead of using the concentration of the impurity ions implanted in advance into the semiconductor substrate 11 as the concentration of the impurity ions in the region of the lowest threshold voltage among the plurality of types of MOSFETs A p-well or n-well to be formed is formed in the semiconductor substrate 11. Then, a plurality of types of MOSFETs may be formed in the well. In this case, it is not necessary to make the lowest threshold voltage correspond to the concentration of the impurity ions previously implanted into the semiconductor substrate 11, and the degree of freedom in setting the threshold voltage is increased.
[0031]
The present invention is not limited to MOSFETs but may be applied to junction FETs. Since the junction type FET is the PN junction under the gate electrode 20 is formed, when using a silicon substrate as the semiconductor substrate 11, the N-channel FET, as shown in FIG. 3, the p + -type high-concentration diffusion layer An n-type diffusion layer is formed thereon. Then, ap + -type high concentration diffusion region 24, a source 21, and a drain 22 are formed on the n-type diffusion layer.
[0032]
The types of MOSFETs having different threshold voltages are not limited to four, but may be five or more, or three or less.
The present invention is not limited to the N-channel or P-channel MOSFET, but may be applied to a CMOS-FET.
[0033]
The invention (technical idea) grasped from the embodiment will be described below.
(1) The semiconductor device according to any one of claims 1 to 4, wherein the semiconductor substrate is a silicon substrate, and the field effect transistor having the lowest impurity concentration among the field effect transistors having the plurality of threshold voltages. The impurity concentration of the region where the transistor is to be formed is set to the impurity concentration which is previously implanted into the semiconductor substrate.
[0034]
【The invention's effect】
As described in detail above, according to the first to fourth aspects of the present invention, a plurality of types of field effect transistors having different threshold voltages can be formed with a smaller number of steps as compared with the conventional manufacturing method. The manufactured semiconductor device can be manufactured.
[Brief description of the drawings]
FIGS. 1A to 1E are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment.
FIGS. 2A to 2C are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to another embodiment.
FIG. 3 is a schematic cross-sectional view illustrating a semiconductor device of another embodiment.
FIGS. 4A to 4E are schematic cross-sectional views for explaining a conventional method for manufacturing a semiconductor device.
[Explanation of symbols]
11: semiconductor substrate, 12a, 12b, 12c, 12d: region, 17: field oxide film, 18: channel stopper.
