JP2004039678A - 回路装置 - Google Patents

回路装置 Download PDF

Info

Publication number
JP2004039678A
JP2004039678A JP2002190792A JP2002190792A JP2004039678A JP 2004039678 A JP2004039678 A JP 2004039678A JP 2002190792 A JP2002190792 A JP 2002190792A JP 2002190792 A JP2002190792 A JP 2002190792A JP 2004039678 A JP2004039678 A JP 2004039678A
Authority
JP
Japan
Prior art keywords
conductive pattern
conductive
circuit device
circuit
circuit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002190792A
Other languages
English (en)
Other versions
JP3913622B2 (ja
Inventor
Kazuhisa Kusano
草野 和久
Masami Ito
伊藤 正美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2002190792A priority Critical patent/JP3913622B2/ja
Publication of JP2004039678A publication Critical patent/JP2004039678A/ja
Application granted granted Critical
Publication of JP3913622B2 publication Critical patent/JP3913622B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】回路装置10に内蔵される回路素子12から発生する熱を効率的に外部に放出する。
【解決手段】トランジスタやダイオード等の回路素子12が実装される第1の導電パターン11Aの裏面に第1の外部電極15Aを形成する。回路素子12が実装されない第2の導電パターンの裏面には、第2の外部電極15Eを設ける。回路装置が実装される固着基板20が金属層22と絶縁層23からなり、絶縁層上に形成される導電路21と金属層22とはサーマルビアホール24を介して熱的に結合されている。従って、回路素子12から発生する熱は、第2の導電パターン11E、サーマルビアホール24を介して外部に放出される。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は半導体素子等の複数個の回路素子が内蔵された回路装置に関するものである。
【0002】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図10のように、プリント基板PSに実装される。
【0003】
またこのパッケージ型半導体装置61は、半導体チップ62の周囲を樹脂層63で被覆し、この樹脂層63の側部から外部接続用のリード端子64が導出されたものである。しかし、このパッケージ型半導体装置61は、リード端子64が樹脂層63から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSP、またはチップサイズよりも若干大きいサイズのCSPが開発されている。
【0004】
図11は、支持基板としてガラスエポキシ基板65を採用した、チップサイズよりも若干大きいCSP66を示すものである。ここではガラスエポキシ基板65にトランジスタチップTが実装されたものとして説明していく。
【0005】
このガラスエポキシ基板65の表面には、第1の電極67、第2の電極68およびダイパッド69が形成され、裏面には第1の裏面電極70と第2の裏面電極71が形成されている。そしてスルーホールTHを介して、前記第1の電極67と第1の裏面電極70が、第2の電極68と第2の裏面電極71が電気的に接続されている。またダイパッド69には前記ベアのトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極67が金属細線72を介して接続され、トランジスタのベース電極と第2の電極68が金属細線72を介して接続されている。更にトランジスタチップTを覆うようにガラスエポキシ基板65に樹脂層73が設けられている。
【0006】
前記CSP66は、ガラスエポキシ基板65を採用するが、ウェハスケールCSPと違い、チップTから外部接続用の裏面電極70、71までの延在構造が簡単であり、安価に製造できるメリットを有する。また前記CSP66は、図10のように、プリント基板PSに実装される。プリント基板PSには、電気回路を構成する電極、配線が設けられ、前記CSP66、パッケージ型半導体装置61、チップ抵抗CRまたはチップコンデンサCC等が電気的に接続されて固着される。そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられていた。
【0007】
【発明が解決しようとする課題】
しかしながら、上述したような半導体装置は以下のような問題点を有していた。
【0008】
即ち、従来例で説明したCSP66では、トランジスタTは、金属細線72およびガラスエポキシ基板65上に形成された導電パターンを介して、電気的・熱的に実装基板PSに接続していた。このことから、トランジスタTの放熱性が不足してしまう問題があった。
【0009】
本発明はこのような問題を鑑みて成されたものであり、本発明の目的は、内蔵される半導体素子の熱を効率的に外部に放出させる回路装置を提供することにある。
【0010】
【課題を解決するための手段】
本発明は、第1に、周辺部に配置した第1の導電パターンと、中央部に配置した第2の導電パターンと、前記第1の導電パターンに実装した回路素子と、前記両導電パターンの裏面を露出させて前記導電パターンおよび前記回路素子を封止する絶縁性樹脂とを有し、前記第1の導電パターンと前記第2の導電パターンを熱的に結合させることにより、前記回路素子から発生した熱を前記第2の導電パターンを介して外部に放出させることを特徴とする。
【0011】
本発明は、第2に、前記回路素子は、発熱を伴う半導体素子であることを特徴とする。
【0012】
本発明は、第3に、周辺部に配置した第1の導電パターンと、中央部に配置した第2の導電パターンと、前記第1の導電パターンに実装した回路素子と、前記両導電パターンの裏面を露出させて前記導電パターンおよび前記回路素子を封止する絶縁性樹脂と、前記両導電パターンの裏面に設けた外部電極とを有し、前記第1の導電パターンと熱的に結合した前記第2の導電パターンが、前記外部電極を介して、固着基板に設けられたサーマルビアホールに熱的に接続されることを特徴とする。
【0013】
本発明は、第4に、前記回路素子は、発熱を伴う半導体素子であることを特徴とする。
【0014】
本発明は、第5に、前記第2の導電パターンおよび前記サーマルビアホールは、接地電位に接続されることを特徴とする。
【0015】
【発明の実施の形態】
(回路装置10の構成を説明する第1の実施の形態)
図1を参照して、本発明の回路装置10の構成等を説明する。図1(A)は回路装置10の平面図であり、図1(B)は回路装置10の断面図である。
【0016】
図1(A)および図1(B)を参照して、回路装置10は、周辺部に配置した第1の導電パターン11A、11B、11Cおよび11Dと、中央部に配置した第2の導電パターン11Eと、第1の導電パターン11A、11B、11Cおよび11Dに実装した回路素子12と、第1および第2の導電パターン11の裏面を露出させて第1および第2の導電パターン11と回路素子12を封止する絶縁性樹脂とを有している。更に、本発明では、回路素子12と第2の導電パターン11Eを熱的に結合させることにより、回路素子12から発生した熱を第2の導電パターン11Eを介して外部に放出させている。このような各構成要素を以下にて説明する。
【0017】
第1の導電パターン11A、11B、11Cおよび11Dは銅等の金属から成り、裏面を露出させて絶縁性樹脂13に埋め込まれている。上述したように、第1の導電パターン11A、11B、11Cおよび11Dは回路装置10の4隅に4個が配置されており、その2辺は外形となっている。各々の第1の導電パターン11A、11B、11Cおよび11Dには回路素子12が実装されている。第1の導電パターン11Aの形状は基本的には矩形であるが、内部に構成される回路に応じてその形状を変形させることもできる。例えば、同平面図に示すように、金属細線14のボンディングパッドとなる領域を確保するために、第1の導電パターン11Dを局所的に横方向に延在させることもできる。すなわち、第1の導電パターン11A、11B、11Cおよび11Dの形状は同一でなくても良い。
【0018】
第2の導電パターン11Eは銅等の金属から成り、裏面を露出させて絶縁性樹脂13に埋め込まれている。第2の導電パターン11Eは、第1の導電パターン11A、11B、11Cおよび11Dの間に設けられている。第2の導電パターン11Eは、回路装置10の中央部付近から十字形に配列するように複数個が設けられている。また、第2の導電パターン11Eは、金属細線14等を介して、第1の導電パターン上に実装された回路素子12と電気的に接続されている。ここでは、中央部付近に設けた十字形の第2の導電パターン11Eは、接地電位として働く導電パターンである。そして、その他の第2の導電パターン11Eは、例えば金属細線14のボンディングパッド等として働く導電パターンである。更に、第1の導電パターン11A〜11Dの全ては、中央部に配置された第2の導電パターン11Eと、絶縁性樹脂13を介して接近しているので、両者は熱的に結合されている。
【0019】
回路素子12としては、抵抗やコンデンサ等の受動素子および半導体素子等の能動素子を全般的に採用される。ここでは、同平面図に示すように、4隅に配置された第1の導電パターン11Aのそれぞれに、ダイオードまたはトランジスタ等の発熱を伴う素子が1つ実装されている。そして、第1の導電パターン11A上に実装された回路素子は、金属細線14を介して他の導電パターン電気的に接続されている。更にここでは、導電パターンを跨ぐようにチップ抵抗器が実装されている。回路素子の実装は、半田やAgペースト等のロウ材を介して行われる。また、回路素子12から発生する熱は、図1(A)および図1(B)にてハッチングが施された矢印の方向に沿って、第1の導電パターン11A〜11Dおよび絶縁性樹脂13を介して第2の導電パターン11Eに伝達される。
【0020】
絶縁性樹脂13は、導電パターン11の裏面を露出させて、全体を封止している。ここでは、回路素子12、金属細線14および導電パターン11を封止している。絶縁性樹脂13の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。本発明で使用する絶縁性樹脂13は、熱の伝導性に優れたものである。従って、絶縁性樹脂13を介して、回路素子12からの発熱は効率的に第2の導電パターン11E等に伝導する。
【0021】
図2を参照して、上述した回路装置10が固着基板20に実装された状態を説明する。図2(A)は回路装置10の裏面図であり、図2(B)は回路装置10が固着基板20に固着された状態を示す断面図である。
【0022】
図2(A)および図2(B)に示す回路装置10は、次のような構成を有する。即ち、周辺部に配置した第1の導電パターン11A〜11Dと、中央部に配置した第2の導電パターン11Eと、第1の導電パターン11A〜11Dに実装した回路素子12と、第1および第2の導電パターン11の裏面を露出させて導電パターン11および回路素子12を封止する絶縁性樹脂13と、第1および第2の導電パターン11の裏面に設けた外部電極15とを有する。更に、第1の導電パターン11A〜11Dと熱的に結合した第2の導電パターン11Eが、第2の外部電極15Eを介して、固着基板20に設けられたサーマルビアホール24に熱的に接続される。このような回路装置10の構成を以下にて説明する。なお、図1の説明を重複する要素については、その説明は割愛する。
【0023】
図2(A)を参照して、回路装置10の裏面の状態を説明する。この図では、導電パターン11を点線で示し、外部電極15をハッチングが施された領域で示している。回路装置10は全体が絶縁性樹脂13で支持されている。従って、回路装置10の裏面に於いては、絶縁性樹脂13から第1の導電パターン11A、11B、11Cおよび11Dと、第2の導電パターン11Eが露出する形になる。そして、第1の導電パターンおよび第2の導電パターンの裏面には、回路装置10と外部との電気的・熱的な接続を行うために、半田等から成る外部電極15が形成される。更に、回路装置10の裏面の外部電極を設けない箇所は、導電パターン11の保護等を目的としてレジストにより被覆する場合もある。
【0024】
第1の外部電極15A、15B、15Cおよび15Dは、第1の導電パターン11A、11B、11Cおよび11Dの裏面に設けられて外部との電気的・熱的な接合を行う電極である。ここでは、4隅に設けた4個の第1の導電パターン11A、11B、11Cおよび11Dのそれぞれの裏面に、大型の第1の外部電極15A、15B、15Cおよび15Dが設けられている。従って、第1の外部電極15A、15B、15Cおよび15Dは、回路装置10の裏面の4隅に4個が形成される。更に、4個の第1の外部電極15A、15B、15Cおよび15Dは、同じ形状に形成されて、回路装置10の裏面に左右・上下に対称に配置されている。また、それぞれの第1の外部電極15Aの大きさは同等に形成されている。第1の導電パターン11は、内部に構成される回路によってその形状が変化する場合があるが、第1の外部電極15Aの形状は矩形である。なお、第1の外部電極15Aは、半田等のロウ材を材料として形成されている。
【0025】
第2の外部電極15Eは、主に第2の導電パターン11Eの裏面に設けられており、外部との電気的・熱的な接合を行う電極である。第2の外部電極15Eは、回路装置10の裏面に於いて、中央部付近から十字形に複数個が配置されている。更に、第2の外部電極15Eは等間隔に配置されている。ここでは、中央部付近に配置された第2の導電パターン11Eには複数個の第2の外部電極15Eが設けられている。そして、周辺部に配置された第2の導電パターン11Aの裏面には、各々に1つの第2の外部電極15Eが設けられている。また、第2の外部電極15Eは、第1の導電パターン11Aの裏面に設けられても良い。なお、第2の外部電極15Aは半田等のロウ材を材料として形成されており、そのサイズは第1の外部電極15Aよりも小さく形成される。
【0026】
図1(B)で示すハッチングが施された矢印は、回路素子12から発生した熱の経路を示している。具体的には、回路素子12から発生した熱は、回路素子12が実装される第1の導電パターン11A〜11Dに伝わる。そして、第1の導電パターン11A〜11Dと中央部に設けた第2の導電パターン11Eは、絶縁性樹脂13を介して接近しており熱的に結合されている。従って、第1の導電パターン11A〜11Dから第2の導電パターン11Eに熱は伝導する。
【0027】
図2(B)を参照して、回路装置10が固着基板20に実装された状態を説明する。ここでは、半田等のロウ材より成る外部電極15をリフロー工程により、固着基板20上に形成された導電路21に回路装置10は固着されている。回路装置10裏面の四隅に配置された第1の外部電極15A、15B、15Cおよび15Dが十分に大きく形成されているので、リフロー行程に於いては、固着基板20上で回路装置10が回転して位置がずれてしまうのを防止することができる。またこのことにより、第1の外部電極15A、15A、15B、15Cおよび15Dと第2の外部電極15Eを、セルフアラインにより、固着基板20上の導電路21の所望の箇所に正確に固着させることができる。
【0028】
固着基板20は、金属層22と、金属層22上に形成された絶縁層23とから成る複合基板である。そして、絶縁層23の表面には導電路21が設けてあり、導電路21より形成されるパッドの位置は、回路装置10裏面の第1の外部電極11A〜11Dおよび第2の外部電極11Eの位置に正確に対応している。導電路21Eは、第2の外部電極15Eが固着され、サーマルビアホール24により、金属層22と熱的に結合されている。サーマルビアホール24は、アルミナやベリリア等の良熱伝導体から成り、絶縁層23を貫通させて導電路21Eと金属層22とを熱的に結合している。
【0029】
図2(B)で示すハッチングが施された矢印は、回路素子12から発生した熱の経路を示している。具体的には、回路素子12から発生した熱は、回路素子12が実装される第1の導電パターン11A〜11Dに伝わる。そして、第1の導電パターン11A〜11Dと中央部に設けた第2の導電パターン11Eは、絶縁性樹脂13を介して接近しており熱的に結合されている。従って、第1の導電パターン11A〜11Dから第2の導電パターン11Eに熱は伝導する。更に、中央部に設けた第2の導電パターン11Eは、第2の外部電極15Eおよび導電路21Eを介して、サーマルビアホール24に熱的に接続している。従って、第2の導電パターン11Eに伝達した熱は、第2の外部電極15E、導電路21E、サーマルビアホール24および金属層22を介して外部に放出される。
【0030】
回路素子12は、第1の導電パターン11Aおよび第1の外部電極15Aを介して、固着基板20の導電路21と電気的・熱的に結合している。即ち、原則的には、表面に回路素子12が実装される導電パターン11に形成される外部電極15は大きく形成され、表面に回路素子が実装されない導電パターン11に形成される外部電極は小さく形成される。ここで、導電パターン11に実装される回路素子12が発熱を伴わない素子である場合は、その導電パターン裏面に形成される外部電極15を小さく形成しても良い。
【0031】
図3を参照して、回路装置10の内部に形成される電気回路の1例を説明する。図3(A)は、内蔵される電圧制御回路の回路図である。図3(B)は、図3(A)に示すような回路が形成された回路装置の平面図である。
【0032】
図3(A)を参照して、回路装置10に内蔵される電圧制御回路を説明する。この回路は、コレクタにVinが接続されてエミッタにVoutが接続される第1のトランジスタTR1と、第1のトランジスタTR1のコレクタに接続された第1のダイオードD1および第2のダイオードD2と、抵抗R1を介して第1のトランジスタTR1のベースにドレインが接続された第2のトランジスタTR2とを有している。ここでは、第1のトランジスタTR1としてバイポーラ・トランジスタを採用し、第2のトランジスタTR2としてMOSFETを採用している。
【0033】
上記のように構成された電圧制御回路の動作例を以下にて説明する。第2のトランジスタTR2のゲートにパルス電圧が印加されることにより、第2のトランジスタTR2を断続的にON−OFF状態にする。従って、第2のトランジスタTR2がON状態であるときは、第1のトランジスタTR1もまたON状態になり、Voutの電圧を制御している。
【0034】
このように、第2のトランジスタTR2をパルス制御することで、第1のトランジスタTR1のON−OFFを制御して、Voutの電圧の値を制御している。本発明では、例えばVinの電圧は6Vであり、Voutの電圧は4Vになるように制御されているので、VinとVoutの電圧差約2Vに対応した熱が、回路素子から発生している。この熱は、次のような経路で回路装置10の外部に放出される。
【0035】
図3(B)を参照して、電圧制御回路を構成する回路素子の配置を説明する。回路を構成するダイオードおよびトランジスタは、第1の導電パターン上にロウ材を介して実装されている。また、抵抗R1については離間した2つの導電パターンを跨ぐようにして実装されている。
【0036】
第1のダイオードD1および第2のダイオードD2は、例えばショットキーダイオードであり、カソードを下面にして第1の導電パターン11Aに実装されている。従って、第1のダイオードD1および第2のダイオードD2が有するカソードからの発熱は、第1の導電パターン11Aを介して外部へ放出される。なお、ダイオードのアノードは、金属細線14を介して、他の導電パターン11と電気的に接続されている。
【0037】
第1のトランジスタTR1および第2のトランジスタTR2は、第1の導電パターンに実装されている。従って、トランジスタの発熱は、第1の導電パターン11Aを介して外部に放出される。なお、トランジスタの制御部および流入部は、金属細線14を介して他の導電パターンと電気的に接続されている。
【0038】
第1の導電パターン11A、11B、11Cおよび11Dは、それらに実装される回路素子12よりも十分に大きく形成されている。そして、第1の導電パターン11A、11B、11Cおよび11Dの大部分と対応する第1の外部電極15A、15B、15Cおよび15Dにほぼ重畳するように、回路素子12は固着されている。
【0039】
本発明の特徴は、回路素子12から発生する熱を第2の導電パターンを介して回路装置10の外部へ放出させることにある。上述したように、回路素子12は回路装置10の四隅に配置された第1の導電パターン11A〜11Dに実装されている。そして、第2の導電パターン11Eは、第1の導電パターン11A〜11Dで囲まれた中央部に配置されているので、全ての導電パターン11A〜11Dと絶縁性樹脂13を介して熱的に結合されている。従って、回路装置12から発生した熱は、第1の導電パターン11A〜11Dおよび第2の導電パターン11Eを介して、中央部に設けられた第2の導電パターン11Eに伝わる。第2の導電パターン11Eは、第2の外部電極15Eを介して、サーマルビアホール24と熱的に結合する導電路21Eに接続している。従って、回路素子12から発生した熱は次のような経路で外部に放出される。即ち、回路素子12→第1の導電パターン11A〜11D→絶縁性樹脂13→第2の導電パターン11E→第2の外部電極15E→導電路21E→サーマルビアホール24→金属基板の順番で熱は放出される。従って、回路装置10に内蔵される複数の回路素子12から発生する熱を、1つの第2の導電パターン11Eを介して外部に放出させることができる。このことから、発熱を伴う回路素子12が実装される第1の導電パターン11A、11B、11Cおよび11Dに対応する導電路21に個別にサーマルビアホール24を設ける必要がない。
【0040】
(回路装置10の製造方法を説明する第2の実施の形態)
本発明の回路装置10は次の様な工程で製造される。即ち、導電箔40を用意する工程と、導電箔40に導電箔40の厚みよりも浅い分離溝41を形成して導電パターン51を形成する工程と、所望の導電パターン51の各回路装置部45に回路素子12を固着する工程と、回路素子12と所望の導電パターン51とのワイヤボンディングを行う工程と、各回路装置部45の回路素子12を一括して被覆し、分離溝41に充填されるように絶縁性樹脂13で共通モールドする工程と、絶縁性樹脂13が露出するまで導電箔40の裏面を除去する工程と、絶縁性樹脂13をダイシングすることにより回路装置部に分離する工程とから構成されている。以下に、本発明の各工程を図4〜図9を参照して説明する。
【0041】
本発明の第1の工程は、図4から図6に示すように、導電箔40を用意し、導電箔40に導電箔40よりも浅い分離溝41をエッチングにより形成して、導電パターン51を形成することにある。
【0042】
本工程では、まず図4(A)の如く、シート状の導電箔40を用意する。この導電箔40は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。
【0043】
導電箔40の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましいが、300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔40の厚みよりも浅い分離溝41が形成できればよい。
【0044】
尚、シート状の導電箔40は、所定の幅、例えば45mmでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔40が用意され、後述する各工程に搬送されても良い。
【0045】
具体的には、図4(B)に示す如く、短冊状の導電箔40に多数の回路装置部45が形成されるブロック42が4〜5個離間して並べられる。各ブロック42間にはスリット43が設けられ、モールド工程等での加熱処理で発生する導電箔40の応力を吸収する。また導電箔40の上下周端にはインデックス孔44が一定の間隔で設けられ、各工程での位置決めに用いられる。続いて、導電パターンを形成する。
【0046】
まず、図5に示す如く、導電箔40の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電パターン51となる領域を除いた導電箔40が露出するようにホトレジストPRをパターニングする。そして、図6(A)に示す如く、導電箔40を選択的にエッチングする。
【0047】
図6(B)に具体的な導電パターン51を示す。本図は図4(B)で示したブロック42の1個を拡大したもの対応する。ハッチング部分の1個が1つの回路装置部45であり、1つのブロック42には2行2列のマトリックス状に多数の回路装置部45が配列され、各回路装置部45毎に同一の導電パターン51が設けられている。各ブロックの周辺には枠状のパターン46が設けられ、それと少し離間しその内側にダイシング時の位置合わせマーク47が設けられている。枠状のパターン46はモールド金型との嵌合に使用し、また導電箔40の裏面エッチング後には絶縁性樹脂13の補強をする働きを有する。ここで、導電パターン51は、第1の導電パターン11A〜11Dと、第2の導電パターン11Eから構成されている。
【0048】
本発明の第2の工程は、図7に示す如く、所望の導電パターン51の各回路装置部45に回路素子12を固着し、回路素子12の電極と所望の導電パターン51とをワイヤボンディングすることにある。
【0049】
ここでは、回路素子12として、半導体素子およびチップ抵抗が、第1の導電パターン11〜14にダイボンディングされる。その後、各回路装置部の回路素子12のベース電極およびゲート電極を、熱圧着によるボールボンディング及び超音波によるウェッヂボンディングにより一括してワイヤボンディングを行う。具体的には、各回路素子12のゲート電極およびベース電極が、金属細線を介して、第1または第2の導電パターンと接続される。
【0050】
本発明の第3の工程は、図8に示す如く、各回路装置部45の回路素子12を一括して被覆し、分離溝41に充填されるように絶縁性樹脂13で共通モールドすることにある。
【0051】
本工程では、図8(A)に示すように、絶縁性樹脂13は回路素子12および複数の導電パターンを完全に被覆し、分離溝41には絶縁性樹脂13が充填され、分離溝41と嵌合して強固に結合する。そして絶縁性樹脂13により導電パターン51が支持されている。
【0052】
また本工程では、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0053】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図8(B)に示すように各ブロック42は1つの共通のモールド金型に回路装置部63を納め、各ブロック毎に1つの絶縁性樹脂13で共通にモールドを行う。このために従来のトランスファーモールド等の様に各回路装置部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れる。
【0054】
本工程の特徴は、絶縁性樹脂13を被覆するまでは、導電パターン51となる導電箔40が支持基板となることである。従来では、本来必要としない支持基板を採用して導電パターンを形成しているが、本発明では、支持基板となる導電箔40は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【0055】
また分離溝41は、導電箔の厚みよりも浅く形成されているため、導電箔40が導電パターン51として個々に分離されていない。従ってシート状の導電箔40として一体で取り扱え、絶縁性樹脂13をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【0056】
本発明の第4の工程は、絶縁性樹脂が露出するまで導電箔40の裏面を除去することにある。
【0057】
本工程は、導電箔40の裏面を化学的および/または物理的に除き、導電パターン51として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【0058】
実験では導電箔40を全面ウェトエッチングし、分離溝41から絶縁性樹脂13を露出させている。この露出される面を図8(A)では点線で示している。その結果、導電パターン51となって分離される。
【0059】
この結果、絶縁性樹脂13に導電パターン51の裏面が露出する構造となる。すなわち、分離溝41に充填された絶縁性樹脂13の表面と導電パターン51の表面は、実質的に一致している構造となっている。従って、本発明の回路装置は従来の裏面電極のように段差が設けられないため、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる特徴を有する。
【0060】
更に、導電パターン51の裏面処理を行い、例えば図1に示す最終構造を得る。すなわち、必要によって露出した導電パターン51に半田等の導電材を被着し、回路装置として完成する。
【0061】
本発明の第5の工程は、図9に示す如く、絶縁性樹脂13を各回路装置部45毎にダイシングにより分離することにある。
【0062】
本工程では、ブロック42をダイシング装置の載置台に真空で吸着させ、ダイシングブレード49で各回路装置部45間のダイシングライン(一点鎖線)に沿って分離溝41の絶縁性樹脂13をダイシングし、個別の回路装置に分離する。
【0063】
本工程で、ダイシングブレード49は、ほぼ絶縁性樹脂13を切断する切削深さで行い、ダイシング装置からブロック42を取り出した後にローラでチョコレートブレークするとよい。ダイシング時は予め前述した第1の工程で設けた各ブロックの位置合わせマーク47を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングラインをダイシングをした後、載置台を90度回転させて横方向のダイシングライン70に従ってダイシングを行う。
【0064】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【0065】
即ち、回路装置10に内蔵される回路素子12から発生する熱を、第2の導電パターン11Eを介して外部に放出させることにより、回路素子12の温度が過度に上昇するのを防止することができる。更に、第2の導電パターン11Eは接地電位として働く導電パターンであるため、熱伝導性に優れた材料から成るサーマルビアホールを介して、固着基板20の金属層22と容易に接続することができる。
【図面の簡単な説明】
【図1】本発明の回路装置を説明する平面図(A)、断面図(B)である。
【図2】本発明の回路装置を説明する平面図(A)、断面図(B)である。
【図3】本発明の回路装置を説明する回路図(A)、平面図(B)である。
【図4】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図5】本発明の回路装置の製造方法を説明する断面図である。
【図6】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図7】本発明の回路装置の製造方法を説明する平面図(A)、断面図(B)である。
【図8】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)断面図である。
【図9】本発明の回路装置の製造方法を説明する平面図である。
【図10】従来の回路装置を説明する断面図である。
【図11】従来の回路装置を説明する断面図である。

Claims (5)

  1. 周辺部に配置した第1の導電パターンと、中央部に配置した第2の導電パターンと、前記第1の導電パターンに実装した回路素子と、前記両導電パターンの裏面を露出させて前記導電パターンおよび前記回路素子を封止する絶縁性樹脂とを有し、
    前記第1の導電パターンと前記第2の導電パターンを熱的に結合させることにより、前記回路素子から発生した熱を前記第2の導電パターンを介して外部に放出させることを特徴とする回路装置。
  2. 前記回路素子は、発熱を伴う半導体素子であることを特徴とする請求項1記載の回路装置。
  3. 周辺部に配置した第1の導電パターンと、中央部に配置した第2の導電パターンと、前記第1の導電パターンに実装した回路素子と、前記両導電パターンの裏面を露出させて前記導電パターンおよび前記回路素子を封止する絶縁性樹脂と、前記両導電パターンの裏面に設けた外部電極とを有し、
    前記第1の導電パターンと熱的に結合した前記第2の導電パターンが、前記外部電極を介して、固着基板に設けられたサーマルビアホールに熱的に接続されることを特徴とする回路装置。
  4. 前記回路素子は、発熱を伴う半導体素子であることを特徴とする請求項3記載の回路装置。
  5. 前記第2の導電パターンおよび前記サーマルビアホールは、接地電位に接続されることを特徴とする請求項3記載の回路装置。
JP2002190792A 2002-06-28 2002-06-28 回路装置 Expired - Fee Related JP3913622B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002190792A JP3913622B2 (ja) 2002-06-28 2002-06-28 回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002190792A JP3913622B2 (ja) 2002-06-28 2002-06-28 回路装置

Publications (2)

Publication Number Publication Date
JP2004039678A true JP2004039678A (ja) 2004-02-05
JP3913622B2 JP3913622B2 (ja) 2007-05-09

Family

ID=31700624

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002190792A Expired - Fee Related JP3913622B2 (ja) 2002-06-28 2002-06-28 回路装置

Country Status (1)

Country Link
JP (1) JP3913622B2 (ja)

Also Published As

Publication number Publication date
JP3913622B2 (ja) 2007-05-09

Similar Documents

Publication Publication Date Title
US6833609B1 (en) Integrated circuit device packages and substrates for making the packages
JP4093818B2 (ja) 半導体装置の製造方法
US6331451B1 (en) Methods of making thin integrated circuit device packages with improved thermal performance and substrates for making the packages
JP3639514B2 (ja) 回路装置の製造方法
US20040136123A1 (en) Circuit devices and method for manufacturing the same
KR20020012901A (ko) 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
JP2002280480A (ja) 回路装置の製造方法
US20050212107A1 (en) Circuit device and manufacturing method thereof
JP2004221399A (ja) リードフレーム、その製造方法、それを用いた半導体装置およびその製造方法
JP2004071899A (ja) 回路装置およびその製造方法
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
JP3600131B2 (ja) 回路装置の製造方法
US5844779A (en) Semiconductor package, and semiconductor device using the same
JP2004207275A (ja) 回路装置およびその製造方法
JP3574026B2 (ja) 回路装置およびその製造方法
JP3561683B2 (ja) 回路装置の製造方法
US7443043B2 (en) Circuit device and method of manufacture thereof
JP4283240B2 (ja) 半導体装置の製造方法
JP3574025B2 (ja) 回路装置およびその製造方法
JP2006186018A (ja) 回路装置および携帯機器
JP3863816B2 (ja) 回路装置
JP3913622B2 (ja) 回路装置
JP3600137B2 (ja) 回路装置の製造方法
JP2001250887A (ja) 回路装置の製造方法
JP4097486B2 (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060919

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070131

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110209

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110209

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120209

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120209

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130209

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees