JP2004023376A - Semiconductor integrated circuit - Google Patents

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石川 智
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Abstract

<P>PROBLEM TO BE SOLVED: To eliminate factors of increase in test man-hours and a test time against dispersion in manufacturing conditions, a power supply voltage, and an operating temperature and to enhance the yield. <P>SOLUTION: The semiconductor integrated circuit includes: an oscillation circuit 1 for generating a clock signal x; a clock tree section 4 for distributing the clock signal x and generating peripheral clock signals a, b, c, d for four peripheral circuits 51, 52, 53, 54; the peripheral circuits 51, 52, 53, 54; a delay detection section 2 that detects a delay in the peripheral clock signal d by comparing the peripheral clock signal d with the leading edge of a test pulse PT received from a test terminal TT1 in response to the supply of a detected enable signal t and outputs a corresponding selection signal s; and a delay clock generating section 3 that adds a prescribed delay to the clock signal x on the basis of the selection signal s to output a delayed correction clock signal e whose delay is corrected. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、クロックツリーシンセシス(CTS)によるクロックツリーを有する半導体集積回路に関する。
【0002】
【従来の技術】
クロックツリーシンセシス(Clock Tree Synsesis:以下CTS)は、クロック配線網に遅延量を均等化するためのバッファを最適に挿入し、ツリー状にレイアウトしたクロックツリーにより、クロック信号をフリップフロップ等のクロック使用回路に分配する設計手法である。このようなCTSは、マイクロコンピュータ等の半導体集積回路の設計に広く用いられている。
【0003】
CTSによるクロックツリーを有する一般的な半導体集積回路をブロックで示す図7を参照して説明する。この従来の半導体集積回路は、水晶発振器等で構成されクロック信号xを生成する発振回路1と、周辺回路51、52、53、54と、発振回路1と周辺回路51、52、53、54の間に設けられ、前記クロック信号xを分配し複数、ここでは、説明の便宜上4つのクロック信号(以下、周辺クロック信号)a、b、c、dを生成するクロックツリー部4とを備える。
【0004】
発振回路1は、クロック信号xをクロックツリー部4に供給する。クロックツリー部4は、クロック信号xを分配し、分配されたクロック信号のタイミングを一致させて周辺クロック信号a、b、c、dを出力し、各周辺回路51、52、53、54に供給する。周辺回路51、52、53、54の各々は、供給を受けた周辺クロック信号a、b、c、dに基づき動作する。これら分配された周辺クロック信号a、b、c、dは、クロックツリー部4の遅延回路により発振回路1からのクロック信号xに対して必ずある一定の遅延値を有する。
【0005】
ところが、上記構成の半導体集積回路の遅延値は、半導体集積回路の製造条件、電源電圧値、使用温度によりばらつきが生じるため、検査段階で良品を不良品として誤判定してしまう場合が生じ得る。
【0006】
この問題を解決するために、分配後の各クロックの遅延値を測定し、その遅延が許容値内であるか比較することで誤判定を防止する半導体集積回路のテスト方法を特開平11−337625号公報で開示している。
【0007】
しかしながら、この従来の半導体集積回路のテスト方法ではファンクション動作時のテストパターンの一致を取ることは出来ないため、テスト時におけるクロック信号入力点(以下、ストローブポイント)のデバッグ、 また、テストプログラムにおけるクロック信号(以下、ストローブ)のサーチが必要であるという問題点は解決できない。
【0008】
さらに、従来のテスト方法における各信号タイミングをタイムチャートで示す図8を参照して、従来の半導体集積回路のテスト方法の動作について詳細に説明する。一般に、マイクロコンピュータ等でクロックツリーを有する回路をテストする場合、シミュレーションよりテストパターンを作成する。ここで、上述の従来の周辺回路51〜54を有し、対応する周辺クロック信号a〜dを供給する半導体集積回路を例として説明する。この場合、テストパターンは周辺クロック信号a〜dに対して作成され、その各々のストローブポイントは固定である。
【0009】
図8(A)を参照すると、周辺クロック信号a〜dがクロック信号xに対し製造条件、電源電圧値、使用温度のばらつきによって所定のタイミングより早くなった場合、本来想定していた周辺クロック信号a〜dの遅延値D0がD1のように小さくなる。この場合、周辺回路51〜54の動作は、周辺クロック信号a〜d対応の遅延値D0を設定してあるテストパターンのストローブPによる周辺回路51〜54の動作と比べ(D0−D1)分速い動作をしてしまう。従って、正常なテスト結果を得るには、クロック信号xを(D0−D1)分遅らせるか、ストローブポイントを(D0−D1)分早くする必要がある。
【0010】
図8(B)を参照すると、上記の場合とは逆に、周辺クロック信号a〜dがクロック信号xに対し製造条件、電源電圧値、使用温度のばらつきによって所定のタイミングより遅くなった場合、本来想定していた周辺クロック信号a〜dの遅延値D0がD2のように小さくなる。このとき、周辺回路51〜54の動作は、テストパターンのストローブPによる周辺回路51〜54の動作と比べ(D2−D0)分遅い動作をしてしまう。従って、正常なテスト結果を得るには、クロック信号xを(D2−D0)分早くするか、ストローブポイントを(D2−D0)分遅くする必要がある。
【0011】
テスト時のテストパターン(及びストローブポイント)は、予め決まっているが、上述したように、製造条件、電源電圧値、使用温度のばらつきによりクロック信号xのタイミングから、クロックa〜dの各々のタイミングまでの遅延値が変動する。これにより、以下の問題が発生する。
【0012】
第1に、クロック信号入力点(ストローブポイント)のデバッグが必要であること、第2に、テストプログラムにおいて、クロック信号(ストローブ)のサーチが必要であることである。
【0013】
このため、テストをパスさせるためには、まず、テスタにて予め手動でクロック信号入力(ストローブポイント)の最適値のデバッグが必要となり、このための工数がかかる。また、上記最適値を求めた後テストプログラムにおいて拡散ばらつきを考慮してクロック信号(ストローブ)をサーチさせるシーケンスが必要になる。
【0014】
上記サーチはテスト時間にそのまま跳ね返るので半導体集積回路の製造コスト高につながる。また、テスト時間短縮のために、クロックサーチ、サーチ範囲、サーチステップの各削除を行うと、本来の良品を不良としてしまうので歩留まりの悪化につながる。
【0015】
【発明が解決しようとする課題】
上述した従来の半導体集積回路は、テスト時のテストパターン及びストローブポイントは固定であるため、製造条件、電源電圧値、使用温度のばらつきにより、発振回路のクロック信号のタイミングから、分配先の周辺回路のクロックの各々のタイミングまでの遅延値が変動することにより、テスタにて予め手動でストローブポイントの最適値のデバッグが必要となり、このための工数がかかるという欠点があった。
【0016】
また、上記最適値を求めた後テストプログラムにおいて拡散ばらつきを考慮してクロック信号(ストローブ)をサーチさせるシーケンスが必要になり、テスト時間に跳ね返るのでコスト高につながるという欠点があった。
【0017】
さらに、テスト時間短縮のために、クロックサーチ、サーチ範囲、サーチステップの各削除を行うと、本来の良品を不良としてしまうので歩留まりが悪化するという欠点があった。
【0018】
本発明の目的は、上記欠点を解消し、製造条件、電源電圧値、使用温度のばらつきに対し、テスト工数、テスト時間の増加要因を除去するとともに歩留まりを向上する半導体集積回路を提供することにある。
【0019】
【課題を解決するための手段】
本発明の半導体集積回路は、複数の周辺回路に供給する周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、テスト時に前記クロックツリー部の遅延量を検出し遅延量検出信号を出力する遅延検出部と、前記遅延量検出信号に基づき前記クロックツリー部に入力する前記クロック信号の遅延量を補正するための遅延補正クロックを作成する遅延クロック作成部とを備えて構成されている。
【0020】
また、本発明の半導体集積回路は、N(Nは正の整数)個の周辺回路に供給する第1〜第Nの周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを最適に挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、前記クロック信号を生成する発振回路と、前記クロック信号を分配し、前記N個の前記周辺回路の各々に供給する前記第1〜第Nの周辺クロック信号を生成する前記クロックツリー部と、検出イネーブル信号の供給に応答して前記クロックツリー部の出力する前記第1〜第Nの周辺クロック信号の1つである代表周辺クロック信号とテスト端子から入力したテストパターンの立ち上がりエッジと比較して前記代表周辺クロック信号の遅延量を検出し対応する選択信号を出力する遅延検出部と、前記選択信号に基づき前記クロック信号に所定の遅延量を付加して遅延量を補正した遅延補正クロック信号を出力する遅延クロック作成部とを備えて構成されている。
【0021】
さらに本発明の半導体集積回路は、前記遅延検出部が、最初段に前記代表周辺クロック信号の供給を受けそれぞれ一定遅延量遅延し第1〜第N−1の遅延信号の各々を出力する縦続接続された第1〜第N−1の遅延素子と、テストパルスの立ち上がりに応答して前記第1〜第N−1の遅延信号の各々のレベルの状態を遅延値としてラッチ・保持し前記検出イネーブル信号のアクティブレベルのとき保持した前記第1〜第N−1の遅延信号をエンコードした前記選択信号を出力し、前記検出イネーブル信号のインアクティブレベルのとき前記第1〜第N−1の遅延信号の値に関係なく前記クロック信号が直接前記遅延補正クロック信号として出力するように制御する前記選択信号を出力する比較回路とを備え、前記遅延クロック作成部が、最初段に前記クロック信号の供給を受けそれぞれ一定遅延量遅延し第1〜第N−1の補正遅延信号の各々を出力する縦続接続された第1〜第N−1の補正用遅延素子と、前記選択信号の状態によって排他的に前記クロック信号と前記第1〜第N−1の補正遅延信号のうちから一つを選択し遅延補正クロック信号として出力するマルチプレクサとを備えて構成されている。
【0022】
また、本発明の半導体集積回路は、前記遅延検出部と前記遅延クロック作成部のそれぞれ対応する第1〜第N−1の遅延素子及び第1〜第N−1の補正用遅延素子同士の各々が、それぞれ同一遅延量となるように設計することを特徴とする。
【0023】
また、本発明の半導体集積回路は、前記Nが4であり、前記比較回路が、クロック端子に前記テストパルスの供給を受け入力端子に前記第1〜第3の遅延信号の各々の供給を受け出力端子から前記第1〜第3の遅延信号の各々のレベル値に対応する第1〜第3のラッチ信号の各々を出力する第1〜第3のラッチと、前記第1〜第3のラッチ信号及び前記検出イネーブル信号との論理積をとり第1の選択信号を生成する第1の論理回路と、前記第1、第2のラッチ信号と第3のラッチ信号の各反転値及び前記検出イネーブル信号との論理積をとり第2の選択信号を生成する第2の論理回路と、前記第1のラッチ信号と前記第2、第3のラッチ信号の各反転値及び前記検出イネーブル信号との論理積をとり第3の選択信号を生成する第3の論理回路と、前記第1〜第3のラッチ信号の各反転値の論理積と前記検出イネーブル信号の反転値との論理和をとり第4の選択信号を生成する第4の論理回路とを備えて構成されている。
【0024】
さらにまた、本発明の半導体集積回路は、前記Nが4であり、前記マルチプレクサが、前記クロック信号と前記選択信号を構成する第1の選択信号との論理積をとり第1の遅延補正クロック信号を出力する第1の論理回路と、前記第1の補正遅延信号と前記選択信号を構成する第2の選択信号との論理積をとり第2の遅延補正クロック信号を出力する第2の論理回路と、前記第2の補正遅延信号と前記選択信号を構成する第3の選択信号との論理積をとり第3の遅延補正クロック信号を出力する第3の論理回路と、前記第3の補正遅延信号と前記選択信号を構成する第4の選択信号との論理積をとり第4の遅延補正クロック信号を出力する第4の論理回路と、前記第1〜第4の遅延補正クロック信号の論理和をとり前記遅延補正クロック信号を出力する第5の論理回路とを備えて構成されている。
【0025】
また、本発明の半導体集積回路は、複数の周辺回路に供給する周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、テスト時に前記クロックツリー部の遅延量を検出し遅延量検出信号を出力する遅延検出部と、前記遅延量検出信号に基づき前記クロックツリー部に入力する前記クロック信号の遅延量を補正するための遅延補正クロックを作成する遅延クロック作成部とを備える半導体集積回路と同一構成のそれぞれ独立したクロック系統の複数の回路ブロックを備えて構成されている。
【0026】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【0027】
本発明の実施の形態を図1を参照して説明する。なお、図1は、前述した従来技術を示す図7と共通の構成要素には共通の参照文字/数字を付している。
【0028】
本実施の形態の半導体集積回路は、クロック信号を生成する発振回路1と、クロック信号が供給される複数の周辺回路、この実施の形態では4つの周辺回路51、52、53、54と、これら周辺回路51、52、53、54の各々へ供給するクロック信号(以下、周辺クロック信号)a、b、c、dを生成するクロックツリー部4と、テスト時にクロックツリー部4の遅延量を検出し遅延量検出信号sを出力する遅延検出部2と、遅延量検出信号sに基づきクロックツリー部4に入力するクロック信号eの遅延を補正するための遅延補正クロックを作成する遅延クロック作成部3とを備え、クロックツリー部4が出力する周辺クロック信号の遅延量をフィードバックし、周辺クロック信号にその遅延量を遅延補正量として付加することにより、実際の周辺クロック信号によってもテストパターンと一致した周辺回路の動作を得るように構成している。
【0029】
さらに詳細に説明すると、本実施の形態の半導体集積回路は、水晶発振器等で構成されクロック信号xを生成する発振回路1と、4つの周辺回路51、52、53、54と、クロック信号xを分配し複数、ここでは、4つの周辺回路51、52、53、54の各々の周辺クロック信号a、b、c、dを生成するクロックツリー部4と、検出イネーブル信号tの供給に応答してクロックツリー部4の出力する周辺クロック信号a、b、c、dのうちの1つを代表周辺クロックとして、ここでは説明の便宜上周辺クロック信号dとテスト端子TT1から入力したテストパルスPTの立ち上がりエッジと比較して周辺クロック信号dの遅延を検出し対応する選択信号sを出力する遅延検出部2と、選択信号sに基づきクロック信号xに所定の遅延値を付加して遅延値を補正した遅延補正クロック信号eを出力する遅延クロック作成部3とを備える。
【0030】
遅延検出部2は、最初段に周辺クロック信号dの供給を受けそれぞれ一定遅延量遅延し遅延信号d1、d2、d3の各々を出力する縦続接続された3段の遅延素子21、22、23と、テストパルスPTの立ち上がりに応答して遅延信号d1、d2、d3の各々のレベルの状態を遅延値としてラッチ・保持し検出イネーブル信号tのアクティブレベルのとき保持した遅延信号d1、d2、d3をエンコードした選択信号sを出力し検出イネーブル信号tのインアクティブレベルのとき遅延信号d1、d2、d3の値に関係なくクロック信号xが直接遅延補正クロック信号eとして出力するように制御する選択信号sを出力する比較回路24と、テストパルスPTを入力するテスト端子TT1を備える。従って、遅延素子21は周辺クロック信号dの供給を受け、遅延信号d1を出力する。遅延素子22は遅延信号d1の供給を受け、遅延信号d2を出力する。遅延素子23は遅延信号d2の供給を受け、遅延信号d3を出力する。
【0031】
遅延クロック作成部3は、最初段にクロック信号xの供給を受けそれぞれ一定遅延量遅延し遅延信号x1、x2、x3の各々を出力する縦続接続された3段の遅延素子31、32、33と、選択信号sの状態によって排他的にクロック信号x、x1、x2、x3のうちから一つを選択し遅延補正クロック信号eとして出力するマルチプレクサ34とを備える。従って、遅延素子31はクロック信号xの供給を受け、遅延信号x1を出力する。遅延素子32は遅延信号x1の供給を受け、遅延信号x2を出力する。遅延素子33は遅延信号x2の供給を受け、遅延信号x3を出力する。
【0032】
なお、遅延検出部2と遅延クロック作成部3のそれぞれ対応する遅延素子同士、すなわち、遅延素子21と31、遅延素子22と32、及び遅延素子23と33はそれぞれ同一遅延量となるように設計する。
【0033】
次に、比較回路24及びマルチプレクサ34の各々の構成及び接続関係の詳細を図2に示す。比較回路24はラッチF21、F22、F23と、論理回路G21〜G23を有する。3つのラッチF21、F22、F23の各クロック端子CKはテスト端子TT1からのテストパルスPTの供給を受け、また、入力端子Dは遅延信号d1、d2、d3の各々の供給を受けることにより出力端子Qから遅延信号d1、d2、d3の各々のレベル値に対応するラッチ信号f1、f2、f3の各々を出力する。論理回路G21は、ラッチ信号f1、f2、f3及び検出イネーブル信号tの論理積(AND)をとり選択信号s1を生成する4入力AND回路である。また、論理回路G22は、ラッチ信号f1、f2と反転ラッチ信号f3B及び検出イネーブル信号tの論理積をとり選択信号s2を生成する3入力+1反転入力AND回路である。また、論理回路G23は、ラッチ信号f1と反転ラッチ信号f2B、f3B及び検出イネーブル信号tの論理積をとり選択信号s3を生成する2入力+2反転入力AND回路である。さらに、論理回路G24は、反転ラッチ信号f1B、f2B、f3Bの論理積と反転検出イネーブル信号tBとの論理和をとり選択信号s4を生成する3反転入力AND回路と1入力+1反転入力OR回路とを複合したAND−OR回路である。ここで、例えば、3入力+1反転入力AND回路とは、AND回路の4入力端子のうちの3つが正入力端子であり、1つが反転入力端子であることを示す。また、選択信号s1〜s4を総称して選択信号sと呼ぶ。図3は、選択信号s1、s2、s3、s4の真理値を真理値表形式で示した説明図である。
【0034】
マルチプレクサ34は、クロック信号xと選択信号s4との論理積をとりクロック信号e1を出力するAND回路である論理回路G31と、クロック信号x1と選択信号s3との論理積をとりクロック信号e2を出力するAND回路である論理回路G32と、クロック信号x2と選択信号s2との論理積をとりクロック信号e3を出力するAND回路である論理回路G33と、クロック信号x3と選択信号s1との論理積をとりクロック信号e4を出力するAND回路である論理回路G34と、クロック信号e1、e2、e3、e4の論理和をとりクロック信号eを出力するOR回路である論理回路G35とを備える。
【0035】
次に、図1、図2、及び図3を参照して本実施の形態の動作について説明する。
【0036】
まず、通常動作時には、遅延検出部2に供給する検出イネーブル信号tを“0”に固定する。そのため、比較回路24の出力する選択信号s1、s2、s3、s4の各値は選択信号s4のみ“1”となり、選択信号s1、s2、s3の値は“0”である。従って、遅延クロック作成部3のマルチプレクサ34は、クロックx対応のクロック信号e1を遅延補正クロック信号eとして選択し、この遅延補正クロック信号eを論理回路G35を経由して出力し、クロックツリー部4に供給する。クロックツリー部4は遅延補正クロック信号eを分配・遅延しクロックa、b、c、dを出力し、対応する周辺回路51、52、53、54の各々に供給する。
【0037】
次に、テストモード時の各部信号波形をタイムチャートで示す図4及び図5を併せて参照してテストモード時の動作について説明する。このテストモード全体の動作は、遅延値検出期間とテストパタン実行期間から構成される。遅延値検出期間では、製造条件、電源電圧値、使用温度により変動する、クロックツリー部4の遅延値を検出する。一方、テストパターン実行期間では、クロックツリー4にクロック信号eを入力し周辺回路51、52、53、54が正常に動作するかを検査する。
【0038】
製造条件、電源電圧値、使用温度のばらつきによるクロックツリー部4の遅延量が小さい場合のテストモード時の動作をタイムチャートで示す図4を参照して、クロックツリー部4の遅延値検出期間の動作について説明すると、まず、検出イネーブル信号t及びテストパルスPTの設定値を“0”に固定した状態で、タイミングT0でクロック信号eとして1パルス入力する。検出イネーブル信号tの値は“0”であるので、真理値表から比較回路24の出力する選択信号s1、s2、s3、s4の値はそれぞれ“0001”となる。このため、遅延クロック作成部3では、マルチプレクサ34の論理回路G31が選択され、通常動作と同様に、クロックx対応のクロック信号e1を遅延補正クロック信号eとして選択し、この遅延補正クロック信号eを論理回路G35を経由して出力し、クロックツリー部4に供給する。クロックツリー部4は、このクロックツリー部4の遅延量Txdの周辺クロックdを出力し、遅延検出部2に供給する。遅延検出部2の遅延素子21、22、23は遅延信号d1、d2、d3として遅延量Txdに遅延素子21、22、23の各々の遅延量が順次付加された遅延量を有するパルスを出力する。
【0039】
この状態において、タイミングT1でテスト端子TT1からテストパルスPTとして“1”を入力する。このタイミングT1は、クロック信号eの立ち上がりであるタイミングT0からの遅延量を考慮して決定する。テストパルスPTが立ち上がると、ラッチF21、F22、F23はその時点の遅延信号d1、d2、d3のレベル値“111”を保持する。このラッチF21、F22、F23の値はクロックツリー部4の補正すべき遅延量対応のディジタル化した遅延値を意味する。
【0040】
次に、テストパタン実行期間では、検出イネーブル信号tの値を“1”に設定する。真理値表より選択信号s1は“1”、選択信号s2、s3、s4は“0”となる。この結果、マルチプレクサ34は、クロック信号x、x1、x2、x3のうち、一番遅延の大きいx3を選択し、遅延補正クロック信号eとして出力する。従って、この場合の遅延補正クロック信号eの遅延量Txd2は、Txd+Td1+Td2+Td3となる。ここで、Td1、Td2、Td3はそれぞれ遅延信号d1、d2、d3の遅延量を示す。
【0041】
次に、製造条件、電源電圧値、使用温度のばらつきによるクロックツリー部4の遅延量が大きい場合のテストモード時の動作をタイムチャートで示す図5を参照すると、説明の便宜上、この場合、クロックツリー部4の遅延によるタイミングT1のとき遅延信号d1、d2、d3の各々の値が“1”、“0”、“0”(以下“100”)であるもとする。上述の遅延値が小さい場合と同様に、タイミングT1でテスト端子TT1からテストパルスPTとして“1”を入力する。クロックツリー部4の遅延量が大きくなっているため、ラッチF21、F22、F23はこの場合の遅延信号d1、d2、d3の値“100”を保持する。
【0042】
テストパターン実行期間では、真理値表より選択信号s2は“1”、選択信号s1、s3、s4は“0”となる。この結果、マルチプレクサ34は、クロック信号x、x1、x2、x3のうち、遅延素子32を経由したクロック信号x2を選択し、遅延補正クロック信号eとして出力する。従って、この場合の遅延補正クロック信号eの遅延量Txd2は、Txd+Td1となる。
【0043】
以上説明したように、製造条件、電源電圧値、使用温度による遅延量のばらつきを補正することにより、外部から供給されるクロック信号xに対して一定の範囲に周辺クロック信号を同期化出来る。
【0044】
従って、本実施の形態の半導体集積回路では、クロック信号xの立ち上がりに対しテストパルスPTの立ち上がりに同期して遅延量を合わせ込むので、以下の効果を有する。
【0045】
第1の効果として、クロック信号入力点、すなわち、ストローブポイントのデバッグが不要になる。
【0046】
第2の効果として、テストプログラムにおけるクロック信号(ストローブ)のサーチを短縮できる。(例えば、0.5〜1.0sかかっていサーチが1ms以下に短縮)このため、量産でのテスト時間を大幅に削減出来るため、製造コストを低減出来る。
【0047】
第3の効果として、クロック調整不備による良品の誤判定防止が出来る。
【0048】
次に、本発明の第2の実施の形態を図1と共通の構成要素には共通の参照文字/数字を付して同様にブロックで示す図6を参照すると、この図に示す本実施の形態の半導体集積回路は、第1の実施の形態の半導体集積回路と同一構成のそれぞれ独立したクロック系統の回路ブロック100、200、300を備える。
【0049】
回路ブロック100は、高速クロック、ここでは1GHzのクロック系統の回路ブロックであり、説明の便宜上、第1の実施の形態と同一の符号を付し、水晶発振器より成る発振回路1と、遅延検出部2と、遅延クロック作成部3と、クロックツリー部4と、テスト端子TT1とを備える。
【0050】
回路ブロック200は、低速クロック、ここでは32KHzのクロック系統の回路ブロックであり、発振回路1Aと、遅延検出部2Aと、遅延クロック作成部3Aと、クロックツリー部4Aと、テスト端子TT2とを備える。
【0051】
回路ブロック300は、USB(Universal Serial Bus)用クロック、ここでは12MHzのクロック系統の回路ブロックであり、発生用の発振回路1Bと、遅延検出部2Bと、遅延クロック作成部3Bと、クロックツリー部4Bと、テスト端子TT3とを備える。
【0052】
これら、回路ブロック100、200、300の各々の動作は、上述の第1の実施の形態と同様であるので説明を省略する。
【0053】
本実施の形態では、クロックツリー部4、4A、4Bの各々の遅延補正クロック信号e、g、hを独立してコントロールすることが出来るため、テストパターンで想定したタイミングが各クロックツリー部系統で得ることが出来る。
【0054】
通常クロック系統が違うユニットのテストを実施する場合、各クロックツリー部系統でのタイミング調整とクロックツリー部間のタイミング調整の必要があり、その合わせ込みに多大な時間が必要になる。
【0055】
本実施の形態では、回路ブロック100、200、300の各々のユニット間での非同期系の動作もテストパターンと一致した動作を得ることが出来るため、非同期テストパターンのデバッグも容易となるという新たな効果を有する。
【0056】
【発明の効果】
以上説明したように、本発明の半導体集積回路は、テスト時に上記クロックツリー部の遅延量を検出し遅延量検出信号を出力する遅延検出部と、上記遅延量検出信号に基づき上記クロックツリー部に入力するクロック信号の遅延量を補正するための遅延補正クロックを作成する遅延クロック作成部とを備え、製造条件、電源電圧値、使用温度による遅延量のばらつきを補正することにより、外部から供給されるクロック信号に対して一定の範囲に周辺クロック信号を同期化出来るため、外部クロック信号の立ち上がりに対しテストパターンの立ち上がりに同期して遅延値を合わせ込むので、クロック信号入力点、すなわち、ストローブポイントのデバッグが不要になるという効果がある。
【0057】
また、テストプログラムにおけるクロック信号(ストローブ)のサーチを短縮でき、量産でのテスト時間を大幅に削減出来るため、製造コストを低減出来るという効果がある。
【0058】
さらに、クロック調整不備による良品の誤判定防止が出来るという効果がある。
【図面の簡単な説明】
【図1】本発明の半導体集積回路の第1の実施の形態を示すブロック図である。
【図2】図1の比較回路及びマルチプレクサの各々の構成及び接続関係の詳細を示すブロック図である。
【図3】各選択信号の真理値を表形式で示した説明図である。
【図4】本実施の形態における動作の第1の例を示すタイムチャートである。
【図5】本実施の形態における動作の第2の例を示すタイムチャートである。
【図6】本発明の半導体集積回路の第2の実施の形態を示すブロック図である。
【図7】従来の半導体集積回路の一例を示すブロック図である。
【図8】従来の半導体集積回路における動作の一例を示すタイムチャートである。
【符号の説明】
1、1A、1B  発振回路
2、2A、2B  遅延検出部
3、3A、3B  遅延クロック作成部
4、4A、4B  クロックツリー部
21、22、23、31、32、33  遅延素子
24  比較回路
34  マルチプレクサ
51、52、53、54  周辺回路
100、200、300  回路ブロック
F21、F22、F23  ラッチ
G21、G22、G23、G24、G31、G32、G33、G34、G35
論理回路
TT1、TT2、TT3  テスト端子
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor integrated circuit having a clock tree based on clock tree synthesis (CTS).
[0002]
[Prior art]
Clock tree synthesis (CTS) is a method of optimally inserting a buffer for equalizing a delay amount in a clock wiring network, and using a clock tree laid out in a tree shape to use a clock signal such as a flip-flop. This is a design method for distribution to circuits. Such a CTS is widely used for designing a semiconductor integrated circuit such as a microcomputer.
[0003]
A general semiconductor integrated circuit having a clock tree based on CTS will be described with reference to FIG. This conventional semiconductor integrated circuit includes an oscillation circuit 1 configured by a crystal oscillator or the like and generating a clock signal x, peripheral circuits 51, 52, 53, 54, and an oscillation circuit 1 and peripheral circuits 51, 52, 53, 54. And a clock tree unit 4 that distributes the clock signal x and generates a plurality of clock signals, here, four clock signals (hereinafter, peripheral clock signals) a, b, c, and d for convenience of explanation.
[0004]
The oscillation circuit 1 supplies the clock signal x to the clock tree unit 4. The clock tree unit 4 distributes the clock signal x, outputs the peripheral clock signals a, b, c, and d by making the timings of the distributed clock signals coincide with each other, and supplies the peripheral clock signals a, b, c, and d to the peripheral circuits 51, 52, 53, and 54. I do. Each of the peripheral circuits 51, 52, 53, 54 operates based on the supplied peripheral clock signals a, b, c, d. The distributed peripheral clock signals a, b, c, and d always have a certain delay value with respect to the clock signal x from the oscillation circuit 1 by the delay circuit of the clock tree unit 4.
[0005]
However, since the delay value of the semiconductor integrated circuit having the above configuration varies depending on the manufacturing conditions, the power supply voltage value, and the operating temperature of the semiconductor integrated circuit, a non-defective product may be erroneously determined as a defective product at the inspection stage.
[0006]
In order to solve this problem, Japanese Patent Laid-Open No. 11-337625 discloses a method for testing a semiconductor integrated circuit that measures a delay value of each clock after distribution and compares whether the delay is within an allowable value to prevent erroneous determination. The disclosure is made in Japanese Patent Application Publication No.
[0007]
However, this conventional method for testing a semiconductor integrated circuit cannot match the test pattern at the time of function operation. Therefore, debugging of a clock signal input point (hereinafter, strobe point) at the time of testing, The problem that a search for a signal (hereinafter, strobe) is necessary cannot be solved.
[0008]
Further, the operation of the conventional test method for a semiconductor integrated circuit will be described in detail with reference to FIG. 8 showing a timing chart of each signal in the conventional test method. Generally, when a circuit having a clock tree is tested by a microcomputer or the like, a test pattern is created by simulation. Here, a semiconductor integrated circuit having the above-described conventional peripheral circuits 51 to 54 and supplying corresponding peripheral clock signals a to d will be described as an example. In this case, test patterns are created for the peripheral clock signals a to d, and their respective strobe points are fixed.
[0009]
Referring to FIG. 8A, when the peripheral clock signals a to d are earlier than a predetermined timing with respect to the clock signal x due to variations in manufacturing conditions, power supply voltage values, and operating temperatures, the originally assumed peripheral clock signals The delay values D0 of a to d become smaller like D1. In this case, the operations of the peripheral circuits 51 to 54 are (D0-D1) faster than the operations of the peripheral circuits 51 to 54 due to the strobe P of the test pattern in which the delay values D0 corresponding to the peripheral clock signals a to d are set. It works. Therefore, to obtain a normal test result, it is necessary to delay the clock signal x by (D0-D1) or to advance the strobe point by (D0-D1).
[0010]
Referring to FIG. 8B, contrary to the above case, when the peripheral clock signals a to d are later than the predetermined timing with respect to the clock signal x due to variations in manufacturing conditions, power supply voltage values, and operating temperatures, The originally assumed delay value D0 of the peripheral clock signals a to d is reduced to D2. At this time, the operation of the peripheral circuits 51 to 54 is slower by (D2−D0) than the operation of the peripheral circuits 51 to 54 due to the strobe P of the test pattern. Therefore, in order to obtain a normal test result, it is necessary to advance the clock signal x by (D2-D0) or to delay the strobe point by (D2-D0).
[0011]
The test pattern (and the strobe point) at the time of the test is predetermined, but as described above, the timing of each of the clocks a to d is determined from the timing of the clock signal x due to variations in manufacturing conditions, power supply voltage values, and operating temperatures. The delay value up to fluctuates. As a result, the following problem occurs.
[0012]
First, it is necessary to debug a clock signal input point (strobe point). Second, it is necessary to search for a clock signal (strobe) in a test program.
[0013]
For this reason, in order to pass the test, it is first necessary to manually debug the optimal value of the clock signal input (strobe point) manually in advance by a tester, which requires a lot of man-hours. In addition, a sequence for searching for a clock signal (strobe) in consideration of the diffusion variation in the test program after obtaining the above optimum value is required.
[0014]
Since the above search directly rebounds during the test time, the manufacturing cost of the semiconductor integrated circuit is increased. In addition, if each of the clock search, the search range, and the search step is deleted in order to reduce the test time, the originally good product is determined to be defective, which leads to deterioration in yield.
[0015]
[Problems to be solved by the invention]
In the above-described conventional semiconductor integrated circuit, since the test pattern and the strobe point at the time of the test are fixed, variations in the manufacturing conditions, the power supply voltage value, and the operating temperature determine the timing of the clock signal of the oscillation circuit from the peripheral circuit of the distribution destination. Since the delay value up to each timing of the clock fluctuates, it is necessary to manually debug the optimum value of the strobe point in advance with a tester, which has the disadvantage of requiring a lot of man-hours.
[0016]
Further, after the above-mentioned optimum value is obtained, a sequence for searching for a clock signal (strobe) in consideration of the diffusion variation in the test program is required.
[0017]
Furthermore, if each of the clock search, the search range, and the search step is deleted in order to reduce the test time, the original non-defective product is determined to be defective, so that the yield is deteriorated.
[0018]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit which eliminates the above-mentioned drawbacks, eliminates the increase in test man-hours and test time with respect to variations in manufacturing conditions, power supply voltage values and operating temperatures, and improves the yield. is there.
[0019]
[Means for Solving the Problems]
In the semiconductor integrated circuit of the present invention, in order to generate a peripheral clock signal to be supplied to a plurality of peripheral circuits, a buffer for equalizing delay is inserted in a clock wiring network for distributing the clock signal, and a clock laid out in a tree shape is provided. In a semiconductor integrated circuit having a clock tree unit based on tree synthesis, a delay detection unit that detects a delay amount of the clock tree unit during a test and outputs a delay amount detection signal, and inputs the delay amount detection signal to the clock tree unit based on the delay amount detection signal. And a delay clock generator for generating a delay correction clock for correcting the delay amount of the clock signal.
[0020]
Further, the semiconductor integrated circuit of the present invention generates the first to Nth peripheral clock signals to be supplied to N (N is a positive integer) peripheral circuits, so that a delay is provided to a clock wiring network for distributing clock signals. In a semiconductor integrated circuit having a clock tree section based on clock tree synthesis, in which a buffer for equalization is optimally inserted and laid out in a tree shape, an oscillation circuit for generating the clock signal, and the clock signal are distributed. The clock tree unit that generates the first to Nth peripheral clock signals to be supplied to each of the plurality of peripheral circuits, and the first to the Nth that the clock tree unit outputs in response to the supply of a detection enable signal. Compare the representative peripheral clock signal, which is one of the N peripheral clock signals, with the rising edge of the test pattern input from the test terminal. A delay detecting unit that detects a delay amount of the representative peripheral clock signal and outputs a corresponding selection signal, and outputs a delay correction clock signal obtained by adding a predetermined delay amount to the clock signal based on the selection signal and correcting the delay amount And a delay clock generating unit.
[0021]
Further, in the semiconductor integrated circuit according to the present invention, in the cascade connection in which the delay detection unit receives the supply of the representative peripheral clock signal at the first stage, delays each by a fixed delay amount, and outputs each of the first to N-1st delay signals And the level of each level of the first to N-1th delay signals is latched and held as a delay value in response to the rise of the test pulse, and the detection enable Outputting the selection signal that encodes the first to (N-1) th delay signals held when the signal is at an active level; and outputting the first to N-1th delay signals when the detection enable signal is at an inactive level. A comparison circuit that outputs the selection signal for controlling the clock signal to be directly output as the delay correction clock signal regardless of the value of the delay clock generation unit. Cascade-connected first to (N-1) th correction delay elements for receiving the clock signal and outputting each of the first to (N-1) th correction delay signals, respectively, The multiplexer is configured to exclusively select one of the clock signal and the first to N-1th correction delay signals depending on the state of the signal and output the selected signal as a delay correction clock signal.
[0022]
In the semiconductor integrated circuit of the present invention, each of the first to (N-1) th delay elements and the first to (N-1) th correction delay elements respectively corresponding to the delay detection unit and the delay clock generation unit. Are designed so as to have the same delay amount.
[0023]
Further, in the semiconductor integrated circuit according to the present invention, the N is 4, and the comparison circuit receives the supply of the test pulse at a clock terminal and receives each of the first to third delay signals at an input terminal. First to third latches for outputting respective first to third latch signals corresponding to respective level values of the first to third delay signals from an output terminal; and the first to third latches. A first logic circuit which takes a logical product of the signal and the detection enable signal to generate a first selection signal; an inverted value of each of the first, second and third latch signals and the detection enable signal; A second logic circuit that takes a logical product of the signals and generates a second selection signal; and a logic of the first latch signal, the inverted values of the second and third latch signals, and the detection enable signal. A third logic circuit for multiplying and generating a third selection signal And a fourth logic circuit for performing a logical sum of a logical product of inverted values of the first to third latch signals and an inverted value of the detection enable signal to generate a fourth selection signal. Have been.
[0024]
Still further, in the semiconductor integrated circuit according to the present invention, the N is four, and the multiplexer takes a logical product of the clock signal and a first selection signal constituting the selection signal to obtain a first delay correction clock signal. And a second logic circuit for calculating a logical product of the first correction delay signal and a second selection signal forming the selection signal and outputting a second delay correction clock signal A third logical circuit for calculating a logical product of the second correction delay signal and a third selection signal constituting the selection signal and outputting a third delay correction clock signal; and a third correction delay A fourth logic circuit which takes a logical product of a signal and a fourth selection signal constituting the selection signal and outputs a fourth delay correction clock signal, and a logical sum of the first to fourth delay correction clock signals The delay correction clock signal It is constituted by a logic circuit of the fifth output.
[0025]
In addition, the semiconductor integrated circuit of the present invention lays out a buffer for equalizing delay in a clock wiring network for distributing clock signals to generate a peripheral clock signal to be supplied to a plurality of peripheral circuits, and lays out a tree-like layout. In a semiconductor integrated circuit having a clock tree unit based on clock tree synthesis, a delay detecting unit that detects a delay amount of the clock tree unit during a test and outputs a delay amount detection signal, and the clock tree unit based on the delay amount detection signal. And a plurality of circuit blocks of an independent clock system having the same configuration as the semiconductor integrated circuit having a delay clock generation unit for generating a delay correction clock for correcting the delay amount of the clock signal input to the semiconductor integrated circuit. I have.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings.
[0027]
An embodiment of the present invention will be described with reference to FIG. In FIG. 1, components common to FIG. 7 showing the above-described prior art are denoted by common reference characters / numbers.
[0028]
The semiconductor integrated circuit according to the present embodiment includes an oscillation circuit 1 for generating a clock signal, a plurality of peripheral circuits to which the clock signal is supplied, and four peripheral circuits 51, 52, 53, and 54 in this embodiment. A clock tree unit 4 that generates clock signals (hereinafter, peripheral clock signals) a, b, c, and d to be supplied to each of the peripheral circuits 51, 52, 53, and 54, and detects a delay amount of the clock tree unit 4 during a test. A delay detector 2 for outputting a delay amount detection signal s; and a delay clock generator 3 for generating a delay correction clock for correcting a delay of a clock signal e input to the clock tree unit 4 based on the delay amount detection signal s. The delay amount of the peripheral clock signal output from the clock tree unit 4 is fed back, and the delay amount is added to the peripheral clock signal as a delay correction amount. , Are configured to obtain the actual operation of the peripheral circuits also matches the test pattern by the peripheral clock signal.
[0029]
More specifically, the semiconductor integrated circuit according to the present embodiment includes an oscillation circuit 1 that includes a crystal oscillator or the like and generates a clock signal x, four peripheral circuits 51, 52, 53, and 54, and a clock signal x. In response to the supply of the detection enable signal t and the clock tree unit 4 for generating the peripheral clock signals a, b, c, and d of each of the plurality of distributed peripheral circuits 51, 52, 53, and 54, here, One of the peripheral clock signals a, b, c, and d output from the clock tree unit 4 is set as a representative peripheral clock, and here, for convenience of description, the peripheral clock signal d and the rising edge of the test pulse PT input from the test terminal TT1. A delay detection unit 2 that detects a delay of the peripheral clock signal d and outputs a corresponding selection signal s, and a predetermined delay value for the clock signal x based on the selection signal s. Adding to and a delayed clock creation portion 3 that outputs a delay-corrected clock signal e obtained by correcting the delay value.
[0030]
The delay detection unit 2 includes a cascade-connected three-stage delay element 21, 22, 23 that receives the peripheral clock signal d at the first stage, delays the delay signal by a fixed delay amount, and outputs each of the delay signals d 1, d 2, and d 3. In response to the rise of the test pulse PT, the state of each level of the delay signals d1, d2, and d3 is latched and held as a delay value, and the delay signals d1, d2, and d3 held when the detection enable signal t is at the active level are stored. A selection signal s that outputs an encoded selection signal s and controls the clock signal x to be directly output as the delay correction clock signal e irrespective of the values of the delay signals d1, d2, and d3 when the detection enable signal t is at the inactive level. And a test terminal TT1 for inputting a test pulse PT. Accordingly, the delay element 21 receives the peripheral clock signal d and outputs the delay signal d1. The delay element 22 receives the supply of the delay signal d1, and outputs a delay signal d2. The delay element 23 receives the supply of the delay signal d2 and outputs a delay signal d3.
[0031]
The delayed clock generator 3 includes a cascade-connected three-stage delay element 31, 32, 33 that receives the supply of the clock signal x at the first stage, delays each by a fixed delay amount, and outputs each of the delay signals x1, x2, x3. And a multiplexer 34 that exclusively selects one of the clock signals x, x1, x2, and x3 according to the state of the selection signal s and outputs the selected signal as the delay correction clock signal e. Therefore, the delay element 31 receives the supply of the clock signal x and outputs the delay signal x1. The delay element 32 receives the delay signal x1, and outputs a delay signal x2. The delay element 33 receives the delay signal x2 and outputs a delay signal x3.
[0032]
The delay elements corresponding to the delay detection unit 2 and the delay clock generation unit 3 are designed so that the delay elements 21 and 31, the delay elements 22 and 32, and the delay elements 23 and 33 have the same delay amount. I do.
[0033]
Next, details of the configuration and connection relationship of each of the comparison circuit 24 and the multiplexer 34 are shown in FIG. The comparison circuit 24 has latches F21, F22, F23 and logic circuits G21 to G23. The clock terminals CK of the three latches F21, F22, F23 receive the supply of the test pulse PT from the test terminal TT1, and the input terminal D receives the supply of each of the delay signals d1, d2, d3, so that the output terminal is provided. From Q, each of latch signals f1, f2, f3 corresponding to each level value of delay signals d1, d2, d3 is output. The logic circuit G21 is a four-input AND circuit that generates a selection signal s1 by taking a logical product (AND) of the latch signals f1, f2, f3 and the detection enable signal t. The logic circuit G22 is a 3-input + 1-inversion input AND circuit that generates a selection signal s2 by performing a logical product of the latch signals f1 and f2, the inverted latch signal f3B, and the detection enable signal t. The logic circuit G23 is a 2-input + 2-inversion input AND circuit that generates a selection signal s3 by performing a logical product of the latch signal f1, the inverted latch signals f2B and f3B, and the detection enable signal t. Further, the logic circuit G24 performs a logical sum of a logical product of the inverted latch signals f1B, f2B, and f3B and the inverted detection enable signal tB to generate a selection signal s4, and a three-inverted input AND circuit and a one-input + 1 inverted input OR circuit. Is an AND-OR circuit. Here, for example, a 3-input + 1-inverted-input AND circuit indicates that three of the four input terminals of the AND circuit are positive input terminals and one is an inverted input terminal. Further, the selection signals s1 to s4 are collectively called a selection signal s. FIG. 3 is an explanatory diagram showing the truth values of the selection signals s1, s2, s3, and s4 in a truth table format.
[0034]
The multiplexer 34 obtains the logical product of the clock signal x and the selection signal s4 and outputs a clock signal e1. The logic circuit G31 is an AND circuit. The multiplexer 34 obtains the logical product of the clock signal x1 and the selection signal s3 and outputs the clock signal e2. A logical circuit G32, which is an AND circuit, performs a logical product of the clock signal x2 and the selection signal s2, and outputs a clock signal e3, and a logical product of the clock signal x3 and the selection signal s1. A logic circuit G34, which is an AND circuit for outputting a clock signal e4, and a logic circuit G35, which is an OR circuit for taking the logical sum of the clock signals e1, e2, e3, and e4 and outputting the clock signal e, are provided.
[0035]
Next, the operation of this embodiment will be described with reference to FIGS. 1, 2, and 3. FIG.
[0036]
First, during normal operation, the detection enable signal t supplied to the delay detection unit 2 is fixed at “0”. Therefore, each value of the selection signals s1, s2, s3, and s4 output from the comparison circuit 24 is "1" only for the selection signal s4, and the values of the selection signals s1, s2, and s3 are "0". Therefore, the multiplexer 34 of the delay clock generator 3 selects the clock signal e1 corresponding to the clock x as the delay correction clock signal e, outputs this delay correction clock signal e via the logic circuit G35, and To supply. The clock tree unit 4 distributes and delays the delay correction clock signal e, outputs clocks a, b, c, and d, and supplies the clocks to corresponding peripheral circuits 51, 52, 53, and 54, respectively.
[0037]
Next, the operation in the test mode will be described with reference to FIGS. 4 and 5, which show time charts of signal waveforms of respective parts in the test mode. The operation of the entire test mode includes a delay value detection period and a test pattern execution period. In the delay value detection period, a delay value of the clock tree unit 4 that varies depending on manufacturing conditions, a power supply voltage value, and a use temperature is detected. On the other hand, during the test pattern execution period, the clock signal e is input to the clock tree 4 to check whether the peripheral circuits 51, 52, 53, 54 operate normally.
[0038]
FIG. 4 is a time chart showing an operation in the test mode when the delay amount of the clock tree unit 4 is small due to variations in manufacturing conditions, power supply voltage values, and operating temperatures. The operation will be described. First, one pulse is input as the clock signal e at the timing T0 with the set values of the detection enable signal t and the test pulse PT fixed at “0”. Since the value of the detection enable signal t is “0”, the values of the selection signals s1, s2, s3, and s4 output from the comparison circuit 24 are “0001” from the truth table. Therefore, in the delay clock generator 3, the logic circuit G31 of the multiplexer 34 is selected, and the clock signal e1 corresponding to the clock x is selected as the delay correction clock signal e as in the normal operation, and the delay correction clock signal e is The signal is output via the logic circuit G35 and supplied to the clock tree unit 4. The clock tree unit 4 outputs the peripheral clock d of the delay amount Txd of the clock tree unit 4 and supplies the peripheral clock d to the delay detection unit 2. The delay elements 21, 22, and 23 of the delay detection unit 2 output, as the delay signals d1, d2, and d3, pulses having a delay amount obtained by sequentially adding the delay amounts of the delay elements 21, 22, and 23 to the delay amount Txd. .
[0039]
In this state, "1" is input as the test pulse PT from the test terminal TT1 at the timing T1. The timing T1 is determined in consideration of the delay amount from the timing T0, which is the rising of the clock signal e. When the test pulse PT rises, the latches F21, F22, and F23 hold the level value “111” of the delay signals d1, d2, and d3 at that time. The values of the latches F21, F22, and F23 mean digitized delay values corresponding to delay amounts to be corrected in the clock tree unit 4.
[0040]
Next, during the test pattern execution period, the value of the detection enable signal t is set to “1”. From the truth table, the selection signal s1 is "1" and the selection signals s2, s3, s4 are "0". As a result, the multiplexer 34 selects x3 having the largest delay among the clock signals x, x1, x2, and x3, and outputs the selected signal as the delay correction clock signal e. Therefore, the delay amount Txd2 of the delay correction clock signal e in this case is Txd + Td1 + Td2 + Td3. Here, Td1, Td2, and Td3 indicate delay amounts of the delay signals d1, d2, and d3, respectively.
[0041]
Next, with reference to FIG. 5 which is a time chart showing the operation in the test mode when the delay amount of the clock tree unit 4 due to variations in the manufacturing conditions, the power supply voltage value, and the use temperature is large, for convenience of explanation, It is assumed that the values of the delay signals d1, d2, d3 are "1", "0", "0" (hereinafter "100") at the timing T1 due to the delay of the tree unit 4. As in the case where the delay value is small, "1" is input as the test pulse PT from the test terminal TT1 at the timing T1. Since the delay amount of the clock tree unit 4 is large, the latches F21, F22, and F23 hold the values “100” of the delay signals d1, d2, and d3 in this case.
[0042]
In the test pattern execution period, the selection signal s2 is “1” and the selection signals s1, s3, and s4 are “0” from the truth table. As a result, the multiplexer 34 selects the clock signal x2 that has passed through the delay element 32 from the clock signals x, x1, x2, and x3, and outputs the selected signal as the delay correction clock signal e. Therefore, the delay amount Txd2 of the delay correction clock signal e in this case is Txd + Td1.
[0043]
As described above, the peripheral clock signal can be synchronized within a certain range with respect to the clock signal x supplied from the outside by correcting the variation of the delay amount due to the manufacturing conditions, the power supply voltage value, and the use temperature.
[0044]
Therefore, in the semiconductor integrated circuit according to the present embodiment, the delay amount is adjusted in synchronization with the rise of the test pulse PT with respect to the rise of the clock signal x.
[0045]
As a first effect, it is not necessary to debug the clock signal input point, that is, the strobe point.
[0046]
As a second effect, the search for the clock signal (strobe) in the test program can be shortened. (For example, it takes 0.5 to 1.0 s and the search is reduced to 1 ms or less.) Therefore, the test time in mass production can be greatly reduced, and the manufacturing cost can be reduced.
[0047]
As a third effect, erroneous determination of a non-defective product due to insufficient clock adjustment can be prevented.
[0048]
Next, a second embodiment of the present invention will be described with reference to FIG. 6, in which constituent elements common to FIG. The semiconductor integrated circuit according to the embodiment includes circuit blocks 100, 200, and 300 having the same configuration as the semiconductor integrated circuit according to the first embodiment and having independent clock systems.
[0049]
The circuit block 100 is a circuit block of a high-speed clock, here, a 1 GHz clock system. 2, a delay clock generator 3, a clock tree 4, and a test terminal TT1.
[0050]
The circuit block 200 is a circuit block of a low-speed clock, here a clock system of 32 KHz, and includes an oscillation circuit 1A, a delay detection unit 2A, a delay clock creation unit 3A, a clock tree unit 4A, and a test terminal TT2. .
[0051]
The circuit block 300 is a circuit block for a USB (Universal Serial Bus) clock, here a 12 MHz clock system, and includes an oscillation circuit 1B for generation, a delay detection unit 2B, a delay clock generation unit 3B, and a clock tree unit. 4B and a test terminal TT3.
[0052]
The operation of each of the circuit blocks 100, 200, and 300 is the same as that of the first embodiment, and thus the description is omitted.
[0053]
In the present embodiment, since the delay correction clock signals e, g, and h of the clock tree units 4, 4A, and 4B can be controlled independently, the timing assumed in the test pattern is controlled by each clock tree unit system. Can be obtained.
[0054]
Normally, when a test is performed on a unit having a different clock system, it is necessary to adjust the timing in each clock tree unit system and the timing adjustment between the clock tree units, and it takes a lot of time to adjust the timing.
[0055]
In the present embodiment, since the operation of the asynchronous system between the units of the circuit blocks 100, 200, and 300 can also obtain the operation that matches the test pattern, the debugging of the asynchronous test pattern becomes easier. Has an effect.
[0056]
【The invention's effect】
As described above, the semiconductor integrated circuit of the present invention includes a delay detection unit that detects a delay amount of the clock tree unit during a test and outputs a delay amount detection signal, and the clock tree unit based on the delay amount detection signal. A delay clock generating unit for generating a delay correction clock for correcting a delay amount of an input clock signal, and externally supplied by correcting a variation in the delay amount due to a manufacturing condition, a power supply voltage value, and a use temperature. Since the peripheral clock signal can be synchronized within a certain range with respect to the clock signal, the delay value is adjusted in synchronization with the rise of the test pattern with respect to the rise of the external clock signal. This has the effect of eliminating the need for debugging.
[0057]
Further, the search for the clock signal (strobe) in the test program can be shortened, and the test time in mass production can be significantly reduced, so that there is an effect that the manufacturing cost can be reduced.
[0058]
Further, there is an effect that erroneous determination of a non-defective product due to insufficient clock adjustment can be prevented.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a semiconductor integrated circuit of the present invention.
FIG. 2 is a block diagram illustrating details of a configuration and a connection relationship of each of a comparison circuit and a multiplexer in FIG. 1;
FIG. 3 is an explanatory diagram showing a truth value of each selection signal in a table format.
FIG. 4 is a time chart showing a first example of an operation in the present embodiment.
FIG. 5 is a time chart showing a second example of the operation in the present embodiment.
FIG. 6 is a block diagram showing a second embodiment of the semiconductor integrated circuit of the present invention.
FIG. 7 is a block diagram illustrating an example of a conventional semiconductor integrated circuit.
FIG. 8 is a time chart showing an example of an operation in a conventional semiconductor integrated circuit.
[Explanation of symbols]
1, 1A, 1B oscillation circuit
2, 2A, 2B delay detector
3, 3A, 3B delayed clock generator
4, 4A, 4B Clock tree section
21, 22, 23, 31, 32, 33 delay element
24 Comparison circuit
34 Multiplexer
51, 52, 53, 54 Peripheral circuits
100, 200, 300 circuit blocks
F21, F22, F23 Latch
G21, G22, G23, G24, G31, G32, G33, G34, G35
Logic circuit
TT1, TT2, TT3 test terminal

Claims (7)

複数の周辺回路に供給する周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、
テスト時に前記クロックツリー部の遅延量を検出し遅延量検出信号を出力する遅延検出部と、
前記遅延量検出信号に基づき前記クロックツリー部に入力する前記クロック信号の遅延量を補正するための遅延補正クロックを作成する遅延クロック作成部とを備えることを特徴とする半導体集積回路。
In order to generate a peripheral clock signal to be supplied to a plurality of peripheral circuits, a buffer for equalizing delay is inserted in a clock wiring network for distributing the clock signal, and a clock tree section is formed by clock tree synthesis laid out in a tree shape. In semiconductor integrated circuits,
A delay detection unit that detects a delay amount of the clock tree unit during a test and outputs a delay amount detection signal;
A semiconductor integrated circuit comprising: a delay clock generating unit configured to generate a delay correction clock for correcting a delay amount of the clock signal input to the clock tree unit based on the delay amount detection signal.
N(Nは正の整数)個の周辺回路に供給する第1〜第Nの周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、
前記クロック信号を生成する発振回路と、
前記クロック信号を分配し、前記N個の前記周辺回路の各々に供給する前記第1〜第Nの周辺クロック信号を生成する前記クロックツリー部と、
検出イネーブル信号の供給に応答して前記クロックツリー部の出力する前記第1〜第Nの周辺クロック信号の1つである代表周辺クロック信号とテスト端子から入力したテストパターンの立ち上がりエッジと比較して前記代表周辺クロック信号の遅延量を検出し対応する選択信号を出力する遅延検出部と、
前記選択信号に基づき前記クロック信号に所定の遅延量を付加して遅延量を補正した遅延補正クロック信号を出力する遅延クロック作成部とを備えることを特徴とする半導体集積回路。
In order to generate first to Nth peripheral clock signals to be supplied to N (N is a positive integer) peripheral circuits, a buffer for equalizing delay is inserted in a clock wiring network for distributing clock signals, In a semiconductor integrated circuit having a clock tree portion by clock tree synthesis laid out in a tree shape,
An oscillation circuit that generates the clock signal;
A clock tree unit that distributes the clock signal and generates the first to Nth peripheral clock signals to be supplied to each of the N peripheral circuits;
A representative peripheral clock signal, which is one of the first to Nth peripheral clock signals output from the clock tree unit in response to the supply of the detection enable signal, is compared with a rising edge of a test pattern input from a test terminal. A delay detection unit that detects a delay amount of the representative peripheral clock signal and outputs a corresponding selection signal;
A semiconductor integrated circuit, comprising: a delay clock generator that adds a predetermined delay amount to the clock signal based on the selection signal and outputs a delay corrected clock signal in which the delay amount is corrected.
前記遅延検出部が、最初段に前記代表周辺クロック信号の供給を受けそれぞれ一定遅延量遅延し第1〜第N−1の遅延信号の各々を出力する縦続接続された第1〜第N−1の遅延素子と、
テストパルスの立ち上がりに応答して前記第1〜第N−1の遅延信号の各々のレベルの状態を遅延値としてラッチ・保持し前記検出イネーブル信号のアクティブレベルのとき保持した前記第1〜第N−1の遅延信号をエンコードした前記選択信号を出力し、前記検出イネーブル信号のインアクティブレベルのとき前記第1〜第N−1の遅延信号の値に関係なく前記クロック信号が直接前記遅延補正クロック信号として出力するように制御する前記選択信号を出力する比較回路とを備え、
前記遅延クロック作成部が、最初段に前記クロック信号の供給を受けそれぞれ一定遅延量遅延し第1〜第N−1の補正遅延信号の各々を出力する縦続接続された第1〜第N−1の補正用遅延素子と、
前記選択信号の状態によって排他的に前記クロック信号と前記第1〜第N−1の補正遅延信号のうちから一つを選択し遅延補正クロック信号として出力するマルチプレクサとを備えることを特徴とする請求項2記載の半導体集積回路。
The delay detection unit receives the supply of the representative peripheral clock signal at the first stage, delays each by a fixed delay amount, and outputs each of the first to N-1st delay signals. And a delay element of
In response to the rise of the test pulse, the state of each level of the first to N-1th delay signals is latched and held as a delay value, and held at the active level of the detection enable signal. -1 is output as the selection signal which encodes the delay signal, and when the detection enable signal is at an inactive level, the clock signal is directly applied to the delay correction clock regardless of the values of the first to N-1th delay signals. A comparison circuit that outputs the selection signal that is controlled to be output as a signal.
The first to N-1th cascaded delay clock generators receive the clock signal at the first stage, delay each by a fixed delay amount, and output each of the first to N-1th correction delay signals. A delay element for correction of
A multiplexer for exclusively selecting one of the clock signal and the first to (N-1) th corrected delay signals according to a state of the selection signal and outputting the selected signal as a delay corrected clock signal. Item 3. A semiconductor integrated circuit according to item 2.
前記遅延検出部と前記遅延クロック作成部のそれぞれ対応する第1〜第N−1の遅延素子及び第1〜第N−1の補正用遅延素子同士の各々が、それぞれ同一遅延量となるように設計することを特徴とする請求項3記載の半導体集積回路。The first to (N-1) th delay elements and the first to (N-1) th correction delay elements respectively corresponding to the delay detection unit and the delay clock generation unit have the same delay amount. The semiconductor integrated circuit according to claim 3, wherein the semiconductor integrated circuit is designed. 前記Nが4であり、前記比較回路が、クロック端子に前記テストパルスの供給を受け入力端子に前記第1〜第3の遅延信号の各々の供給を受け出力端子から前記第1〜第3の遅延信号の各々のレベル値に対応する第1〜第3のラッチ信号の各々を出力する第1〜第3のラッチと、
前記第1〜第3のラッチ信号及び前記検出イネーブル信号との論理積をとり第1の選択信号を生成する第1の論理回路と、
前記第1,第2のラッチ信号と第3のラッチ信号の各反転値及び前記検出イネーブル信号との論理積をとり第2の選択信号を生成する第2の論理回路と、
前記第1のラッチ信号と前記第2,第3のラッチ信号の各反転値及び前記検出イネーブル信号との論理積をとり第3の選択信号を生成する第3の論理回路と、
前記第1〜第3のラッチ信号の各反転値の論理積と前記検出イネーブル信号の反転値との論理和をとり第4の選択信号を生成する第4の論理回路とを備えることを特徴とする請求項3記載の半導体集積回路。
The N is 4, and the comparison circuit receives the test pulse at a clock terminal, receives the first to third delay signals at an input terminal, and receives the first to third delay signals from an output terminal. First to third latches for outputting each of the first to third latch signals corresponding to each level value of the delay signal;
A first logic circuit that takes a logical product of the first to third latch signals and the detection enable signal to generate a first selection signal;
A second logic circuit that takes a logical product of the inverted values of the first and second latch signals and the third latch signal and the detection enable signal to generate a second selection signal;
A third logic circuit for calculating a logical product of the first latch signal, each inverted value of the second and third latch signals, and the detection enable signal to generate a third selection signal;
A fourth logic circuit that performs a logical sum of a logical product of the inverted values of the first to third latch signals and the inverted value of the detection enable signal to generate a fourth selection signal; 4. The semiconductor integrated circuit according to claim 3, wherein:
前記Nが4であり、前記マルチプレクサが、前記クロック信号と前記選択信号を構成する第1の選択信号との論理積をとり第1の遅延補正クロック信号を出力する第1の論理回路と、
前記第1の補正遅延信号と前記選択信号を構成する第2の選択信号との論理積をとり第2の遅延補正クロック信号を出力する第2の論理回路と、
前記第2の補正遅延信号と前記選択信号を構成する第3の選択信号との論理積をとり第3の遅延補正クロック信号を出力する第3の論理回路と、
前記第3の補正遅延信号と前記選択信号を構成する第4の選択信号との論理積をとり第4の遅延補正クロック信号を出力する第4の論理回路と、
前記第1〜第4の遅延補正クロック信号の論理和をとり前記遅延補正クロック信号を出力する第5の論理回路とを備えることを特徴とする請求項3記載の半導体集積回路。
A first logic circuit, wherein the N is 4, the multiplexer takes a logical product of the clock signal and a first selection signal forming the selection signal, and outputs a first delay correction clock signal;
A second logic circuit that performs an AND operation of the first correction delay signal and a second selection signal that forms the selection signal and outputs a second delay correction clock signal;
A third logic circuit that takes a logical product of the second correction delay signal and a third selection signal that forms the selection signal and outputs a third delay correction clock signal;
A fourth logic circuit that takes a logical product of the third correction delay signal and a fourth selection signal forming the selection signal and outputs a fourth delay correction clock signal;
4. The semiconductor integrated circuit according to claim 3, further comprising: a fifth logic circuit that performs a logical sum of the first to fourth delay correction clock signals and outputs the delay correction clock signal.
請求項1又は2の半導体集積回路と同一構成のそれぞれ独立したクロック系統の複数の回路ブロックを備えることを特徴とする半導体集積回路。3. A semiconductor integrated circuit comprising: a plurality of circuit blocks each having an independent clock system and the same configuration as the semiconductor integrated circuit according to claim 1 or 2.
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