JP2004021119A

JP2004021119A - Screen display and screen display method

Info

Publication number: JP2004021119A
Application number: JP2002179007A
Authority: JP
Inventors: Shigeyuki Onishi; 大西　茂之
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-06-19
Filing date: 2002-06-19
Publication date: 2004-01-22

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a screen display which generates the next display screen by only processing of updating pictures of changing layers in a display screen represented by a plurality of layers having a relationship of overlapping with each other. <P>SOLUTION: The screen display is provided with a layer screen buffer 7 wherein pixel data of the plurality of layers constituting the screen is stored for each layer, a layer state buffer 6 wherein a state indicating whether pixel data of each layer has a transmissive color or a non-transmissive color is stored, a display screen buffer 2 wherein pixel data of the highest layer having pixel data of a non-transmissive color out of pixel data of the plurality of layers stored in the buffer 7 is stored for each pixel, and a plotting circuit which designates a layer having pixel data changed and updates pixel data of the corresponding layer in the buffer 7, pixel layer state data of the corresponding layer in the layer state buffer 6, and/or corresponding pixel data in the buffer 2 with respect to pixels of which the pixel data in the designated layer is required to be updated. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、ＣＲＴや液晶表示装置等に出力する画素データを書き込む画面表示装置および画面表示方法に関し、特に、レイヤ構造を持たせることにより、２次元の平面上に表現されるあらゆる画像を、描画する場合に画像同士の重なりを保証しながら画面更新を行うことが可能な画面表示装置および画面表示方法に関するものである。
【０００２】
【従来の技術】
図２６は、従来の画面表示システムの構成を示すブロック図である。この従来の画面表示システムは、アドレス信号１１、制御信号１２およびデータ信号１３によって、画面の描画制御を行う中央演算処理装置（以下、ＣＰＵという）１、表示する画面の画素データを記憶するためのバッファメモリである表示画面バッファ２、表示画面バッファ２から取り出したデータに基づく表示画素データ信号１４により表示を行う表示デバイス３、および表示デバイス３への表示画素データ信号１４の出力制御と、そのための表示画面バッファ２からのデータの取り出しと、表示画面バッファ２へのＣＰＵ１からの制御との間の調停を行い、表示画面バッファ２を、表示画面バッファ用アドレス信号２１、表示画面バッファ用制御信号２２および表示画面バッファ用データ信号２３によって制御する表示コントローラ４を有する。
【０００３】
図２７は、従来の画面表示システムのＣＰＵ１からみたメモリマップ図を示している。この図において、９はメモリマップ全体を示しており、９１は表示画面バッファ２が配置された位置を示す表示画面バッファオフセットアドレスを示している。この表示画面バッファオフセットアドレス９１によって定められる位置に表示画面バッファ２のエリアが配置される。通常、表示画面バッファ２の内容は実際に表示される画面と１対１に対応している。
【０００４】
このような画面表示システムでは、一般的に、図２８に示すように表示画面１０は画素１００の集合として構成される。ここで、画素とはある１つの色、階調を表現することができる最小単位の大きさをさす。コンピュ−タ等による画面表示システムでは、１つの画素１００をあるビット数のデータとして表現するが、このとき、このビット数のデータを有する画素は２のビット数乗分の色、階調を表現することができる。例えば、８ビットの画素であれば２５６（＝２^８）色のカラーを表現することができる。表示画面は、この画素が縦、横にマトリクス上に敷き詰められることによって構成される。例えば、縦４８０ドット×横６４０ドットのマトリクスで表示画面を構成することで、ＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）の解像度の表示画面を表現することができる。
【０００５】
また、表示画面は、画面の構成内容から複数の画像が組み合わされたものとして認識することができる。この明細書では、画像を任意の画素の集合として定義する。すなわち、画像は、任意のサイズ、任意の形状、画素単位で任意の色を有し、例えば、文字や文字列、木や車などの物体、または写真のような一つの画面など、２次元平面上に表される全ての物を含むものである。
【０００６】
つぎに、従来の画面表示システムにおける画面表示の動作について説明する。ここで、メモリマップ９上には、予め表示画面バッファ２の領域を表示画面バッファオフセットアドレス９１によって設定されているものとする。まず、ＣＰＵ１が、アドレス信号１１、制御信号１２およびデータ信号１３によって、表示画面バッファ２に対して、表示したい画像の画素データを書込む。
【０００７】
つづいて、表示コントローラ４が、表示画面バッファ用アドレス信号２１、表示画面バッファ用制御信号２２および表示画面バッファ用データ信号２３によって、表示画面バッファ２から画素データを取り出し、表示デバイス３に対して、表示デバイス３の走査タイミングに合わせた表示画素データ信号１４に変換して出力する。このとき、表示画面バッファ２に対する制御において、ＣＰＵ１からの書込み制御と、表示コントローラ４からの読出し制御とが非同期に行われている。そのため、表示画面バッファ２として完全非同期な２ポートを有する記憶デバイスを使用しない場合は、表示コントローラ４はこの間の調停も行う必要がある。すなわち、表示コントローラ４は、ＣＰＵ１からの書込み時には、アドレス信号１１、制御信号１２およびデータ信号１３を受けて、表示画面バッファ用アドレス信号２１、表示画面バッファ用制御信号２２および表示画面バッファ用データ信号２３に変換し、表示画面バッファ２に対して表示したい画像のデータを書込む処理を行い、そして表示画素データ信号１４を受けて表示デバイス３上に画像を表示させる。
【０００８】
つぎに、このような表示画面システムにおいて、複数の画像が、画面に対して奥行き方向で互いに重なり合い、前後の重なり関係を有する複数の画像が、その重なり状態を保ったまま、個々の画像が移動、変形、消去などの処理によって変化するようなアプリケーションを実現する場合の、ＣＰＵによる表示画面バッファ２への書込み動作を説明する。ここでは、図２４に示される画面から、図２５に示される画面に変化する場合を例に挙げて説明する。これらの図２４と図２５において、１０は表示画面全体を示し、１０１は山と月が示される背景画像としての画像を示し、１０２は横向きのヨットの画像を示し、１０３は波の画像を示し、１０４は「ヨット」という文字の画像を示し、そして１０５は前向きのヨットの画像を示している。
【０００９】
図２４の表示画面１０は、画像１０１〜１０４がこの順番に下から上に向かって、すなわち表示画面１０上で奥から手前に向かって重なって構成されている。また、図２５の表示画面１０は、図２４の表示画面１０において横向きのヨットの画像１０２が、前向きのヨットの画像１０５に変化したものであり、画像１０１、画像１０５、画像１０３および画像１０４が、この順番に表示画面１０上で奥から手前に向かって重なって構成されている。
【００１０】
これらの表示画面１０が表示デバイスに表示されるには、最初に、図２４に示されるようにＣＰＵ１は、第１に画像１０１を描画し、第２に画像１０２を描画し、第３に画像１０３を描画し、そして第４に画像１０４を描画する。そして、つぎに、再びＣＰＵ１は、第１に画像１０１を描画し、第２に画像１０５を描画し、第３に画像１０３を描画し、そして第４に画像１０４を描画する。このように、すべての画像を描画しなおすことによって、表示画面１０中の一部の画像を変化させる処理が実現される。
【００１１】
また、従来の表示画面システムにおいて、複数の画像が重なり合うような画面を表示する他の方法として、レイヤという概念を用いて表示画面を構成する方法が知られている。ここで、レイヤとは、下から上に順序を持って重なった複数の透明な層を意味するものである。この各レイヤに画像を描いて、透明な部分は下のレイヤの状態が透けて見えるようになっている。
【００１２】
図２９は、図２４の表示画面１０をレイヤで構成した場合を示している。７００〜７０３は、最下層からレイヤ０、レイヤ１、レイヤ２およびレイヤ３の４枚のレイヤをそれぞれ示している。
【００１３】
レイヤの概念を用いて表示画面を構成する場合には、まず、表示システムで必要となる重なり数分のレイヤを用意し、それぞれにレイヤに対して下から上に重ねるための順序付けを行う。図２９に示される例では、各レイヤ７００〜７０３は、表示画面１０と同様に画素が縦と横にマトリクス上に敷き詰められて構成される。
【００１４】
つぎに、透明な状態を表すために、画素データの一つを透過色として設定する。例えば、画素データが８ビットで構成される場合には、表現できる色の数は２５６（＝２^８）色となるが、その内の一つを透過色として設定すると、表現できる色の数は２５５色となる。ただし、最下層のレイヤ０ではその下に透ける色がないため、透過色もそのまま一つの色として使用可能である。
【００１５】
このように定義された状態で、レイヤ７００〜７０３上に画像を描く。図２９では、レイヤ０は図２４の画像１０１に、レイヤ１は同じく画像１０２に、レイヤ２は同じく画像１０３に、そしてレイヤ３は同じく画像１０４に対応している。これらのレイヤ７００〜７０３において、画像がない部分は全て、画素データとして透過色が設定される。なお、画像自身の中に透過色がある場合はその部分は透明な状態であることになる。
【００１６】
全てのレイヤ７００〜７０３で同じ位置にある画素ごとに、最も上側のレイヤから最下層のレイヤに向かって順に画素データを透過色と比較し、透過色でない最初のレイヤの画素データが表示画面１０の画素データとなる。全ての画素位置に対して同じ処理を行い、画像１０１〜１０４が重なった表示画面１０の画面が実現される。
【００１７】
【発明が解決しようとする課題】
しかしながら、上述した従来の複数の画像を下から順に重ねて表示画像を作成する方法では、どちらも画面の一部の画像を変更する場合であっても、重なっているすべての画像を更新する必要がある。また、複数のレイヤで画像を構成する方法では、１枚のレイヤが変化した場合でも、すべての画素位置に対して最も上側のレイヤから最下層のレイヤに向かって順に画素データを透過色と比較し、透過色でない最も上側のレイヤの画素データを求める必要がある。したがって、どちらの表示画像を作成する方法でも重なる画像の数が多くなればなるほど、画像を表示させるための処理時間が増大してしまうという問題点があった。
【００１８】
この発明は上記に鑑みてなされたもので、複数の画像が重なって表示される表示画面を更新する場合に、すべての画像を更新することなく、表示画面の更新に要する時間を短縮してつぎの表示画面を生成することが可能な画面表示装置および画面表示方法を得ることを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる画面表示装置は、表示装置に表示させる画像を構成する複数のレイヤの画素データをレイヤ毎に格納するレイヤ画面格納手段と、前記レイヤ毎の画素データが透過色か非透過色かの画素レイヤ状態データを格納するレイヤ状態格納手段と、透過色を含む画素データが記憶され、前記レイヤ画面格納手段に格納される複数のレイヤの画像データのうち非透過色の画素データを有する最も上側のレイヤの画素データを各画素毎に格納する表示画面格納手段と、画素データに変更のあるレイヤを指定する書込みレイヤ指定手段と、前記指定されたレイヤ内で画素データの更新が必要な画素について、前記レイヤ画面格納手段の対応するレイヤの画素データおよび／または前記レイヤ状態格納手段の対応するレイヤの画素レイヤ状態データを更新するとともに、前記表示画面格納手段の対応する画素データを更新する更新手段とを有する描画回路と、を備えることを特徴とする。
【００２０】
この発明によれば、レイヤ画面格納手段によって、表示装置に表示させる画像を構成する複数のレイヤの画素データがレイヤ毎に格納され、レイヤ状態格納手段によって、レイヤ毎の画素データが透過色か非透過色かの画素レイヤ状態データが格納される。また、表示画面格納手段によって、透過色を含む画素データが記憶され、レイヤ画面格納手段に格納される複数のレイヤの画像データのうち非透過色の画素データを有する最も上側のレイヤの画素データが各画素毎に格納される。そして、描画回路の書込みレイヤ指定手段によって、画素データに変更のあるレイヤが指定されると、描画回路の更新手段によって、指定されたレイヤ内で画素データの更新が必要な画素について、レイヤ画面格納手段の対応するレイヤの画素データおよび／またはレイヤ状態格納手段の対応するレイヤの画素レイヤ状態データが更新されるとともに、表示画面格納手段の対応する画素データが更新される。
【００２１】
つぎの発明にかかる画面表示方法は、表示装置に表示させる画像を構成する複数のレイヤの画素データをレイヤ毎に格納するレイヤ画面格納手段と、前記レイヤ毎の画素データが透過色か非透過色かの画素レイヤ状態データを格納するレイヤ状態格納手段と、を備え、透過色を含む画素データが記憶され、前記レイヤ画面格納手段に格納される複数のレイヤの画像データのうち非透過色の画素データを有する最も上側のレイヤの画素データを各画素毎に表示画面格納手段に格納する画面表示方法であって、画素データに変更のあるレイヤを指定し、前記指定されたレイヤ内で画素データの更新が必要な画素について、前記レイヤ画面格納手段の対応するレイヤの画素データおよび／または前記レイヤ状態格納手段の対応するレイヤの画素レイヤ状態データを更新するとともに、前記表示画面格納手段の対応する画素データを更新することを特徴とする。
【００２２】
この発明によれば、画素データに変更のあるレイヤを指定し、指定されたレイヤ内で画素データの更新が必要な画素について、レイヤ画面格納手段の対応するレイヤの画素データおよび／またはレイヤ状態格納手段の対応するレイヤの画素レイヤ状態データを更新するとともに、表示画面格納手段の対応する画素データを更新することによって、透過色を含む画素データが記憶され、レイヤ画面格納手段に格納される複数のレイヤの画像データのうち非透過色の画素データを有する最も上側のレイヤの画素データを各画素毎に表示画面格納手段に格納する画面表示方法が提供される。
【００２３】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる画面表示装置および画面表示方法の好適な実施の形態を詳細に説明する。
【００２４】
図１は、この発明にかかる画面表示装置の構成を示すブロック図である。図１において、画面表示装置は、画面の描画制御を行うＣＰＵ１、表示する画面の画素データを格納する表示画面バッファ２、表示画面バッファ２の画素データに基づいて表示を行う表示デバイス３、表示デバイス３への出力と、表示画面バッファ２を制御する表示コントローラ４、レイヤごとの画素データの画素の状態を格納するレイヤ状態バッファ６、画素データをレイヤごとに格納するレイヤ画面バッファ７、レイヤ状態バッファ６とレイヤ画面バッファ７を制御して表示画面バッファ２への描画を行う描画回路５を有する。
【００２５】
ＣＰＵ１は、アドレス信号１１、制御信号１２およびデータ信号１３によって表示画面の描画制御を行い、描画回路５に接続されている。
【００２６】
表示画面バッファ２は、表示する画面の画素データを格納するためのバッファメモリであり、表示コントローラ４と接続されている。ここで、この表示画面バッファ２は、特許請求の範囲の表示画面格納手段に対応している。
【００２７】
表示デバイス３は、表示画面バッファ２から取り出したデータに基づく表示画素データ信号１４によって表示を行い、表示コントローラ４と接続されている。
【００２８】
表示コントローラ４は、表示画面バッファ２と表示デバイス３と接続され、表示画面バッファ２からの画素データを取り出して、その画素データを表示画素データ信号１４として表示デバイス３への出力制御を行う。また、表示コントローラ４は、この表示画面バッファ２からの画素データの取り出しと、ＣＰＵ１から表示画面バッファ２への画素データの書込み制御との間の調停を行う。表示コントローラ４による表示画面バッファ２への制御は、表示画面バッファ用アドレス信号２１、表示画面バッファ用制御信号２２および表示画面バッファ用データ信号２３によって行われる。
【００２９】
レイヤ状態バッファ６は、描画回路５と接続され、表示する画面の各画素位置において、レイヤごとの画素データが透過であるか非透過であるかを示す画素レイヤ状態データを格納する。ここで、レイヤ状態バッファ６は、特許請求の範囲のレイヤ状態格納手段に対応している。
【００３０】
レイヤ画面バッファ７は、描画回路５と接続され、表示画面中に使用されるレイヤの画素データをレイヤごとに格納する。したがって、このレイヤ画面バッファ７は、表示画面中に使用されるレイヤの数の分だけ用意される。ここで、レイヤ画面バッファ７は、特許請求の範囲のレイヤ画面格納手段に対応している。
【００３１】
描画回路５は、ＣＰＵ１からのアドレス信号１１、制御信号１２およびデータ信号１３の入力を受けて、描画回路生成アドレス信号３１、描画回路生成制御信号３２および描画回路生成データ信号３３を出力する。そして、これらの信号３１〜３３によって、レイヤ状態バッファ６とレイヤ画面バッファ７を制御し、表示画面バッファ２への描画を行う。また、描画回路５は、表示画面バッファ２への描画の際に書込むレイヤを指定する書込みレイヤ指定レジスタ５１、画素データの一つを、該当する画素位置では該当する値となるレイヤを透過させる透過色として指定する透過色レジスタ５２を有する。なお、描画回路５が信号３１〜３３によってレイヤ状態バッファ６とレイヤ画面バッファ７を制御し、表示画面バッファ２へ描画を行う処理手段は、特許請求の範囲の更新手段に対応するものである。また、上記の書込みレイヤ指定レジスタ５１は特許請求の範囲の書込みレイヤ指定手段に対応し、透過色レジスタ５２は同じく透過色設定手段に対応している。
【００３２】
図２は、図１の画面表示装置中のＣＰＵ１からみたメモリマップを示している。この図２において、９はメモリマップ全体を示している。また、９１は表示画面バッファ２がメモリ上に配置される位置を示す表示画面バッファオフセットアドレスを示しており、この表示画面バッファオフセットアドレス９１によって定められるメモリ上の位置に表示画面バッファ２のエリアが配置される。９２はレイヤ状態バッファ６がメモリ上に配置される位置を示すレイヤ状態バッファオフセットアドレスを示しており、このレイヤ状態バッファオフセットアドレス９２によって定められるメモリ上の位置にレイヤ状態バッファ６のエリアが配置される。９３はレイヤ画面バッファ７がメモリ上に配置される位置を示すレイヤ画面バッファオフセットアドレスを示しており、表示画面を構成するレイヤの数だけ設定される。そして、このレイヤ画面バッファオフセットアドレス９３によって定められるメモリ上の位置に、各レイヤ画面バッファ７のエリアが配置される。なお、この図２では、画面はｎ＋１層（ｎは０以上の整数）のレイヤから構成され、レイヤ画面は、番号０から番号ｎの順に、下から上に重なるものとし、以下では、ｉを整数（０≦ｉ≦ｎ−１）とすると、番号ｉのレイヤ画面バッファ７を“レイヤｉ画面バッファ７”と表示している。
【００３３】
つぎに、図３のフローチャートを参照して、この画面表示装置における画面に対する画像の描画の動作手順を説明する。まず、ＣＰＵ１が描画回路５の透過色レジスタ５２に透過色を設定する（ステップＳ１）。ＣＰＵ１は、ステップＳ１の状態で、画像の描画が発生するまで待ち状態となる（ステップＳ２でＮｏの場合）。画像描画の発生の待ち状態から、ある画像の描画が発生した場合（ステップＳ２でＹｅｓの場合）には、ＣＰＵ１は描画回路５の書込みレイヤ指定レジスタ５１に画像を描画するレイヤ（以下、書込みレイヤという）の値を設定し（ステップＳ３）、その書込みレイヤ中における描画する画像の１画素の画素データの更新を行う（ステップＳ４）。その後、ＣＰＵ１は、書込みレイヤ中の画像の描画が完了したか否かを判定する（ステップＳ２４）。書込みレイヤ中の画像の描画が完了していない場合（ステップＳ２４でＮｏの場合）には、再びステップＳ４へ戻り、つぎの画素の画素データ更新を行う。一方、書込みレイヤの画像の描画が完了した場合（ステップＳ２４でＹｅｓの場合）には、再びステップＳ２へと戻り、画像の描画が発生するまで待ち状態となり、以上の動作処理が繰り返される。
【００３４】
つぎに、上述した図３のステップＳ３での描画回路５による１画素の更新の動作処理について、図４〜図５のフローチャートと図６〜図１３のタイミングチャートを参照しながらさらに詳細に説明する。図６〜図１３のタイミングチャートは、図４〜図５のフローチャートのステップＳ５〜Ｓ２３までに示される１つの画素データの表示画面バッファ２への描画動作について示すものである。また、図１４〜図２０は、予め、透過色と書込みレイヤが指定された状態で、書込み画素データを書込んだ場合の、表示デバイス３上に表示される表示画面、各レイヤの画素データおよびレイヤ状態バッファ６の画素レイヤ状態データについて描画前と描画後における変化の例を示している。これらの図１４〜図２０の例では、表示画面１０は、４つのレイヤ７００〜７０３から構成され、レイヤ１の画素データを更新する場合を示している。なお、これらの図１４〜図２０のレイヤ状態バッファ６において、“０”は透過を、“１”は非透過をそれぞれ示している。
【００３５】
まず、図６に示されるように、ＣＰＵ１がアドレス信号１１、制御信号１２およびデータ信号１３を用いて、１つの画素データの表示画面バッファ２への書込みを開始する。この画素データのことを、この明細書において、書込み画素データと呼ぶこととする。つづいて、描画回路５は、これらの信号１１〜１３を受けて、描画回路生成アドレス信号３１、描画回路生成制御信号３２および描画回路生成データ信号３３を用いて、レイヤ状態バッファ６から、書込みを行う画素の位置に対応する画素レイヤ状態データ、すなわち書込みを行う位置の画素が透過か非透過かの情報を読出す（ステップＳ５）。以上の動作が、タイミングｔ１のサイクルで実施される。
【００３６】
つぎに、書込み画素データが透過色と等しいかを判定する（ステップＳ６）。書き込み画素データが透過色と等しい場合（ステップＳ６でＹｅｓの場合）には、書込みレイヤ中の更新する位置の画素の状態が、ステップＳ５で読込んだ画素レイヤ状態データを参照して非透過であるか否かを判定する（ステップＳ７）。書込みレイヤ中の更新位置の画素の状態が非透過である場合（ステップＳ７でＹｅｓの場合）には、書込みレイヤの位置が、更新位置の画素と同じ位置の画素であって画素の状態が非透過である最も上側のレイヤの位置よりも下位か否かをステップＳ５で読込んだ画素レイヤ状態データを参照して判定する（ステップＳ９）。すなわち、書込みレイヤ指定レジスタ５１に格納されている書込みレイヤの値（番号）が、更新位置の画素と同じ位置であって画素の状態が非透過である最も上側のレイヤの値（番号）よりも小さいか否かをステップＳ５で読込んだ画素レイヤ状態データを参照して判定を行う。
【００３７】
書込みレイヤの位置と更新位置と同じ位置の画素であって非透過である最も上側のレイヤの位置が同じである場合（ステップＳ９でＮｏの場合）には、図５のＡ以下の処理および図７に示される処理が行われる。すなわち、タイミングｔ２のサイクルで、更新位置の画素に対応するレイヤ状態バッファ６の画素レイヤ状態データ（透過）を書込み（ステップＳ１２）、タイミングｔ３のサイクルで、更新位置と同じ位置の画素であって図形を有する（非透過である）最も上側のレイヤの画素データをレイヤ画面バッファ７から読出し（ステップＳ１３）、タイミングｔ４のサイクルで、表示画面バッファ２へステップ１３で読出した画素データを書込み（ステップＳ１４）、処理を終了する。図１４には、レイヤ１の黒色の画素データが透過色の書込み画素データに書き換えられている状態が示されている。描画前はレイヤ１が非透過の画素データを有する最も上側のレイヤであったので、描画後には、その下位のレイヤ０の画素が表示画面１０に表示されている。
【００３８】
一方、上述したステップＳ９で、書込みレイヤの位置が更新位置と同じ位置の画素であって非透過である最も上側のレイヤの位置よりも下位である場合（ステップＳ９でＹｅｓの場合）には、図５のＢ以下の処理および図８に示される処理が行われる。すなわち、タイミングｔ２のサイクルで、更新位置の画素に対応するレイヤ状態バッファ６の画素レイヤ状態データ（透過）を書込み（ステップＳ１５）、処理を終了する。図１５には、レイヤ１の黒色の画素データが透過色の書込み画素データに書き換えられている状態が示されている。しかし、描画前の非透過の画素データを有する最も上側のレイヤはレイヤ２であるので、レイヤ１が更新されても、表示画面１０上の表示に変化はない。
【００３９】
ステップＳ７で書込みレイヤ中の更新位置の画素の状態が透過である場合（ステップＳ７でＮｏの場合）には、更新位置の画素データに対して処理を行う必要がないので、そのまま処理を終了する（図９および図１６参照）。
【００４０】
つぎに、上述したステップＳ６で書込み画素データが透過色でない場合（ステップＳ６でＮｏの場合）には、書込みレイヤ中の更新する位置の画素の状態が、ステップＳ５で読込んだ画素レイヤ状態データを参照して非透過であるか否かを判定する（ステップＳ８）。書込みレイヤ中の更新位置の画素の状態が非透過である場合（ステップＳ８でＹｅｓの場合）には、書込みレイヤの位置が、更新位置の画素であって画素の状態が非透過である最も上側のレイヤの位置よりも下位か否かをステップＳ５で読込んだ画素レイヤ状態バッファ６を参照して判定する（ステップＳ１０）。すなわち、書込みレイヤ指定レジスタ５１に格納されている書込みレイヤの値（番号）が、更新位置の画素と同じ位置の画素であって画素の状態が非透過である最も上側のレイヤの値（番号）よりも小さいか否かをステップＳ５で読込んだ画素レイヤ状態データを参照して判定を行う。
【００４１】
書込みレイヤの位置と、更新位置と同じ位置の画素であって非透過である最も上側のレイヤの位置が同じである場合（ステップＳ１０でＮｏの場合）には、図５のＣ以下の処理および図１０に示される処理が行われる。すなわち、タイミングｔ２のサイクルで、書込みレイヤ指定レジスタ５１で指定された値のレイヤ画面バッファ７へ書込み画素データを書込み（ステップＳ１６）、タイミングｔ３のサイクルで、表示画面バッファ２へ書込み画素データを書込み（ステップＳ１７）、処理を終了する。図１７には、レイヤ１の黒色の画素データが右斜線の書込み画素データに書き換えられている状態が示されている。描画前の非透過の画素データを有する最も上側のレイヤはレイヤ１であるので、レイヤ１が更新された後には、表示画面１０上の表示は黒色の画素データから右斜線の画素データへと更新されている。
【００４２】
一方、上述したステップＳ１０で、書込みレイヤの位置が更新位置と同じ位置の画素であって非透過である最も上側のレイヤの位置よりも下位である場合（ステップＳ１０でＹｅｓの場合）には、図５のＤ以下の処理および図１１の処理が行われる。すなわち、タイミングｔ２のサイクルで、書込みレイヤ指定レジスタ５１で指定された値のレイヤ画面バッファ７へ書込み画素データを書込み（ステップＳ１８）、処理を終了する。図１８には、レイヤ１の黒色の画素データが右斜線の書込み画素データに書き換えられている状態が示されている。しかし、描画前の非透過の画素データを有する最も上側のレイヤはレイヤ２であるので、レイヤ１が更新されても、表示画面１０上の表示に変化はない。
【００４３】
また、上述したステップＳ８で、書込みレイヤ中の更新位置の画素の状態が透過である場合（ステップＳ８でＮｏの場合）には、書込みレイヤの位置が、更新位置の画素であって画素の状態が非透過である最も上側のレイヤの位置よりも下位か否かをステップＳ５で読込んだ画素レイヤ状態データを参照して判定する（ステップＳ１１）。すなわち、書込みレイヤ指定レジスタ５１に格納されている書込みレイヤの値（番号）が、更新位置の画素と同じ位置の画素であって画素の状態が非透過である最も上側のレイヤの値（番号）よりも小さいか否かをステップＳ５で読込んだ画素レイヤ状態データを参照して判定を行う。
【００４４】
書込みレイヤの位置が、更新位置と同じ位置の画素であって非透過である最も上側のレイヤの位置よりも小さい場合（ステップＳ１１でＹｅｓの場合）には、図５のＥ以下の処理および図１２に示される処理が行われる。すなわち、タイミングｔ２のサイクルで、書込みレイヤ指定レジスタ５１で指定された値のレイヤ画面バッファ７へ書込み画素データを書込み（ステップＳ１９）、タイミングｔ３のサイクルで、更新位置の画素に対応するレイヤ状態バッファ６の画素レイヤ状態データ（非透過）を書込み（ステップＳ２０）、処理を終了する。図１９には、レイヤ１の透過色の画素データが右斜線の書込み画素データに書き換えられている状態が示されている。しかし、描画前の非透過の画素データを有する最も上側のレイヤはレイヤ２であるので、レイヤ１が更新されても、表示画面１０上の表示に変化はない。
【００４５】
一方、上述したステップＳ１１で、書込みレイヤの位置が、更新位置と同じ位置の画素であって非透過である最も上側のレイヤの位置以上である場合（ステップＳ１１でＮｏの場合）には、図５のＦ以下の処理および図１３に示される処理が行われる。すなわち、タイミングｔ２のサイクルで、書込みレイヤ指定レジスタ５１で指定された値のレイヤ画面バッファ７へ書込み画素データを書込み（ステップＳ２１）、タイミングｔ３のサイクルで、更新位置の画素に対応するレイヤ状態バッファ６の画素レイヤ状態データ（非透過）を書込み（ステップＳ２２）、タイミングｔ４のサイクルで、表示画面バッファ２へ書込み画素データを書込み（ステップＳ２３）、更新位置における画素データの表示画面バッファ２への書込み処理を終了する。図２０には、レイヤ１の透過色の画素データが右斜線の書込み画素データに書き換えられている状態が示されている。描画前の非透過の画素データを有する最も上側のレイヤはレイヤ０であるので、レイヤ１が更新されると表示画面１０上にはレイヤ１の右斜線の画素データが表示される。
【００４６】
このように、この発明では、書込み画素データ、透過色および画素レイヤ状態データの状態によって場合分けを行い、それぞれの場合に対応した１画素の画素データの更新処理を行うことを特徴とする。
【００４７】
つぎに、上述した機能を有する描画回路５の具体例を示し、その動作を説明する。図２１〜図２３は、この発明にかかる描画回路の構成の一例を示している。
【００４８】
まず、５２は透過色レジスタを示し、透過色の値が設定される。また、５１は書込みレイヤ指定レジスタを示し、図形の描画が開始されると、書込みを行うレイヤの値が設定される。このとき、書込みレイヤ指定レジスタ５１のビットの大きさとしては、レイヤの数を表すことができるサイズを有する。
【００４９】
５３は２ビットのカウンタ回路を示し、５４はカウンタ回路５３のカウントのタイミングを制御するためのゲート回路を示している。これらは、描画回路５のサイクルの状態を生成するものであり、制御信号１２で描画回路５が選択されている間、ゲート回路５４のゲートが開き、カウンタ回路５３にカウンタクロックが入力されてカウントアップを行う。一方、制御信号１２で描画回路が非選択されていない間は、カウンタがセットされた状態となる。この動作によってカウンタ回路５３の出力が、１つの画素データを描画する場合の動作のサイクル状態を示す。
【００５０】
５５はレイヤ状態バッファ６の画素レイヤ状態データを保持するレイヤ状態バッファ画素レイヤ状態データレジスタを示し、５６はレイヤ状態バッファ画素レイヤ状態データレジスタ５５のラッチタイミングを制御するためのゲート回路である。カウンタ回路５３の出力であるサイクル状態と値“０”とを比較器６１によって比較し、等しい場合にゲート回路５６のゲートが開く。そして、レイヤ状態バッファ画素レイヤ状態データレジスタ５５にカウンタクロックが入力されて、描画回路生成データ信号３３上から、双方向バッファ８７を通るレイヤ状態バッファ６の画素レイヤ状態データがラッチされる。これによって、図４のフローチャートにおけるステップＳ５の動作が実現される。
【００５１】
５７はＣＰＵ１が書込む画素データを保持する書込み画素データレジスタを示し、５８は書込み画素データレジスタ５７のラッチタイミングを制御するためのゲート回路である。カウンタ回路５３の出力であるサイクル状態と値“０”とを比較器６１によって比較し、等しい場合にゲート回路５８のゲートが開き、書込み画素データレジスタ５７にカウンタクロックが入力されて、データ信号１３上からくる画素データがラッチされる。
【００５２】
５９はある位置における画素の状態が非透過である最も上側のレイヤのレイヤ画面バッファ７からの画素データを保持する有効最上層レイヤ画素データレジスタを示し、６０は有効最上層レイヤ画素データレジスタ５９のラッチタイミングを制御するためのゲート回路を示している。カウンタ回路５３の出力であるサイクル状態と値“２”とを比較器６２により比較し、等しい場合にゲート回路６０のゲートが開き、有効最上層レイヤ画素データレジスタ５９にカウンタクロックが入力される。そして、描画回路生成データ信号３３上から、双方向バッファ８７を通る該当画素位置で非透過である最も上側レイヤのレイヤ画面バッファ７の画素データがラッチされる。これによって、図４のフローチャートにおけるステップＳ１３の動作が実現される。
【００５３】
６３は比較器を示し、書込み画素データレジスタ５７の出力と透過色レジスタ５２の出力とを比較し、これらが等しい場合に“１”を、等しくない場合に“０”を出力する。これによって、図４のフローチャートにおけるステップＳ６の動作が実現される。
【００５４】
６４は比較器を示し、レイヤ状態バッファ画素レイヤ状態データレジスタ５５の出力の中で、書込みレイヤ指定レジスタ５１の値に基づいてセレクタ６５によって選択された出力と、“１”とを比較し、これらが等しい場合に“１”を、等しくない場合に“０”を出力する。これによって、図４のフローチャートにおけるステップＳ７，Ｓ８の動作が実現される。
【００５５】
６６は比較器を示し、デコーダ６７によって書込みレイヤ指定レジスタ５１の出力をデコードした値と、レイヤ状態バッファ画素レイヤ状態データレジスタ５５の出力とを比較し、書込みレイヤ指定レジスタ５１の出力をデコードした値が、レイヤ状態バッファ画素レイヤ状態データレジスタ５５の出力より大きい場合に“１”を、そうでない場合に“０”を出力する。
【００５６】
６８は比較器を示し、加算器７０で書込みレイヤ指定レジスタ５１の出力と値“１”とを加算した出力をデコーダ６９によってデコードした値と、レイヤ状態バッファ画素レイヤ状態データレジスタ５５の出力とを比較し、デコーダ６９からの出力が、レイヤ状態バッファ画素レイヤ状態データレジスタ５５の出力より大きい場合に“１”を、そうでない場合に“０”を出力する。
【００５７】
比較器６６と比較器６８によって図４のフローチャートにおけるステップＳ９〜Ｓ１１の動作が実現される。
【００５８】
７１は加算器を示し、レイヤ状態バッファ画素レイヤ状態データレジスタ５５の出力と、デコーダ７２によって書込みレイヤ指定レジスタ５１の出力をデコードした出力との加算を行う。これによって、書込みレイヤの画素レイヤ状態データが、透過の状態から非透過の状態に変化する場合の画素レイヤ状態データの更新データが生成される。
【００５９】
７３は減算器を示し、レイヤ状態バッファ画素レイヤ状態データレジスタ５５の出力から、デコーダ７４によって書込みレイヤ指定レジスタ５１の出力をデコードした出力の減算を行う。これによって、書込みレイヤの画素レイヤ状態データが、非透過の状態から透過の状態に変化する場合の画素レイヤ状態データの更新データが生成される。
【００６０】
７５はセレクタを示し、レイヤ画面バッファオフセットアドレス７７の中から、減算器７３の出力によって、その値が“２^ｎ”〜“２^ｎ＋１−１”の間となるｎで示されるレイヤｎ画面バッファオフセットアドレスを選択し出力する。値が０の時は、レイヤ０画面バッファオフセットアドレスを選択し出力する。値がマイナスの場合は任意の値が出力される。これによって、レイヤ状態バッファ画素レイヤ状態データレジスタ５５にラッチされた値から、非透過の最も上側のレイヤのレイヤ画面バッファオフセットアドレス７７が抽出される。
【００６１】
７６はセレクタを示し、レイヤ画面バッファオフセットアドレス７７の中から、書込みレイヤ指定レジスタ５１の値“ｐ”によって、この値ｐで示されるレイヤｐ画面バッファオフセットアドレスを選択し出力する。これによって、書込みレイヤ指定レジスタ５１に設定された値から、書込みレイヤのレイヤ画面バッファオフセットアドレスを抽出する。
【００６２】
７８はセレクタを示し、描画回路生成制御信号３２への出力を選択する。カウンタ回路５３、比較器６８，６６，６４，６３の出力をこの順序で２進数でみたときの値を１０進数に変換した値が、“０〜３，１０〜１３，４３”の場合に、リード（読出し）用の制御信号であるリード制御信号７９を出力し、“１６，１８，１９，２６〜２８，３２，４２，４４，５９，６０”の場合に、ライト（書込み）用の制御信号であるライト制御信号８０を出力し、それ以外の値の場合に、非アクセス状態を示す固定信号である非アクセス固定信号８１を出力する。
【００６３】
アドレス信号１１は、上位の表示画面バッファオフセットアドレス８４と下位の画素位置アドレス８３に分かれる。画素位置アドレス８３の大きさとしては、表示画面分の画素データを保存できるサイズとなる。
【００６４】
８２はセレクタを示し、描画回路生成アドレス信号３１への出力を選択する。カウンタ回路５３、比較器６８，６６，６４，６３の出力をこの順序で２進数でみたときの値を１０進数に変換した値が、“０〜３，１０〜１３，１９，２７，３２，４４”の場合にレイヤ状態バッファオフセットアドレス８５を選択し、“１６，１８，２６，２８”　の場合にセレクタ７６による出力を選択し、“４３”の場合にセレクタ７５による出力を選択し、“４２，５９，６０”の場合に表示画面バッファオフセットアドレス８４を選択し、それ以外の値の場合に任意の値を出力する。
【００６５】
８６はセレクタを示し、双方向バッファ８７を通して、描画回路生成データ信号３３への出力を選択する。カウンタ回路５３、比較器６８，６６，６４，６３の出力をこの順序で２進数でみたときの値を１０進数に変換した値が、“１９，２７”の場合に減算器７３の出力を選択し、“３２，４４”　の場合に加算器７１の出力を選択し、“１６，１８，２６，２８，４２，６０”の場合に書込み画素データレジスタ５７の出力を選択し、“５９”の場合に有効最上層レイヤ画素データレジスタ５９の出力を選択し、それ以外の値の場合に任意の値を出力する。
【００６６】
８７は双方向バッファを示し、描画回路生成データ信号３３の信号の方向を制御する。カウンタ回路５３、比較器６８，６６，６４，６３の出力をこの順序で２進数でみたときの値を１０進数に変換した値が、“１６，１８，１９，２６〜２８，３２，４２，４４，５９，６０”の場合に出力方向とし、それ以外の場合に入力方向とする。
【００６７】
このような回路構成によって、上述した図４〜図５の動作処理を実現することができる。
【００６８】
図２４と図２５は、この発明にかかる画面表示装置による画像を表示する場合の動作の一例を示している。まず、図２４の画面を表示するために、ＣＰＵ１は、第１に背景画像である画像１０１をレイヤ０の画面に描画し、第２に横向きのヨットの図形である図形１０２をレイヤ１の画面に描画し、第３に波の図形である図形１０３をレイヤ２画面に描画し、そして第４に「ヨット」という文字である図形１０４をレイヤ３画面に描画して、表示画面１０を表示する。つぎに、この図２４の表示画面の状態において、横向きのヨットの図形１０２を前向きのヨットの図形１０５に変更する処理を行うが、この場合には、図２４におけるレイヤ１の画面の図形１０２の領域を図２５の前向きのヨットの図形１０５に変更する処理を行う必要がある。そのためには、上述した方法によって、レイヤ１の変更前の画面の図形１０２の画素の一つ一つが変更後の図形１０５の画素に更新されていく。このようにして、更新された表示画面１０が図２５に示されている。このように、画面の変化する図形のみの描画で、画面の一部分を変化させることを実現できるので、描画にかかる処理負担を削減することができる。
【００６９】
【発明の効果】
以上説明したように、この発明によれば、表示装置に表示させる画像を構成する複数のレイヤの画素データをレイヤ毎に格納するレイヤ画面格納手段と、レイヤ毎の画素データが透過色か非透過色かの画素レイヤ状態データを格納するレイヤ状態格納手段と、画素データに変更のあるレイヤを指定し、指定されたレイヤ内で画素データの更新が必要な画素について、レイヤ画面格納手段の対応するレイヤの画素データおよび／またはレイヤ状態格納手段の対応するレイヤの画素レイヤ状態データを更新するとともに、表示画面格納手段の対応する画素データを更新する描画回路とを備えるように構成したので、画像の変化のあるレイヤのみを更新し、さらにそのレイヤの中の変化のある画素データのみを更新して、画像の描画にかかる処理負担を軽減し、画像を表示させるための処理時間を削減することができるという効果を有する。また、ある画素位置について、最上層のレイヤから最下層のレイヤに向かって順に画素データを透過色と比較し、透過色でない最上層のレイヤの画素データを求める必要がなくなり、画像を表示させるための処理時間を短縮することができるという効果を有する。
【００７０】
つぎの発明によれば、画素データに変更のあるレイヤを指定し、指定されたレイヤ内で画素データの更新が必要な画素について、レイヤ画面格納手段の対応するレイヤの画素データおよび／またはレイヤ状態格納手段の対応するレイヤの画素レイヤ状態データを更新するとともに、表示画面格納手段の対応する画素データを更新するようにしたので、画像の変化のあるレイヤのみを更新し、さらにそのレイヤの中の変化のある画素データのみを更新して、画像の描画にかかる処理負担を軽減し、画像を表示させるための処理時間を削減することができるという効果を有する。また、ある画素位置について、最上層のレイヤから最下層のレイヤに向かって順に画素データを透過色と比較し、透過色でない最上層のレイヤの画素データを求める必要がなくなり、画像を表示させるための処理時間を短縮することができるという効果を有する。
【図面の簡単な説明】
【図１】この発明による画面表示装置の構成を示すブロック図である。
【図２】この発明による画面表示装置のメモリマップを示す図である。
【図３】この発明による画面表示装置の描画動作を示すフローチャートである。
【図４】この発明による画素単位の描画動作を示すフローチャートである（その１）。
【図５】この発明による画素単位の描画動作を示すフローチャートである（その２）。
【図６】この発明による描画回路の画素データの書込み動作を示すタイミングチャートである。
【図７】この発明による描画回路の画素データの書込み動作を示すタイミングチャートである。
【図８】この発明による描画回路の画素データの書込み動作を示すタイミングチャートである。
【図９】この発明による描画回路の画素データの書込み動作を示すタイミングチャートである。
【図１０】この発明による描画回路の画素データの書込み動作を示すタイミングチャートである。
【図１１】この発明による描画回路の画素データの書込み動作を示すタイミングチャートである。
【図１２】この発明による描画回路の画素データの書込み動作を示すタイミングチャートである。
【図１３】この発明による描画回路の画素データの書込み動作を示すタイミングチャートである。
【図１４】書込み画素データの描画前後の表示画面、各レイヤの画素データおよびレイヤ状態バッファの状態を示す図である。
【図１５】書込み画素データの描画前後の表示画面、各レイヤの画素データおよびレイヤ状態バッファの状態を示す図である。
【図１６】書込み画素データの描画前後の表示画面、各レイヤの画素データおよびレイヤ状態バッファの状態を示す図である。
【図１７】書込み画素データの描画前後の表示画面、各レイヤの画素データおよびレイヤ状態バッファの状態を示す図である。
【図１８】書込み画素データの描画前後の表示画面、各レイヤの画素データおよびレイヤ状態バッファの状態を示す図である。
【図１９】書込み画素データの描画前後の表示画面、各レイヤの画素データおよびレイヤ状態バッファの状態を示す図である。
【図２０】書込み画素データの描画前後の表示画面、各レイヤの画素データおよびレイヤ状態バッファの状態を示す図である。
【図２１】この発明の描画回路の構成の一例を示す図である（その１）。
【図２２】この発明の描画回路の構成の一例を示す図である（その２）。
【図２３】この発明の描画回路の構成の一例を示す図である（その３）。
【図２４】表示画面の状態の例を示す図である。
【図２５】表示画面の状態の変化の例を示す図である。
【図２６】従来の画面表示システムの構成を示すブロック図である。
【図２７】従来の画面表示システムのメモリマップを示す図である。
【図２８】表示画面と画素の関係を示す図である。
【図２９】レイヤの構造を示す図である。
【符号の説明】
１　ＣＰＵ、２　表示画面バッファ、３　表示デバイス、４　表示コントローラ、５　描画回路、６　レイヤ状態バッファ、７　レイヤ画面バッファ、５１　書込みレイヤ指定レジスタ、５２　透過色レジスタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a screen display device and a screen display method for writing pixel data to be output to a CRT, a liquid crystal display device, and the like, and in particular, to render any image expressed on a two-dimensional plane by providing a layer structure. TECHNICAL FIELD The present invention relates to a screen display device and a screen display method capable of updating a screen while guaranteeing overlapping of images when performing such a process.
[0002]
[Prior art]
FIG. 26 is a block diagram showing a configuration of a conventional screen display system. In this conventional screen display system, a central processing unit (hereinafter, referred to as a CPU) 1 that performs drawing control of a screen according to an address signal 11, a control signal 12, and a data signal 13, and stores pixel data of a screen to be displayed. A display screen buffer 2 serving as a buffer memory, a display device 3 for displaying by a display pixel data signal 14 based on data taken out from the display screen buffer 2, and an output control of the display pixel data signal 14 to the display device 3; Arbitration is performed between the extraction of data from the display screen buffer 2 and the control of the CPU 1 to the display screen buffer 2, and the display screen buffer 2 is controlled by the display screen buffer address signal 21 and the display screen buffer control signal 22. And display controller 4 controlled by display screen buffer data signal 23 A.
[0003]
FIG. 27 shows a memory map as viewed from the CPU 1 of the conventional screen display system. In this drawing, reference numeral 9 denotes the entire memory map, and reference numeral 91 denotes a display screen buffer offset address indicating the position where the display screen buffer 2 is arranged. The area of the display screen buffer 2 is arranged at a position determined by the display screen buffer offset address 91. Normally, the contents of the display screen buffer 2 correspond one-to-one with the screen actually displayed.
[0004]
In such a screen display system, the display screen 10 is generally configured as a set of pixels 100 as shown in FIG. Here, a pixel refers to the size of the minimum unit capable of expressing a certain color and gradation. In a screen display system using a computer or the like, one pixel 100 is represented as data of a certain number of bits. At this time, a pixel having the data of this number of bits expresses a color and a gradation corresponding to the power of 2 bits. can do. For example, for an 8-bit pixel, 256 (= 2 ⁸ ) Color can be expressed. The display screen is configured by laying out these pixels vertically and horizontally on a matrix. For example, a display screen having a resolution of VGA (Video Graphics Array) can be expressed by forming the display screen with a matrix of 480 dots vertically × 640 dots horizontally.
[0005]
Further, the display screen can be recognized as a combination of a plurality of images based on the configuration of the screen. In this specification, an image is defined as an arbitrary set of pixels. That is, the image has an arbitrary size, an arbitrary shape, an arbitrary color in pixel units, and is, for example, a two-dimensional plane such as a character or a character string, an object such as a tree or a car, or a single screen such as a photograph. Includes all that is represented above.
[0006]
Next, the operation of screen display in the conventional screen display system will be described. Here, it is assumed that the area of the display screen buffer 2 is set in advance on the memory map 9 by the display screen buffer offset address 91. First, the CPU 1 writes pixel data of an image to be displayed into the display screen buffer 2 by the address signal 11, the control signal 12, and the data signal 13.
[0007]
Subsequently, the display controller 4 extracts the pixel data from the display screen buffer 2 by the display screen buffer address signal 21, the display screen buffer control signal 22, and the display screen buffer data signal 23. The signal is converted into a display pixel data signal 14 according to the scanning timing of the display device 3 and output. At this time, in the control of the display screen buffer 2, the writing control from the CPU 1 and the reading control from the display controller 4 are performed asynchronously. Therefore, when a storage device having two ports that are completely asynchronous is not used as the display screen buffer 2, the display controller 4 must also perform arbitration during this period. That is, at the time of writing from the CPU 1, the display controller 4 receives the address signal 11, the control signal 12, and the data signal 13, and receives the display screen buffer address signal 21, the display screen buffer control signal 22, and the display screen buffer data signal. 23, and performs a process of writing data of an image to be displayed to the display screen buffer 2, and receives the display pixel data signal 14 to display the image on the display device 3.
[0008]
Next, in such a display screen system, a plurality of images overlap with each other in the depth direction with respect to the screen, and a plurality of images having a front-to-back overlap relationship move while maintaining the overlapping state. A description will be given of a writing operation to the display screen buffer 2 by the CPU in the case of realizing an application that is changed by processing such as modification, deletion, and the like. Here, a case where the screen changes from the screen illustrated in FIG. 24 to the screen illustrated in FIG. 25 will be described as an example. 24 and 25, 10 indicates the entire display screen, 101 indicates an image as a background image showing mountains and the moon, 102 indicates an image of a horizontal yacht, and 103 indicates an image of waves. , 104 indicate an image of the character “Yacht” and 105 indicates an image of a forward facing yacht.
[0009]
The display screen 10 in FIG. 24 is configured such that images 101 to 104 overlap in this order from bottom to top, that is, from back to front on the display screen 10. Further, the display screen 10 of FIG. 25 is obtained by changing the image 102 of the horizontal yacht on the display screen 10 of FIG. 24 into the image 105 of the forward yacht, and the image 101, the image 105, the image 103, and the image 104 , In this order on the display screen 10 from the back to the front.
[0010]
To display these display screens 10 on the display device, first, as shown in FIG. 24, the CPU 1 draws the image 101 first, the image 102 second, and the image third Draw 103, and fourth, draw the image 104. Then, the CPU 1 again draws the image 101 first, draws the image 105 second, draws the image 103 third, and draws the image 104 fourth. In this way, by redrawing all the images, a process of changing a part of the images on the display screen 10 is realized.
[0011]
As another method of displaying a screen in which a plurality of images overlap in a conventional display screen system, a method of configuring a display screen using a concept of a layer is known. Here, the layer means a plurality of transparent layers that are overlapped in order from bottom to top. An image is drawn on each layer so that the state of the lower layer can be seen through the transparent portion.
[0012]
FIG. 29 shows a case where the display screen 10 of FIG. 24 is configured by layers. Reference numerals 700 to 703 indicate four layers, that is, layer 0, layer 1, layer 2, and layer 3 from the lowest layer.
[0013]
When a display screen is configured using the concept of layers, first, layers for the number of overlaps required in the display system are prepared, and each layer is ordered so as to overlap from bottom to top. In the example illustrated in FIG. 29, each of the layers 700 to 703 is configured by laying out pixels vertically and horizontally on a matrix similarly to the display screen 10.
[0014]
Next, in order to indicate a transparent state, one of the pixel data is set as a transparent color. For example, if the pixel data is composed of 8 bits, the number of colors that can be represented is 256 (= 2 ⁸ ) Colors, and if one of them is set as a transparent color, the number of colors that can be expressed is 255. However, since there is no transparent color below the lowermost layer 0, the transparent color can be used as it is as one color.
[0015]
In the state defined in this way, an image is drawn on the layers 700 to 703. In FIG. 29, layer 0 corresponds to the image 101 of FIG. 24, layer 1 also corresponds to the image 102, layer 2 corresponds to the image 103, and layer 3 also corresponds to the image 104. In these layers 700 to 703, a transparent color is set as pixel data for all portions where no image is present. If there is a transparent color in the image itself, that part is in a transparent state.
[0016]
For each pixel at the same position in all the layers 700 to 703, the pixel data is compared with the transparent color in order from the uppermost layer to the lowermost layer, and the pixel data of the first layer that is not the transparent color is displayed on the display screen 10. Pixel data. The same processing is performed for all pixel positions, and the screen of the display screen 10 on which the images 101 to 104 overlap is realized.
[0017]
[Problems to be solved by the invention]
However, in the above-described conventional method of creating a display image by superimposing a plurality of images in order from the bottom, it is necessary to update all the overlapping images even when both of them change a part of the screen. There is. In the method of composing an image with a plurality of layers, even if one layer changes, pixel data is compared with the transparent color in order from the uppermost layer to the lowermost layer for all pixel positions. Then, it is necessary to obtain the pixel data of the uppermost layer which is not the transparent color. Therefore, there is a problem in that the processing time for displaying an image increases as the number of overlapping images increases in either method of creating a display image.
[0018]
The present invention has been made in view of the above, and when updating a display screen in which a plurality of images are displayed in an overlapping manner, the time required for updating the display screen can be reduced without updating all the images. It is an object of the present invention to obtain a screen display device and a screen display method capable of generating the above display screen.
[0019]
[Means for Solving the Problems]
In order to achieve the above object, a screen display device according to the present invention includes: a layer screen storage unit that stores pixel data of a plurality of layers constituting an image to be displayed on the display device for each layer; A layer state storage unit for storing pixel layer state data of a transparent color or a non-transparent color; a pixel data including a transparent color is stored; and a non-transparent of image data of a plurality of layers stored in the layer screen storage unit Display screen storing means for storing pixel data of the uppermost layer having color pixel data for each pixel, writing layer specifying means for specifying a layer whose pixel data is to be changed, and a pixel in the specified layer For the pixels that need to be updated, the pixel data of the corresponding layer of the layer screen storage unit and / or the pixel data of the corresponding layer state storage unit Updates the layers of the pixel layer state data, characterized in that it comprises a drawing circuit and a updating means for updating the corresponding pixel data of the display screen storage means.
[0020]
According to the present invention, the pixel data of a plurality of layers constituting the image to be displayed on the display device is stored for each layer by the layer screen storage unit, and the pixel data for each layer is stored in the transparent state or non-transparent color by the layer state storage unit. Pixel layer state data of a transmission color is stored. Further, the display screen storage means stores pixel data including the transparent color, and the image data of the uppermost layer having the pixel data of the non-transparent color among the image data of the plurality of layers stored in the layer screen storage means. It is stored for each pixel. Then, when a layer whose pixel data is changed is designated by the writing layer designating means of the drawing circuit, the drawing screen updating means stores the layer screen of the pixels which need to be updated in the designated layer. The pixel data of the corresponding layer of the means and / or the pixel layer state data of the corresponding layer of the layer state storage means are updated, and the corresponding pixel data of the display screen storage means are updated.
[0021]
A screen display method according to the next invention is characterized in that a layer screen storage means for storing pixel data of a plurality of layers constituting an image to be displayed on a display device for each layer, and that the pixel data for each layer is a transparent color or a non-transparent color. A layer state storage unit for storing the pixel layer state data, wherein pixel data including a transparent color is stored, and a pixel of a non-transparent color among the image data of a plurality of layers stored in the layer screen storage unit A screen display method for storing pixel data of an uppermost layer having data in a display screen storage unit for each pixel, wherein a layer whose pixel data is changed is specified, and the pixel data of the pixel data is For pixels that need updating, the pixel data of the corresponding layer of the layer screen storage means and / or the pixel ray of the corresponding layer of the layer state storage means Updates the status data, and updates the corresponding pixel data of the display screen storage means.
[0022]
According to the present invention, a layer whose pixel data is changed is specified, and pixel data and / or layer state storage of the corresponding layer in the layer screen storage unit are performed for the pixels that need to be updated in the specified layer. By updating the pixel layer state data of the corresponding layer of the means and updating the corresponding pixel data of the display screen storage means, pixel data including a transparent color is stored and stored in the layer screen storage means. A screen display method is provided in which pixel data of an uppermost layer having pixel data of a non-transparent color among image data of a layer is stored in a display screen storage unit for each pixel.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of a screen display device and a screen display method according to the present invention will be described in detail with reference to the accompanying drawings.
[0024]
FIG. 1 is a block diagram showing a configuration of a screen display device according to the present invention. In FIG. 1, a screen display device includes a CPU 1 that controls screen drawing, a display screen buffer 2 that stores pixel data of a screen to be displayed, a display device 3 that performs display based on the pixel data of the display screen buffer 2, and a display device. 3, a display controller 4 for controlling the display screen buffer 2, a layer state buffer 6 for storing pixel states of pixel data for each layer, a layer screen buffer 7 for storing pixel data for each layer, and a layer state buffer. 6 and a drawing circuit 5 that controls the layer screen buffer 7 to draw on the display screen buffer 2.
[0025]
The CPU 1 controls drawing of a display screen by an address signal 11, a control signal 12, and a data signal 13, and is connected to a drawing circuit 5.
[0026]
The display screen buffer 2 is a buffer memory for storing pixel data of a screen to be displayed, and is connected to the display controller 4. Here, the display screen buffer 2 corresponds to a display screen storage unit in the claims.
[0027]
The display device 3 performs display using a display pixel data signal 14 based on data extracted from the display screen buffer 2, and is connected to the display controller 4.
[0028]
The display controller 4 is connected to the display screen buffer 2 and the display device 3, takes out pixel data from the display screen buffer 2, and controls output to the display device 3 using the pixel data as a display pixel data signal 14. Further, the display controller 4 performs arbitration between taking out the pixel data from the display screen buffer 2 and controlling the writing of the pixel data from the CPU 1 to the display screen buffer 2. Control of the display screen buffer 2 by the display controller 4 is performed by a display screen buffer address signal 21, a display screen buffer control signal 22, and a display screen buffer data signal 23.
[0029]
The layer state buffer 6 is connected to the drawing circuit 5 and stores pixel layer state data indicating whether pixel data for each layer is transparent or non-transparent at each pixel position on the screen to be displayed. Here, the layer state buffer 6 corresponds to a layer state storage unit in the claims.
[0030]
The layer screen buffer 7 is connected to the drawing circuit 5 and stores pixel data of a layer used in the display screen for each layer. Therefore, this layer screen buffer 7 is prepared by the number of layers used in the display screen. Here, the layer screen buffer 7 corresponds to a layer screen storage unit described in the claims.
[0031]
The drawing circuit 5 receives the input of the address signal 11, the control signal 12, and the data signal 13 from the CPU 1, and outputs a drawing circuit generation address signal 31, a drawing circuit generation control signal 32, and a drawing circuit generation data signal 33. Then, the layer state buffer 6 and the layer screen buffer 7 are controlled by these signals 31 to 33 to perform drawing on the display screen buffer 2. In addition, the drawing circuit 5 transmits a write layer designation register 51 that designates a layer to be written at the time of drawing to the display screen buffer 2 and a layer having a corresponding value at a corresponding pixel position. There is a transmission color register 52 for specifying as a transmission color. The processing means for the drawing circuit 5 to control the layer state buffer 6 and the layer screen buffer 7 based on the signals 31 to 33 and perform drawing on the display screen buffer 2 corresponds to the updating means in the claims. The writing layer designation register 51 corresponds to the writing layer designation means in the claims, and the transmission color register 52 also corresponds to the transmission color setting means.
[0032]
FIG. 2 shows a memory map viewed from the CPU 1 in the screen display device of FIG. In FIG. 2, reference numeral 9 denotes the entire memory map. Reference numeral 91 denotes a display screen buffer offset address indicating the position where the display screen buffer 2 is arranged on the memory. The area of the display screen buffer 2 is located at a position on the memory determined by the display screen buffer offset address 91. Be placed. Reference numeral 92 denotes a layer state buffer offset address indicating a position where the layer state buffer 6 is arranged on the memory, and an area of the layer state buffer 6 is arranged at a position on the memory determined by the layer state buffer offset address 92. You. Reference numeral 93 denotes a layer screen buffer offset address indicating a position where the layer screen buffer 7 is arranged on the memory, and is set by the number of layers constituting the display screen. Then, the area of each layer screen buffer 7 is arranged at a position on the memory determined by the layer screen buffer offset address 93. In FIG. 2, the screen is composed of n + 1 layers (n is an integer of 0 or more), and the layer screens overlap from bottom to top in order from number 0 to number n. If an integer (0 ≦ i ≦ n−1) is set, the layer screen buffer 7 with the number i is displayed as “layer i screen buffer 7”.
[0033]
Next, an operation procedure of drawing an image on a screen in the screen display device will be described with reference to a flowchart of FIG. First, the CPU 1 sets a transparent color in the transparent color register 52 of the drawing circuit 5 (step S1). The CPU 1 waits until an image is drawn in the state of step S1 (No in step S2). When the drawing of a certain image has occurred from the waiting state of the occurrence of the image drawing (in the case of Yes in step S2), the CPU 1 writes the image in the writing layer designation register 51 of the drawing circuit 5 (hereinafter, the writing layer). Is set (step S3), and the pixel data of one pixel of the image to be drawn in the writing layer is updated (step S4). Thereafter, the CPU 1 determines whether or not the drawing of the image in the writing layer has been completed (step S24). If the drawing of the image in the writing layer has not been completed (No in step S24), the process returns to step S4 to update the pixel data of the next pixel. On the other hand, when the drawing of the image of the writing layer is completed (Yes in step S24), the process returns to step S2, and waits until the drawing of the image occurs, and the above operation processing is repeated.
[0034]
Next, the operation of updating one pixel by the drawing circuit 5 in step S3 in FIG. 3 will be described in more detail with reference to the flowcharts in FIGS. 4 to 5 and the timing charts in FIGS. . The timing charts of FIGS. 6 to 13 show the drawing operation of one pixel data on the display screen buffer 2 shown in steps S5 to S23 of the flowcharts of FIGS. 14 to 20 show a display screen displayed on the display device 3 when pixel data is written in a state where a transmission color and a writing layer are specified in advance, pixel data of each layer, 9 shows an example of a change in pixel layer state data of the layer state buffer 6 before and after drawing. 14 to 20, the display screen 10 includes four layers 700 to 703, and shows a case where the pixel data of the layer 1 is updated. In these layer state buffers 6 of FIGS. 14 to 20, "0" indicates transmission and "1" indicates non-transmission.
[0035]
First, as shown in FIG. 6, the CPU 1 starts writing one piece of pixel data to the display screen buffer 2 using the address signal 11, the control signal 12, and the data signal 13. This pixel data is referred to as write pixel data in this specification. Subsequently, the drawing circuit 5 receives these signals 11 to 13 and writes data from the layer state buffer 6 using the drawing circuit generation address signal 31, the drawing circuit generation control signal 32, and the drawing circuit generation data signal 33. The pixel layer state data corresponding to the position of the pixel to be written, that is, information indicating whether the pixel at the writing position is transparent or non-transparent is read (step S5). The above operation is performed in the cycle of the timing t1.
[0036]
Next, it is determined whether the writing pixel data is equal to the transmission color (step S6). If the write pixel data is equal to the transmissive color (Yes in step S6), the state of the pixel at the position to be updated in the write layer is non-transparent with reference to the pixel layer state data read in step S5. It is determined whether or not there is (step S7). If the state of the pixel at the update position in the writing layer is non-transparent (Yes in step S7), the position of the writing layer is the pixel at the same position as the pixel at the update position and the state of the pixel is non-transparent. It is determined with reference to the pixel layer state data read in step S5 whether or not it is lower than the position of the uppermost layer that is transparent (step S9). That is, the value (number) of the write layer stored in the write layer designation register 51 is larger than the value (number) of the uppermost layer at the same position as the pixel at the update position and the state of the pixel is non-transparent. It is determined whether or not it is smaller by referring to the pixel layer state data read in step S5.
[0037]
If the position of the uppermost layer, which is the pixel at the same position as the position of the writing layer and the update position and is non-transparent, is the same (No in step S9), the process and the processing of FIG. 7 is performed. That is, in the cycle of the timing t2, the pixel layer state data (transparency) of the layer state buffer 6 corresponding to the pixel at the update position is written (step S12), and at the cycle of the timing t3, the pixel is at the same position as the update position. The pixel data of the uppermost layer having a figure (which is not transparent) is read from the layer screen buffer 7 (step S13), and the pixel data read in step 13 is written to the display screen buffer 2 in the cycle of timing t4 (step S13). S14), the process ends. FIG. 14 shows a state in which the black pixel data of layer 1 has been rewritten with the write pixel data of the transparent color. Before drawing, since layer 1 was the uppermost layer having non-transparent pixel data, pixels of lower layer 0 are displayed on the display screen 10 after drawing.
[0038]
On the other hand, in step S9 described above, when the position of the writing layer is lower than the position of the uppermost layer which is a pixel at the same position as the update position and is non-transparent (Yes in step S9), The processing after B in FIG. 5 and the processing shown in FIG. 8 are performed. That is, in the cycle of the timing t2, the pixel layer state data (transparency) of the layer state buffer 6 corresponding to the pixel at the update position is written (step S15), and the process ends. FIG. 15 shows a state in which the black pixel data of layer 1 is rewritten with the writing pixel data of the transmission color. However, since the uppermost layer having the non-transparent pixel data before drawing is the layer 2, even if the layer 1 is updated, the display on the display screen 10 does not change.
[0039]
If the state of the pixel at the update position in the writing layer is transparent in step S7 (No in step S7), the process does not need to be performed on the pixel data at the update position, and the process ends as it is. (See FIGS. 9 and 16).
[0040]
Next, if the written pixel data is not a transparent color in step S6 described above (No in step S6), the state of the pixel at the position to be updated in the written layer is the pixel layer state data read in step S5. It is determined whether or not it is non-transparent (step S8). If the state of the pixel at the update position in the writing layer is non-transparent (Yes in step S8), the position of the writing layer is the pixel at the update position and the uppermost position where the pixel state is non-transparent. It is determined with reference to the pixel layer state buffer 6 read in step S5 whether or not it is lower than the position of the layer (step S10). That is, the value (number) of the write layer stored in the write layer designation register 51 is the value (number) of the uppermost layer where the pixel at the same position as the pixel at the update position and the state of the pixel is non-transparent It is determined whether or not it is smaller by referring to the pixel layer state data read in step S5.
[0041]
If the position of the writing layer is the same as the position of the uppermost layer that is a pixel at the same position as the update position and is non-transparent (No in step S10), the process from C onward in FIG. The processing shown in FIG. 10 is performed. That is, in the cycle of timing t2, the write pixel data is written to the layer screen buffer 7 having the value specified by the write layer specification register 51 (step S16), and in the cycle of timing t3, the write pixel data is written to the display screen buffer 2. (Step S17), the process ends. FIG. 17 shows a state in which the black pixel data of layer 1 has been rewritten to the write pixel data of the oblique right line. Since the uppermost layer having the non-transparent pixel data before drawing is layer 1, after the layer 1 is updated, the display on the display screen 10 is updated from the black pixel data to the right diagonal line pixel data. Have been.
[0042]
On the other hand, in step S10 described above, when the position of the writing layer is lower than the position of the uppermost layer that is the pixel at the same position as the update position and is non-transparent (Yes in step S10), The processing after D in FIG. 5 and the processing in FIG. 11 are performed. That is, in the cycle of the timing t2, the write pixel data is written to the layer screen buffer 7 having the value designated by the write layer designation register 51 (step S18), and the process is terminated. FIG. 18 shows a state in which the black pixel data of Layer 1 is rewritten to the write pixel data of the oblique line on the right. However, since the uppermost layer having the non-transparent pixel data before drawing is the layer 2, even if the layer 1 is updated, the display on the display screen 10 does not change.
[0043]
Also, in step S8 described above, if the state of the pixel at the update position in the writing layer is transparent (No in step S8), the position of the writing layer is the pixel at the update position and the state of the pixel Is determined with reference to the pixel layer state data read in step S5 as to whether or not is lower than the position of the uppermost layer that is not transparent (step S11). That is, the value (number) of the write layer stored in the write layer designation register 51 is the value (number) of the uppermost layer where the pixel at the same position as the pixel at the update position and the state of the pixel is non-transparent It is determined whether or not it is smaller by referring to the pixel layer state data read in step S5.
[0044]
If the position of the write layer is smaller than the position of the uppermost layer that is the pixel at the same position as the update position and is non-transparent (Yes in step S11), the process and the processing in FIG. 12 is performed. That is, in the cycle of the timing t2, the write pixel data is written to the layer screen buffer 7 having the value designated by the write layer designation register 51 (step S19), and in the cycle of the timing t3, the layer status buffer corresponding to the pixel at the update position is written. Then, the pixel layer state data (non-transparent) of No. 6 is written (step S20), and the process ends. FIG. 19 shows a state in which the pixel data of the transmission color of the layer 1 is rewritten to the write pixel data of the oblique line on the right. However, since the uppermost layer having the non-transparent pixel data before drawing is the layer 2, even if the layer 1 is updated, the display on the display screen 10 does not change.
[0045]
On the other hand, in step S11 described above, if the position of the writing layer is equal to or greater than the position of the uppermost layer that is a pixel at the same position as the update position and is non-transparent (No in step S11), FIG. 5 and the processing shown in FIG. 13 are performed. That is, in the cycle of timing t2, write pixel data is written to the layer screen buffer 7 having the value specified by the write layer specification register 51 (step S21), and in the cycle of timing t3, the layer state buffer corresponding to the pixel at the update position is written. 6, the pixel layer state data (non-transparent) is written (step S22). At the cycle of timing t4, the pixel data to be written is written to the display screen buffer 2 (step S23), and the pixel data at the update position is written to the display screen buffer 2. The writing process ends. FIG. 20 shows a state in which the pixel data of the transmission color of the layer 1 is rewritten to the writing pixel data of the oblique line on the right. Since the uppermost layer having non-transparent pixel data before drawing is layer 0, when the layer 1 is updated, the pixel data of the right diagonal line of the layer 1 is displayed on the display screen 10.
[0046]
As described above, the present invention is characterized in that the cases are classified according to the states of the writing pixel data, the transmission color, and the pixel layer state data, and the pixel data of one pixel is updated corresponding to each case.
[0047]
Next, a specific example of the drawing circuit 5 having the above-described functions will be shown, and its operation will be described. 21 to 23 show an example of the configuration of the drawing circuit according to the present invention.
[0048]
First, reference numeral 52 denotes a transparent color register in which a value of a transparent color is set. Reference numeral 51 denotes a writing layer designation register. When drawing of a figure is started, a value of a layer to be written is set. At this time, the bit size of the write layer designation register 51 has a size that can represent the number of layers.
[0049]
Reference numeral 53 denotes a 2-bit counter circuit, and reference numeral 54 denotes a gate circuit for controlling the count timing of the counter circuit 53. These are for generating the state of the cycle of the drawing circuit 5, and while the drawing signal 5 is selected by the control signal 12, the gate of the gate circuit 54 is opened, and the counter clock is input to the counter circuit 53 to count. Do the up. On the other hand, while the drawing circuit is not selected by the control signal 12, the counter is set. With this operation, the output of the counter circuit 53 indicates the cycle state of the operation when one pixel data is drawn.
[0050]
Reference numeral 55 denotes a layer state buffer pixel layer state data register for holding the pixel layer state data of the layer state buffer 6, and reference numeral 56 denotes a gate circuit for controlling the latch timing of the layer state buffer pixel layer state data register 55. The cycle state, which is the output of the counter circuit 53, is compared with the value "0" by the comparator 61, and if they are equal, the gate of the gate circuit 56 is opened. Then, the counter clock is input to the layer state buffer pixel layer state data register 55, and the pixel layer state data of the layer state buffer 6 passing through the bidirectional buffer 87 is latched from the drawing circuit generation data signal 33. Thereby, the operation of step S5 in the flowchart of FIG. 4 is realized.
[0051]
Reference numeral 57 denotes a write pixel data register for holding pixel data to be written by the CPU 1, and 58 denotes a gate circuit for controlling the latch timing of the write pixel data register 57. The comparator 61 compares the cycle state, which is the output of the counter circuit 53, with the value “0”. If they are equal, the gate of the gate circuit 58 opens, and the counter clock is input to the write pixel data register 57, and the data signal 13 is output. The pixel data coming from above is latched.
[0052]
Reference numeral 59 denotes an effective uppermost layer pixel data register that holds pixel data from the uppermost layer screen buffer 7 in which the state of the pixel at a certain position is non-transparent. 4 shows a gate circuit for controlling latch timing. The cycle state, which is the output of the counter circuit 53, and the value “2” are compared by the comparator 62. If they are equal, the gate of the gate circuit 60 is opened, and the counter clock is input to the effective uppermost layer pixel data register 59. Then, from the drawing circuit generation data signal 33, the pixel data of the uppermost layer screen buffer 7, which is non-transparent at the corresponding pixel position passing through the bidirectional buffer 87, is latched. Thereby, the operation of step S13 in the flowchart of FIG. 4 is realized.
[0053]
A comparator 63 compares the output of the write pixel data register 57 with the output of the transparent color register 52, and outputs "1" if they are equal, and outputs "0" if they are not equal. Thereby, the operation of step S6 in the flowchart of FIG. 4 is realized.
[0054]
Reference numeral 64 denotes a comparator, which compares the output selected by the selector 65 based on the value of the write layer designation register 51 with "1" among the outputs of the layer state buffer pixel layer state data register 55, "1" is output when are equal, and "0" is output when they are not equal. Thereby, the operations of steps S7 and S8 in the flowchart of FIG. 4 are realized.
[0055]
Reference numeral 66 denotes a comparator, which compares a value obtained by decoding the output of the write layer designation register 51 by the decoder 67 with an output of the layer state buffer pixel layer state data register 55, and decodes the output of the write layer designation register 51. Output “1” when the output is larger than the output of the layer status buffer pixel layer status data register 55, and output “0” otherwise.
[0056]
Reference numeral 68 denotes a comparator, which outputs the value obtained by adding the output of the write layer designation register 51 and the value “1” by the adder 70 to the output of the decoder 69 and the output of the layer state buffer pixel layer state data register 55. In comparison, if the output from the decoder 69 is larger than the output of the layer state buffer pixel layer state data register 55, "1" is output; otherwise, "0" is output.
[0057]
The operations of steps S9 to S11 in the flowchart of FIG. 4 are realized by the comparator 66 and the comparator 68.
[0058]
Reference numeral 71 denotes an adder, which adds the output of the layer state buffer pixel layer state data register 55 and the output obtained by decoding the output of the write layer designation register 51 by the decoder 72. Thereby, the update data of the pixel layer state data when the pixel layer state data of the writing layer changes from the transparent state to the non-transparent state is generated.
[0059]
Reference numeral 73 denotes a subtractor, which subtracts an output obtained by decoding the output of the write layer designation register 51 by the decoder 74 from the output of the layer state buffer pixel layer state data register 55. Thereby, update data of the pixel layer state data when the pixel layer state data of the writing layer changes from the non-transparent state to the transparent state is generated.
[0060]
Numeral 75 denotes a selector, the value of which is set to “2” by the output of the subtractor 73 from the layer screen buffer offset address 77. ⁿ "~" 2 ^{n + 1} Selects and outputs the layer n screen buffer offset address indicated by n which is between -1 ". When the value is 0, selects and outputs the layer 0 screen buffer offset address. As a result, the layer screen buffer offset address 77 of the uppermost non-transparent layer is extracted from the value latched in the layer state buffer pixel layer state data register 55.
[0061]
Reference numeral 76 denotes a selector which selects and outputs a layer p screen buffer offset address indicated by the value p from the layer screen buffer offset address 77 according to the value “p” of the write layer designation register 51. As a result, the layer screen buffer offset address of the writing layer is extracted from the value set in the writing layer designation register 51.
[0062]
Reference numeral 78 denotes a selector for selecting an output to the drawing circuit generation control signal 32. When the value obtained by converting the output of the counter circuit 53 and the comparators 68, 66, 64, 63 into binary numbers in this order into decimal numbers is "0-3,10-13,43", A read control signal 79, which is a read (read) control signal, is output. In the case of "16, 18, 19, 26 to 28, 32, 42, 44, 59, 60", a write (write) control is performed. It outputs a write control signal 80 which is a signal, and outputs a non-access fixed signal 81 which is a fixed signal indicating a non-access state when the value is any other value.
[0063]
The address signal 11 is divided into an upper display screen buffer offset address 84 and a lower pixel position address 83. The size of the pixel position address 83 is a size that can store pixel data for the display screen.
[0064]
A selector 82 selects an output to the drawing circuit generation address signal 31. The value obtained by converting the output of the counter circuit 53 and the comparators 68, 66, 64, 63 into binary numbers in this order into decimal numbers is "0-3, 10-13, 19, 27, 32, In the case of "44", the layer state buffer offset address 85 is selected, in the case of "16, 18, 26, 28", the output of the selector 76 is selected, and in the case of "43", the output of the selector 75 is selected. 42, 59, 60 ", the display screen buffer offset address 84 is selected, and any other value is output.
[0065]
Reference numeral 86 denotes a selector, which selects an output to the drawing circuit generation data signal 33 through the bidirectional buffer 87. If the value obtained by converting the output of the counter circuit 53 and the comparators 68, 66, 64, and 63 into binary numbers in this order into decimal numbers is "19, 27", the output of the subtractor 73 is selected. In the case of "32, 44", the output of the adder 71 is selected. In the case of "16, 18, 26, 28, 42, 60", the output of the write pixel data register 57 is selected. In this case, the output of the effective uppermost layer pixel data register 59 is selected, and in the case of other values, an arbitrary value is output.
[0066]
Reference numeral 87 denotes a bidirectional buffer, which controls the direction of the drawing circuit generation data signal 33. The value obtained by converting the output of the counter circuit 53 and the comparators 68, 66, 64, 63 into binary numbers in this order into decimal numbers is "16, 18, 19, 26 to 28, 32, 42, 42". In the case of 44, 59, 60 ", the output direction is set.
[0067]
With such a circuit configuration, the above-described operation processing of FIGS. 4 and 5 can be realized.
[0068]
FIGS. 24 and 25 show an example of the operation when displaying an image by the screen display device according to the present invention. First, in order to display the screen of FIG. 24, the CPU 1 first draws an image 101, which is a background image, on a layer 0 screen, and secondly, draws a figure 102, which is a horizontal yacht figure, on a layer 1 screen. , Thirdly, a figure 103 which is a wave figure is drawn on the layer 2 screen, and fourthly, a figure 104 which is a character “Yacht” is drawn on the layer 3 screen, and the display screen 10 is displayed. . Next, in the state of the display screen of FIG. 24, a process of changing the figure 102 of the horizontal yacht to the figure 105 of the forward yacht is performed. In this case, the processing of the figure 102 of the layer 1 screen in FIG. It is necessary to perform processing to change the area to the forward yacht graphic 105 in FIG. To this end, each of the pixels of the graphic 102 on the screen before the change of the layer 1 is updated to the pixel of the graphic 105 after the change by the above-described method. The updated display screen 10 is shown in FIG. As described above, it is possible to change a part of the screen by drawing only the figure that changes on the screen, so that it is possible to reduce the processing load required for drawing.
[0069]
【The invention's effect】
As described above, according to the present invention, a layer screen storage unit that stores pixel data of a plurality of layers constituting an image to be displayed on a display device for each layer, and that the pixel data of each layer is transparent or non-transparent. A layer state storage unit that stores pixel layer state data of a color; and a layer whose pixel data is to be changed. A drawing circuit for updating the pixel data of the layer and / or the pixel layer state data of the corresponding layer of the layer state storage means and updating the corresponding pixel data of the display screen storage means is provided. Only the changed layer is updated, and only the changed pixel data in the layer is updated, and the processing load for drawing an image is reduced. Reduce, an effect that the image it is possible to reduce processing time for displaying. Also, for a certain pixel position, the pixel data is compared with the transparent color in order from the uppermost layer to the lowermost layer, and it is not necessary to obtain the pixel data of the uppermost layer that is not the transparent color, and the image is displayed. Has the effect of shortening the processing time.
[0070]
According to the next invention, a layer whose pixel data is to be changed is specified, and pixel data and / or a layer state of a corresponding layer in the layer screen storage unit are determined for pixels whose pixel data needs to be updated in the specified layer. Since the pixel layer state data of the corresponding layer of the storage unit is updated and the corresponding pixel data of the display screen storage unit is updated, only the layer having a change in the image is updated, and furthermore, By updating only the pixel data having a change, the processing load for drawing the image can be reduced, and the processing time for displaying the image can be reduced. Also, for a certain pixel position, the pixel data is compared with the transparent color in order from the uppermost layer to the lowermost layer, and it is not necessary to obtain the pixel data of the uppermost layer that is not the transparent color, and the image is displayed. Has the effect of shortening the processing time.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a screen display device according to the present invention.
FIG. 2 is a diagram showing a memory map of the screen display device according to the present invention.
FIG. 3 is a flowchart showing a drawing operation of the screen display device according to the present invention.
FIG. 4 is a flowchart showing a drawing operation in pixel units according to the present invention (part 1).
FIG. 5 is a flowchart showing a pixel-by-pixel drawing operation according to the present invention (part 2).
FIG. 6 is a timing chart showing a pixel data writing operation of the drawing circuit according to the present invention.
FIG. 7 is a timing chart showing a pixel data write operation of the drawing circuit according to the present invention.
FIG. 8 is a timing chart showing a writing operation of pixel data of the drawing circuit according to the present invention.
FIG. 9 is a timing chart showing a pixel data write operation of the drawing circuit according to the present invention.
FIG. 10 is a timing chart showing a pixel data writing operation of the drawing circuit according to the present invention.
FIG. 11 is a timing chart showing a writing operation of pixel data of the drawing circuit according to the present invention.
FIG. 12 is a timing chart showing a writing operation of pixel data of the drawing circuit according to the present invention.
FIG. 13 is a timing chart showing a pixel data write operation of the drawing circuit according to the present invention.
FIG. 14 is a diagram illustrating a display screen before and after writing pixel data, pixel data of each layer, and a state of a layer state buffer.
FIG. 15 is a diagram showing a display screen before and after writing pixel data, pixel data of each layer, and a state of a layer state buffer.
FIG. 16 is a diagram showing display screens before and after writing pixel data, pixel data of each layer, and states of a layer state buffer.
FIG. 17 is a diagram showing a display screen before and after writing pixel data, pixel data of each layer, and a state of a layer state buffer.
FIG. 18 is a diagram showing a display screen before and after drawing of write pixel data, pixel data of each layer, and a state of a layer state buffer.
FIG. 19 is a diagram showing a display screen before and after writing pixel data, pixel data of each layer, and a state of a layer state buffer.
FIG. 20 is a diagram illustrating a display screen before and after writing pixel data, pixel data of each layer, and a state of a layer state buffer.
FIG. 21 is a drawing illustrating an example of the configuration of a drawing circuit according to the present invention (part 1);
FIG. 22 is a drawing illustrating an example of the configuration of a drawing circuit according to the present invention (part 2).
FIG. 23 is a drawing illustrating an example of the configuration of a drawing circuit according to the present invention (part 3).
FIG. 24 is a diagram illustrating an example of a state of a display screen.
FIG. 25 is a diagram illustrating an example of a change in the state of the display screen.
FIG. 26 is a block diagram showing a configuration of a conventional screen display system.
FIG. 27 is a diagram showing a memory map of a conventional screen display system.
FIG. 28 is a diagram showing a relationship between a display screen and pixels.
FIG. 29 is a diagram showing a layer structure.
[Explanation of symbols]
1 CPU, 2 display screen buffers, 3 display devices, 4 display controllers, 5 drawing circuits, 6 layer state buffers, 7 layer screen buffers, 51 writing layer designation registers, 52 transparent color registers.

Claims

Layer screen storage means for storing pixel data of a plurality of layers constituting an image to be displayed on the display device for each layer;
Layer state storage means for storing pixel layer state data indicating whether the pixel data for each layer is a transparent color or a non-transparent color;
A display in which pixel data including a transparent color is stored, and pixel data of an uppermost layer having pixel data of a non-transparent color among image data of a plurality of layers stored in the layer screen storage unit is stored for each pixel. Screen storage means,
Writing layer designating means for designating a layer whose pixel data is to be changed; and, for pixels for which pixel data needs to be updated in the designated layer, pixel data of a corresponding layer in the layer screen storage means and / or the layer Updating a pixel layer state data of a corresponding layer of the state storage unit, and updating means for updating the corresponding pixel data of the display screen storage unit;
A screen display device comprising:

Layer screen storage means for storing pixel data of a plurality of layers constituting an image to be displayed on the display device for each layer;
Layer state storage means for storing pixel layer state data indicating whether the pixel data for each layer is a transparent color or a non-transparent color;
Pixel data including a transparent color is stored, and pixel data of an uppermost layer having pixel data of a non-transparent color is stored for each pixel among image data of a plurality of layers stored in the layer screen storage unit. A screen display method stored in a display screen storage means,
A layer whose pixel data is to be changed is specified, and pixel data of the corresponding layer in the layer screen storage unit and / or corresponding to the layer state storage unit for pixels whose pixel data needs to be updated in the specified layer. And updating the pixel layer state data of the layer to be updated, and updating the corresponding pixel data of the display screen storage means.