JP2004015843A - 蓄電素子の電圧均一化回路およびこれを利用した電圧検出回路、均圧充電回路 - Google Patents
蓄電素子の電圧均一化回路およびこれを利用した電圧検出回路、均圧充電回路 Download PDFInfo
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Abstract
【課題】複数のブロックで構成する蓄電装置にあって、電力損失を伴う外部抵抗を使用することなく、簡単な構成制御動作でしかも電圧均一化が高速度になされる蓄電素子の電圧均一化回路を得ることを目的とする。
【解決手段】ブロックＢ１、Ｂ２毎に変圧器Ｔ３１、Ｔ３２を設け、その１次巻線Ｗ１１、Ｗ１２を並列に接続し、各２次巻線Ｗ２１１〜Ｗ２２２に、それぞれスイッチング素子ＳＳ１〜ＳＳ４およびダイオードＤ１〜Ｄ４を介してキャパシタセルＣ１〜Ｃ４を接続する。そして、各スイッチング素子ＳＳ１〜ＳＳ４を同時に５０Ｈｚの周波数でオンオフさせる。
【選択図】 図１
【解決手段】ブロックＢ１、Ｂ２毎に変圧器Ｔ３１、Ｔ３２を設け、その１次巻線Ｗ１１、Ｗ１２を並列に接続し、各２次巻線Ｗ２１１〜Ｗ２２２に、それぞれスイッチング素子ＳＳ１〜ＳＳ４およびダイオードＤ１〜Ｄ４を介してキャパシタセルＣ１〜Ｃ４を接続する。そして、各スイッチング素子ＳＳ１〜ＳＳ４を同時に５０Ｈｚの周波数でオンオフさせる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、キャパシタや２次電池等の蓄電素子を複数個、例えば直列に接続して構成される蓄電装置における上記各蓄電素子の電圧比を常にその定格電圧比に等しくさせる電圧均一化回路，およびこれを利用した電圧検出回路、均圧充電回路に関するもので、特に、各蓄電素子が複数のブロックに分割されてなる大容量の蓄電装置に適用可能なものである。
【０００２】
【従来の技術および発明が解決しようとする課題】
最近は、充放電特性に優れた大容量キャパシタとして電気二重層キャパシタが注目されている。しかるに、この電気二重層キャパシタはその素子（セル）の電圧は低く、実用的な電圧定格のキャパシタ蓄電装置として使用するには複数個、複数段に直列に接続して構成する必要がある。
この場合、問題になるのは、各セルの容量偏差に伴う各段のセルの電圧の不均一性である。即ち、直列接続された複数のセルに定電流を供給して充電していくと、容量の小さいセルの電圧が容量の大きいセルの電圧より高くなり、各セルの電圧を許容限度である規定電圧以下に収めるものとすると、この規定電圧にまですべてのセルを充電するということができなくなる。
【０００３】
また、一旦充電した後の電圧低下は、各セルの等価直列抵抗や漏れ抵抗のバラツキによっても不均一となる。
従って、直列に接続されたセルの分担電圧や蓄電量を均一にするには、各セルの上記特性、即ち、静電容量、等価直列抵抗、漏れ抵抗を等しくする必要がある。
しかし、蓄電装置として構成される単位のセル特性を全て合わせることは、製造上の制約や困難が伴うことになり、また、一定の分散分布下でセルの特性を選択して使用することには限度があり、一般的には経済性が損なわれる。
【０００４】
そこで、充電時の各セルの分担電圧を均一化するため、図１７に示すように、漏れ抵抗Ｒ１２、Ｒ２２よりも抵抗値が小さい一定の抵抗値を有する分担抵抗Ｒ１、Ｒ２をセルの漏れ抵抗と並列に接続して見かけ上の漏れ抵抗を均一にすることが有効である。
また、図１８示すように、充電時にセルの電圧を検出してその規定電圧を越えるとスイッチＴ１をオンして分流抵抗器Ｒに充電電流を分流し、セルの充電電圧を一定値に保ち、他のセルが規定電圧まで充電されると充電電流を減少させて一定電圧にして蓄電部の電圧を保つようにする。
【０００５】
しかるに、これらの方式は、いずれも、セルの特性の違いによる余分の電力を外部の抵抗で消費して分担電圧を合わせるので、充電電力の一部が損失となり充電時の効率が低下する。
また、充電後、蓄電装置を充電装置と切り離して使用する場合には、各セルの電圧はセルの特性によって決まる特性で放電するので、電圧の低下は不均一なものとなる。従って、各セルの分担電圧が異なり負荷に有効に電力を供給することが困難になる。また、この電圧不均一の状態から再充電を行う場合には、電圧均一化のために費やされる電力損失が一層大きくなる。
蓄電素子を複数のブロックで構成する高圧大容量の蓄電装置にあっては、電力損失の規模もそれに応じて大きくなる。
【０００６】
この発明は以上のような問題点を解消するためになされたもので、複数のブロックで構成する蓄電装置にあって、電力損失を伴う外部抵抗を使用することなく、簡単な構成制御動作でしかも電圧均一化が高速度になされる蓄電素子の電圧均一化回路を得ることを目的とする。
また、その電圧均一化回路を利用して各蓄電素子の電圧を簡便に検出できる電圧検出回路を得ることを目的とする。
更に、その電圧均一化回路を利用して各蓄電素子を簡便に均等な電圧に充電できる均圧充電回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る蓄電素子の電圧均一化回路は、互いに並列に接続されてない複数の蓄電素子が複数のブロックに分割されてなる蓄電装置の上記各蓄電素子に充電された電圧比をその定格電圧比に等しくさせる電圧均一化回路であって、
上記各ブロック毎に設けられ、１次巻線と当該ブロックの各蓄電素子に並列に接続された２次巻線とを備えた変圧器、上記各蓄電素子と上記各２次巻線との間に挿入されたスイッチング素子、このスイッチング素子と逆並列接続されたダイオード、および上記各スイッチング素子を同時に所定の周波数でオンオフさせるスイッチング制御手段を備え、
上記各変圧器の１次巻線を互いに並列に接続するとともに、上記各変圧器は、その各１次巻線を互いに並列に接続して巻線に電圧を誘起させたときの各２次巻線の誘起電圧比が上記各２次巻線が接続される蓄電素子の定格電圧比となるよう上記各変圧器の巻線巻数比を設定したものである。
【０００８】
また、この発明に係る電圧均一化回路は、上記各変圧器の１次巻線を互いに接続する接続線を、往復導体が密着配置された低インピーダンスブスとしたものである。
【０００９】
また、この発明に係る電圧均一化回路は、上記各変圧器の１次巻線の巻数を各２次巻線の巻数より大きく設定することにより、上記各蓄電素子の電圧均一化動作時、上記各変圧器の１次巻線相互間に流れる電流を上記各２次巻線に流れる電流より低減せしめたものである。
【００１０】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子はすべて互いに直列に接続されているものである。
【００１１】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子は、同一ブロック内では互いに直列に接続され、異なるブロック間では互いに絶縁されているものである。
【００１２】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子は、そのすべてが電気二重層キャパシタであるか、またはそのすべてが２次電池であるか、またはその一部が電気二重層キャパシタで残りが２次電池であるとしたものである。
【００１３】
また、この発明に係る電圧検出回路は、上記蓄電装置を構成する蓄電素子の１個の電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたものである。
【００１４】
また、この発明に係る電圧検出回路は、上記変圧器の１次巻線と並列に接続されたキャパシタ、このキャパシタと上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたものである。
【００１５】
また、この発明に係る電圧検出回路は、キャパシタ、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記キャパシタと並列に接続された第２の変圧器、上記キャパシタと上記第２の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたものである。
【００１６】
また、この発明に係る均圧充電回路は、上記変圧器の１次巻線と並列に接続された直流定電圧電源、この直流定電圧電源と上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたものである。
【００１７】
また、この発明に係る均圧充電回路は、直流定電圧電源、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記直流定電圧電源と並列に接続された第３の変圧器、上記直流定電圧電源と上記第３の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたものである。
【００１８】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１における蓄電素子の電圧均一化回路を示す構成図である。図において、Ｃ１〜Ｃ４は電気二重層キャパシタで、ここでは、全て互いに直列に接続されているが、キャパシタＣ１、Ｃ２は共通のモジュールにまとめられたブロックＢ１に、また、キャパシタＣ３、Ｃ４は共通のモジュールにまとめられたブロックＢ２にそれぞれ組み込まれている。
既述したとおり、電気二重層キャパシタ素子（以下、単に、キャパシタセルまたはセルと称す）はその電圧が低いことから、蓄電装置が高電圧大容量化するにつれ、多数のキャパシタセルを直列並列に接続する必要があり、主としてその設計、製作上の観点から複数のブロックに分割した構成が採用される。図１はその最も簡単な２ブロック構成のものを示す。
【００１９】
Ｔ３１、Ｔ３２は各ブロック毎に設けられた変圧器で、各１次巻線Ｗ１１とＷ１２とは互いに並列に接続されている。そして、変圧器Ｔ３１の２次巻線Ｗ２１１とＷ２１２とは、それぞれセルＣ１とＣ２とに互いに並列に接続されている。また、変圧器Ｔ３２の２次巻線Ｗ２２１とＷ２２２とは、それぞれセルＣ３とＣ４とに互いに並列に接続されている。
ＳＳ１〜ＳＳ４は、それぞれセルＣ１と巻線Ｗ２１１との間、セルＣ２と巻線Ｗ２１２との間、セルＣ３と巻線２２１との間、セルＣ４と巻線Ｗ２２２との間に挿入されたスイッチング素子、Ｄ１〜Ｄ４は、それぞれスイッチング素子ＳＳ１〜ＳＳ４と逆並列接続されたダイオードである。Ｇ１〜Ｇ４は、それぞれスイッチング素子ＳＳ１〜ＳＳ４を同期してオンオフさせるためのゲート信号を発生するゲート信号発生器で、ここでは５０Ｈｚの周波数でオンオフさせる信号を発生する。
【００２０】
次に、図１の動作を説明する前に、同期してオンオフするスイッチング素子と変圧器とを使用して複数のキャパシタセルの電圧を均一化させる動作原理の理解の助とするため、先ず、２個のセルと１個の変圧器を用いた図２の回路における電圧均一化の動作について説明する。
【００２１】
ここでは、セルＣ１、Ｃ２の定格電圧は同一であるが、静電容量には差を設け、Ｃ１を１００Ｆ、Ｃ２を１１０Ｆとしている。Ｔは、巻数比が１：１の変圧器で、一方の巻線Ｗ１はセルＣ１と、また、他方の巻線Ｗ２はセルＣ２とそれぞれ並列に接続されている。ＳＳ１、ＳＳ２は、それぞれセルＣ１と巻線Ｗ１との間、およびセルＣ２と巻線Ｗ２との間に挿入されたスイッチング素子で、具体的には、導通時の抵抗が低く、スイッチング損失が少ないパワーＭＯＳＦＥＴトランジスタやＩＧＢＴが適している。Ｄ１、Ｄ２は、それぞれスイッチング素子ＳＳ１およびＳＳ２と逆並列接続されたダイオードである。Ｇ１、Ｇ２は、それぞれスイッチング素子ＳＳ１およびＳＳ２を同期してオンオフさせるためのゲート信号を発生するゲート信号発生器で、ここでは５０Ｈｚの周波数でオンオフさせる信号を発生する。
【００２２】
Ｖ１、Ｖ２、Ａは、それぞれセルＣ１、Ｃ２の電圧ＶＰ１、ＶＰ２を検出する電圧検出器、変圧器巻線Ｗ１、Ｗ２の電圧ＶＰ１２、ＶＰ２２を検出する電圧検出器、およびセルＣ１、Ｃ２に流入、流出する電流Ｉ１、Ｉ２を検出する電流検出器である。但し、これらは、後述する発明の動作の説明の便宜上設けているもので、本願発明の構成上必要とするものではない。
【００２３】
次に動作、即ち、セル電圧を均一化させる動作について説明する。初期条件として、容量が小さいセルＣ１の電圧が２．７Ｖに、容量が大きいセルＣ２の電圧が２．６Ｖに充電されており、両者の充電電圧に０．１Ｖの差があるとする。
ゲート信号発生器Ｇ１、Ｇ２から同期したゲート信号を発生し、スイッチング素子ＳＳ１とＳＳ２が同期してオンすると、各セルＣ１、Ｃ２の電圧が変圧器Ｔの巻線Ｗ１、Ｗ２に印加され、印加された電圧差に相当する電圧源と、セルＣ１、Ｃ２のキャパシタンス、変圧器Ｔのインダクタンス、および配線の抵抗からなる回路インピーダンスとで定まる上昇率でセルＣ１からセルＣ２に向けて電流が流れる。
ここで、簡単に、セルＣ１、Ｃ２のキャパシタンスは十分大きいものとし電流は変圧器ＴのインダクタンスＬのみで抑えられるものと仮定すると、スイッチング素子ＳＳ１、ＳＳ２がオンした時点（ｔ＝０）から時間ｔ経過後の電流Ｉ１（ｔ）、Ｉ２（ｔ）は（１）式で表される。
Ｉ１（ｔ）＝（ＶＰ１２−ＶＰ２２）・ｔ／Ｌ＝−Ｉ２（ｔ） （１）式
従って、電流は時間と共に直線的に上昇する。そして、セルＣ１側の電流Ｉ１は、スイッチング素子ＳＳ１を流れ、セルＣ２側の電流Ｉ２は、ダイオードＤ２を流れる。
【００２４】
周波数５０Ｈｚの半周期が経過し、スイッチング素子ＳＳ１、ＳＳ２が同期してオフすると電流が遮断される。この間の通電量に相当する電荷量がセルＣ１からセルＣ２に移行し、両セルＣ１、Ｃ２の電圧均一化の動作がなされるわけである。そして、以上の単位動作をここでは５０Ｈｚの周波数で繰り返す。
図３は、１周期での動作波形が判るレベルに時間軸を設定したもので、同図（ａ）は、変圧器Ｔの巻線Ｗ１、Ｗ２の電圧ＶＰ１２、ＶＰ２２の波形を、同図（ｂ）は、各巻線Ｗ１、Ｗ２に流れる電流Ｉ１、Ｉ２の波形を、そして、同図（ｃ）は、各セルＣ１、Ｃ２の電圧ＶＰ１、ＶＰ２の波形をそれぞれ示す。
図４は、図３と同じ動作であるが、電圧均一化の状態が目視できるレベルに時間軸を設定したもので、同図（ａ）は、各電流Ｉ１、Ｉ２の減衰状態を、同図（ｂ）は、両セル電圧ＶＰ１、ＶＰ２が均一化していく状態をそれぞれ示している。
【００２５】
以上の動作では、変圧器Ｔには直流電圧がパルス状に印加されるので、その鉄心が直流偏磁を受ける。従って、同種の直流電圧パルスが印加される他用途のフライバック方式の変圧器と同様、電圧印加条件を考慮して適切に設定したギャップ付鉄心を採用することによりこの直流偏磁分を抑制するようにするのが望ましい。
なお、図２では、両セルＣ１とＣ２とは電気的に絶縁されているが、互いに直列に接続されている場合も、動作は全く同一となる。
【００２６】
以上のように、各セルに接続したスイッチング素子を同時に所定の周波数でオンオフすれば、存在する各セル間の電圧差に基づきその電圧差を減少させる方向に充放電電流が流れて電圧均一化が実現する。勿論、外部抵抗に電力を消費させることもない。
【００２７】
ところで、複数のブロックに分割されて構成される蓄電装置において、図２で説明した電圧均一化の原理をそのまま踏襲すると、１個の変圧器にセルの数だけの多くの巻線を設け各巻線をそれぞれ各ブロックのセルに接続する必要があり、接続配線の本数が非常に多くなると共に、配線長も長くなり、装置としての設計製作上不利な点が多くなる。また、磁気誘導の障害も生じ易い。
【００２８】
実施の形態１で示す図１は、以上の点の改良を図ったものである。即ち、変圧器をブロック毎に設け、各変圧器には当該ブロック内の直列セル数に応じた数の２次巻線を備えそれぞれスイッチング素子を介して各セルに接続している。そして、各変圧器の１次巻線同士を並列に接続している。
図１の例では、全てのキャパシタセルＣ１〜Ｃ４の定格電圧は等しく、両変圧器Ｔ３１、Ｔ３２とも、各巻線の巻数比は１：１：１に設定している。従って、両変圧器を接続した状態で巻線に電圧を誘起させたときの各２次巻線Ｗ２１１〜Ｗ２２２の誘起電圧比は、各２次巻線に接続されるセルの定格電圧比と合致しており、即ち、ここでは全て等しい値となっている。
【００２９】
次に、図１の電圧均一化回路の動作、即ち、電圧均一化の動作について説明する。各セルＣ１〜Ｃ４は定格電圧は同一であるが、その静電容量は、図示のとおり、敢えて異ならせるとともに、電圧初期値も異ならせている。
静電容量は、それぞれ１００Ｆ、１１０Ｆ、１２０Ｆ、１３０Ｆ、電圧初期値は、２．７Ｖ、２．６５Ｖ、２．６Ｖ、２．５Ｖとしている。
電圧均一化の基本原理は図２〜図４で説明した内容と同一であるのでここではその再録は省略し、電圧均一化過程における電圧、電流波形について説明する。
【００３０】
図５は、各セルＣ１〜Ｃ４の電圧ＶＰ１〜ＶＰ４の波形を示しており、各セルの電圧が、それぞれの初期値から、各静電容量を加重平均した電圧ＤＣ２．６２Ｖに収斂していることが判る。
図６は、各セルＣ１〜Ｃ４の電流Ｉ１〜Ｉ４の時間経過特性を示す。但し、これらの電流波形は、図４で説明したとおり、スイッチング素子のオンオフにより断続するものであるが、各電流が判別可能なように、この図６では、各断続電流波形の波高値を連ねた曲線で表示している。これから判るように、全体としては、相対的に電圧が高いセルＣ１、Ｃ２から電圧が低いセルＣ３、Ｃ４に電流が流れているが、ブロック毎に変圧器を設けた関係で、セルＣ２およびＣ３の電流については、動作開始直後は本来とは逆の極性となっており、速やかに反転して本来の極性に移行している。しかし、抵抗損失を伴わない円滑な電圧均一化動作が得られる点については図２で説明した場合と同様である。
【００３１】
次に、図１で変圧器をブロック毎に分けた影響を見るため、４巻線を備えた１個の変圧器を使用した場合の電圧、電流波形を図７、図８に示す。この場合の回路図は図示を省略するが、各セルＣ１〜Ｃ４の静電容量および電圧初期値は図１の場合と同一としている。
図７は、各セルＣ１〜Ｃ４の電圧ＶＰ１〜ＶＰ４の波形を示しており、先の図５の場合と比較すると、セルＣ１、Ｃ２の電圧ＶＰ１、ＶＰ２は、共に単調減少で速やかに加重平均電圧に収斂し、また、セルＣ３、Ｃ４の電圧ＶＰ３、ＶＰ４も、単調増加で速やかに加重平均電圧に収斂している。
図８は、各セルＣ１〜Ｃ４の電流波高値を連ねたもので、先の図６と比較すると、各電流Ｉ１〜Ｉ４は、共に動作開始後その極性を変えることなく速やかに減衰している。
【００３２】
結果として、変圧器をブロック毎に設けることで、電圧均一化に至る時間が増大していることが判る。これは、異なるブロックに属するセル間に流れる電流は変圧器の１次巻線を経て変圧器相互間の接続線を流れるためこの間のインピーダンスの存在が減少の速度を遅らせたためと考えられる。もっとも、図１の設定では、ブロックＢ１に属するセルＣ１、Ｃ２は共に容量が小さく従って電圧初期値が高く、また、ブロックＢ２に属するセルＣ３、Ｃ４は共に容量が大きく従って電圧初期値が低い。従って、電圧均一化の動作の過程で、変圧器の１次巻線を経てブロック間、即ち、変圧器間の接続線に流れる電流が特に大きくなるため影響が大きく出たものである。
現実の蓄電装置にあっては、各セル容量のバラツキは確率上各ブロックでほぼ等しくなるものと考えられるので、ブロック間、即ち変圧器間の接続線に流れる電流は図１で設定した場合よりもっと小さくなる。従って、変圧器をブロック毎に分けることによる電圧均一化速度に及ぼす影響は、以上で説明した場合より大幅に軽減されるものと考えられる。
【００３３】
セルの容量分布と関係なく、変圧器間の接続線を、その往復導体が密着配置された低インピーダンスブスで構成することは、変圧器をブロック毎に分けることによる電圧均一化速度低下傾向を抑制することは、上述した理由から明らかである。
また、図１では、全ての巻線の巻数比を同一としたが、各変圧器の１次巻線を相互に接続したときの各変圧器各２次巻線に誘起される電圧比が、各２次巻線に接続されるセルの定格電圧比となる条件下で各変圧器の１次巻線の巻数を各２次巻線の巻数より大きく設定すると、各セルの電圧をその定格電圧比に等しくするという電圧均一化の動作を損なうことなく、変圧器間の接続線に流れる電流の絶対値を低減することができる。この結果、同一長、同一形状の接続線であっても、セル側で見た上記接続線のインピーダンスが低減し、変圧器をブロック毎に分けることによる電圧均一化速度低下傾向を抑制することができる。
【００３４】
なお、図１では、各セルが２個のブロックに分割された場合について示しているが、更に多くのブロックに分割する場合にも、各ブロック毎に変圧器を設けることでこの発明はそのまま適用でき同等の効果を奏する。また、図１では全てのセルは互いに直列に接続されているが、上述したこの発明による電圧均一化原理からして図１で示した接続構成に限らず、例えば、同一ブロック内のセルは互いに直列に接続され、異なるブロック間では互いに絶縁されているような場合にも適用できることは当然である。
また、セル（蓄電素子）としては、電気二重層キャパシタに限らず、２次電池でもよく、また、その一部が電気二重層キャパシタで残りが２次電池である場合も、上述したと同様の原理で電圧均一化動作が実現する。
なお、これらブロック数、蓄電素子の接続仕様、蓄電素子の種別に関する変形例は、以下に説明する実施の形態においても同様に適用できるものである。
【００３５】
実施の形態２．
図９は、この発明の実施の形態２における蓄電素子の電圧検出回路を示す構成図である。ここでは、先の実施の形態１の電圧均一化回路を利用して、電圧が均一化したキャパシタセルの電圧を簡便に検出する装置について説明する。ブロックＢ１、Ｂ２として、それぞれ、キャパシタセルＣ１、Ｃ２およびＣ３、Ｃ４、変圧器Ｔ３１およびＴ３２、スイッチング素子ＳＳ１、ＳＳ２およびＳＳ３、ＳＳ４、ダイオードＤ１、Ｄ２およびＤ３、Ｄ４から構成されているところは、図１と同じであり個々の説明は省略する。
Ｃは電圧検出用に設けられたキャパシタセルで、変圧器Ｔ３１、Ｔ３２の１次巻線と並列に接続されている。キャパシタセルＣの静電容量は、蓄電装置のセルＣ１〜Ｃ４の容量に合わせる必要はなく、例えば、１Ｆ程度に設定される。ＳＳはキャパシタセルＣと変圧器１次巻線との間に挿入された第２のスイッチング素子で、ゲート信号発生器Ｇにより、蓄電装置のスイッチング素子ＳＳ１〜ＳＳ４と同時にオンオフ制御される。Ｄはスイッチング素子ＳＳに逆並列接続された第２のダイオードである。
そして、ＶＰはキャパシタセルＣの電圧を検出する電圧検出器である。
【００３６】
電圧検出の動作は、上述した電圧均一化の動作と同一である。即ち、蓄電装置のスイッチング素子ＳＳ１〜ＳＳ４に加えて電圧検出用に設けたスイッチング素子ＳＳを同期してオンオフ制御すると、セルの容量差に拘わらず各セルの電圧は均一化される。従って、この電圧が均一化されたキャパシタセルＣの電圧を電圧検出器ＶＰで検出することで、蓄電装置の全てのセルＣ１〜Ｃ４の電圧を把握することが出来る。
【００３７】
電圧検出用のキャパシタセルＣの容量を、蓄電装置のセルの容量より極小さい値に設定しても電圧均一化の動作が支障無く実行され電圧検出が可能となる様子を図１０、図１１により説明する。
図１０は、解析の便宜上、蓄電装置を１個のブロックからなるものとしているが、電圧検出に係る部分は図９と同一である。ここでは、蓄電装置のセルＣ１、Ｃ２の容量を、それぞれ１００Ｆ、１１０Ｆとし、電圧検出用のキャパシタセルＣの容量を１Ｆとしている。そして、セルＣ１、Ｃ２の電圧初期値を、それぞれ２．７Ｖ、２．５Ｖに設定した段階から、５０Ｈｚの周波数で各スイッチング素子をオンオフさせたときの各セルの電圧変化を図１１に示す。
セルＣ１、Ｃ２の電圧ＶＰ１、ＶＰ２はその初期値から速やかに加重平均電圧に収斂し、キャパシタセルＣの電圧ＶＰもその固有の残存電圧から急速に平均電圧、従って、蓄電装置のセルの電圧に収斂している。特に、電圧ＶＰは、キャパシタセルＣの容量が小さいことからその時間的変化速度が大きくなっている。
【００３８】
以上のように、実施の形態１で説明した電圧均一化回路の動作を利用して蓄電装置の各セルの電圧を簡便に検出することが可能となる。
図１２は電圧検出回路の変形例で、図９と異なるのは以下の点のみである。即ち、電圧検出用に第２の変圧器Ｔを設けている。そして、この変圧器Ｔの１次巻線は蓄電装置の変圧器Ｔ３１、Ｔ３２の１次巻線と並列に接続され、その２次巻線に、電圧検出に係るキャパシタセルＣ、第２のスイッチング素子ＳＳ、第２のダイオードＤ、ゲート信号発生器Ｇ、および電圧検出器ＶＰを接続している。
【００３９】
電圧均一化の動作、およびそれを前提とする電圧検出の動作は、先の図９の場合と同様であるので、再録はしないが、変圧器Ｔを別途設ける構成としているので、当該変圧器Ｔの巻数を例えば図のように、Ｎ１、Ｎ２として、電圧検出器で得られた電圧ＶＰに（Ｎ１／Ｎ２）を乗算した値を蓄電装置のセルの電圧検出値とするようにしてもよい。この場合、電圧検出に係るキャパシタセルや電圧検出器ＶＰ等の部品の電圧仕様を、蓄電装置本体の電圧仕様と関係なく設定できるので、その分設計の自由度が高まり、経済設計の可能性が高まるという利点がある。
【００４０】
以上では、いずれも蓄電装置と別に電圧検出専用にキャパシタセルＣを設けた構成を採用しているが、電圧検出用のキャパシタセルを特別に設けず、蓄電装置内のセルの１個にその電圧を検出する電圧検出器を接続することで電圧検出回路を構成するようにしてもよい。
【００４１】
実施の形態３．
図１３は、この発明の実施の形態３における蓄電素子の均圧充電回路を示す構成図である。ここでは、先の実施の形態１の電圧均一化回路を利用して、蓄電装置の全てのキャパシタセルを簡便に均一電圧に充電する装置について説明する。ブロックＢ１、Ｂ２からなる蓄電装置の構成は先の形態例と同様である。
この実施の形態３では、上記蓄電装置の各セルＣ１〜Ｃ４を充電するため以下の装置を備えている。
ＶＤＣは、充電の駆動源である直流定電圧電源で、蓄電装置の変圧器Ｔ３１、Ｔ３２の１次巻線と並列に接続されている。ＳＳ０は直流定電圧電源ＶＤＣと変圧器１次巻線との間に挿入された第３のスイッチング素子で、ゲート信号発生器Ｇ０により、蓄電装置のスイッチング素子ＳＳ１〜ＳＳ４と同時にオンオフ制御される。Ｄ０はスイッチング素子ＳＳ０に逆並列接続された第３のダイオードである。
【００４２】
次に充電の動作について説明する。蓄電装置のスイッチング素子ＳＳ１〜ＳＳ４に加えて充電用に設けたスイッチング素子ＳＳ０を同期してオンオフ制御すると、蓄電装置のセルＣ１〜Ｃ４および直流定電圧電源ＶＤＣが電圧均一化の対象素子となり、結果として、直流定電圧を維持する直流定電圧電源ＶＤＣの電圧まで各セルＣ１〜Ｃ４が充電されるわけである。
【００４３】
図１４、図１５はこの充電動作を示すもので、図１４は、解析の便宜上、蓄電装置を１個のブロックからなるものとしているが、充電回路に係る部分は図１３と同一である。ここでは、蓄電装置のセルＣ１、Ｃ２の容量を、それぞれ１００Ｆ、１１０Ｆ、直流定電圧電源ＶＤＣの電圧を２．７Ｖとしている。そして、セルＣ１、Ｃ２の電圧初期値を、それぞれ２．６５Ｖ、２．６Ｖに設定した段階から、５０Ｈｚの周波数で各スイッチング素子をオンオフさせたときの各セルの電流、電圧の変化を図１５に示す。
図１５（ａ）（ｂ）は断続する各電流の波高値を連ねたもので、いずれも直流定電圧電源ＶＤＣからセルＣ１、Ｃ２に充電電流が送り込まれていることを示している。また、図１５（ｃ）は各電圧の変化を示しており、セルＣ１、Ｃ２の電圧が速やかに直流定電圧電源ＶＤＣの電圧２．７Ｖに収斂していることが判る。
【００４４】
以上のように、１個の定電圧電源を使った簡単な構成で、蓄電装置を構成する数多くのキャパシタセルをその電圧に均一に充電することが出来る。
図１６は均圧充電回路の変形例で、図１３と異なるのは以下の点のみである。即ち、充電用に第３の変圧器Ｔ０を設けている。そして、この変圧器Ｔ０の１次巻線は蓄電装置の変圧器Ｔ３１、Ｔ３２の１次巻線と並列に接続され、その２次巻線に、充電回路に係る直流定電圧電源ＶＤＣ、第３のスイッチング素子ＳＳ０、第３のダイオードＤ０、およびゲート信号発生器Ｇ０を接続している。
【００４５】
電圧均一化の動作、およびそれを前提とする電圧充電の動作は、先の図１３の場合と同様であるので、再録はしないが、変圧器Ｔ０を別途設ける構成としているので、当該変圧器Ｔ０の巻数を例えば図のように、Ｎ１、Ｎ２とすると、直流定電圧電源ＶＤＣの電圧に（Ｎ１／Ｎ２）を乗算した値の電圧に蓄電装置のセルを充電することが出来る。この場合、変圧器Ｔ０の巻数比を適当に選定することにより、直流定電圧電源の電圧を、蓄電装置本体の電圧仕様と関係なく設定できるとともに、例えば、変圧器Ｔ０の巻線にタップを設け、その巻数比を変化できる構成とすることにより、１種類の定電圧電源でセル電圧の異なる蓄電装置の充電が可能となる利点がある。
【００４６】
【発明の効果】
以上のように、この発明に係る蓄電素子の電圧均一化回路は、互いに並列に接続されてない複数の蓄電素子が複数のブロックに分割されてなる蓄電装置の上記各蓄電素子に充電された電圧比をその定格電圧比に等しくさせる電圧均一化回路であって、
上記各ブロック毎に設けられ、１次巻線と当該ブロックの各蓄電素子に並列に接続された２次巻線とを備えた変圧器、上記各蓄電素子と上記各２次巻線との間に挿入されたスイッチング素子、このスイッチング素子と逆並列接続されたダイオード、および上記各スイッチング素子を同時に所定の周波数でオンオフさせるスイッチング制御手段を備え、
上記各変圧器の１次巻線を互いに並列に接続するとともに、上記各変圧器は、その各１次巻線を互いに並列に接続して巻線に電圧を誘起させたときの各２次巻線の誘起電圧比が上記各２次巻線が接続される蓄電素子の定格電圧比となるよう上記各変圧器の巻線巻数比を設定したので、外部抵抗に無駄な電力を消費することなく、ブロック毎にまとまった簡便な構成で、複数のブロックに亘る全ての蓄電素子の電圧をその定格電圧比に等しくする電圧均一化が可能となる。
【００４７】
また、この発明に係る電圧均一化回路は、上記各変圧器の１次巻線を互いに接続する接続線を、往復導体が密着配置された低インピーダンスブスとしたので、変圧器をブロック毎に設けたことによる電圧均一化動作速度の低下を抑制することが出来る。
【００４８】
また、この発明に係る電圧均一化回路は、上記各変圧器の１次巻線の巻数を各２次巻線の巻数より大きく設定することにより、上記各蓄電素子の電圧均一化動作時、上記各変圧器の１次巻線相互間に流れる電流を上記各２次巻線に流れる電流より低減せしめたので、変圧器をブロック毎に設けたことによる電圧均一化動作速度の低下を抑制することが出来る。
【００４９】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子はすべて互いに直列に接続されているので、蓄電装置の高電圧化が実現する。
【００５０】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子は、同一ブロック内では互いに直列に接続され、異なるブロック間では互いに絶縁されているので、ブロック毎に独立した充放電の動作が可能となる。
【００５１】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子は、そのすべてが電気二重層キャパシタであるか、またはそのすべてが２次電池であるか、またはその一部が電気二重層キャパシタで残りが２次電池であるとしたので、電圧均一化回路の適用範囲が広がる。
【００５２】
また、この発明に係る電圧検出回路は、上記蓄電装置を構成する蓄電素子の１個の電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたので、簡便な構成で、各ブロック全ての蓄電素子の電圧を把握することが出来る。
【００５３】
また、この発明に係る電圧検出回路は、上記変圧器の１次巻線と並列に接続されたキャパシタ、このキャパシタと上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたので、蓄電装置の外部から装置内の全ての蓄電素子の電圧を把握することが可能となる。
【００５４】
また、この発明に係る電圧検出回路は、キャパシタ、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記キャパシタと並列に接続された第２の変圧器、上記キャパシタと上記第２の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたので、上記第２の変圧器の巻数比を適当に選定することにより、電圧検出に係る回路の電圧を、蓄電装置の蓄電素子の電圧と関係なく設定できるので、その分設計の自由度が高まり、経済設計の可能性が高まる。
【００５５】
また、この発明に係る均圧充電回路は、上記変圧器の１次巻線と並列に接続された直流定電圧電源、この直流定電圧電源と上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたので、簡便な構成で全ての蓄電素子を均一な電圧に充電することが可能となる。
【００５６】
また、この発明に係る均圧充電回路は、直流定電圧電源、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記直流定電圧電源と並列に接続された第３の変圧器、上記直流定電圧電源と上記第３の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたので、上記第３の変圧器の巻数比を適当に選定することにより、充電に係る回路の電圧を、蓄電装置の蓄電素子の電圧と関係なく設定できるので、その分設計の自由度が高まり、経済設計の可能性が高まる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における蓄電素子の電圧均一化回路を示す構成図である。
【図２】電圧均一化の動作原理を説明するための回路構成を示す図である。
【図３】図２の回路における電圧、電流の波形を示す図である。
【図４】図２の回路における電圧、電流の波形を示す図である。
【図５】図１の回路における電圧の波形を示す図である。
【図６】図１の回路における電流の波形を示す図である。
【図７】図１で変圧器を１個で構成した場合の電圧の波形を示す図である。
【図８】図１で変圧器を１個で構成した場合の電流の波形を示す図である。
【図９】この発明の実施の形態２における蓄電素子の電圧検出回路を示す構成図である。
【図１０】電圧検出の動作を説明するためブロックを１個で構成した電圧検出回路を示す図である。
【図１１】図１０の回路における電圧の波形を示す図である。
【図１２】図９の変形例としての電圧検出回路を示す構成図である。
【図１３】この発明の実施の形態３における蓄電素子の均圧充電回路を示す構成図である。
【図１４】充電の動作を説明するためブロックを１個で構成した均圧充電回路を示す図である。
【図１５】図１４の回路における電流、電圧の波形を示す図である。
【図１６】図１３の変形例としての均圧充電回路を示す構成図である。
【図１７】外部抵抗を採用して電圧均一化を図る従来の蓄電装置を示す構成図である。
【図１８】外部抵抗を採用して電圧均一化を図る、図１７とは異なる従来の蓄電装置を示す構成図である。
【符号の説明】
Ｃ１〜Ｃ４，Ｃ キャパシタセル、ＳＳ１〜ＳＳ４ スイッチング素子、
ＳＳ 第２のスイッチング素子、ＳＳ０ 第３のスイッチング素子、
Ｄ１〜Ｄ４ ダイオード、Ｄ 第２のダイオード、Ｄ０ 第３のダイオード、
Ｔ３１，Ｔ３２ 変圧器、Ｔ 第２の変圧器、Ｔ０ 第３の変圧器、
Ｗ１１，Ｗ１２ １次巻線、Ｗ２１１〜Ｗ２２２ ２次巻線、
Ｂ１，Ｂ２ ブロック。
【発明の属する技術分野】
この発明は、キャパシタや２次電池等の蓄電素子を複数個、例えば直列に接続して構成される蓄電装置における上記各蓄電素子の電圧比を常にその定格電圧比に等しくさせる電圧均一化回路，およびこれを利用した電圧検出回路、均圧充電回路に関するもので、特に、各蓄電素子が複数のブロックに分割されてなる大容量の蓄電装置に適用可能なものである。
【０００２】
【従来の技術および発明が解決しようとする課題】
最近は、充放電特性に優れた大容量キャパシタとして電気二重層キャパシタが注目されている。しかるに、この電気二重層キャパシタはその素子（セル）の電圧は低く、実用的な電圧定格のキャパシタ蓄電装置として使用するには複数個、複数段に直列に接続して構成する必要がある。
この場合、問題になるのは、各セルの容量偏差に伴う各段のセルの電圧の不均一性である。即ち、直列接続された複数のセルに定電流を供給して充電していくと、容量の小さいセルの電圧が容量の大きいセルの電圧より高くなり、各セルの電圧を許容限度である規定電圧以下に収めるものとすると、この規定電圧にまですべてのセルを充電するということができなくなる。
【０００３】
また、一旦充電した後の電圧低下は、各セルの等価直列抵抗や漏れ抵抗のバラツキによっても不均一となる。
従って、直列に接続されたセルの分担電圧や蓄電量を均一にするには、各セルの上記特性、即ち、静電容量、等価直列抵抗、漏れ抵抗を等しくする必要がある。
しかし、蓄電装置として構成される単位のセル特性を全て合わせることは、製造上の制約や困難が伴うことになり、また、一定の分散分布下でセルの特性を選択して使用することには限度があり、一般的には経済性が損なわれる。
【０００４】
そこで、充電時の各セルの分担電圧を均一化するため、図１７に示すように、漏れ抵抗Ｒ１２、Ｒ２２よりも抵抗値が小さい一定の抵抗値を有する分担抵抗Ｒ１、Ｒ２をセルの漏れ抵抗と並列に接続して見かけ上の漏れ抵抗を均一にすることが有効である。
また、図１８示すように、充電時にセルの電圧を検出してその規定電圧を越えるとスイッチＴ１をオンして分流抵抗器Ｒに充電電流を分流し、セルの充電電圧を一定値に保ち、他のセルが規定電圧まで充電されると充電電流を減少させて一定電圧にして蓄電部の電圧を保つようにする。
【０００５】
しかるに、これらの方式は、いずれも、セルの特性の違いによる余分の電力を外部の抵抗で消費して分担電圧を合わせるので、充電電力の一部が損失となり充電時の効率が低下する。
また、充電後、蓄電装置を充電装置と切り離して使用する場合には、各セルの電圧はセルの特性によって決まる特性で放電するので、電圧の低下は不均一なものとなる。従って、各セルの分担電圧が異なり負荷に有効に電力を供給することが困難になる。また、この電圧不均一の状態から再充電を行う場合には、電圧均一化のために費やされる電力損失が一層大きくなる。
蓄電素子を複数のブロックで構成する高圧大容量の蓄電装置にあっては、電力損失の規模もそれに応じて大きくなる。
【０００６】
この発明は以上のような問題点を解消するためになされたもので、複数のブロックで構成する蓄電装置にあって、電力損失を伴う外部抵抗を使用することなく、簡単な構成制御動作でしかも電圧均一化が高速度になされる蓄電素子の電圧均一化回路を得ることを目的とする。
また、その電圧均一化回路を利用して各蓄電素子の電圧を簡便に検出できる電圧検出回路を得ることを目的とする。
更に、その電圧均一化回路を利用して各蓄電素子を簡便に均等な電圧に充電できる均圧充電回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る蓄電素子の電圧均一化回路は、互いに並列に接続されてない複数の蓄電素子が複数のブロックに分割されてなる蓄電装置の上記各蓄電素子に充電された電圧比をその定格電圧比に等しくさせる電圧均一化回路であって、
上記各ブロック毎に設けられ、１次巻線と当該ブロックの各蓄電素子に並列に接続された２次巻線とを備えた変圧器、上記各蓄電素子と上記各２次巻線との間に挿入されたスイッチング素子、このスイッチング素子と逆並列接続されたダイオード、および上記各スイッチング素子を同時に所定の周波数でオンオフさせるスイッチング制御手段を備え、
上記各変圧器の１次巻線を互いに並列に接続するとともに、上記各変圧器は、その各１次巻線を互いに並列に接続して巻線に電圧を誘起させたときの各２次巻線の誘起電圧比が上記各２次巻線が接続される蓄電素子の定格電圧比となるよう上記各変圧器の巻線巻数比を設定したものである。
【０００８】
また、この発明に係る電圧均一化回路は、上記各変圧器の１次巻線を互いに接続する接続線を、往復導体が密着配置された低インピーダンスブスとしたものである。
【０００９】
また、この発明に係る電圧均一化回路は、上記各変圧器の１次巻線の巻数を各２次巻線の巻数より大きく設定することにより、上記各蓄電素子の電圧均一化動作時、上記各変圧器の１次巻線相互間に流れる電流を上記各２次巻線に流れる電流より低減せしめたものである。
【００１０】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子はすべて互いに直列に接続されているものである。
【００１１】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子は、同一ブロック内では互いに直列に接続され、異なるブロック間では互いに絶縁されているものである。
【００１２】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子は、そのすべてが電気二重層キャパシタであるか、またはそのすべてが２次電池であるか、またはその一部が電気二重層キャパシタで残りが２次電池であるとしたものである。
【００１３】
また、この発明に係る電圧検出回路は、上記蓄電装置を構成する蓄電素子の１個の電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたものである。
【００１４】
また、この発明に係る電圧検出回路は、上記変圧器の１次巻線と並列に接続されたキャパシタ、このキャパシタと上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたものである。
【００１５】
また、この発明に係る電圧検出回路は、キャパシタ、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記キャパシタと並列に接続された第２の変圧器、上記キャパシタと上記第２の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたものである。
【００１６】
また、この発明に係る均圧充電回路は、上記変圧器の１次巻線と並列に接続された直流定電圧電源、この直流定電圧電源と上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたものである。
【００１７】
また、この発明に係る均圧充電回路は、直流定電圧電源、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記直流定電圧電源と並列に接続された第３の変圧器、上記直流定電圧電源と上記第３の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたものである。
【００１８】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１における蓄電素子の電圧均一化回路を示す構成図である。図において、Ｃ１〜Ｃ４は電気二重層キャパシタで、ここでは、全て互いに直列に接続されているが、キャパシタＣ１、Ｃ２は共通のモジュールにまとめられたブロックＢ１に、また、キャパシタＣ３、Ｃ４は共通のモジュールにまとめられたブロックＢ２にそれぞれ組み込まれている。
既述したとおり、電気二重層キャパシタ素子（以下、単に、キャパシタセルまたはセルと称す）はその電圧が低いことから、蓄電装置が高電圧大容量化するにつれ、多数のキャパシタセルを直列並列に接続する必要があり、主としてその設計、製作上の観点から複数のブロックに分割した構成が採用される。図１はその最も簡単な２ブロック構成のものを示す。
【００１９】
Ｔ３１、Ｔ３２は各ブロック毎に設けられた変圧器で、各１次巻線Ｗ１１とＷ１２とは互いに並列に接続されている。そして、変圧器Ｔ３１の２次巻線Ｗ２１１とＷ２１２とは、それぞれセルＣ１とＣ２とに互いに並列に接続されている。また、変圧器Ｔ３２の２次巻線Ｗ２２１とＷ２２２とは、それぞれセルＣ３とＣ４とに互いに並列に接続されている。
ＳＳ１〜ＳＳ４は、それぞれセルＣ１と巻線Ｗ２１１との間、セルＣ２と巻線Ｗ２１２との間、セルＣ３と巻線２２１との間、セルＣ４と巻線Ｗ２２２との間に挿入されたスイッチング素子、Ｄ１〜Ｄ４は、それぞれスイッチング素子ＳＳ１〜ＳＳ４と逆並列接続されたダイオードである。Ｇ１〜Ｇ４は、それぞれスイッチング素子ＳＳ１〜ＳＳ４を同期してオンオフさせるためのゲート信号を発生するゲート信号発生器で、ここでは５０Ｈｚの周波数でオンオフさせる信号を発生する。
【００２０】
次に、図１の動作を説明する前に、同期してオンオフするスイッチング素子と変圧器とを使用して複数のキャパシタセルの電圧を均一化させる動作原理の理解の助とするため、先ず、２個のセルと１個の変圧器を用いた図２の回路における電圧均一化の動作について説明する。
【００２１】
ここでは、セルＣ１、Ｃ２の定格電圧は同一であるが、静電容量には差を設け、Ｃ１を１００Ｆ、Ｃ２を１１０Ｆとしている。Ｔは、巻数比が１：１の変圧器で、一方の巻線Ｗ１はセルＣ１と、また、他方の巻線Ｗ２はセルＣ２とそれぞれ並列に接続されている。ＳＳ１、ＳＳ２は、それぞれセルＣ１と巻線Ｗ１との間、およびセルＣ２と巻線Ｗ２との間に挿入されたスイッチング素子で、具体的には、導通時の抵抗が低く、スイッチング損失が少ないパワーＭＯＳＦＥＴトランジスタやＩＧＢＴが適している。Ｄ１、Ｄ２は、それぞれスイッチング素子ＳＳ１およびＳＳ２と逆並列接続されたダイオードである。Ｇ１、Ｇ２は、それぞれスイッチング素子ＳＳ１およびＳＳ２を同期してオンオフさせるためのゲート信号を発生するゲート信号発生器で、ここでは５０Ｈｚの周波数でオンオフさせる信号を発生する。
【００２２】
Ｖ１、Ｖ２、Ａは、それぞれセルＣ１、Ｃ２の電圧ＶＰ１、ＶＰ２を検出する電圧検出器、変圧器巻線Ｗ１、Ｗ２の電圧ＶＰ１２、ＶＰ２２を検出する電圧検出器、およびセルＣ１、Ｃ２に流入、流出する電流Ｉ１、Ｉ２を検出する電流検出器である。但し、これらは、後述する発明の動作の説明の便宜上設けているもので、本願発明の構成上必要とするものではない。
【００２３】
次に動作、即ち、セル電圧を均一化させる動作について説明する。初期条件として、容量が小さいセルＣ１の電圧が２．７Ｖに、容量が大きいセルＣ２の電圧が２．６Ｖに充電されており、両者の充電電圧に０．１Ｖの差があるとする。
ゲート信号発生器Ｇ１、Ｇ２から同期したゲート信号を発生し、スイッチング素子ＳＳ１とＳＳ２が同期してオンすると、各セルＣ１、Ｃ２の電圧が変圧器Ｔの巻線Ｗ１、Ｗ２に印加され、印加された電圧差に相当する電圧源と、セルＣ１、Ｃ２のキャパシタンス、変圧器Ｔのインダクタンス、および配線の抵抗からなる回路インピーダンスとで定まる上昇率でセルＣ１からセルＣ２に向けて電流が流れる。
ここで、簡単に、セルＣ１、Ｃ２のキャパシタンスは十分大きいものとし電流は変圧器ＴのインダクタンスＬのみで抑えられるものと仮定すると、スイッチング素子ＳＳ１、ＳＳ２がオンした時点（ｔ＝０）から時間ｔ経過後の電流Ｉ１（ｔ）、Ｉ２（ｔ）は（１）式で表される。
Ｉ１（ｔ）＝（ＶＰ１２−ＶＰ２２）・ｔ／Ｌ＝−Ｉ２（ｔ） （１）式
従って、電流は時間と共に直線的に上昇する。そして、セルＣ１側の電流Ｉ１は、スイッチング素子ＳＳ１を流れ、セルＣ２側の電流Ｉ２は、ダイオードＤ２を流れる。
【００２４】
周波数５０Ｈｚの半周期が経過し、スイッチング素子ＳＳ１、ＳＳ２が同期してオフすると電流が遮断される。この間の通電量に相当する電荷量がセルＣ１からセルＣ２に移行し、両セルＣ１、Ｃ２の電圧均一化の動作がなされるわけである。そして、以上の単位動作をここでは５０Ｈｚの周波数で繰り返す。
図３は、１周期での動作波形が判るレベルに時間軸を設定したもので、同図（ａ）は、変圧器Ｔの巻線Ｗ１、Ｗ２の電圧ＶＰ１２、ＶＰ２２の波形を、同図（ｂ）は、各巻線Ｗ１、Ｗ２に流れる電流Ｉ１、Ｉ２の波形を、そして、同図（ｃ）は、各セルＣ１、Ｃ２の電圧ＶＰ１、ＶＰ２の波形をそれぞれ示す。
図４は、図３と同じ動作であるが、電圧均一化の状態が目視できるレベルに時間軸を設定したもので、同図（ａ）は、各電流Ｉ１、Ｉ２の減衰状態を、同図（ｂ）は、両セル電圧ＶＰ１、ＶＰ２が均一化していく状態をそれぞれ示している。
【００２５】
以上の動作では、変圧器Ｔには直流電圧がパルス状に印加されるので、その鉄心が直流偏磁を受ける。従って、同種の直流電圧パルスが印加される他用途のフライバック方式の変圧器と同様、電圧印加条件を考慮して適切に設定したギャップ付鉄心を採用することによりこの直流偏磁分を抑制するようにするのが望ましい。
なお、図２では、両セルＣ１とＣ２とは電気的に絶縁されているが、互いに直列に接続されている場合も、動作は全く同一となる。
【００２６】
以上のように、各セルに接続したスイッチング素子を同時に所定の周波数でオンオフすれば、存在する各セル間の電圧差に基づきその電圧差を減少させる方向に充放電電流が流れて電圧均一化が実現する。勿論、外部抵抗に電力を消費させることもない。
【００２７】
ところで、複数のブロックに分割されて構成される蓄電装置において、図２で説明した電圧均一化の原理をそのまま踏襲すると、１個の変圧器にセルの数だけの多くの巻線を設け各巻線をそれぞれ各ブロックのセルに接続する必要があり、接続配線の本数が非常に多くなると共に、配線長も長くなり、装置としての設計製作上不利な点が多くなる。また、磁気誘導の障害も生じ易い。
【００２８】
実施の形態１で示す図１は、以上の点の改良を図ったものである。即ち、変圧器をブロック毎に設け、各変圧器には当該ブロック内の直列セル数に応じた数の２次巻線を備えそれぞれスイッチング素子を介して各セルに接続している。そして、各変圧器の１次巻線同士を並列に接続している。
図１の例では、全てのキャパシタセルＣ１〜Ｃ４の定格電圧は等しく、両変圧器Ｔ３１、Ｔ３２とも、各巻線の巻数比は１：１：１に設定している。従って、両変圧器を接続した状態で巻線に電圧を誘起させたときの各２次巻線Ｗ２１１〜Ｗ２２２の誘起電圧比は、各２次巻線に接続されるセルの定格電圧比と合致しており、即ち、ここでは全て等しい値となっている。
【００２９】
次に、図１の電圧均一化回路の動作、即ち、電圧均一化の動作について説明する。各セルＣ１〜Ｃ４は定格電圧は同一であるが、その静電容量は、図示のとおり、敢えて異ならせるとともに、電圧初期値も異ならせている。
静電容量は、それぞれ１００Ｆ、１１０Ｆ、１２０Ｆ、１３０Ｆ、電圧初期値は、２．７Ｖ、２．６５Ｖ、２．６Ｖ、２．５Ｖとしている。
電圧均一化の基本原理は図２〜図４で説明した内容と同一であるのでここではその再録は省略し、電圧均一化過程における電圧、電流波形について説明する。
【００３０】
図５は、各セルＣ１〜Ｃ４の電圧ＶＰ１〜ＶＰ４の波形を示しており、各セルの電圧が、それぞれの初期値から、各静電容量を加重平均した電圧ＤＣ２．６２Ｖに収斂していることが判る。
図６は、各セルＣ１〜Ｃ４の電流Ｉ１〜Ｉ４の時間経過特性を示す。但し、これらの電流波形は、図４で説明したとおり、スイッチング素子のオンオフにより断続するものであるが、各電流が判別可能なように、この図６では、各断続電流波形の波高値を連ねた曲線で表示している。これから判るように、全体としては、相対的に電圧が高いセルＣ１、Ｃ２から電圧が低いセルＣ３、Ｃ４に電流が流れているが、ブロック毎に変圧器を設けた関係で、セルＣ２およびＣ３の電流については、動作開始直後は本来とは逆の極性となっており、速やかに反転して本来の極性に移行している。しかし、抵抗損失を伴わない円滑な電圧均一化動作が得られる点については図２で説明した場合と同様である。
【００３１】
次に、図１で変圧器をブロック毎に分けた影響を見るため、４巻線を備えた１個の変圧器を使用した場合の電圧、電流波形を図７、図８に示す。この場合の回路図は図示を省略するが、各セルＣ１〜Ｃ４の静電容量および電圧初期値は図１の場合と同一としている。
図７は、各セルＣ１〜Ｃ４の電圧ＶＰ１〜ＶＰ４の波形を示しており、先の図５の場合と比較すると、セルＣ１、Ｃ２の電圧ＶＰ１、ＶＰ２は、共に単調減少で速やかに加重平均電圧に収斂し、また、セルＣ３、Ｃ４の電圧ＶＰ３、ＶＰ４も、単調増加で速やかに加重平均電圧に収斂している。
図８は、各セルＣ１〜Ｃ４の電流波高値を連ねたもので、先の図６と比較すると、各電流Ｉ１〜Ｉ４は、共に動作開始後その極性を変えることなく速やかに減衰している。
【００３２】
結果として、変圧器をブロック毎に設けることで、電圧均一化に至る時間が増大していることが判る。これは、異なるブロックに属するセル間に流れる電流は変圧器の１次巻線を経て変圧器相互間の接続線を流れるためこの間のインピーダンスの存在が減少の速度を遅らせたためと考えられる。もっとも、図１の設定では、ブロックＢ１に属するセルＣ１、Ｃ２は共に容量が小さく従って電圧初期値が高く、また、ブロックＢ２に属するセルＣ３、Ｃ４は共に容量が大きく従って電圧初期値が低い。従って、電圧均一化の動作の過程で、変圧器の１次巻線を経てブロック間、即ち、変圧器間の接続線に流れる電流が特に大きくなるため影響が大きく出たものである。
現実の蓄電装置にあっては、各セル容量のバラツキは確率上各ブロックでほぼ等しくなるものと考えられるので、ブロック間、即ち変圧器間の接続線に流れる電流は図１で設定した場合よりもっと小さくなる。従って、変圧器をブロック毎に分けることによる電圧均一化速度に及ぼす影響は、以上で説明した場合より大幅に軽減されるものと考えられる。
【００３３】
セルの容量分布と関係なく、変圧器間の接続線を、その往復導体が密着配置された低インピーダンスブスで構成することは、変圧器をブロック毎に分けることによる電圧均一化速度低下傾向を抑制することは、上述した理由から明らかである。
また、図１では、全ての巻線の巻数比を同一としたが、各変圧器の１次巻線を相互に接続したときの各変圧器各２次巻線に誘起される電圧比が、各２次巻線に接続されるセルの定格電圧比となる条件下で各変圧器の１次巻線の巻数を各２次巻線の巻数より大きく設定すると、各セルの電圧をその定格電圧比に等しくするという電圧均一化の動作を損なうことなく、変圧器間の接続線に流れる電流の絶対値を低減することができる。この結果、同一長、同一形状の接続線であっても、セル側で見た上記接続線のインピーダンスが低減し、変圧器をブロック毎に分けることによる電圧均一化速度低下傾向を抑制することができる。
【００３４】
なお、図１では、各セルが２個のブロックに分割された場合について示しているが、更に多くのブロックに分割する場合にも、各ブロック毎に変圧器を設けることでこの発明はそのまま適用でき同等の効果を奏する。また、図１では全てのセルは互いに直列に接続されているが、上述したこの発明による電圧均一化原理からして図１で示した接続構成に限らず、例えば、同一ブロック内のセルは互いに直列に接続され、異なるブロック間では互いに絶縁されているような場合にも適用できることは当然である。
また、セル（蓄電素子）としては、電気二重層キャパシタに限らず、２次電池でもよく、また、その一部が電気二重層キャパシタで残りが２次電池である場合も、上述したと同様の原理で電圧均一化動作が実現する。
なお、これらブロック数、蓄電素子の接続仕様、蓄電素子の種別に関する変形例は、以下に説明する実施の形態においても同様に適用できるものである。
【００３５】
実施の形態２．
図９は、この発明の実施の形態２における蓄電素子の電圧検出回路を示す構成図である。ここでは、先の実施の形態１の電圧均一化回路を利用して、電圧が均一化したキャパシタセルの電圧を簡便に検出する装置について説明する。ブロックＢ１、Ｂ２として、それぞれ、キャパシタセルＣ１、Ｃ２およびＣ３、Ｃ４、変圧器Ｔ３１およびＴ３２、スイッチング素子ＳＳ１、ＳＳ２およびＳＳ３、ＳＳ４、ダイオードＤ１、Ｄ２およびＤ３、Ｄ４から構成されているところは、図１と同じであり個々の説明は省略する。
Ｃは電圧検出用に設けられたキャパシタセルで、変圧器Ｔ３１、Ｔ３２の１次巻線と並列に接続されている。キャパシタセルＣの静電容量は、蓄電装置のセルＣ１〜Ｃ４の容量に合わせる必要はなく、例えば、１Ｆ程度に設定される。ＳＳはキャパシタセルＣと変圧器１次巻線との間に挿入された第２のスイッチング素子で、ゲート信号発生器Ｇにより、蓄電装置のスイッチング素子ＳＳ１〜ＳＳ４と同時にオンオフ制御される。Ｄはスイッチング素子ＳＳに逆並列接続された第２のダイオードである。
そして、ＶＰはキャパシタセルＣの電圧を検出する電圧検出器である。
【００３６】
電圧検出の動作は、上述した電圧均一化の動作と同一である。即ち、蓄電装置のスイッチング素子ＳＳ１〜ＳＳ４に加えて電圧検出用に設けたスイッチング素子ＳＳを同期してオンオフ制御すると、セルの容量差に拘わらず各セルの電圧は均一化される。従って、この電圧が均一化されたキャパシタセルＣの電圧を電圧検出器ＶＰで検出することで、蓄電装置の全てのセルＣ１〜Ｃ４の電圧を把握することが出来る。
【００３７】
電圧検出用のキャパシタセルＣの容量を、蓄電装置のセルの容量より極小さい値に設定しても電圧均一化の動作が支障無く実行され電圧検出が可能となる様子を図１０、図１１により説明する。
図１０は、解析の便宜上、蓄電装置を１個のブロックからなるものとしているが、電圧検出に係る部分は図９と同一である。ここでは、蓄電装置のセルＣ１、Ｃ２の容量を、それぞれ１００Ｆ、１１０Ｆとし、電圧検出用のキャパシタセルＣの容量を１Ｆとしている。そして、セルＣ１、Ｃ２の電圧初期値を、それぞれ２．７Ｖ、２．５Ｖに設定した段階から、５０Ｈｚの周波数で各スイッチング素子をオンオフさせたときの各セルの電圧変化を図１１に示す。
セルＣ１、Ｃ２の電圧ＶＰ１、ＶＰ２はその初期値から速やかに加重平均電圧に収斂し、キャパシタセルＣの電圧ＶＰもその固有の残存電圧から急速に平均電圧、従って、蓄電装置のセルの電圧に収斂している。特に、電圧ＶＰは、キャパシタセルＣの容量が小さいことからその時間的変化速度が大きくなっている。
【００３８】
以上のように、実施の形態１で説明した電圧均一化回路の動作を利用して蓄電装置の各セルの電圧を簡便に検出することが可能となる。
図１２は電圧検出回路の変形例で、図９と異なるのは以下の点のみである。即ち、電圧検出用に第２の変圧器Ｔを設けている。そして、この変圧器Ｔの１次巻線は蓄電装置の変圧器Ｔ３１、Ｔ３２の１次巻線と並列に接続され、その２次巻線に、電圧検出に係るキャパシタセルＣ、第２のスイッチング素子ＳＳ、第２のダイオードＤ、ゲート信号発生器Ｇ、および電圧検出器ＶＰを接続している。
【００３９】
電圧均一化の動作、およびそれを前提とする電圧検出の動作は、先の図９の場合と同様であるので、再録はしないが、変圧器Ｔを別途設ける構成としているので、当該変圧器Ｔの巻数を例えば図のように、Ｎ１、Ｎ２として、電圧検出器で得られた電圧ＶＰに（Ｎ１／Ｎ２）を乗算した値を蓄電装置のセルの電圧検出値とするようにしてもよい。この場合、電圧検出に係るキャパシタセルや電圧検出器ＶＰ等の部品の電圧仕様を、蓄電装置本体の電圧仕様と関係なく設定できるので、その分設計の自由度が高まり、経済設計の可能性が高まるという利点がある。
【００４０】
以上では、いずれも蓄電装置と別に電圧検出専用にキャパシタセルＣを設けた構成を採用しているが、電圧検出用のキャパシタセルを特別に設けず、蓄電装置内のセルの１個にその電圧を検出する電圧検出器を接続することで電圧検出回路を構成するようにしてもよい。
【００４１】
実施の形態３．
図１３は、この発明の実施の形態３における蓄電素子の均圧充電回路を示す構成図である。ここでは、先の実施の形態１の電圧均一化回路を利用して、蓄電装置の全てのキャパシタセルを簡便に均一電圧に充電する装置について説明する。ブロックＢ１、Ｂ２からなる蓄電装置の構成は先の形態例と同様である。
この実施の形態３では、上記蓄電装置の各セルＣ１〜Ｃ４を充電するため以下の装置を備えている。
ＶＤＣは、充電の駆動源である直流定電圧電源で、蓄電装置の変圧器Ｔ３１、Ｔ３２の１次巻線と並列に接続されている。ＳＳ０は直流定電圧電源ＶＤＣと変圧器１次巻線との間に挿入された第３のスイッチング素子で、ゲート信号発生器Ｇ０により、蓄電装置のスイッチング素子ＳＳ１〜ＳＳ４と同時にオンオフ制御される。Ｄ０はスイッチング素子ＳＳ０に逆並列接続された第３のダイオードである。
【００４２】
次に充電の動作について説明する。蓄電装置のスイッチング素子ＳＳ１〜ＳＳ４に加えて充電用に設けたスイッチング素子ＳＳ０を同期してオンオフ制御すると、蓄電装置のセルＣ１〜Ｃ４および直流定電圧電源ＶＤＣが電圧均一化の対象素子となり、結果として、直流定電圧を維持する直流定電圧電源ＶＤＣの電圧まで各セルＣ１〜Ｃ４が充電されるわけである。
【００４３】
図１４、図１５はこの充電動作を示すもので、図１４は、解析の便宜上、蓄電装置を１個のブロックからなるものとしているが、充電回路に係る部分は図１３と同一である。ここでは、蓄電装置のセルＣ１、Ｃ２の容量を、それぞれ１００Ｆ、１１０Ｆ、直流定電圧電源ＶＤＣの電圧を２．７Ｖとしている。そして、セルＣ１、Ｃ２の電圧初期値を、それぞれ２．６５Ｖ、２．６Ｖに設定した段階から、５０Ｈｚの周波数で各スイッチング素子をオンオフさせたときの各セルの電流、電圧の変化を図１５に示す。
図１５（ａ）（ｂ）は断続する各電流の波高値を連ねたもので、いずれも直流定電圧電源ＶＤＣからセルＣ１、Ｃ２に充電電流が送り込まれていることを示している。また、図１５（ｃ）は各電圧の変化を示しており、セルＣ１、Ｃ２の電圧が速やかに直流定電圧電源ＶＤＣの電圧２．７Ｖに収斂していることが判る。
【００４４】
以上のように、１個の定電圧電源を使った簡単な構成で、蓄電装置を構成する数多くのキャパシタセルをその電圧に均一に充電することが出来る。
図１６は均圧充電回路の変形例で、図１３と異なるのは以下の点のみである。即ち、充電用に第３の変圧器Ｔ０を設けている。そして、この変圧器Ｔ０の１次巻線は蓄電装置の変圧器Ｔ３１、Ｔ３２の１次巻線と並列に接続され、その２次巻線に、充電回路に係る直流定電圧電源ＶＤＣ、第３のスイッチング素子ＳＳ０、第３のダイオードＤ０、およびゲート信号発生器Ｇ０を接続している。
【００４５】
電圧均一化の動作、およびそれを前提とする電圧充電の動作は、先の図１３の場合と同様であるので、再録はしないが、変圧器Ｔ０を別途設ける構成としているので、当該変圧器Ｔ０の巻数を例えば図のように、Ｎ１、Ｎ２とすると、直流定電圧電源ＶＤＣの電圧に（Ｎ１／Ｎ２）を乗算した値の電圧に蓄電装置のセルを充電することが出来る。この場合、変圧器Ｔ０の巻数比を適当に選定することにより、直流定電圧電源の電圧を、蓄電装置本体の電圧仕様と関係なく設定できるとともに、例えば、変圧器Ｔ０の巻線にタップを設け、その巻数比を変化できる構成とすることにより、１種類の定電圧電源でセル電圧の異なる蓄電装置の充電が可能となる利点がある。
【００４６】
【発明の効果】
以上のように、この発明に係る蓄電素子の電圧均一化回路は、互いに並列に接続されてない複数の蓄電素子が複数のブロックに分割されてなる蓄電装置の上記各蓄電素子に充電された電圧比をその定格電圧比に等しくさせる電圧均一化回路であって、
上記各ブロック毎に設けられ、１次巻線と当該ブロックの各蓄電素子に並列に接続された２次巻線とを備えた変圧器、上記各蓄電素子と上記各２次巻線との間に挿入されたスイッチング素子、このスイッチング素子と逆並列接続されたダイオード、および上記各スイッチング素子を同時に所定の周波数でオンオフさせるスイッチング制御手段を備え、
上記各変圧器の１次巻線を互いに並列に接続するとともに、上記各変圧器は、その各１次巻線を互いに並列に接続して巻線に電圧を誘起させたときの各２次巻線の誘起電圧比が上記各２次巻線が接続される蓄電素子の定格電圧比となるよう上記各変圧器の巻線巻数比を設定したので、外部抵抗に無駄な電力を消費することなく、ブロック毎にまとまった簡便な構成で、複数のブロックに亘る全ての蓄電素子の電圧をその定格電圧比に等しくする電圧均一化が可能となる。
【００４７】
また、この発明に係る電圧均一化回路は、上記各変圧器の１次巻線を互いに接続する接続線を、往復導体が密着配置された低インピーダンスブスとしたので、変圧器をブロック毎に設けたことによる電圧均一化動作速度の低下を抑制することが出来る。
【００４８】
また、この発明に係る電圧均一化回路は、上記各変圧器の１次巻線の巻数を各２次巻線の巻数より大きく設定することにより、上記各蓄電素子の電圧均一化動作時、上記各変圧器の１次巻線相互間に流れる電流を上記各２次巻線に流れる電流より低減せしめたので、変圧器をブロック毎に設けたことによる電圧均一化動作速度の低下を抑制することが出来る。
【００４９】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子はすべて互いに直列に接続されているので、蓄電装置の高電圧化が実現する。
【００５０】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子は、同一ブロック内では互いに直列に接続され、異なるブロック間では互いに絶縁されているので、ブロック毎に独立した充放電の動作が可能となる。
【００５１】
また、この発明に係る電圧均一化回路の上記複数の蓄電素子は、そのすべてが電気二重層キャパシタであるか、またはそのすべてが２次電池であるか、またはその一部が電気二重層キャパシタで残りが２次電池であるとしたので、電圧均一化回路の適用範囲が広がる。
【００５２】
また、この発明に係る電圧検出回路は、上記蓄電装置を構成する蓄電素子の１個の電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたので、簡便な構成で、各ブロック全ての蓄電素子の電圧を把握することが出来る。
【００５３】
また、この発明に係る電圧検出回路は、上記変圧器の１次巻線と並列に接続されたキャパシタ、このキャパシタと上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたので、蓄電装置の外部から装置内の全ての蓄電素子の電圧を把握することが可能となる。
【００５４】
また、この発明に係る電圧検出回路は、キャパシタ、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記キャパシタと並列に接続された第２の変圧器、上記キャパシタと上記第２の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたので、上記第２の変圧器の巻数比を適当に選定することにより、電圧検出に係る回路の電圧を、蓄電装置の蓄電素子の電圧と関係なく設定できるので、その分設計の自由度が高まり、経済設計の可能性が高まる。
【００５５】
また、この発明に係る均圧充電回路は、上記変圧器の１次巻線と並列に接続された直流定電圧電源、この直流定電圧電源と上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたので、簡便な構成で全ての蓄電素子を均一な電圧に充電することが可能となる。
【００５６】
また、この発明に係る均圧充電回路は、直流定電圧電源、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記直流定電圧電源と並列に接続された第３の変圧器、上記直流定電圧電源と上記第３の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたので、上記第３の変圧器の巻数比を適当に選定することにより、充電に係る回路の電圧を、蓄電装置の蓄電素子の電圧と関係なく設定できるので、その分設計の自由度が高まり、経済設計の可能性が高まる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における蓄電素子の電圧均一化回路を示す構成図である。
【図２】電圧均一化の動作原理を説明するための回路構成を示す図である。
【図３】図２の回路における電圧、電流の波形を示す図である。
【図４】図２の回路における電圧、電流の波形を示す図である。
【図５】図１の回路における電圧の波形を示す図である。
【図６】図１の回路における電流の波形を示す図である。
【図７】図１で変圧器を１個で構成した場合の電圧の波形を示す図である。
【図８】図１で変圧器を１個で構成した場合の電流の波形を示す図である。
【図９】この発明の実施の形態２における蓄電素子の電圧検出回路を示す構成図である。
【図１０】電圧検出の動作を説明するためブロックを１個で構成した電圧検出回路を示す図である。
【図１１】図１０の回路における電圧の波形を示す図である。
【図１２】図９の変形例としての電圧検出回路を示す構成図である。
【図１３】この発明の実施の形態３における蓄電素子の均圧充電回路を示す構成図である。
【図１４】充電の動作を説明するためブロックを１個で構成した均圧充電回路を示す図である。
【図１５】図１４の回路における電流、電圧の波形を示す図である。
【図１６】図１３の変形例としての均圧充電回路を示す構成図である。
【図１７】外部抵抗を採用して電圧均一化を図る従来の蓄電装置を示す構成図である。
【図１８】外部抵抗を採用して電圧均一化を図る、図１７とは異なる従来の蓄電装置を示す構成図である。
【符号の説明】
Ｃ１〜Ｃ４，Ｃ キャパシタセル、ＳＳ１〜ＳＳ４ スイッチング素子、
ＳＳ 第２のスイッチング素子、ＳＳ０ 第３のスイッチング素子、
Ｄ１〜Ｄ４ ダイオード、Ｄ 第２のダイオード、Ｄ０ 第３のダイオード、
Ｔ３１，Ｔ３２ 変圧器、Ｔ 第２の変圧器、Ｔ０ 第３の変圧器、
Ｗ１１，Ｗ１２ １次巻線、Ｗ２１１〜Ｗ２２２ ２次巻線、
Ｂ１，Ｂ２ ブロック。
Claims (11)
- 互いに並列に接続されてない複数の蓄電素子が複数のブロックに分割されてなる蓄電装置の上記各蓄電素子に充電された電圧比をその定格電圧比に等しくさせる電圧均一化回路であって、
上記各ブロック毎に設けられ、１次巻線と当該ブロックの各蓄電素子に並列に接続された２次巻線とを備えた変圧器、上記各蓄電素子と上記各２次巻線との間に挿入されたスイッチング素子、このスイッチング素子と逆並列接続されたダイオード、および上記各スイッチング素子を同時に所定の周波数でオンオフさせるスイッチング制御手段を備え、
上記各変圧器の１次巻線を互いに並列に接続するとともに、上記各変圧器は、その各１次巻線を互いに並列に接続して巻線に電圧を誘起させたときの各２次巻線の誘起電圧比が上記各２次巻線が接続される蓄電素子の定格電圧比となるよう上記各変圧器の巻線巻数比を設定したことを特徴とする蓄電素子の電圧均一化回路。 - 上記各変圧器の１次巻線を互いに接続する接続線を、往復導体が密着配置された低インピーダンスブスとしたことを特徴とする請求項１記載の蓄電素子の電圧均一化回路。
- 上記各変圧器の１次巻線の巻数を各２次巻線の巻数より大きく設定することにより、上記各蓄電素子の電圧均一化動作時、上記各変圧器の１次巻線相互間に流れる電流を上記各２次巻線に流れる電流より低減せしめたことを特徴とする請求項１または２に記載の蓄電素子の電圧均一化回路。
- 上記複数の蓄電素子はすべて互いに直列に接続されていることを特徴とする請求項１ないし３のいずれかに記載の蓄電素子の電圧均一化回路。
- 上記複数の蓄電素子は、同一ブロック内では互いに直列に接続され、異なるブロック間では互いに絶縁されていることを特徴とする請求項１ないし３のいずれかに記載の蓄電素子の電圧均一化回路。
- 上記複数の蓄電素子は、そのすべてが電気二重層キャパシタであるか、またはそのすべてが２次電池であるか、またはその一部が電気二重層キャパシタで残りが２次電池であることを特徴とする請求項１ないし５のいずれかに記載の蓄電素子の電圧均一化回路。
- 上記蓄電装置を構成する蓄電素子の１個の電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたことを特徴とする請求項１ないし６のいずれかに記載の蓄電素子の電圧検出回路。 - 上記変圧器の１次巻線と並列に接続されたキャパシタ、このキャパシタと上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたことを特徴とする請求項１ないし６のいずれかに記載の蓄電素子の電圧検出回路。 - キャパシタ、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記キャパシタと並列に接続された第２の変圧器、上記キャパシタと上記第２の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第２のスイッチング素子、この第２のスイッチング素子と逆並列接続された第２のダイオード、および上記キャパシタの電圧を検出する電圧検出器を備え、
上記電圧検出器により電圧が均一化された上記蓄電素子の電圧を検出可能としたことを特徴とする請求項１ないし６のいずれかに記載の蓄電素子の電圧検出回路。 - 上記変圧器の１次巻線と並列に接続された直流定電圧電源、この直流定電圧電源と上記変圧器の１次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたことを特徴とする請求項１ないし６のいずれかに記載の蓄電素子の均圧充電回路。 - 直流定電圧電源、１次巻線が上記蓄電装置の変圧器の１次巻線と並列に接続され２次巻線が上記直流定電圧電源と並列に接続された第３の変圧器、上記直流定電圧電源と上記第３の変圧器の２次巻線との間に挿入され上記蓄電装置のスイッチング素子と同時にオンオフされる第３のスイッチング素子、およびこの第３のスイッチング素子と逆並列接続された第３のダイオードを備え、
上記直流定電圧電源により上記各蓄電素子をその定格電圧比に等しい電圧に充電可能としたことを特徴とする請求項１ないし６のいずれかに記載の蓄電素子の均圧充電回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002161613A JP3898092B2 (ja) | 2002-06-03 | 2002-06-03 | 蓄電素子の電圧均一化回路およびこれを利用した電圧検出回路、均圧充電回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002161613A JP3898092B2 (ja) | 2002-06-03 | 2002-06-03 | 蓄電素子の電圧均一化回路およびこれを利用した電圧検出回路、均圧充電回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004015843A true JP2004015843A (ja) | 2004-01-15 |
| JP3898092B2 JP3898092B2 (ja) | 2007-03-28 |
Family
ID=30430636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002161613A Expired - Fee Related JP3898092B2 (ja) | 2002-06-03 | 2002-06-03 | 蓄電素子の電圧均一化回路およびこれを利用した電圧検出回路、均圧充電回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3898092B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101592227B1 (ko) | 2014-09-30 | 2016-02-05 | 한국전력공사 | 에너지저장시스템의 dc 버스 불균형 제어 회로 |
-
2002
- 2002-06-03 JP JP2002161613A patent/JP3898092B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3898092B2 (ja) | 2007-03-28 |
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| A977 | Report on retrieval |
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