JP2004014858A

JP2004014858A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004014858A
Application number: JP2002167443A
Authority: JP
Inventors: Tetsuya Yoshida; 吉田　哲哉
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-06-07
Filing date: 2002-06-07
Publication date: 2004-01-15

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that a conventional semiconductor device has a small DC signal current amplification factor since its source area is formed by introducing impurities into an epitaxial layer and diffusing them and then free carriers (positive hole) easily migrate from a channel area to the source area. <P>SOLUTION: A semiconductor device as an embodiment has a projection part 13 formed on a main surface of an epitaxial layer 2 and N type impurities are introduced into the projection part 13, which is used as a source area 4. The source area 4 can, therefore, be formed above the passing path of free carriers (positive hole) injected from the gate area 9. Consequently, the entry of the free carriers (positive hole) into the source area 4 can greatly be suppressed to greatly improve a DC signal current amplification factor. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明の半導体装置は、ゲート電極から注入する正孔数を低減し、ドレイン領域での伝導度変調をより確実に行うことで電流増幅率を向上させる大電流素子に関する。
【０００２】
【従来の技術】
従来の半導体装置では、ノーマリ・オフ型、制御性に優れ、且つスイッチング時のオン抵抗の低いトランジスタとして、例えば、特開平０６−２５２４０８号公報に示す構造が知られている。
【０００３】
図９および図１０を参照して、以下にその構造の一例を示す。図９（Ａ）は素子の斜視図であり、図９（Ｂ）は上面図である。図１０は図９（Ｂ）のＣ−Ｃ線断面図である。
【０００４】
先ず、図９（Ａ）に示す如く、従来の半導体装置は、Ｎ＋型の半導体基板５１、Ｎ＋型の半導体基板５１上にはＮ−型のエピタキシャル層５２が形成されている。Ｎ−型のエピタキシャル層５２には、Ｎ＋型のソース領域５４とトレンチ５７とが互いに直交するように形成されている。そして、トレンチ５７には、その側壁を被覆するように絶縁膜５６、高濃度のＰ＋型多結晶シリコン（ポリシリコン）から成る固定電位絶縁電極５５が形成されている。尚、固定電位絶縁電極５５とソース領域５４とは、例えば、アルミニウム（Ａｌ）層６１によりオーミックコンタクトし電位が固定されている。また、エピタキシャル層５２は主にドレイン領域５３として用いられ、エピタキシャル層５２のうち、固定電位絶縁電極５５に挾まれた領域をチャネル領域５８と呼ぶことにする。
【０００５】
そして、チャネル領域５８には、絶縁膜５６を介して隣接する固定電位絶縁電極５５が高濃度のＰ＋型ポリシリコンであるため、仕事関数差によって空乏層が形成される。そのことで、チャネル領域５８には伝導電子に対するポテンシャル障壁が形成されていて、ソース領域５４とドレイン領域５３とは初めから電気的に遮断された状態となっている。
【０００６】
次に、図９（Ｂ）に示す如く、固定電位絶縁電極５５はストライプ状をしており、その両端はＰ型のゲート領域５９に接している。そして、ゲート領域５９表面にはゲート電極Ｇが形成されており、ここからドレイン領域５３へ少数キャリア（正孔）を供給する。また、固定電位絶縁電極５５間に囲まれたチャネル領域５８は、ひとつの単位セルを形成している。尚、チャネルの状態によって電流を遮断、もしくは電流量を制御し得るという条件を満たしていれば、単位セルを構成する固定電位絶縁電極５５の形状、ソース領域５４の形状などは任意である。
【０００７】
図１０に示す如く、Ｈをチャネル厚み、Ｌをチャネル長と呼ぶ。つまり、チャネル厚みＨとは、チャネル領域において対向する絶縁膜５６間の間隔であり、チャネル長Ｌとは、溝の側壁に沿って、ソース領域５４の底面から固定電位絶縁電極５５の底面までの距離をいう。また、基板５１裏面にはＡｌ層６０が形成されている。
【０００８】
【発明が解決しようとする課題】
上述したように、従来における半導体装置では、ドレイン電極Ｄに正の高電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇを接地または負の電圧を印加した状態でＯＦＦの状態を成す。そして、この半導体装置のＯＦＦの状態では、Ｎ型のチャネル領域５８とＰ型の固定電位絶縁電極５５との仕事関数差によりチャネル領域５８が擬似的なＰ型領域となる。そのことで、ドレイン領域５３に正の高電圧が印加され、チャネル領域５８が接地状態となることで逆バイアス状態となり、ＯＦＦの状態を成す。そして、半導体装置をＯＮの状態にするためには、ゲート電極Ｇに正の電圧を印加しゲート領域５９から自由キャリア（正孔）を注入し、チャネル領域５８をＮ型領域にすると同時にチャネル領域５８およびドレイン領域５３で伝導度変調を起こす。そして、半導体装置はゲート領域５９から注入する自由キャリア（正孔）によりＯＮ、ＯＦＦを行っているので、ゲート領域５９からの自由キャリア（正孔）の注入量により直流信号電流増幅率が左右される。
【０００９】
しかしながら、図９（Ａ）に示す如く、従来の半導体装置では、エピタキシャル層５２にＮ型の不純物をイオン注入することでソース領域５４を形成していた。そして、エピタキシャル層５２の主表面はほぼ同一の平面から成り、その主表面からＰ型の不純物をイオン注入しゲート領域５９を形成していた。そのため、ソース領域５４がゲート領域５９から注入された自由キャリア（正孔）の通過経路に存在し、多くの自由キャリア（正孔）がソース領域５４に取り込まれていた。その結果、ゲート領域５９から注入された自由キャリア（正孔）の一部は、ソース領域５４で自由キャリア（電子）と再結合することで消滅し、またはソース電極Ｓを介して外部へと排出されていた。そして、本来の目的であるチャネル領域５８でのスイッチング、伝導度変調等の役割を果たすことなく消滅していた。その結果、従来の半導体装置では、ＯＮの状態を成すために必要以上の自由キャリア（正孔）を注入しなければならず、所望の直流信号電流増幅率を得られないという問題があった。
【００１０】
【課題を解決するための手段】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数の溝と、前記溝の内壁には絶縁膜を有し、且つ前記溝内を充填する逆導電型の半導体材料から成る固定電位絶縁電極と、前記半導体基体の前記溝間に位置し、且つ前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、前記半導体基体には前記固定電位絶縁電極間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、前記チャネル領域上の前記一主面には前記半導体基体と同一の材料から成る凸部が形成されており、少なくとも前記凸部の一部は前記ソース領域として成ることを特徴とする。
【００１１】
また、上述した各事情に鑑み、本発明の半導体装置の製造方法では、半導体基体を準備し、前記半導体基体の一主表面の所望の領域に一導電型の不純物をイオン注入し拡散させゲート領域を形成し、前記ゲート領域と一定の離間距離を設けて逆導電型の不純物をイオン注入し拡散させソース領域を形成する工程と、前記一主表面に露出する前記ソース領域のほぼ全面のみを覆うようにエッチングマスクを選択的に形成した後、前記半導体基体を前記一主表面から前記ソース領域を除いてエッチングにより除去する工程と、前記半導体基体に前記ソース領域を横断し、且つ前記ゲート領域内に少なくとも端部を重畳する複数の溝を形成する工程と、前記溝の内壁を覆うように絶縁膜を堆積させ、前記溝内に逆導電型の半導体材料を充填し固定電位絶縁電極を形成する工程とを少なくとも含むことを特徴とする。
【００１２】
更に、本発明の半導体装置の製造方法では、半導体基体を準備し、前記半導体基体の一主表面の所望の領域に一導電型の不純物をイオン注入し拡散させ複数のゲート領域を形成する工程と、前記半導体基体の前記一主表面に複数のＬＯＣＯＳ酸化膜をそれぞれ離間して形成し、前記ＬＯＣＯＳ酸化膜間の離間領域に逆導電型の不純物をイオン注入し拡散させソース領域を形成する工程と、前記ＬＯＣＯＳ酸化膜を全て除去した後、前記半導体基体に前記ソース領域を横断し、且つ前記ゲート領域内に少なくとも端部を重畳する複数の溝を形成する工程と、前記溝の内壁を覆うように絶縁膜を堆積させ、前記溝内に逆導電型の半導体材料を充填し固定電位絶縁電極を形成する工程とを少なくとも含むことを特徴とする。
【００１３】
【発明の実施の形態】
以下に、本発明の半導体装置について、図１〜図３を参照にして詳細に説明する。
【００１４】
図１（Ａ）は本発明の半導体素子の構造を示す斜視図であり、図１（Ｂ）は本発明の半導体素子の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ＋型の半導体基板１上にはＮ−型のエピタキシャル層２が堆積されている。このエピタキシャル層２には、表面から等間隔をなして互いに平行に複数のトレンチ７が形成されている。そして、基板１はドレイン取り出し領域として用いられており、主に、エピタキシャル層２はドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が注入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。そして、詳細は後述するが、トレンチ７内のポリシリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域４と電気的に接続されている。そのことで、トレンチ７内のＰ型のポリシリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。尚、特許請求の範囲で記載した半導体基体とは本実施の形態では基板１およびエピタキシャル層２とにより構成する。
【００１５】
そして、本発明の構造では、エピタキシャル層２表面に凸部１３を有し、この凸部１３にＮ型不純物をイオン注入し、拡散させ、ソース領域４として用いることに特徴を有する。具体的な製造方法においては後述するが、エッチングによりエピタキシャル層２を表面からソース領域４以外の部分を１〜２μｍ程度除去している。そのことで、ソース領域４の底面とゲート領域９の上面とがほぼ同一平面に位置するようにお互いが形成されている。つまり、エピタキシャル層２表面に段差を設ける構造とし、段差の部分である凸部１３にソース領域４を形成することに特徴を有する。そして、上述したように、ソース領域４とＰ型のポリシリコンとはそれぞれＡｌがオーミックコンタクトすることで、ソース電極Ｓと固定電位絶縁電極５とは同電位に保たれている。
【００１６】
また、図１（Ａ）および図１（Ｂ）に示す如く、ゲート領域９はソース領域４と離間され、且つ絶縁膜６に接するエピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図１（Ｂ）に示す如く、固定電位絶縁電極５は櫛歯形状をしており、Ｙ軸方向の固定電位絶縁電極５（以下軸部分と称する）を中心として左右のＸ軸方向に櫛歯が延在している。つまり、本実施の形態では、ゲート領域９は固定電位絶縁電極５の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜６と当接するように形成されている。言い換えると、固定電位絶縁電極５の軸部分は隣接する２つのゲート領域９から等距離にあり、軸部分の両側に所望の距離で離間してソース領域４を設けることとなる。
【００１７】
次に、図２を参照として本発明の半導体素子の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向での断面図であり、図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向での断面図である。
【００１８】
図２（Ａ）に示す如く、エピタキシャル層２の表面領域のなかでトレンチ７に囲まれた領域がチャネル領域８であり、矢印Ｈをチャネル厚み、矢印Ｌをチャネル長とする。つまり、チャネル厚みＨとは、チャネル領域８において対向するトレンチ７間の間隔であり、チャネル長Ｌとは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ＋型の基板１の裏面には、例えば、Ａｌ層１０がオーミックコンタクトしており、このＡｌ層１０を介してドレイン電極Ｄが形成されている。一方、上述の如く、エピタキシャル層２のチャネル領域８上の表面には凸部１３が形成されており、その凸部１３をソース領域４として用いている。そして、Ａｌ層１１がソース領域４と固定電位絶縁電極５にオーミックコンタクトし、固定電位絶縁電極５の電位はソース電極Ｓの電位と固定されている。尚、チャネル領域８の状態によって電流を遮断、もしくは電流量を制御し得るため、その条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。
【００１９】
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９上には、シリコン酸化膜１２に設けられたコンタクトホールを介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図示の如く、断面図および表面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００２０】
次に、本発明の半導体素子の動作原理を説明する。
【００２１】
先ず、半導体素子のＯＦＦ状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板１、Ｎ−型のエピタキシャル層２から成るドレイン領域３、エピタキシャル層２の表面領域で複数のトレンチ７間に位置するＮ−型のチャネル領域８およびＮ＋型のＳｉＣから成るソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作するとＯＦＦ状態を成すことができないようにみられる。
【００２２】
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル幅Ｈを調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
【００２３】
この構造により、Ｎ−型のドレイン領域３とＮ＋型のソース領域４とを擬似的なＰ型領域であるチャネル領域８をもってＰＮ接合分離構造を形成することとなる。つまり、本発明の半導体素子は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体素子がＯＦＦ時ではドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓおよびゲート電極Ｇが接地されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面からは、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体素子の耐圧特性を左右する。
【００２４】
ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ＋型のポリシリコン領域とチャネル領域８であるＮ−型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
【００２５】
具体的には、Ａｌ層１１を介してＰ＋型のポリシリコン領域とＮ−型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ＋型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ＋型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ＋型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ＋型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ−型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。
【００２６】
しかしながら、チャネル領域８の不純物濃度は１．０×１０^１４（／ｃｍ^３）程度、厚みは１μｍ程度であるため、チャネル領域８を囲むように形成された固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタとつり合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ＋型のポリシリコン領域内のイオン化アクセプタとＮ−型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
【００２７】
次に、半導体素子のＯＦＦ時からＯＮ時へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填されることで、Ｐ＋型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域８の空乏層が減退し、中央領域からチャネルが開き、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００２８】
つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Ｇが所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８ならびにドレイン領域３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域８ならびにドレイン領域３に直接注入される。その結果、チャネル領域８ならびにドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００２９】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。すると伝導度変調によりドレイン領域３およびチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
【００３０】
上述したように、本発明では、チャネル領域８上のエピタキシャル層２表面に段差を設け、段差の部分である凸部１３にソース領域４を形成することに特徴を有する。そして、ゲート領域８から注入する自由キャリア（正孔）の通過経路からソース領域４を除くことで、以下に説明する効果を得ることができる。
【００３１】
最初に、図４に示す如く、従来における構造および問題点を説明する。図４（Ａ）は従来でのエピタキシャル層にＮ型拡散層を形成して成るソース領域およびチャネル領域を拡大した断面図であり、図４（Ｂ）は図４（Ａ）に示したソース領域とチャネル領域とのＯＮ時でのエネルギーバンド図である。
【００３２】
図４（Ａ）に示す如く、従来では、エピタキシャル層５２（図９（Ａ）参照）の主表面はほぼ平坦面に形成されており、主表面から不純物をイオン注入し、拡散することでソース領域５４およびゲート領域５９を形成していた。そのため、ソース領域５４およびゲート領域５９はそれぞれエピタキシャル層５２の主表面に形成され、ソース領域５４はゲート領域５９から注入される自由キャリア（正孔）の通過経路に位置していた。そして、ソース領域５４では、図４（Ｂ）に示すエネルギーバンド図のように、自由キャリア（正孔）に対して、ポテンシャル障壁が実質ない状態であった。そのことで、ゲート領域５９から注入された自由キャリア（正孔）はチャネル領域５８からソース領域５４へと容易に入り込むことができた。その結果、ソース領域５４では、入り込んだ自由キャリア（正孔）と自由キャリア（電子）とが再結合し、チャネル領域５８での伝導度変調に寄与することなく消滅していた。そして、ソース領域５４内で無効に消滅した分の自由キャリア（正孔）は余分にゲート領域から注入する必要があり、所望の直流信号電流増幅率が得られないという問題があった。
【００３３】
一方、本発明では、製造方法は後述するが、図２（Ｂ）に示す如く、エピタキシャル層２の主表面にソース領域４として用いる凸部１３を形成している。本発明においても、エピタキシャル層２にＮ型不純物をイオン注入し、拡散することでソース領域４を形成している点は従来の構造と同じである。そのため、ソース領域４では、図４（Ｂ）に示すエネルギーバンド図のように、自由キャリア（正孔）に対して、ポテンシャル障壁が実質ない状態である。そして、自由キャリア（正孔）がソース領域４へと流れ込むことに関しては、従来の構造と同様に容易であると言える。しかしながら、本発明では、ゲート領域９の上面とソース領域４の底面とをほぼ同一平面に位置するように、ソース領域５４はゲート領域５９から注入される自由キャリア（正孔）の通過経路より上部に位置させている。具体的には、エピタキシャル層２の主表面から凸部１３が１〜２μｍ程度突出するように形成し、その凸部１３にソース領域４を形成している。
【００３４】
この構造を実現することで、本発明では、第１に、ゲート領域９からは必要最小限の自由キャリア（正孔）を注入することで、ソース領域４から多量の自由キャリア（電子）を供給することができるので、注入効率は極めて向上させることができる。上述の半導体素子のＯＮ時の動作で説明したように、ゲート領域９から注入された自由キャリア（正孔）はイオン化アクセプタである負電荷にひかれて絶縁膜６界面に流れ込む。このとき、本発明では、ソース領域４は自由キャリア（正孔）の通過経路の上部に形成されているため、注入された自由キャリア（正孔）がソース領域４に流れ込むことを大幅に低減することができる。そのことで、ゲート領域９から注入された自由キャリア（正孔）は、チャネル領域８に到達した後、自由キャリア（正孔）の大多数はチャネル領域８で伝導度変調に寄与することとなる。つまり、本発明では、自由キャリア（正孔）がソース領域４に入り込み自由キャリア（電子）とが再結合し、チャネル領域８での伝導度変調に寄与することなく消滅することを大幅に低減できる。そして、ソース領域４からは多量の自由キャリア（電子）を注入することができ、所望の直流信号電流増幅率を容易に得ることができる。
【００３５】
更に、本発明では、第２に、ソース領域４をエピタキシャル層２の主表面に形成された凸部１３に形成することに特徴がある。例えば、図９に示した従来の構造では、チャネル領域でのドレイン電界（ドレイン−ソース間に正電圧が印加された時に発生する電界のことをいう。）を考慮し、チャネル長Ｌを決定していた。このとき、チャネル長Ｌとチャネル厚みＨとの比Ｌ／Ｈをも考慮する必要があった。しかし、本発明では、ソース領域４をエピタキシャル層２の主表面に形成された凸部１３に形成することで、トレンチ７の深さがチャネル長Ｌとなる。そのことで、従来でのソース領域の拡散領域を考慮することなくチャネル領域８を形成することができる。具体的には、従来ではトレンチ深さは、例えば、５μｍ程度であったが、本発明ではトレンチ深さを、例えば、３μｍ程度で形成することができる。その結果、本発明では、トレンチ深さを浅くすることができることで、プロセスの簡易化を実現することができる。
【００３６】
また、従来の構造では、トレンチ５７（図９（Ａ）参照）の深さを５μｍ程度であり、トレンチ５７のコーナー部がドレイン電界さらされるのを防ぐ必要があった。そのため、ゲート領域５９（図９（Ａ）参照）を、例えば、１０μｍ程度の拡散深さを有するように形成することで、トレンチ５７のコーナー部にドレイン電界が集中するのを緩和していた。しかし、本発明では、上述の如く、ソース領域４の構造によりトレンチ７の深さを浅く形成することが可能となり、ゲート領域９も浅く形成することが可能となる。そのことで、ゲート領域９の拡散深さを浅く形成することに併せてゲート領域９のサイド拡散も抑制することができ、セルサイズの微細化を実現することができる。
【００３７】
更に、本発明では、第３に、エピタキシャル層２の主表面に段差構造として凸部１３を形成し、この凸部１３にソース領域４を形成する。そして、ゲート領域９から注入される自由キャリア（正孔）の通過経路より上部にソース領域を位置させることに特徴がある。そのため、チャネル領域８に存在する自由キャリア（正孔）はソース領域４に入り込むことを大幅に低減することができる。その結果、所望の大きさのソース領域４を形成することができるので、単位ソース面積当たりの電流密度も低減することができ、かつ自由キャリア（電子）供給量も増大することができる。
【００３８】
尚、本実施の形態では、ソース領域の底面とゲート領域との上面とがほぼ同一平面に位置する場合について説明したが、特に限定する必要はない。例えば、ソース領域の底面がゲート領域の上面より下部に位置し、多少自由キャリア（正孔）の通過経路に位置しても、ほぼ同様な効果を得ることができる。また、ソース領域の底面がゲート領域の上面より上部に位置しても同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３９】
次に、本発明の半導体装置の製造方法について、図５〜図８を参照にして詳細に説明する。尚、本実施の形態では、以下の第１および第２の実施の形態について説明する。ここでは、半導体装置の構造の説明について用いた図および個々の構成要素に用いた符番で共通のものは同一の図および符番を用いることとする。
【００４０】
先ず、図５および図６を参照として、本発明の第１の実施の形態について説明する。
【００４１】
第１の工程は、図５に示す如く、エピタキシャル層２の主表面から不純物をイオン注入し、ソース領域４およびゲート領域９を形成する工程である。図５（Ａ）に示す如く、Ｎ＋型の単結晶シリコン基板１を準備し、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ_２Ｃｌ_２ガスとＨ_２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗４０Ω・ｃｍ以上、厚さ５０μｍ程度のエピタキシャル層２を成長させる。そして、エピタキシャル層２の表面を熱酸化して全面に酸化膜を、例えば、０．０５μｍ程度形成する。この酸化膜上に公知のフォトリソグラフィ技術によりゲート領域９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０ｋｅＶ、導入量５．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。
【００４２】
次に、フォトレジストを除去した後、酸化膜上に公知のフォトリソグラフィ技術によりソース領域４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧１２０ｋｅＶ、導入量５．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。
【００４３】
次に、図５（Ｂ）に示す如く、フォトレジストおよび酸化膜を除去した後、エピタキシャル層２の主表面に露出するソース領域４のみをほぼ覆うように選択的にシリコン酸化膜１４を堆積する。このシリコン酸化膜１４は次工程でのエッチング時のマスクとして用いる。
【００４４】
第２の工程は、図６に示す如く、エピタキシャル層２を主表面からエッチングして、エピタキシャル層２の主表面に凸部１３を形成する工程である。図６（Ａ）に示す如く、第１の工程で形成したシリコン酸化膜１４をマスクとして、例えば、異方性ドライエッチングによりエピタキシャル層２を主表面からエッチングする。このとき、ソース領域４上にはシリコン酸化膜１４が堆積されているので、図示の如く、その領域以外の点線で示した領域がエッチングされる。そして、例えば、ソース領域４はエピタキシャル層２表面から１〜２μｍ程度拡散されているので、凸部１３も１〜２μｍ程度エピタキシャル層２の主表面から突出する構造となる。本実施の形態では、この凸部１３の領域のほぼ全ての領域がＮ型領域となっており、凸部１３はソース領域４として用いられる。つまり、凸部１３はエピタキシャル層２の一部であり、ソース領域４はエピタキシャル層２にＮ型不純物をイオン注入することで形成される。
【００４５】
第３の工程は、図１（Ｂ）に示す如く、エピタキシャル層２の所望の領域にトレンチ７を形成し、固定電位絶縁電極５を形成する工程である。図示の如く、ソース領域４およびゲート領域９はＹ軸方向に平行に形成されている。トレンチ７を２つのソース領域４間に軸部分を有し、その軸部分がＹ軸方向にソース領域４とほぼ平行に配置し形成する。そして、トレンチ７は軸部分から両側のＸ軸方向へそれぞれソース領域４を横断し、その一端を少なくともゲート領域９内に有するように形成する。そのため、エピタキシャル層２表面にシリコン酸化膜（図示せず）をトレンチ７を形成する部分に開口部が設けられるように選択的に形成する。その後、異方性ドライエッチングによりエピタキシャル層２を主表面からエッチングする。
【００４６】
次に、トレンチ７の内壁を全て覆うように絶縁膜６を形成し、絶縁膜６を介してトレンチ７内にＰ型の多結晶シリコンを充填する。その後、シリコン酸化膜を除去する。
【００４７】
第４の工程は、図１（Ａ）に示す如く、例えば、Ａｌによりソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄを形成する工程である。図示の如く、基板１の裏面にはＡｌ層１０を形成し、このＡｌ層１０を介してドレイン電極Ｄを形成する。一方、エピタキシャル層２の主表面では、Ａｌ層１１をソース領域４と固定電位絶縁電極５にオーミックコンタクトするように形成し、固定電位絶縁電極５の電位はソース電極Ｓの電位と固定させる。そして、この構造により本発明の半導体装置が完成する。
【００４８】
尚、本実施の形態では、凸部の全ての領域がソース領域である場合について説明したが、特に限定する必要はない。例えば、凸部の領域からソース領域が多少はみ出して拡散している場合でもほぼ同様な効果を得ることができる。また、凸部の領域内でソース領域が形成されていて場合でも同様な効果を得ることができる。更に、本実施の形態ではエッチング工程前にゲート領域を形成したが、エッチング工程後にゲート領域を形成しても良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４９】
次に、図７および図８を参照として、本発明の第２の実施の形態について説明する。
【００５０】
第１の工程は、図７に示す如く、エピタキシャル層２の主表面から不純物をイオン注入し、ソース領域４およびゲート領域９を形成する工程である。図７（Ａ）に示す如く、Ｎ＋型の単結晶シリコン基板１を準備し、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ_２Ｃｌ_２ガスとＨ_２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗４０Ω・ｃｍ以上、厚さ５０μｍ程度のエピタキシャル層２を成長させる。そして、エピタキシャル層２の表面を熱酸化して全面に酸化膜を、例えば、０．０５μｍ程度形成する。この酸化膜上に公知のフォトリソグラフィ技術によりゲート領域９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０ｋｅＶ、導入量５．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。
【００５１】
次に、図７（Ｂ）に示す如く、フォトレジストおよび酸化膜を除去した後、エピタキシャル層２の主表面にソース領域４形成領域のみを露出するように、複数のＬＯＣＯＳ酸化膜１５を形成する。つまり、ソース領域４はゲート領域９とＹ軸方向にほぼ平行となるように形成されるので、ＬＯＣＯＳ酸化膜１５の離間領域もゲート領域９とＹ軸方向にほぼ平行となる。そして、ＬＯＣＯＳ酸化膜１５をマスクとして用いてセルファラインによりソース領域４を形成する。具体的には、ＬＯＣＯＳ酸化膜１５上からＮ型不純物、例えば、リン（Ｐ）を加速電圧１２０ｋｅＶ、導入量５．０×１０^１５／ｃｍ^２でイオン注入し、拡散する。そのことで、所望の領域にソース領域４を形成することができる。
【００５２】
第２の工程は、図８に示す如く、ＬＯＣＯＳ酸化膜１６を除去し、エピタキシャル層２の主表面に凸部１５を形成する工程である。図８（Ａ）に示す如く、エピタキシャル層２の主表面に形成されたＬＯＣＯＳ酸化膜１５を、例えば、ウェットエッチングにより全て除去する。そのことで、ＬＯＣＯＳ酸化膜１５が形成されていた領域と形成されていない領域によりエピタキシャル層２表面に凸部１６を形成することができる。本実施の形態では、ＬＯＣＯＳ酸化膜１５の端部のバーズビーク部により、凸部１６は台形状に形成される。そして、この凸部１６には、第１の工程によりソース領域４が形成されている。つまり、図８（Ｂ）は図８（Ａ）の斜視図であるが、エピタキシャル層２の主表面には、台形状の凸部１６を突出して形成する。そして、ＬＯＣＯＳ酸化膜１５を、例えば、その厚みを２〜４μｍ程度で形成するので、凸部１６はエピタキシャル層２の主表面から１〜２μｍ程度突出する。
【００５３】
第３および第４の工程は、第１の実施の形態での第３および第４の工程と同じ工程であるので、第１の実施の形態を参照することとしここではその説明を割愛する。
【００５４】
尚、第２の実施の形態においても、凸部の領域からソース領域が多少はみ出して拡散している場合でもほぼ同様な効果を得ることができる。また、凸部の領域内でソース領域が形成されていて場合でも同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５５】
【発明の効果】
上述したように、第１に、本発明の半導体装置では、エピタキシャル層の主表面に凸部を形成し、この凸部にソース領域を形成している。そして、ゲート領域の上面とソース領域の底面とをほぼ同一平面に位置するように、ソース領域を形成していることに特徴を有する。そのことで、ゲート領域５９から注入される自由キャリア（正孔）の通過経路にはソース領域はなく、ソース領域はその通過経路より上部に位置している。その結果、ゲート領域から注入され自由キャリア（正孔）がソース領域に入り込むことを大幅に低減することがえきる。そして、ゲート領域からは必要最低限の自由キャリア（正孔）を注入することで、ソース領域からは多量の自由キャリア（電子）が供給される。つまり、本発明の半導体装置では、所望の直流信号電流増幅率を容易に得ることができる。
【００５６】
第２に、本発明の半導体装置では、第１の効果で説明したように、ソース領域をゲート領域から注入される自由キャリア（正孔）の通過経路より上部に形成することに特徴を有する。そのことで、単位ソース面積当たりの電流密度を低減するためにソース領域面積を増大することができる。この時、ソース領域は自由キャリア（正孔）の通過経路より上部に形成されているため、ゲート領域から注入された自由キャリア（正孔）が入り込むことを大幅に低減することができ、所望の面積を有するソース領域を形成することができる。その結果、一定幅を有するソース領域を形成することができるので、容易にコンタクト孔との位置合わせをすることができる。そして、ソース領域面積を大きくすることでの弊害は抑制することができる。
【００５７】
第３に、本発明の半導体装置では、第１の効果で説明したように、ソース領域をチャネル領域表面の凸部に形成することに特徴を有する。そのことで、チャネル領域表面に不純物を導入し、拡散することなくソース領域を形成できるので、固定電位絶縁電極形成用のトレンチをその分浅く形成することができる。その結果、本発明ではプロセスの簡易化を実現することができる。
【００５８】
第４に、本発明の半導体装置では、ソース領域をチャネル領域表面の凸部に形成し、ゲート領域の拡散深さを浅く形成することに特徴を有する。そのことで、固定電位絶縁電極を形成するトレンチのコーナー部にドレイン電界が集中することなく、ゲート領域のサイド拡散をも抑制することが可能となる。その結果、本発明のセルサイズの微細化を実現することができる。
【００５９】
第５に、本発明の半導体装置の製造方法では、エピタキシャル層にソース領域を形成した後、ソース領域以外のエピタキシャル層を表面からエッチングし、エピタキシャル層表面に凸部を形成する。そして、その凸部をソース領域として用いることに特徴を有する。そのことで、ゲート領域から注入された自由キャリア（正孔）を通過経路より上部にソース領域を形成することができる。その結果、上述した第１から第４の効果を得ることができる構造を製造することを実現できる。
【００６０】
第６に、本発明の半導体装置の製造方法では、ソース領域の形成領域を露出するようにＬＯＣＯＳ酸化膜を複数形成し、ＬＯＣＯＳ酸化膜をマスクとしてソース領域を形成する。その後、ＬＯＣＯＳ酸化膜を除去しエピタキシャル層表面に凸部を形成する。そして、その凸部をソース領域として用いることに特徴を有する。そのことで、ゲート領域から注入された自由キャリア（正孔）を通過経路より上部にソース領域を形成することができる。その結果、上述した第１から第４の効果を得ることができる構造を製造することを実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）平面図である。
【図２】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図３】本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。
【図４】従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）エネルギーバンド図である。
【図５】本発明の半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図６】本発明の半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）斜視図である。
【図７】本発明の半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図８】本発明の半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）斜視図である。
【図９】従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）平面図である。
【図１０】従来の半導体装置を説明するための断面図である。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a large current element that improves the current amplification factor by reducing the number of holes injected from a gate electrode and more reliably performing conductivity modulation in a drain region.
[0002]
[Prior art]
2. Description of the Related Art In a conventional semiconductor device, for example, a structure disclosed in Japanese Patent Application Laid-Open No. 06-252408 is known as a normally-off type transistor having excellent controllability and low on-resistance during switching.
[0003]
An example of the structure is shown below with reference to FIGS. FIG. 9A is a perspective view of the element, and FIG. 9B is a top view. FIG. 10 is a sectional view taken along line CC of FIG. 9B.
[0004]
First, as shown in FIG. 9A, in a conventional semiconductor device, an N + type semiconductor substrate 51 and an N− type epitaxial layer 52 are formed on the N + type semiconductor substrate 51. In the N− type epitaxial layer 52, an N + type source region 54 and a trench 57 are formed so as to be orthogonal to each other. In the trench 57, an insulating film 56 and a fixed potential insulating electrode 55 made of high-concentration P + type polycrystalline silicon (polysilicon) are formed so as to cover the side wall thereof. The fixed potential insulating electrode 55 and the source region 54 are in ohmic contact with, for example, an aluminum (Al) layer 61, and the potential is fixed. The epitaxial layer 52 is mainly used as the drain region 53, and a region of the epitaxial layer 52 sandwiched between the fixed potential insulating electrodes 55 is called a channel region 58.
[0005]
Since the fixed potential insulating electrode 55 adjacent to the channel region 58 with the insulating film 56 interposed therebetween is made of high-concentration P + type polysilicon, a depletion layer is formed due to a work function difference. Thus, a potential barrier against conduction electrons is formed in the channel region 58, and the source region 54 and the drain region 53 are electrically disconnected from the beginning.
[0006]
Next, as shown in FIG. 9B, the fixed potential insulating electrode 55 has a stripe shape, and both ends thereof are in contact with the P-type gate region 59. A gate electrode G is formed on the surface of the gate region 59, and supplies a minority carrier (hole) to the drain region 53 from the gate electrode G. The channel region 58 surrounded between the fixed potential insulating electrodes 55 forms one unit cell. Note that the shape of the fixed potential insulating electrode 55 and the shape of the source region 54 constituting the unit cell are arbitrary as long as the condition that the current can be cut off or the amount of current can be controlled depending on the state of the channel is satisfied.
[0007]
As shown in FIG. 10, H is called a channel thickness, and L is called a channel length. That is, the channel thickness H is the distance between the insulating films 56 facing each other in the channel region, and the channel length L is the length from the bottom surface of the source region 54 to the bottom surface of the fixed potential insulating electrode 55 along the side wall of the groove. Refers to distance. An Al layer 60 is formed on the back surface of the substrate 51.
[0008]
[Problems to be solved by the invention]
As described above, in the conventional semiconductor device, the high state is applied to the drain electrode D, the source electrode S is grounded, and the gate electrode G is grounded or a negative voltage is applied, so that the state is OFF. In the OFF state of the semiconductor device, the channel region 58 becomes a pseudo P-type region due to a work function difference between the N-type channel region 58 and the P-type fixed potential insulating electrode 55. As a result, a positive high voltage is applied to the drain region 53, and the channel region 58 is in a reverse bias state by being in a ground state, and is in an OFF state. In order to turn on the semiconductor device, a positive voltage is applied to the gate electrode G to inject free carriers (holes) from the gate region 59 to make the channel region 58 an N-type region and at the same time a channel region. Conductivity modulation occurs at 58 and the drain region 53. Since the semiconductor device is turned ON and OFF by free carriers (holes) injected from the gate region 59, the DC signal current amplification rate is affected by the amount of free carriers (holes) injected from the gate region 59. You.
[0009]
However, as shown in FIG. 9A, in the conventional semiconductor device, the source region 54 is formed by ion-implanting an N-type impurity into the epitaxial layer 52. The main surface of the epitaxial layer 52 is substantially the same plane, and P-type impurities are ion-implanted from the main surface to form the gate region 59. Therefore, the source region 54 exists in the passage of the free carriers (holes) injected from the gate region 59, and many free carriers (holes) are taken into the source region 54. As a result, a part of the free carriers (holes) injected from the gate region 59 disappears by being recombined with the free carriers (electrons) in the source region 54 or is discharged to the outside via the source electrode S. It had been. Then, it disappeared without playing the role of switching, conductivity modulation, and the like in the channel region 58, which is the original purpose. As a result, in the conventional semiconductor device, more free carriers (holes) than necessary must be injected in order to achieve the ON state, and there is a problem that a desired DC signal current gain cannot be obtained.
[0010]
[Means for Solving the Problems]
The present invention has been made in view of the above-described circumstances, and in the semiconductor device of the present invention, the semiconductor device is provided on one main surface of a semiconductor substrate of one conductivity type constituting a drain region, and is arranged at equal intervals in parallel with each other. A plurality of trenches, a fixed potential insulating electrode having an insulating film on an inner wall of the trench, and filling the trench and made of a semiconductor material of a reverse conductivity type, and being located between the trenches of the semiconductor substrate. A source region of one conductivity type maintained at the same potential as the fixed potential insulating electrode; and a semiconductor substrate provided with the source region separated from the source region and at least part of each of the insulating films adjacent to the source film. A gate region of the opposite conductivity type provided on the semiconductor substrate, and a channel region located between the fixed potential insulating electrodes and at least below the source region. On the surface Protrusions made of the same material as the conductive substrate is formed, at least a portion of the convex portion, characterized by comprising as the source region.
[0011]
In view of the above-described circumstances, in the method of manufacturing a semiconductor device according to the present invention, a semiconductor substrate is prepared, and an impurity of one conductivity type is ion-implanted and diffused into a desired region on one main surface of the semiconductor substrate to form a gate region. Forming a source region by ion-implanting and diffusing an impurity of the opposite conductivity type with a certain distance from the gate region to form a source region, and covering almost the entire surface of the source region exposed on the one main surface. After selectively forming an etching mask as described above, removing the semiconductor substrate by etching except for the source region from the one main surface, and traversing the source region in the semiconductor substrate, and removing the semiconductor substrate in the gate region. Forming a plurality of grooves having at least ends overlapping with each other, depositing an insulating film so as to cover inner walls of the grooves, filling the grooves with a semiconductor material of the opposite conductivity type, and fixing the grooves. Characterized in that it comprises at least a step of forming an insulating electrode.
[0012]
Further, in the method of manufacturing a semiconductor device according to the present invention, a step of preparing a semiconductor substrate, ion-implanting and diffusing an impurity of one conductivity type into a desired region on one main surface of the semiconductor substrate to form a plurality of gate regions; Forming a plurality of LOCOS oxide films on the one main surface of the semiconductor substrate at a distance from each other, and ion-implanting and diffusing impurities of the opposite conductivity type into a space between the LOCOS oxide films to form a source region; Forming a plurality of trenches traversing the source region in the semiconductor substrate after the LOCOS oxide film is completely removed and overlapping at least end portions in the gate region, and covering an inner wall of the trench. Forming a fixed potential insulating electrode by filling the trench with a semiconductor material of the opposite conductivity type.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the semiconductor device of the present invention will be described in detail with reference to FIGS.
[0014]
FIG. 1A is a perspective view showing the structure of the semiconductor device of the present invention, and FIG. 1B is a top view showing the structure of the semiconductor device of the present invention. As shown in FIG. 1A, an N− type epitaxial layer 2 is deposited on an N + type semiconductor substrate 1. A plurality of trenches 7 are formed in the epitaxial layer 2 at equal intervals from the surface and parallel to each other. The substrate 1 is used as a drain extraction region, and the epitaxial layer 2 is mainly used as a drain region 3. The trench 7 has a side wall dug substantially vertically from the surface of the epitaxial layer 2, and an insulating film 6 is formed on the inner wall. Further, in the trench 7, for example, polycrystalline silicon (polysilicon) into which a P-type impurity is implanted is deposited. As will be described later in detail, the polysilicon in the trench 7 is electrically connected to the source region 4 via, for example, aluminum (Al) on the surface of the epitaxial layer 2. Thus, the P-type polysilicon in the trench 7 is used as the fixed potential insulating electrode 5 having the same potential as the source electrode S. On the other hand, the epitaxial layer 2 located between the plurality of trenches 7 is used as a channel region 8. In the present embodiment, the semiconductor substrate described in the claims includes the substrate 1 and the epitaxial layer 2.
[0015]
The structure of the present invention is characterized in that the surface of the epitaxial layer 2 has a protrusion 13, and an N-type impurity is ion-implanted and diffused into the protrusion 13 to be used as the source region 4. Although a specific manufacturing method will be described later, a portion other than the source region 4 of the epitaxial layer 2 is removed by about 1 to 2 μm from the surface by etching. Thus, the source region 4 and the gate region 9 are formed so that the bottom surface of the source region 4 and the top surface of the gate region 9 are located on substantially the same plane. That is, the structure is characterized in that a step is provided on the surface of the epitaxial layer 2 and the source region 4 is formed in the convex portion 13 which is the step. Then, as described above, the source region S and the fixed potential insulating electrode 5 are maintained at the same potential by the ohmic contact of Al with the source region 4 and the P-type polysilicon.
[0016]
Further, as shown in FIGS. 1A and 1B, a plurality of gate regions 9 are provided at predetermined intervals in the epitaxial layer 2 which is separated from the source region 4 and is in contact with the insulating film 6. As shown in FIG. 1 (B), the fixed potential insulating electrode 5 has a comb-like shape, and extends in the left and right X-axis directions around the fixed potential insulating electrode 5 in the Y-axis direction (hereinafter, referred to as a shaft portion). Comb teeth extend. That is, in the present embodiment, the gate region 9 is formed so as to overlap a part of both ends of the comb teeth of the fixed potential insulating electrode 5 and the formation region, and to contact the insulating film 6 in that region. In other words, the axis portion of the fixed potential insulating electrode 5 is equidistant from the two adjacent gate regions 9, and the source region 4 is provided on both sides of the axis portion at a desired distance.
[0017]
Next, the sectional structure and operation of the semiconductor device of the present invention will be described with reference to FIG. 2A is a cross-sectional view taken along line AA of FIG. 1B, and FIG. 2B is a cross-sectional view taken along line BB of FIG. 1B.
[0018]
As shown in FIG. 2A, a region surrounded by the trench 7 in the surface region of the epitaxial layer 2 is a channel region 8, and an arrow H indicates a channel thickness and an arrow L indicates a channel length. That is, the channel thickness H is the distance between the opposed trenches 7 in the channel region 8, and the channel length L is the length from the bottom surface of the source region 4 to the bottom surface of the fixed potential insulating electrode 5 along the side wall of the trench 7. Refers to distance. Further, for example, an Al layer 10 is in ohmic contact with the back surface of the N + type substrate 1 used as a drain extraction region, and a drain electrode D is formed through the Al layer 10. On the other hand, as described above, the protrusion 13 is formed on the surface of the epitaxial layer 2 on the channel region 8, and the protrusion 13 is used as the source region 4. The Al layer 11 makes ohmic contact with the source region 4 and the fixed potential insulating electrode 5, and the potential of the fixed potential insulating electrode 5 is fixed to the potential of the source electrode S. Since the current can be interrupted or the amount of current can be controlled depending on the state of the channel region 8, the shape of the fixed potential insulating electrode 5 constituting the unit cell and the shape of the source region 4 can be arbitrarily determined as long as the conditions are satisfied. is there.
[0019]
As shown in FIG. 2B, a silicon oxide film 12 is deposited on the surface of the epitaxial layer 2 including on the gate region 9. A gate electrode G made of, for example, Al is formed on the gate region 9 through a contact hole provided in the silicon oxide film 12. The broken line in the figure indicates the presence of the fixed potential insulating electrode 5. As shown in the figure, the corners of the insulating film 6 in the cross-sectional view and the surface view are drawn as being angular, but these are schematic diagrams, and may actually be rounded. That is, to make these corners round to suppress electric field concentration is widely and generally employed.
[0020]
Next, the operation principle of the semiconductor device of the present invention will be described.
[0021]
First, the OFF state of the semiconductor element will be described. As described above, the current path of the semiconductor device is located between the plurality of trenches 7 in the drain region 3, which is the drain extraction region, the drain region 3 composed of the N− epitaxial layer 2, and the surface region of the epitaxial layer 2. And a source region 4 made of N + type SiC. That is, all the regions are composed of N-type regions. At first glance, it seems that the OFF state cannot be achieved when a positive voltage is applied to the drain electrode D and the operation is performed with the source electrode S grounded.
[0022]
However, as described above, the N-type region including the source region 4 and the channel region 8 and the P-type region serving as the fixed potential insulating electrode 5 are connected via the Al layer 11 and have the same potential. Therefore, in the channel region 8 around the fixed potential insulating electrode 5, a depletion layer spreads around the fixed potential insulating electrode 5 due to a work function difference between the P + type polysilicon and the N− type epitaxial layer 2. That is, by adjusting the width between the trenches 7 forming the fixed potential insulating electrodes 5, that is, the channel width H, the channel region 8 is completely filled with the depletion layers extending from the fixed potential insulating electrodes 5 on both sides. As will be described in detail later, the channel region 8 filled with the depletion layer is a pseudo P-type region.
[0023]
With this structure, the N− type drain region 3 and the N + type source region 4 form a PN junction isolation structure with the channel region 8 which is a pseudo P type region. That is, the semiconductor element of the present invention is in a cutoff state (OFF state) from the beginning by forming a pseudo P-type region in the channel region 8. When the semiconductor element is OFF, a positive voltage is applied to the drain electrode D, and the source electrode S and the gate electrode G are grounded. At this time, a depletion layer is formed downward from the boundary between the channel region 8 as a pseudo P-type region and the drain region 3 as an N-type region by applying a reverse bias. The state of formation of the depletion layer affects the breakdown voltage characteristics of the semiconductor element.
[0024]
Here, the pseudo P-type region described above will be described below with reference to FIG. FIG. 3A is an energy band diagram in the channel region 8 at the time of OFF, and FIG. 3B is a diagram schematically illustrating a depletion layer formed in the channel region 8 at the time of OFF. The P + type polysilicon region serving as the fixed potential insulating electrode 5 and the N− type epitaxial layer 2 region serving as the channel region 8 face each other with the insulating film 6 interposed therebetween. Both are maintained at the same potential on the surface of the epitaxial layer 2 via the Al layer 11. As a result, a depletion layer is formed in the periphery of the trench 7 due to a difference in work function between the two, and the P-type region is formed by a small number of free carriers (holes) slightly existing in the depletion layer.
[0025]
Specifically, when the P + type polysilicon region and the N− type epitaxial layer 2 region are set to the same potential via the Al layer 11, an energy band diagram is formed as shown in FIG. First, in the P + type polysilicon region, the valence band is formed with a negative slope at the interface of the insulating film 6, and the interface of the insulating film 6 has high potential energy with respect to free carriers (holes). Is shown. That is, free carriers (holes) in the P + type polysilicon region cannot exist at the interface of the insulating film 6 and are driven away from the insulating film 6. As a result, a state is left in which negative charges composed of ionized acceptors are left at the interface of the insulating film 6 in the P + type polysilicon region. Then, a negative charge composed of an ionized acceptor exists at the interface of the insulating film 6 in the P + type polysilicon region. As a result, in the N − type epitaxial layer 2 region, a negative charge composed of the ionized acceptor and a positive charge composed of the ionized donor paired with the negative charge are required. Therefore, the channel region 8 is depleted from the interface of the insulating film 6.
[0026]
However, the impurity concentration of the channel region 8 is 1.0 × 10 ¹⁴ (/ Cm ³ ), And the thickness is about 1 μm, so that it is completely occupied by the depletion layer extending from the fixed potential insulating electrode 5 formed so as to surround the channel region 8. Actually, only a depletion layer in the channel region 8 cannot secure a positive charge that balances with the ionization acceptor. Therefore, a small number of free carriers (holes) also exist in the channel region 8. As a result, as shown, the ionized acceptor in the P + type polysilicon region and the free carrier (hole) or the ionized donor in the N− type epitaxial layer 2 form a pair to form an electric field. As a result, the depletion layer formed from the interface of the insulating film 6 becomes a P-type region, and the channel region 8 filled with this depletion layer becomes a P-type region.
[0027]
Next, a state in which the semiconductor element changes from OFF to ON will be described. First, a positive voltage is applied to the gate electrode G from the ground state. At this time, free carriers (holes) are introduced from the gate region 9, but as described above, the free carriers (holes) are attracted to the ionization acceptor and flow into the interface of the insulating film 6. By filling free carriers (holes) at the interface of the insulating film 6 in the channel region 8, only the ionized acceptors and free carriers (holes) in the P + type polysilicon region are paired to form an electric field. As a result, free carriers (electrons) exist from the region farthest from the insulating film 6 in the channel region 8, that is, from the central region of the channel region 8, and a neutral region appears. As a result, the depletion layer in the channel region 8 decreases, a channel opens from the central region, free carriers (electrons) move from the source region 4 to the drain region 3, and a main current flows.
[0028]
That is, free carriers (holes) instantaneously spread over the wall surface of the trench 7 as a passage, the depletion layer extending from the fixed potential insulating electrode 5 to the channel region 8 recedes, and the channel opens. Further, when a voltage equal to or higher than a predetermined value is applied to the gate electrode G, the PN junction formed by the gate region 9, the channel region 8, and the drain region 3 becomes forward biased. Then, free carriers (holes) are directly injected into the channel region 8 and the drain region 3. As a result, conductivity distribution occurs due to the large distribution of free carriers (holes) in the channel region 8 and the drain region 3, and the main current flows with low on-resistance.
[0029]
Finally, a state in which the semiconductor element changes from ON to OFF will be described. In order to turn off the semiconductor element, the potential of the gate electrode G is set to a ground state (0 V) or a negative potential. Then, a large amount of free carriers (holes) existing in the drain region 3 and the channel region 8 disappear by the conductivity modulation, or are eliminated outside the device through the gate region 9. As a result, the channel region 8 is again filled with the depletion layer, becomes a pseudo P-type region again, maintains the breakdown voltage, and stops the main current.
[0030]
As described above, the present invention is characterized in that a step is provided on the surface of the epitaxial layer 2 on the channel region 8 and the source region 4 is formed on the projection 13 which is the step. By removing the source region 4 from the passage of the free carriers (holes) injected from the gate region 8, the following effects can be obtained.
[0031]
First, as shown in FIG. 4, a conventional structure and problems will be described. FIG. 4A is an enlarged cross-sectional view of a source region and a channel region formed by forming an N-type diffusion layer on a conventional epitaxial layer, and FIG. 4B is a sectional view of the source region shown in FIG. FIG. 4 is an energy band diagram when a transistor and a channel region are ON.
[0032]
Conventionally, as shown in FIG. 4A, the main surface of the epitaxial layer 52 (see FIG. 9A) is formed substantially flat, and the source is formed by ion-implanting and diffusing impurities from the main surface. The region 54 and the gate region 59 were formed. Therefore, the source region 54 and the gate region 59 are formed on the main surface of the epitaxial layer 52, respectively, and the source region 54 is located on the passage of the free carriers (holes) injected from the gate region 59. Then, in the source region 54, as shown in the energy band diagram of FIG. 4B, there was substantially no potential barrier against free carriers (holes). As a result, free carriers (holes) injected from the gate region 59 could easily enter the source region 54 from the channel region 58. As a result, in the source region 54, the entered free carriers (holes) and free carriers (electrons) recombine and disappear without contributing to the conductivity modulation in the channel region 58. In addition, free carriers (holes) ineffectively extinguished in the source region 54 need to be additionally injected from the gate region, and there has been a problem that a desired DC signal current amplification factor cannot be obtained.
[0033]
On the other hand, in the present invention, although the manufacturing method will be described later, as shown in FIG. 2B, a convex portion 13 used as the source region 4 is formed on the main surface of the epitaxial layer 2. Also in the present invention, the point that the source region 4 is formed by ion-implanting and diffusing an N-type impurity into the epitaxial layer 2 is the same as the conventional structure. Therefore, in the source region 4, as shown in the energy band diagram of FIG. 4B, there is substantially no potential barrier against free carriers (holes). Then, it can be said that the free carriers (holes) flow into the source region 4 as easily as the conventional structure. However, in the present invention, the source region 54 is located above the passage of the free carriers (holes) injected from the gate region 59 so that the top surface of the gate region 9 and the bottom surface of the source region 4 are located on substantially the same plane. Is located. Specifically, the projection 13 is formed so as to protrude from the main surface of the epitaxial layer 2 by about 1 to 2 μm, and the source region 4 is formed in the projection 13.
[0034]
By realizing this structure, the present invention first supplies a large amount of free carriers (electrons) from the source region 4 by injecting the minimum necessary free carriers (holes) from the gate region 9. Therefore, the injection efficiency can be significantly improved. As described in the above-described operation when the semiconductor element is turned on, the free carriers (holes) injected from the gate region 9 flow into the interface of the insulating film 6 due to the negative charges serving as ionization acceptors. At this time, in the present invention, since the source region 4 is formed above the passage of the free carriers (holes), the flow of the injected free carriers (holes) into the source region 4 is greatly reduced. be able to. Thus, after the free carriers (holes) injected from the gate region 9 reach the channel region 8, the majority of the free carriers (holes) contribute to conductivity modulation in the channel region 8. . That is, according to the present invention, it is possible to greatly reduce the possibility that free carriers (holes) enter the source region 4 and recombine with the free carriers (electrons), and disappear without contributing to conductivity modulation in the channel region 8. . Then, a large amount of free carriers (electrons) can be injected from the source region 4, and a desired DC signal current gain can be easily obtained.
[0035]
Second, the present invention is characterized in that the source region 4 is formed on the projection 13 formed on the main surface of the epitaxial layer 2. For example, in the conventional structure shown in FIG. 9, the channel length L is determined in consideration of the drain electric field (which is an electric field generated when a positive voltage is applied between the drain and the source) in the channel region. I was At this time, it was necessary to consider the ratio L / H of the channel length L to the channel thickness H. However, in the present invention, the depth of the trench 7 becomes the channel length L by forming the source region 4 on the projection 13 formed on the main surface of the epitaxial layer 2. Thus, the channel region 8 can be formed without considering the conventional diffusion region of the source region. Specifically, conventionally, the trench depth is, for example, about 5 μm, but in the present invention, the trench depth can be, for example, about 3 μm. As a result, according to the present invention, the trench can be made shallower, so that the process can be simplified.
[0036]
In the conventional structure, the depth of the trench 57 (see FIG. 9A) is about 5 μm, and it is necessary to prevent the corner of the trench 57 from being exposed to the drain electric field. Therefore, by forming the gate region 59 (see FIG. 9A) to have a diffusion depth of, for example, about 10 μm, the concentration of the drain electric field at the corner of the trench 57 is reduced. However, according to the present invention, as described above, the depth of the trench 7 can be reduced by the structure of the source region 4, and the gate region 9 can also be formed shallow. This allows the gate region 9 to be formed with a small diffusion depth, and also suppresses side diffusion of the gate region 9, thereby realizing miniaturization of the cell size.
[0037]
Furthermore, in the present invention, thirdly, a convex portion 13 is formed as a step structure on the main surface of the epitaxial layer 2, and the source region 4 is formed in the convex portion 13. The feature is that the source region is located above the passage of the free carriers (holes) injected from the gate region 9. Therefore, free carriers (holes) existing in the channel region 8 can be significantly reduced from entering the source region 4. As a result, the source region 4 having a desired size can be formed, so that the current density per unit source area can be reduced and the supply amount of free carriers (electrons) can be increased.
[0038]
In this embodiment, the case where the bottom surface of the source region and the top surface of the gate region are located on substantially the same plane has been described, but there is no particular limitation. For example, substantially the same effect can be obtained even when the bottom surface of the source region is located lower than the upper surface of the gate region and is somewhat located in the passage of free carriers (holes). Similar effects can be obtained even when the bottom surface of the source region is located above the top surface of the gate region. In addition, various changes can be made without departing from the spirit of the present invention.
[0039]
Next, a method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to FIGS. In this embodiment, the following first and second embodiments will be described. Here, the same drawings and reference numerals are used for the drawings used for describing the structure of the semiconductor device and the reference numerals used for the individual components that are common.
[0040]
First, a first embodiment of the present invention will be described with reference to FIGS.
[0041]
In the first step, as shown in FIG. 5, impurities are ion-implanted from the main surface of the epitaxial layer 2 to form the source region 4 and the gate region 9. As shown in FIG. 5A, an N + type single crystal silicon substrate 1 is prepared, and the substrate 1 is placed on a susceptor of an epitaxial growth apparatus. Then, a high temperature of, for example, about 1000 ° C. is given to the substrate 1 by lamp heating, and SiH is introduced into the reaction tube. ₂ Cl ₂ Gas and H ₂ Introduce gas. Thus, the epitaxial layer 2 having a specific resistance of, for example, 40 Ω · cm or more and a thickness of about 50 μm is grown on the substrate 1. Then, the surface of the epitaxial layer 2 is thermally oxidized to form an oxide film, for example, about 0.05 μm on the entire surface. A photoresist having an opening at a portion where the gate region 9 is to be formed is formed as a selection mask on the oxide film by a known photolithography technique. Then, a P-type impurity, for example, boron (B) is introduced at an acceleration voltage of 60 keV and an introduction amount of 5.0 × 10 5 ^Fifteen / Cm ² Ion implantation and diffusion.
[0042]
Next, after removing the photoresist, a photoresist having an opening at a portion where the source region 4 is to be formed is formed as a selection mask on the oxide film by a known photolithography technique. Then, an N-type impurity, for example, phosphorus (P) is introduced at an acceleration voltage of 120 keV and an introduction amount of 5.0 × 10 5 ^Fifteen / Cm ² Ion implantation and diffusion.
[0043]
Next, as shown in FIG. 5B, after removing the photoresist and the oxide film, a silicon oxide film 14 is selectively deposited so as to substantially cover only the source region 4 exposed on the main surface of the epitaxial layer 2. . This silicon oxide film 14 is used as a mask at the time of etching in the next step.
[0044]
In the second step, as shown in FIG. 6, the epitaxial layer 2 is etched from the main surface to form the projections 13 on the main surface of the epitaxial layer 2. As shown in FIG. 6A, using the silicon oxide film 14 formed in the first step as a mask, the epitaxial layer 2 is etched from the main surface by, for example, anisotropic dry etching. At this time, since the silicon oxide film 14 is deposited on the source region 4, the region indicated by the dotted line other than the region is etched as shown in the figure. And, for example, since the source region 4 is diffused from the surface of the epitaxial layer 2 by about 1 to 2 μm, the projection 13 also has a structure projecting from the main surface of the epitaxial layer 2 by about 1 to 2 μm. In the present embodiment, almost all of the region of the protrusion 13 is an N-type region, and the protrusion 13 is used as the source region 4. That is, the protrusion 13 is a part of the epitaxial layer 2, and the source region 4 is formed by ion-implanting an N-type impurity into the epitaxial layer 2.
[0045]
The third step is a step of forming a trench 7 in a desired region of the epitaxial layer 2 and forming a fixed potential insulating electrode 5 as shown in FIG. As shown, the source region 4 and the gate region 9 are formed parallel to the Y-axis direction. The trench 7 has an axial portion between the two source regions 4, and the axial portion is formed to be arranged substantially parallel to the source region 4 in the Y-axis direction. Then, the trench 7 is formed so as to cross the source region 4 in the X-axis direction on both sides from the axial portion and to have one end at least in the gate region 9. Therefore, a silicon oxide film (not shown) is selectively formed on the surface of the epitaxial layer 2 so that an opening is provided in a portion where the trench 7 is formed. Thereafter, the epitaxial layer 2 is etched from the main surface by anisotropic dry etching.
[0046]
Next, an insulating film 6 is formed so as to cover the entire inner wall of the trench 7, and the trench 7 is filled with P-type polycrystalline silicon via the insulating film 6. After that, the silicon oxide film is removed.
[0047]
In the fourth step, as shown in FIG. 1A, a source electrode S, a gate electrode G, and a drain electrode D are formed of, for example, Al. As shown, an Al layer 10 is formed on the back surface of the substrate 1, and a drain electrode D is formed via the Al layer 10. On the other hand, on the main surface of the epitaxial layer 2, the Al layer 11 is formed so as to make ohmic contact with the source region 4 and the fixed potential insulating electrode 5, and the potential of the fixed potential insulating electrode 5 is fixed to the potential of the source electrode S. Then, with this structure, the semiconductor device of the present invention is completed.
[0048]
Note that, in the present embodiment, a case has been described in which all regions of the convex portion are source regions, but there is no particular limitation. For example, substantially the same effect can be obtained even when the source region slightly diffuses out of the region of the protrusion. The same effect can be obtained even when the source region is formed in the region of the projection. Further, although the gate region is formed before the etching step in this embodiment, the gate region may be formed after the etching step. In addition, various changes can be made without departing from the spirit of the present invention.
[0049]
Next, a second embodiment of the present invention will be described with reference to FIGS.
[0050]
In the first step, as shown in FIG. 7, impurities are ion-implanted from the main surface of the epitaxial layer 2 to form the source region 4 and the gate region 9. As shown in FIG. 7A, an N + type single crystal silicon substrate 1 is prepared, and the substrate 1 is placed on a susceptor of an epitaxial growth apparatus. Then, a high temperature of, for example, about 1000 ° C. is given to the substrate 1 by lamp heating, and SiH is introduced into the reaction tube. ₂ Cl ₂ Gas and H ₂ Introduce gas. Thus, the epitaxial layer 2 having a specific resistance of, for example, 40 Ω · cm or more and a thickness of about 50 μm is grown on the substrate 1. Then, the surface of the epitaxial layer 2 is thermally oxidized to form an oxide film, for example, about 0.05 μm on the entire surface. A photoresist having an opening at a portion where the gate region 9 is to be formed is formed as a selection mask on the oxide film by a known photolithography technique. Then, a P-type impurity, for example, boron (B) is introduced at an acceleration voltage of 60 keV and an introduction amount of 5.0 × 10 5 ^Fifteen / Cm ² Ion implantation and diffusion.
[0051]
Next, as shown in FIG. 7B, after removing the photoresist and the oxide film, a plurality of LOCOS oxide films 15 are formed on the main surface of the epitaxial layer 2 so as to expose only the source region 4 formation region. . That is, since the source region 4 is formed so as to be substantially parallel to the gate region 9 in the Y-axis direction, the separation region of the LOCOS oxide film 15 is also substantially parallel to the gate region 9 in the Y-axis direction. Then, the source region 4 is formed by self-alignment using the LOCOS oxide film 15 as a mask. Specifically, an N-type impurity, for example, phosphorus (P) is introduced from above the LOCOS oxide film 15 at an acceleration voltage of 120 keV and an amount of introduction of 5.0 × 10 5. ^Fifteen / Cm ² Ion implantation and diffusion. Thus, the source region 4 can be formed in a desired region.
[0052]
In the second step, as shown in FIG. 8, the LOCOS oxide film 16 is removed, and the projection 15 is formed on the main surface of the epitaxial layer 2. As shown in FIG. 8A, the LOCOS oxide film 15 formed on the main surface of the epitaxial layer 2 is entirely removed by, for example, wet etching. Thus, the protrusion 16 can be formed on the surface of the epitaxial layer 2 by the region where the LOCOS oxide film 15 is formed and the region where the LOCOS oxide film 15 is not formed. In the present embodiment, the convex portion 16 is formed in a trapezoidal shape by the bird's beak portion at the end of the LOCOS oxide film 15. The source region 4 is formed on the projection 16 by the first process. In other words, FIG. 8B is a perspective view of FIG. 8A, but a trapezoidal projection 16 is formed on the main surface of the epitaxial layer 2 so as to protrude. Then, since the LOCOS oxide film 15 is formed, for example, with a thickness of about 2 to 4 μm, the protrusion 16 protrudes from the main surface of the epitaxial layer 2 by about 1 to 2 μm.
[0053]
Since the third and fourth steps are the same as the third and fourth steps in the first embodiment, the first embodiment will be referred to and the description thereof will be omitted.
[0054]
In the second embodiment as well, substantially the same effect can be obtained even when the source region slightly protrudes from the region of the protrusion and diffuses. The same effect can be obtained even when the source region is formed in the region of the projection. In addition, various changes can be made without departing from the spirit of the present invention.
[0055]
【The invention's effect】
As described above, first, in the semiconductor device of the present invention, the convex portion is formed on the main surface of the epitaxial layer, and the source region is formed on the convex portion. The feature is that the source region is formed such that the upper surface of the gate region and the bottom surface of the source region are located on substantially the same plane. Thus, there is no source region in the passage of the free carriers (holes) injected from the gate region 59, and the source region is located above the passage. As a result, it is possible to greatly reduce free carriers (holes) injected from the gate region into the source region. Then, by injecting minimum necessary free carriers (holes) from the gate region, a large amount of free carriers (electrons) are supplied from the source region. That is, in the semiconductor device of the present invention, a desired DC signal current gain can be easily obtained.
[0056]
Second, as described in the first effect, the semiconductor device of the present invention is characterized in that the source region is formed above the passage of free carriers (holes) injected from the gate region. Thus, the source region area can be increased in order to reduce the current density per unit source area. At this time, since the source region is formed above the passage of the free carriers (holes), entry of the free carriers (holes) injected from the gate region can be greatly reduced, and the desired region can be obtained. A source region having an area can be formed. As a result, a source region having a constant width can be formed, so that alignment with a contact hole can be easily performed. Then, the adverse effect of increasing the area of the source region can be suppressed.
[0057]
Third, as described in the first effect, the semiconductor device of the present invention is characterized in that the source region is formed on the projection on the surface of the channel region. This allows the source region to be formed without introducing impurities and diffusing into the surface of the channel region, so that the trench for forming the fixed potential insulating electrode can be formed shallower by that amount. As a result, in the present invention, simplification of the process can be realized.
[0058]
Fourth, the semiconductor device of the present invention is characterized in that the source region is formed on the convex portion on the surface of the channel region and the diffusion depth of the gate region is formed shallow. This makes it possible to suppress the side diffusion of the gate region without the drain electric field being concentrated at the corner of the trench where the fixed potential insulating electrode is formed. As a result, miniaturization of the cell size according to the present invention can be realized.
[0059]
Fifth, in the method of manufacturing a semiconductor device according to the present invention, after forming a source region in the epitaxial layer, the epitaxial layer other than the source region is etched from the surface to form a projection on the surface of the epitaxial layer. The present invention is characterized in that the projection is used as a source region. Thus, the source region can be formed above the path through which the free carriers (holes) injected from the gate region pass. As a result, it is possible to realize manufacture of a structure that can obtain the above-described first to fourth effects.
[0060]
Sixth, in the method of manufacturing a semiconductor device according to the present invention, a plurality of LOCOS oxide films are formed so as to expose a formation region of a source region, and a source region is formed using the LOCOS oxide film as a mask. After that, the LOCOS oxide film is removed to form a projection on the surface of the epitaxial layer. The present invention is characterized in that the projection is used as a source region. Thus, the source region can be formed above the path through which the free carriers (holes) injected from the gate region pass. As a result, it is possible to realize manufacture of a structure that can obtain the above-described first to fourth effects.
[Brief description of the drawings]
FIG. 1A is a perspective view and FIG. 1B is a plan view for explaining a semiconductor device of the present invention.
FIGS. 2A and 2B are a cross-sectional view and a cross-sectional view illustrating a semiconductor device of the present invention.
3A is an energy band diagram for explaining the semiconductor device of the present invention, and FIG. 3B is a diagram for explaining a channel region at the time of OFF.
FIGS. 4A and 4B are a cross-sectional view and an energy band diagram for explaining a conventional semiconductor device.
5A and 5B are a cross-sectional view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present invention.
6A is a sectional view and FIG. 6B is a perspective view for explaining a method for manufacturing a semiconductor device according to the present invention.
7A and 7B are a cross-sectional view and a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present invention.
8A is a sectional view and FIG. 8B is a perspective view for explaining a method for manufacturing a semiconductor device according to the present invention.
9A is a perspective view and FIG. 9B is a plan view illustrating a conventional semiconductor device.
FIG. 10 is a cross-sectional view illustrating a conventional semiconductor device.

Claims

A plurality of grooves provided on one main surface of a semiconductor substrate of one conductivity type constituting the drain region and arranged at equal intervals in parallel with each other;
A fixed potential insulating electrode having an insulating film on the inner wall of the groove, and made of a semiconductor material of a reverse conductivity type filling the inside of the groove;
A source region of one conductivity type which is located between the grooves of the semiconductor substrate and is kept at the same potential as the fixed potential insulating electrode;
A gate region of the opposite conductivity type provided on the semiconductor substrate so as to be separated from the source region and to be adjacent to each of the insulating films at least in part;
The semiconductor substrate includes a channel region located between the fixed potential insulating electrodes and at least below the source region,
A semiconductor device, wherein a projection made of the same material as the semiconductor base is formed on the one main surface on the channel region, and at least a part of the projection is formed as the source region.

2. The semiconductor device according to claim 1, wherein a bottom surface of said source region is located on substantially the same plane as an upper surface of said gate region.

A semiconductor substrate is prepared, a gate region is formed by ion-implanting and diffusing an impurity of one conductivity type into a desired region on one main surface of the semiconductor substrate, and a gate electrode is formed of a reverse conductivity type by providing a certain distance from the gate region. A step of forming a source region by ion-implanting and diffusing impurities;
After selectively forming an etching mask so as to cover only substantially the entire surface of the source region exposed on the one main surface, removing the semiconductor substrate by etching except for the source region from the one main surface,
Forming a plurality of grooves traversing the source region in the semiconductor body and overlapping at least ends in the gate region;
Depositing an insulating film so as to cover the inner wall of the groove, filling the groove with a semiconductor material of the opposite conductivity type, and forming a fixed potential insulating electrode.

4. The method according to claim 3, wherein in the etching step, the semiconductor substrate is removed by 1 to 2 [mu] m.

Preparing a semiconductor substrate, forming a plurality of gate regions by ion-implanting and diffusing one conductivity type impurity into a desired region of one main surface of the semiconductor substrate;
Forming a plurality of LOCOS oxide films on the one main surface of the semiconductor substrate at intervals, and forming a source region by ion-implanting and diffusing an impurity of the opposite conductivity type into a separation region between the LOCOS oxide films;
Forming a plurality of trenches that traverse the source region in the semiconductor substrate after removing all the LOCOS oxide film and that overlap at least end portions in the gate region;
Depositing an insulating film so as to cover the inner wall of the groove, filling the groove with a semiconductor material of the opposite conductivity type, and forming a fixed potential insulating electrode.

On the one main surface of the semiconductor substrate, only the separation region between the LOCOS oxide films is substantially exposed, and the separation region is formed between the gate regions and at a position substantially parallel to the gate region. 6. The method for manufacturing a semiconductor device according to claim 5, wherein

7. The method according to claim 5, wherein the source region is formed by ion-implanting the impurity using the LOCOS oxide film as a mask.

6. The method according to claim 5, wherein the LOCOS oxide film is formed to have a thickness of 2 to 4 [mu] m.