JP5386120B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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本発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor)の微細化に有効な構造として、トレンチゲート構造が一般に知られている。 As a structure effective for miniaturization of a VDMOSFET (Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor), a trench gate structure is generally known.
図9は、従来のトレンチゲート型VDMOSFETの模式的な断面図である。 FIG. 9 is a schematic cross-sectional view of a conventional trench gate type VDMOSFET.
半導体装置101は、N+型の基板102を備えている。基板102上には、エピタキシャル層103が積層されている。エピタキシャル層103は、基層部がN型のドレイン領域104をなしている。エピタキシャル層103には、P型のボディ領域105が表面側からドレイン領域104に接して形成されている。
The
エピタキシャル層103には、複数のゲートトレンチ106がその表面から掘り下がって形成されている。複数のゲートトレンチ106は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ106は、ボディ領域105を貫通し、その最深部がドレイン領域104に達している。ゲートトレンチ106内には、ゲート絶縁膜107を介して、N型不純物が高濃度にドープされたポリシリコンからなるゲート電極108が埋設されている。
A plurality of gate trenches 106 are dug from the surface of the
エピタキシャル層103の表層部には、N+型のソース領域109が形成されている。また、エピタキシャル層103には、ゲートトレンチ106に対して間隔を空けた位置に、P+型のボディコンタクト領域110がソース領域109を層厚方向に貫通して形成されている。ボディコンタクト領域110は、ゲートトレンチ106の深さ方向におけるボディ領域105の底部にまで広がっている。
An N +
エピタキシャル層103上には、層間絶縁膜111が積層されている。層間絶縁膜111上には、ソース配線113が形成されている。ソース配線113は、層間絶縁膜111に形成されたコンタクトホール112を介して、ソース領域109およびボディコンタクト領域110に電気的に接続されている。また、ゲート電極108には、層間絶縁膜111に形成されたコンタクトホール(図示せず)を介して、ゲート配線114が電気的に接続されている。基板102の裏面には、ドレイン電極115が形成されている。
An interlayer
ソース配線113が接地され、ドレイン電極115に適当な大きさの正電圧が印加されつつ、ゲート電極108の電位(ゲート電圧)が制御されることにより、ボディ領域105におけるゲート絶縁膜107との界面近傍にチャネルが形成される。これにより、チャネルを介して、ドレイン電極115からソース配線113へ電流が流れる。
ドレイン電極115からの電流は、図9の矢印ID9で示されるように、ゲートトレンチ106の底面に達し、ゲートトレンチ106の側面に沿って流れる。そのため、ゲートトレンチ106の角部およびその周辺に電流(電荷)が集中しやすい。したがって、ドレイン領域104に過電流が流れると、ゲートトレンチ106の角部およびその周辺に大電流が集中し、ゲート絶縁膜107が絶縁破壊するおそれがある。なお、ゲートトレンチ106の角部とは、ゲートトレンチ106の側面と底面とにより形成される稜線付近の部分のことである。
The current from the
そこで、特許文献1では、ゲート電極(ゲートトレンチ)の下方に埋め込み酸化膜をゲート絶縁膜と離間して形成し、ゲートトレンチの側面に向けて流れる電流がゲートトレンチの角部に集中することを防止する提案がされている。埋め込み酸化膜は、トレンチの底面を介してその下方に酸素(O2)イオンを高ドーズ量、かつ、高エネルギーで注入した後、高温(たとえば、1300℃程度)で熱処理することにより形成される。
Therefore, in
しかしながら、このような手法により埋め込み酸化膜を良好に形成することは、技術的に非常に難しく、埋め込み酸化膜がゲート絶縁膜と連続するなどの不良を生じるおそれがある。 However, it is technically very difficult to satisfactorily form the buried oxide film by such a method, and there is a possibility that defects such as the continuation of the buried oxide film with the gate insulating film may occur.
本発明の目的は、ゲートトレンチの角部やその周辺に電流が集中することを抑止でき、しかも簡易に形成することのできる半導体装置およびその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can prevent current from concentrating on the corner of a gate trench and its periphery and can be easily formed.
上記目的を達成するための請求項1記載の発明は、半導体層と、前記半導体層の基層部に形成された第2導電型のドレイン領域と、前記半導体層にその表面から掘り下がって形成され、最深部が前記ドレイン領域に達するゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第1導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に接する第2導電型のソース領域と、前記ゲートトレンチの底面および側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ドレイン領域に前記ゲートトレンチの底面から前記半導体層の層厚方向に離間して形成され、前記ドレイン領域を電流が前記ゲートトレンチの底面へ向かって流れるのを阻止するための第1導電型領域とを備え、前記第1導電型領域は、前記ゲートトレンチの底面と側面とにより形成される角部に対向する第1領域と、前記ゲートトレンチの底面の中央部に対向する第2領域とを有し、前記第1領域は、前記第2領域よりも第1導電型の不純物濃度が高い、半導体装置である。
In order to achieve the above object, the invention according to
この構成によれば、半導体層の基層部にドレイン領域が形成されている。半導体層には、その表面から掘り下がり、最深部がドレイン領域に達するゲートトレンチが形成されている。ゲートトレンチには、ゲート絶縁膜を介してゲート電極が埋設されている。また、半導体層におけるゲートトレンチの周囲には、ボディ領域およびソース領域が形成されている。これにより、トレンチゲート構造を有する半導体装置が構成されている。 According to this configuration, the drain region is formed in the base layer portion of the semiconductor layer. The semiconductor layer is formed with a gate trench that is dug from the surface and has the deepest portion reaching the drain region. A gate electrode is embedded in the gate trench through a gate insulating film. A body region and a source region are formed around the gate trench in the semiconductor layer. Thereby, a semiconductor device having a trench gate structure is configured.
この半導体装置において、ドレイン領域には、ゲートトレンチの底面から半導体層の層厚方向に離間して形成され、ドレイン領域を電流がゲートトレンチの底面へ向かって流れるのを阻止するための第1導電型領域が形成されている。 In this semiconductor device, the drain region is formed spaced apart from the bottom surface of the gate trench in the layer thickness direction of the semiconductor layer, and has a first conductivity for preventing current from flowing through the drain region toward the bottom surface of the gate trench. A mold region is formed.
第1導電型領域により、ゲートトレンチ底面へ向かう電流の流れが阻止される。これにより、ドレイン領域をゲートトレンチの側面に向けて流れる電流は、ゲートトレンチの角部(ゲートトレンチの側面と底面とにより形成される稜線付近の部分)を回避して流れる。そのため、ゲートトレンチの角部やその周辺への電流の集中を抑制できる。その結果、ゲート絶縁膜の絶縁破壊を抑制することができる。 The flow of current toward the bottom surface of the gate trench is blocked by the first conductivity type region. Thereby, the current flowing through the drain region toward the side surface of the gate trench flows while avoiding the corner portion of the gate trench (the portion near the ridge line formed by the side surface and the bottom surface of the gate trench). Therefore, current concentration at the corners of the gate trench and its periphery can be suppressed. As a result, dielectric breakdown of the gate insulating film can be suppressed.
しかも、第1導電型領域は、いわゆるイオン注入法により、簡易に形成することができる。 Moreover, the first conductivity type region can be easily formed by a so-called ion implantation method.
また、この構成によれば、ゲートトレンチの角部に第1領域が対向し、ゲートトレンチの中央部に第2領域が対向している。そして、第1領域の不純物濃度は、第2領域の不純物濃度よりも高い。そのため、ゲートトレンチの角部近傍において、ゲートトレンチの底面に向かって流れる電流を効果的にブロックすることができる。その結果、ゲートトレンチの角部への電流集中を一層防止することができる。 Further, according to this configuration, the first region faces the corner of the gate trench, the second region is opposed to the center portion of the gate trench. The impurity concentration in the first region is higher than the impurity concentration in the second region. Therefore, the current flowing toward the bottom surface of the gate trench can be effectively blocked in the vicinity of the corner of the gate trench. As a result, current concentration at the corners of the gate trench can be further prevented.
また、前記半導体装置は、前記半導体層を支持する第2導電型の基板をさらに備え、前記第1導電型領域が前記基板に接していてもよい。 The semiconductor device may further include a second conductivity type substrate supporting the semiconductor layer, and the first conductivity type region may be in contact with the substrate.
また、請求項3に記載の発明は、第2導電型の基板の表層部に選択的に第1導電型の不純物を注入する工程と、前記不純物が注入された前記基板の表面上に、第2導電型の半導体層をエピタキシャル成長させる工程と、前記基板から前記半導体層に前記不純物を拡散させて、前記半導体層に第1導電型領域を形成する工程と、前記半導体層を前記第1導電型領域に対向する表面から掘り下げることにより、前記第1導電型領域から離間した底面を有するゲートトレンチを形成する工程と、前記半導体層に第1導電型の不純物を導入することにより、前記ゲートトレンチの側方に第1導電型のボディ領域を形成する工程と、前記半導体層の表層部に第2導電型の不純物を導入することにより、前記ボディ領域に接する第2導電型のソース領域を形成する工程と、前記ゲートトレンチの底面および側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを備える、半導体装置の製造方法である。 According to a third aspect of the present invention, there is provided a step of selectively injecting a first conductivity type impurity into a surface layer portion of a second conductivity type substrate; A step of epitaxially growing a two-conductivity type semiconductor layer, a step of diffusing the impurity from the substrate into the semiconductor layer to form a first conductivity type region in the semiconductor layer, and a step of forming the semiconductor layer in the first conductivity type. Forming a gate trench having a bottom surface spaced from the first conductivity type region by digging down from a surface facing the region; and introducing a first conductivity type impurity into the semiconductor layer; Forming a first conductivity type body region laterally, and introducing a second conductivity type impurity into a surface layer portion of the semiconductor layer, thereby forming a second conductivity type source region in contact with the body region; A step of forming, said comprising the steps of forming a gate insulating film on the bottom and on the side surface of the gate trench, and forming a gate electrode on the gate insulating film, a method of manufacturing a semiconductor device.
この方法によれば、基板の表層部に第1導電型の不純物が注入され、基板上に第2導電型の半導体層がエピタキシャル成長する。その後、上記不純物が基板から半導体層に拡散されることによって、半導体層に第1導電型領域が形成される。そして、半導体層を第1導電型領域に対向する表面から掘り下げることにより、第1導電型領域から離間した底面を有するゲートトレンチが形成される。ゲートトレンチの側方へのボディ領域の形成に伴ない、半導体層の第1導電型領域が形成された部分には、エピタキシャル成長後のままの状態が維持される第2導電型のドレイン領域が形成される。そして、ソース領域、ゲート絶縁膜およびゲート電極が形成される。これにより、請求項1に記載の半導体装置が得られる。
According to this method, the first conductivity type impurity is implanted into the surface layer portion of the substrate, and the second conductivity type semiconductor layer is epitaxially grown on the substrate. Thereafter, the impurity is diffused from the substrate into the semiconductor layer, whereby a first conductivity type region is formed in the semiconductor layer. Then, by digging the semiconductor layer from the surface facing the first conductivity type region, a gate trench having a bottom surface separated from the first conductivity type region is formed. Along with the formation of the body region to the side of the gate trench, a drain region of the second conductivity type that maintains the state after epitaxial growth is formed in the portion of the semiconductor layer where the first conductivity type region is formed. Is done. Then, a source region, a gate insulating film, and a gate electrode are formed. Thereby, the semiconductor device according to
また、請求項4に記載の発明は、前記基板に第1導電型の不純物を注入する工程は、前記基板の表面を選択的に露出させるマスクを形成する工程と、前記マスクから露出する前記基板の露出表面に対して垂直方向に、前記不純物を前記基板の表層部に注入する工程と、前記露出表面に対して傾斜する角度で、前記不純物を前記露出表面と前記マスクの側面とにより形成される前記表層部の角部に注入する工程とを含む、請求項3に記載の半導体装置の製造方法である。
According to a fourth aspect of the present invention, the step of implanting the first conductivity type impurity into the substrate includes the step of forming a mask that selectively exposes the surface of the substrate, and the substrate exposed from the mask. A step of implanting the impurity into the surface layer portion of the substrate in a direction perpendicular to the exposed surface of the substrate, and the impurity is formed by the exposed surface and the side surface of the mask at an angle inclined with respect to the exposed surface. that includes a step of injecting a corner of the surface layer portion, a method of manufacturing a semiconductor device according to
この方法によれば、基板の露出表面に対して垂直方向に、第1導電型の不純物が基板の表層部に垂直注入される。また、露出表面に対して傾斜する角度で、第1導電型の不純物が露出表面とマスク側面とにより形成される表層部の角部に傾斜注入される。傾斜注入の場合の第1導電型の不純物のドーズ量を、垂直注入の場合よりも大きく設定することにより、第1導電型領域において、ゲートトレンチの角部に対向する領域(第1領域)の不純物濃度を、ゲートトレンチの底面の中央部に対向する領域(第2領域)の不純物濃度よりも高くすることができる。 According to this method, the first conductivity type impurity is vertically injected into the surface layer portion of the substrate in a direction perpendicular to the exposed surface of the substrate. Further, the first conductivity type impurity is inclined and implanted into the corner portion of the surface layer portion formed by the exposed surface and the mask side surface at an angle inclined with respect to the exposed surface. By setting the dose amount of the first conductivity type impurity in the case of the inclined implantation larger than that in the case of the vertical implantation, in the first conductivity type region, in the region (first region) facing the corner of the gate trench. The impurity concentration can be made higher than the impurity concentration of the region (second region) facing the central portion of the bottom surface of the gate trench.
したがって、この方法によれば、請求項1に記載の半導体装置を製造することができる。
Therefore, according to this method, the semiconductor device according to
図1は、本発明の第1の実施形態に係る半導体装置の模式的な断面図である。 FIG. 1 is a schematic cross-sectional view of a semiconductor device according to the first embodiment of the present invention.
半導体装置1は、トレンチゲート型VDMOSFETの単位セルがマトリクス状に配置された構造を有している。なお、図1では、複数の単位セルのうちの一部が示されている。
The
半導体装置1は、その基体をなすN+型のシリコンからなる基板2を備えている。基板2上には、基板2よりもN型不純物が低濃度にドーピングされたN型のシリコンからなる、エピタキシャル層3が積層されている。エピタキシャル層3の基層部は、エピタキシャル成長後のままの状態が維持されたN型のドレイン領域4をなしている。また、エピタキシャル層3には、ドレイン領域4上に、P型のボディ領域5がドレイン領域4に接して形成されている。
The
エピタキシャル層3には、ゲートトレンチ6がその表面31から掘り下がって形成されている。ゲートトレンチ6は、図1における左右方向に一定の間隔を空けて複数形成され、それらが互いに平行をなして、図1の紙面と直交する方向(以下、この方向を「ゲート幅に沿う方向」ということがある。)に延びている。ゲートトレンチ6は、断面視において、互いに対向する平面状の1対の側面61と、1対の側面61の下端において、これらを連設する曲面状の底面62とが一体的に形成される断面視略U字状に形成されている。断面視略U字状のゲートトレンチ6は、ボディ領域5を層厚方向に貫通し、その最深部(底面62)がドレイン領域4に達している。なお、ゲートトレンチ6は、図1で示されない側面および底面を有している。以下では、特に断りがない限り、側面61および底面62は、図1で示されない側面および底面を含むものとする。
A
ゲートトレンチ6内には、側面61および底面62の全域を覆うように、酸化シリコンからなるゲート絶縁膜7が形成されている。
A
そして、ゲート絶縁膜7の内側をN型不純物が高濃度にドーピングされたポリシリコンで埋めることにより、ゲートトレンチ6内にゲート電極8が埋設されている。
The
エピタキシャル層3には、ドレイン領域4にゲートトレンチ6の底面62からエピタキシャル層3の層厚方向に離間して、P型不純物を含むP型領域11が形成されている。P型領域11は、エピタキシャル層3の一部として基板2の表面21に接している。P型領域11は、ゲート幅と直交する方向(図1における左右方向)において、その中央部から両端部にかけてエピタキシャル層3の層厚方向における厚さが連続的に薄くなる断面視半楕円形状に形成されている。また、P型領域11は、ゲート幅と直交する方向(図1における左右方向)においてゲートトレンチ6の幅よりも広い幅を有している。したがって、ゲートトレンチ6よりも幅広のP型領域11は、側面61と底面62とにより形成されるゲートトレンチ6の両角部63に対向している。P型領域11のP型不純物濃度は、たとえば、1E16〜1E18cm−3である。
In the
エピタキシャル層3の表層部には、ゲートトレンチ6に対してゲート幅と直交する方向(図1における左右方向)の両側に、ドレイン領域4のN型不純物濃度よりも高いN型不純物濃度(たとえば、1E19cm−3)を有するN+型のソース領域9が形成されている。ソース領域9は、ゲートトレンチ6に沿ってゲート幅に沿う方向に延び、その底部がボディ領域5に接している。
In the surface layer portion of the
また、エピタキシャル層3には、その表面31から、ゲート幅と直交する方向におけるソース領域9の中央部を貫通し、ボディ領域5に接続されるP+型のボディコンタクト領域10が形成されている。ボディコンタクト領域10は、エピタキシャル層3の層厚方向におけるボディ領域5の底部にまで広がっている。
Further, in the
すなわち、ゲートトレンチ6およびソース領域9は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域9上に、そのソース領域9に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域10は、ゲート幅と直交する方向に隣接する2つのユニットセル間に跨って少なくとも1つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極8が一定のゲート幅を有するように設定されている。
That is, the
エピタキシャル層3上には、SiO2からなる層間絶縁膜13が積層されている。層間絶縁膜13上には、ソース配線14が形成されている。そして、ソース配線14は、層間絶縁膜13に形成されたコンタクトホール15を介して、ソース領域9およびボディコンタクト領域10に電気的に接続されている。
An interlayer insulating
ゲート電極8には、層間絶縁膜13に形成されたコンタクトホール(図示せず)を介して、ゲート配線16が電気的に接続されている。
A
基板2の裏面には、ドレイン電極17が形成されている。
A
そして、半導体装置1を動作させるには、図1に示すように、ソース配線14を接地し、ドレイン電極17に適当な大きさの正電圧を印加する。これにより、N型のドレイン領域4とP型のボディ領域5との接合(pn接合)が逆方向バイアス状態となり、すなわち、ソース−ドレイン間が逆バイアス状態となる。この状態から、ゲート電極8の電位を制御することにより、ボディ領域5におけるゲート絶縁膜7との界面近傍に電子を誘起させてチャネルを形成することができる。
In order to operate the
そして、このチャネルを介して、ソース−ドレイン間(ソース領域9とドレイン領域4との間)が導通状態(オン状態)となる。
Then, the source-drain (between the
ドレイン電極17からの電流は、基板2およびドレイン領域4をゲートトレンチ6の底面62へ向かって流れる。
The current from the
半導体装置1では、ゲートトレンチ6の底面62からエピタキシャル層3の層厚方向に離間して、ゲートトレンチ6よりも幅広のP型領域11が形成されている。ソース−ドレイン間の導通状態では、N型のドレイン領域4とP型領域11との接合(pn接合)が逆バイアス状態になっている。
In the
そのため、電流は、ゲートトレンチ6の底面62へ向かう方向の流れがP型領域11により阻止される。したがって、底面62へ向かう電流は、図1の矢印ID1で示されるように、底面62に対向するP型領域11を避けるように流れ、ボディ領域5に形成されたチャネルへ流れる。そのため、ゲートトレンチ6の角部63やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜7の絶縁破壊を抑制することができる。
Therefore, the P-
図2A〜図2Kは、図1に示す半導体装置1の製造方法を工程順に示す模式的な断面図である。
2A to 2K are schematic cross-sectional views showing a method of manufacturing the
まず、図2Aに示すように、基板2上に、基板2の表面21を選択的に露出させる開口18を有するSiO2からなるマスク12が形成される。次いで、図2Bに示すように、開口18から露出する表面21に対して、P型不純物(たとえば、ホウ素イオン)が垂直方向に入射される。これにより、P型不純物が、開口18を介して基板2の表層部に注入される。P型不純物を注入するときの注入エネルギーは、たとえば、10k〜100keVであり、ドーズ量は、たとえば、1E11〜1E14cm−2である。
First, as shown in FIG. 2A, a
P型不純物の注入後、マスク12が除去される。次いで、図2Cに示すように、エピタキシャル成長法により、基板2上に、エピタキシャル層3が形成される。
After the implantation of the P-type impurity, the
続いて、基板2が、たとえば、900〜1150℃でアニール処理される。これにより、基板2に注入されたP型不純物がエピタキシャル層3へ拡散し、図2Dに示すように、基板2に接するP型領域11がエピタキシャル層3内に形成される。
Subsequently, the
次いで、熱酸化処理により、エピタキシャル層3の表面31に、SiO2(酸化シリコン)からなる犠牲酸化膜19が形成される。その後、犠牲酸化膜19上にフォトレジスト20が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層3の層厚方向において、犠牲酸化膜19のP型領域11と対向する部分が除去される。これにより、図2Eに示すように、犠牲酸化膜19に、エピタキシャル層3の層厚方向にP型領域11と対向し、図2Eにおける左右方向においてP型領域11よりも狭い幅を有する(幅狭の)開口22が形成される。
Next, a
そして、犠牲酸化膜19を利用して、エピタキシャル層3がエッチングされる。エピタキシャル層3は、その層厚方向において、エピタキシャル層3の厚さからP型領域11の厚さを差し引いた厚さよりも浅くエッチングされる。これにより、図2Eに示すように、側面61およびP型領域11から離間した底面62を有するゲートトレンチ6が形成される。P型領域11よりも幅狭の開口22を介したエッチングにより形成されたゲートトレンチ6は、その底面62と側面61とにより形成される角部63がP型領域11に対向する。
Then, the
ゲートトレンチ6の形成後、フォトレジスト20および犠牲酸化膜19が除去される。
After the formation of the
次いで、熱酸化処理により、図2Fに示すように、ゲートトレンチ6の内面(底面62および側面61)およびエピタキシャル層3の表面31に酸化膜23が形成される。
Next, as shown in FIG. 2F, an
続いて、CVD(Chemical Vapor Deposition:化学気相成長)法により、エピタキシャル層3上に、ゲート電極の材料としてのポリシリコンの堆積層(図示せず)が形成される。ゲートトレンチ6は、この堆積層により埋め尽くされ、エピタキシャル層3は、酸化膜23を介して堆積層により覆われる。
Subsequently, a deposited layer (not shown) of polysilicon as a material for the gate electrode is formed on the
その後、エッチバックにより、堆積層のゲートトレンチ6外に存在する部分が除去される。堆積層は、図2Gに示すように、そのエッチバック面が、エピタキシャル層3の表面31に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ6内に残存する堆積層が、ゲート電極8として形成される。
Thereafter, the portion existing outside the
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)が、酸化膜23の表面を介してエピタキシャル層3の内部に注入される。そして、P型不純物を拡散させるための熱処理(ドライブイン拡散処理)が、たとえば、900〜1100℃で行なわれる。これにより、図2Hに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
Next, P-type impurities (for example, boron ions) are implanted into the
次いで、酸化膜23上に、ソース領域9を形成すべき部分と対向する部分に開口を有するマスク(図示せず)が形成される。そして、そのマスクの開口を介して、エピタキシャル層3の表層部に、N型不純物(たとえば、ヒ素イオン)のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたN型不純物が、たとえば、850〜1000℃でアニール処理されることにより活性化して、図2Iに示すように、ソース領域9が形成される。
Next, a mask (not shown) having an opening in a portion facing the portion where the
次いで、酸化膜23上に、ボディコンタクト領域10を形成すべき部分と対向する部分に開口を有するマスク(図示せず)が形成される。そして、そのマスクの開口を介して、エピタキシャル層3の表層部に、P型不純物(たとえば、ホウ素イオン)のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたP型不純物が、たとえば、850〜1000℃でアニール処理されることにより活性化して、図2Iに示すように、ボディコンタクト領域10が形成される。
Next, a mask (not shown) having an opening in a portion facing the portion where the
以上の工程を経た後、酸化膜23のゲートトレンチ6外に存在する部分が除去され、ゲートトレンチ6の内面上のみに酸化膜23が残されることにより、図2Jに示すように、ゲート絶縁膜7が得られる。
After the above steps, the portion of the
その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が積層される。そして、フォトリソグラフィおよびエッチングにより、図2Jに示すように、層間絶縁膜13にコンタクトホール15が形成される。
Thereafter, an
次いで、スパッタ法により、エピタキシャル層3上に、導電材料が成膜される。導電材料は、コンタクトホール15を埋め尽くし、層間絶縁膜13上に薄膜を形成するように付着(堆積)される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜13上の導電材料がパターニングされる。これにより、図2Kに示すように、ソース配線14が形成される。また、ゲート電極8と電気的に接続されるゲート配線16が形成される。さらに、基板2の裏面にドレイン電極17が形成される。
Next, a conductive material is formed on the
以上の工程を経て、図1に示す半導体装置1が得られる。
Through the above steps, the
上記のように、P型領域11を形成するには、まず、基板2上にマスク12が形成される(図2A参照。)。次いで、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で基板2の表層部に注入される(図2B参照。)。次いで、基板2上にエピタキシャル層3が形成される(図2C参照。)。そして、基板2が所定温度でアニール処理されることにより、エピタキシャル層3内にP型領域11が形成される(図2D参照。)。
As described above, to form the P-
このように、P型領域11が、基板2へのイオン注入および基板2のアニール処理により形成される。したがって、上記した工程を備える製造方法によれば、ゲートトレンチ6の角部63やその周辺への電流の集中を抑制できる半導体装置1を簡易に製造することができる。
Thus, the P-
図3は、本発明の第2の実施形態に係る半導体装置の模式的な断面図である。図3において、図1に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。 FIG. 3 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention. In FIG. 3, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those respective portions. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
図3の半導体装置41では、P型領域11は、互いにP型不純物の異なる第1領域24と、第2領域25とを有している。
In the
第1領域24は、P型領域11のゲート幅と直交する方向(図3における左右方向)における両端部に形成されている。第1領域24は、エピタキシャル層3の層厚方向においてゲートトレンチ6の角部63に対向している。また、第1領域24は、たとえば、2E16〜2E18cm−3のP型不純物濃度を有している。
The
第2領域25は、P型領域11のゲート幅と直交する方向(図3における左右方向)における中央部に形成され、第1領域24により挟まれている。第2領域25は、エピタキシャル層3の層厚方向において、ゲートトレンチ6の角部63により挟まれる中央部64に対向している。また、第2領域25は、第1領域24よりも低いP型不純物濃度、たとえば、1E16〜1E18cm−3を有している。つまり、この半導体装置41では、第1領域24のP型不純物濃度は、第2領域25のP型不純物濃度よりも高い。
The
その他の構成は、前述の第1の実施形態の場合と同様であり、また、動作も同様である。 Other configurations are the same as those of the first embodiment described above, and the operation is also the same.
つまり、半導体装置41では、ソース−ドレイン間の導通状態において、N型のドレイン領域4とP型領域11との接合(pn接合)が逆バイアス状態になっている。したがって、ドレイン電極17から底面62へ向かう電流は、図3の矢印ID3で示されるように、底面62に対向するP型領域11を避けるように流れ、ボディ領域5に形成されたチャネルへ流れる。そのため、ゲートトレンチ6の角部63やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜7の絶縁破壊を抑制することができる。
That is, in the
さらに、第1領域24のP型不純物濃度が、第2領域25のP型不純物濃度よりも高い。そのため、ゲートトレンチ6の角部63近傍において、ゲートトレンチ6の底面62に向かって流れる電流を効果的にブロックすることができる。したがって、ゲートトレンチ6の角部63やその周辺への電流集中を一層防止することができる。
Further, the P-type impurity concentration of the
図4A〜図4Lは、図3に示す半導体装置41の製造方法を工程順に示す模式的な断面図である。
4A to 4L are schematic cross-sectional views showing a method of manufacturing the
まず、図4Aに示すように、基板2上に、基板2の表面21を選択的に露出させる開口18を有するSiO2からなるマスク12が形成される。次いで、図4Bに示すように、開口18から露出する表面21に対して、P型不純物(たとえば、ホウ素イオン)が垂直方向に入射される。これにより、P型不純物が、開口18を介して基板2の表層部に注入される。P型不純物を注入するときの注入エネルギーは、たとえば、10k〜100keVであり、ドーズ量は、たとえば、1E11〜1E14cm−2である。
First, as shown in FIG. 4A, a
次いで、図4Cに示すように、マスク12を残存させた状態で、開口18を形成するマスク12の側面26と開口18から露出する表面21とにより形成される、基板2の表層部における角部27へ向けて、P型不純物が入射される。P型不純物は、表面21に対して、たとえば、15〜45°で傾斜する角度で入射される。これにより、P型不純物が、開口18を介して基板2の表層部における角部27に注入される。P型不純物を注入するときの注入エネルギーは、たとえば、10k〜100keVであり、ドーズ量は、たとえば、5E11〜5E14cm−2である。P型不純物が基板2の表層部に、垂直方向に注入された後、上記傾斜角度で注入されることにより、基板2の表層部では、角部27は、角部27により挟まれる中央部よりも大きいP型不純物のイオン濃度を有している。
Next, as shown in FIG. 4C, corner portions in the surface layer portion of the
その後、マスク12が除去される。次いで、図4Dに示すように、エピタキシャル成長法により、基板2上に、エピタキシャル層3が形成される。
Thereafter, the
続いて、基板2が、たとえば、900〜1150℃でアニール処理される。これにより、図4Eに示すように、基板2に注入されたP型不純物が、基板2の表層部におけるイオンの濃度分布を維持したままエピタキシャル層3へ拡散し、基板2に接するP型領域11がエピタキシャル層3内に形成される。イオンの濃度分布を維持したままP型不純物が拡散するので、P型領域11には、ゲート幅と直交する方向における両端部の第1領域24と、第1領域24により挟まれる第2領域25とが形成される。
Subsequently, the
次いで、熱酸化処理により、エピタキシャル層3の表面31に、SiO2(酸化シリコン)からなる犠牲酸化膜19が形成される。その後、犠牲酸化膜19上にフォトレジスト20が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層3の層厚方向において、犠牲酸化膜19のP型領域11と対向する部分が除去される。これにより、図4Fに示すように、犠牲酸化膜19に、エピタキシャル層3の層厚方向にP型領域11と対向し、図4Fにおける左右方向においてP型領域11よりも狭い幅を有する(幅狭の)開口22が形成される。
Next, a
そして、犠牲酸化膜19を利用して、エピタキシャル層3がエッチングされる。エピタキシャル層3は、その層厚方向において、エピタキシャル層3の厚さからP型領域11の厚さを差し引いた厚さよりも浅くエッチングされる。これにより、側面61およびP型領域11から離間した底面62を有するゲートトレンチ6が形成される。P型領域11よりも幅狭の開口22を介したエッチングにより形成されたゲートトレンチ6は、その底面62と側面61とにより形成される角部63がP型領域11(具体的には、第1領域24)に対向する。
Then, the
ゲートトレンチ6の形成後、フォトレジスト20および犠牲酸化膜19が除去される。次いで、熱酸化処理により、図4Gに示すように、ゲートトレンチ6の内面(底面62および側面61)およびエピタキシャル層3の表面31に酸化膜23が形成される。
After the formation of the
続いて、CVD(Chemical Vapor Deposition:化学気相成長)法により、エピタキシャル層3上に、ゲート電極の材料としてのポリシリコンの堆積層(図示せず)が形成される。ゲートトレンチ6は、この堆積層により埋め尽くされ、エピタキシャル層3は、酸化膜23を介して堆積層により覆われる。
Subsequently, a deposited layer (not shown) of polysilicon as a material for the gate electrode is formed on the
その後、エッチバックにより、堆積層のゲートトレンチ6外に存在する部分が除去される。堆積層は、図4Hに示すように、そのエッチバック面が、エピタキシャル層3の表面31に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ6内に残存する堆積層が、ゲート電極8として形成される。
Thereafter, the portion existing outside the
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)が、酸化膜23の表面を介してエピタキシャル層3の内部に注入される。そして、P型不純物を拡散させるための熱処理(ドライブイン拡散処理)が、たとえば、900〜1000℃で行なわれる。これにより、図4Iに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
Next, P-type impurities (for example, boron ions) are implanted into the
次いで、酸化膜23上に、ソース領域9を形成すべき部分と対向する部分に開口を有するマスク(図示せず)が形成される。そして、そのマスクの開口を介して、エピタキシャル層3の表層部に、N型不純物(たとえば、ヒ素イオン)のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたN型不純物が、たとえば、850〜1000℃でアニール処理されることにより活性化して、図4Jに示すように、ソース領域9が形成される。
Next, a mask (not shown) having an opening in a portion facing the portion where the
次いで、酸化膜23上に、ボディコンタクト領域10を形成すべき部分と対向する部分に開口を有するマスク(図示せず)が形成される。そして、そのマスクの開口を介して、エピタキシャル層3の表層部に、P型不純物(たとえば、ホウ素イオン)のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたP型不純物が、たとえば、850〜1000℃でアニール処理されることにより活性化して、図4Jに示すように、ボディコンタクト領域10が形成される。
Next, a mask (not shown) having an opening in a portion facing the portion where the
以上の工程を経た後、酸化膜23のゲートトレンチ6外に存在する部分が除去され、ゲートトレンチ6の内面上のみに酸化膜23が残されることにより、図4Kに示すように、ゲート絶縁膜7が得られる。
After the above steps, the portion of the
その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が積層される。そして、フォトリソグラフィおよびエッチングにより、図4Kに示すように、層間絶縁膜13にコンタクトホール15が形成される。
Thereafter, an
次いで、スパッタ法により、エピタキシャル層3上に、導電材料が成膜される。導電材料は、コンタクトホール15を埋め尽くし、層間絶縁膜13上に薄膜を形成するように付着(堆積)される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜13上の導電材料がパターニングされる。これにより、図4Lに示すように、ソース配線14が形成される。また、ゲート電極8と電気的に接続されるゲート配線16が形成される。さらに、基板2の裏面にドレイン電極17が形成される。
Next, a conductive material is formed on the
以上の工程を経て、図3に示す半導体装置41が得られる。
Through the above steps, the
上記のように、第1領域24および第2領域25を有するP型領域11を形成するには、まず、基板2上にマスク12が形成される(図4A参照。)。次いで、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で基板2の表層部に垂直注入される(図4B参照。)。次いで、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)、かつ、所定の傾斜角度で、基板2の表層部に傾斜注入される(図4C参照。)。次いで、基板2上にエピタキシャル層3が形成される(図4D参照。)。そして、基板2が所定温度でアニール処理されることにより、エピタキシャル層3内に、第1領域24と第2領域25とを有するP型領域11が形成される(図4E参照。)。
As described above, in order to form the P-
このように、第1領域24と第2領域25とを有するP型領域11が、基板2へのイオンの垂直注入および傾斜注入、ならびに基板2のアニール処理により形成される。したがって、上記した工程を備える製造方法によれば、ゲートトレンチ6の角部63やその周辺への電流集中を一層防止できる半導体装置41を簡易に製造することができる。
As described above, the P-
図5は、本発明の第3の実施形態に係る半導体装置の模式的な断面図である。図5において、図1に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。 FIG. 5 is a schematic cross-sectional view of a semiconductor device according to the third embodiment of the present invention. In FIG. 5, parts corresponding to the parts shown in FIG. 1 are denoted by the same reference numerals as those parts. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
図5の半導体装置51では、P型領域11は、ゲートトレンチ6の底面62および基板2の表面21それぞれからエピタキシャル層3の層厚方向に離間して形成されている。P型領域11は、ゲート幅と直交する方向(図5における左右方向)において、その中央部から両端部にかけてエピタキシャル層3の層厚方向における厚さが連続的に薄くなる断面視楕円形状に形成されている。
In the
その他の構成は、前述の第1の実施形態の場合と同様であり、また、動作も同様である。 Other configurations are the same as those of the first embodiment described above, and the operation is also the same.
つまり、半導体装置51では、ソース−ドレイン間の導通状態において、N型のドレイン領域4とP型領域11との接合(pn接合)が逆バイアス状態になっている。したがって、ドレイン電極17から底面62へ向かう電流は、図5の矢印ID5で示されるように、底面62に対向するP型領域11を避けるように流れ、ボディ領域5に形成されたチャネルへ流れる。そのため、ゲートトレンチ6の角部63やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜7の絶縁破壊を抑制することができる。
That is, in the
図6A〜図6Jは、図5に示す半導体装置51の製造方法を工程順に示す模式的な断面図である。
6A to 6J are schematic cross-sectional views showing a method of manufacturing the
まず、図6Aに示すように、エピタキシャル成長法により、基板2の表面21に、エピタキシャル層3が形成される。
First, as shown in FIG. 6A, the
次いで、熱酸化処理により、エピタキシャル層3の表面31に、SiO2(酸化シリコン)からなる犠牲酸化膜28が形成される。その後、犠牲酸化膜28上にフォトレジスト29が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層3の層厚方向において、犠牲酸化膜28のゲートトレンチ6を形成すべき領域と対向する部分が除去される。これにより、図6Bに示すように、犠牲酸化膜28に開口30が形成される。
Next, a
そして、犠牲酸化膜28を利用して、エピタキシャル層3がエッチングされる。これにより、図6Bに示すように、側面61および底面62ならびにこれらにより形成される角部63を有するゲートトレンチ6が形成される。
Then, the
ゲートトレンチ6の形成後、犠牲酸化膜28を表面31の保護膜として残存させたまま、図6Cに示すように、ゲートトレンチ6内へ、P型不純物(たとえば、ホウ素イオン)がゲートトレンチ6の深さ方向に入射される。これにより、P型不純物が、開口30を介してゲートトレンチ6の底面62を形成する底壁に注入される。P型不純物を注入するときの注入エネルギーは、たとえば、20k〜100keVであり、ドーズ量は、たとえば、1E11〜1E13cm−2である。
After the formation of the
P型不純物の注入後、フォトレジスト29および犠牲酸化膜28が除去される。次いで、基板2が、たとえば、1000〜1150℃でアニール処理される。これにより、ゲートトレンチ6の底壁に注入されたP型不純物が拡散し、図6Dに示すように、エピタキシャル層3にゲートトレンチ6の底面62からエピタキシャル層3の層厚方向に離間し、図6Dの左右方向においてゲートトレンチ6の幅よりも広い幅を有する(幅広の)P型領域11が形成される。
After the implantation of the P-type impurity, the
次いで、熱酸化処理により、図6Eに示すように、ゲートトレンチ6の内面(底面62および側面61)およびエピタキシャル層3の表面31に酸化膜23が形成される。
Next, as shown in FIG. 6E, an
続いて、CVD(Chemical Vapor Deposition:化学気相成長)法により、エピタキシャル層3上に、ゲート電極の材料としてのポリシリコンの堆積層(図示せず)が形成される。ゲートトレンチ6は、この堆積層により埋め尽くされ、エピタキシャル層3は、酸化膜23を介して堆積層により覆われる。
Subsequently, a deposited layer (not shown) of polysilicon as a material for the gate electrode is formed on the
その後、エッチバックにより、堆積層のゲートトレンチ6外に存在する部分が除去される。堆積層は、図6Fに示すように、そのエッチバック面が、エピタキシャル層3の表面31に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ6内に残存する堆積層が、ゲート電極8として形成される。
Thereafter, the portion existing outside the
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)が、酸化膜23の表面を介してエピタキシャル層3の内部に注入される。そして、P型不純物を拡散させるための熱処理(ドライブイン拡散処理)が、たとえば、900〜1100℃で行なわれる。これにより、図6Gに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
Next, P-type impurities (for example, boron ions) are implanted into the
次いで、酸化膜23上に、ソース領域9を形成すべき部分と対向する部分に開口を有するマスク(図示せず)が形成される。そして、そのマスクの開口を介して、エピタキシャル層3の表層部に、N型不純物(たとえば、ヒ素イオン)のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたN型不純物が、たとえば、850〜1000℃でアニール処理されることにより活性化して、図6Hに示すように、ソース領域9が形成される。
Next, a mask (not shown) having an opening in a portion facing the portion where the
次いで、酸化膜23上に、ボディコンタクト領域10を形成すべき部分と対向する部分に開口を有するマスク(図示せず)が形成される。そして、そのマスクの開口を介して、エピタキシャル層3の表層部に、P型不純物(たとえば、ホウ素イオン)のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたP型不純物が、たとえば、850〜1000℃でアニール処理されることにより活性化して、図6Hに示すように、ボディコンタクト領域10が形成される。
Next, a mask (not shown) having an opening in a portion facing the portion where the
以上の工程を経た後、酸化膜23のゲートトレンチ6外に存在する部分が除去され、ゲートトレンチ6の内面上のみに酸化膜23が残されることにより、図6Iに示すように、ゲート絶縁膜7が得られる。
After the above steps, the portion of the
その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が積層される。そして、フォトリソグラフィおよびエッチングにより、図6Iに示すように、層間絶縁膜13にコンタクトホール15が形成される。
Thereafter, an
次いで、スパッタ法により、エピタキシャル層3上に、導電材料が成膜される。導電材料は、コンタクトホール15を埋め尽くし、層間絶縁膜13上に薄膜を形成するように付着(堆積)される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜13上の導電材料がパターニングされる。これにより、図6Jに示すように、ソース配線14が形成される。また、ゲート電極8と電気的に接続されるゲート配線16が形成される。さらに、基板2の裏面にドレイン電極17が形成される。
Next, a conductive material is formed on the
以上の工程を経て、図5に示す半導体装置51が得られる。
Through the above steps, the
上記のように、P型領域11を形成するには、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で、ゲートトレンチ6の底壁に注入される(図6C参照。)。そして、基板2が所定温度でアニール処理されることにより、エピタキシャル層3内にP型領域11が形成される(図6D参照。)。
As described above, to form the P-
このように、P型領域11が、ゲートトレンチ6の底壁へのイオン注入および基板2のアニール処理により形成される。したがって、上記した工程を備える製造方法によれば、ゲートトレンチ6の角部63やその周辺への電流の集中を抑制できる半導体装置51を簡易に製造することができる。
As described above, the P-
また、イオンを注入するときにエピタキシャル層3の表面31を保護するための保護膜として、ゲートトレンチ6の形成に利用した犠牲酸化膜28が利用される。そして、ゲートトレンチ6の形成に連続してP型領域11が形成される。エピタキシャル層3の表面31を保護するための保護膜を別途形成する必要がないので、工程数を減らすことができ、製造コストを低減することができる。
A
図7は、本発明の第4の実施形態に係る半導体装置の模式的な断面図である。図7において、図1に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。 FIG. 7 is a schematic cross-sectional view of a semiconductor device according to the fourth embodiment of the present invention. In FIG. 7, parts corresponding to the parts shown in FIG. 1 are denoted by the same reference numerals as those parts. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
図7の半導体装置71では、P型領域11は、ゲートトレンチ6の底面62および基板2の表面21それぞれからエピタキシャル層3の層厚方向に離間して形成されている。P型領域11は、ゲート幅と直交する方向(図7における左右方向)において、その中央部から両端部にかけてエピタキシャル層3の層厚方向における厚さが連続的に薄くなる断面視楕円形状に形成されている。また、P型領域11は、互いにP型不純物の異なる第1領域24と、第2領域25とを有している。
In the
第1領域24は、P型領域11のゲート幅と直交する方向(図7における左右方向)における両端部に形成されている。第1領域24は、エピタキシャル層3の層厚方向において、ゲートトレンチ6の角部63に対向している。また、第1領域24は、たとえば、2E16〜2E18cm−3のP型不純物濃度を有している。
The
第2領域25は、P型領域11のゲート幅と直交する方向(図7における左右方向)における中央部に形成され、第1領域24により挟まれている。第2領域25は、エピタキシャル層3の層厚方向において、ゲートトレンチ6の角部63により挟まれる中央部64に対向している。また、第2領域25は、第1領域24よりも低いP型不純物濃度、たとえば、1E16〜1E18cm−3を有している。つまり、この半導体装置41では、第1領域24のP型不純物濃度は、第2領域25のP型不純物濃度よりも高い。
The
その他の構成は、前述の第1の実施形態の場合と同様であり、また、動作も同様である。 Other configurations are the same as those of the first embodiment described above, and the operation is also the same.
つまり、半導体装置71では、ソース−ドレイン間の導通状態において、N型のドレイン領域4とP型領域11との接合(pn接合)が逆バイアス状態になっている。したがって、ドレイン電極17から底面62へ向かう電流は、図7の矢印ID7で示されるように、底面62に対向するP型領域11を避けるように流れ、ボディ領域5に形成されたチャネルへ流れる。そのため、ゲートトレンチ6の角部63やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜7の絶縁破壊を抑制することができる。
That is, in the
さらに、第1領域24のP型不純物濃度が、第2領域25のP型不純物濃度よりも高い。そのため、ゲートトレンチ6の角部63近傍において、ゲートトレンチ6の底面62に向かって流れる電流を効果的にブロックすることができる。したがって、ゲートトレンチ6の角部63やその周辺への電流集中を一層防止することができる。
Further, the P-type impurity concentration of the
図8A〜図8Kは、図7に示す半導体装置71の製造方法を工程順に示す模式的な断面図である。
8A to 8K are schematic cross-sectional views showing a method of manufacturing the
まず、図8Aに示すように、エピタキシャル成長法により、基板2の表面21に、エピタキシャル層3が形成される。
First, as shown in FIG. 8A, the
次いで、熱酸化処理により、エピタキシャル層3の表面31に、SiO2(酸化シリコン)からなる犠牲酸化膜28が形成される。その後、犠牲酸化膜28上にフォトレジスト29が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層3の層厚方向において、犠牲酸化膜28のゲートトレンチ6を形成すべき領域と対向する部分が除去される。これにより、図8Bに示すように、犠牲酸化膜28に開口30が形成される。
Next, a
そして、犠牲酸化膜28を利用して、エピタキシャル層3がエッチングされる。これにより、図8Bに示すように、側面61および底面62ならびにこれらにより形成される角部63を有するゲートトレンチ6が形成される。
Then, the
ゲートトレンチ6の形成後、犠牲酸化膜28を表面31の保護膜として残存させたまま、図8Cに示すように、ゲートトレンチ6内へ、P型不純物(たとえば、ホウ素イオン)がゲートトレンチ6の深さ方向に入射される。これにより、P型不純物が、開口30を介してゲートトレンチ6の底面62を形成する底壁に注入される。P型不純物を注入するときの注入エネルギーは、たとえば、20k〜100keVであり、ドーズ量は、たとえば、1E11〜1E13cm−2である。
After the formation of the
次いで、図8Dに示すように、ゲートトレンチ6の角部63へ向けてP型不純物が入射される。P型不純物は、ゲートトレンチ6の深さ方向に対して、たとえば、10〜30°で傾斜する角度で入射される。これにより、P型不純物が、開口30を介してエピタキシャル層3におけるゲートトレンチ6の角部63に注入される。P型不純物を注入するときの注入エネルギーは、たとえば、20k〜100keVであり、ドーズ量は、たとえば、2E11〜2E13cm−2である。P型不純物が、ゲートトレンチ6の底壁に注入された後、上記傾斜角度で角部63に注入されることにより、エピタキシャル層3では、角部63近傍の部分は、当該部分により挟まれる中央部よりも大きいP型不純物のイオン濃度を有している。
Next, as shown in FIG. 8D, a P-type impurity is incident toward the
P型不純物の注入後、フォトレジスト29および犠牲酸化膜28が除去される。次いで、基板2が、たとえば、900〜1100℃でアニール処理される。これにより、図8Eに示すように、エピタキシャル層3に注入されたP型不純物が、イオンの上記濃度分布を維持したまま拡散し、ゲートトレンチ6の底面62および基板2の表面21それぞれから離間したP型領域11が形成される。イオンの濃度分布を維持したままP型不純物が拡散するので、P型領域11には、ゲートトレンチ6の角部63に対向する第1領域24と、第1領域24により挟まれる第2領域25とが形成される。
After the implantation of the P-type impurity, the
次いで、熱酸化処理により、図8Fに示すように、ゲートトレンチ6の内面(底面62および側面61)およびエピタキシャル層3の表面31に酸化膜23が形成される。
Next, as shown in FIG. 8F, an
続いて、CVD(Chemical Vapor Deposition:化学気相成長)法により、エピタキシャル層3上に、ゲート電極の材料としてのポリシリコンの堆積層(図示せず)が形成される。ゲートトレンチ6は、この堆積層により埋め尽くされ、エピタキシャル層3は、酸化膜23を介して堆積層により覆われる。
Subsequently, a deposited layer (not shown) of polysilicon as a material for the gate electrode is formed on the
その後、エッチバックにより、堆積層のゲートトレンチ6外に存在する部分が除去される。堆積層は、図8Gに示すように、そのエッチバック面が、エピタキシャル層3の表面31に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ6内に残存する堆積層が、ゲート電極8として形成される。
Thereafter, the portion existing outside the
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)が、酸化膜23の表面を介してエピタキシャル層3の内部に注入される。そして、P型不純物を拡散させるための熱処理(ドライブイン拡散処理)が、たとえば、900〜1100℃で行なわれる。これにより、図8Hに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
Next, P-type impurities (for example, boron ions) are implanted into the
次いで、酸化膜23上に、ソース領域9を形成すべき部分と対向する部分に開口を有するマスク(図示せず)が形成される。そして、そのマスクの開口を介して、エピタキシャル層3の表層部に、N型不純物(たとえば、ヒ素イオン)のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたN型不純物が、たとえば、850〜1000℃でアニール処理されることにより活性化して、図8Iに示すように、ソース領域9が形成される。
Next, a mask (not shown) having an opening in a portion facing the portion where the
次いで、酸化膜23上に、ボディコンタクト領域10を形成すべき部分と対向する部分に開口を有するマスク(図示せず)が形成される。そして、そのマスクの開口を介して、エピタキシャル層3の表層部に、P型不純物(たとえば、ホウ素イオン)のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたP型不純物が、たとえば、850〜1000℃でアニール処理されることにより活性化して、図8Iに示すように、ボディコンタクト領域10が形成される。
Next, a mask (not shown) having an opening in a portion facing the portion where the
以上の工程を経た後、酸化膜23のゲートトレンチ6外に存在する部分が除去され、ゲートトレンチ6の内面上のみに酸化膜23が残されることにより、図8Jに示すように、ゲート絶縁膜7が得られる。
After passing through the above steps, the portion of the
その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が積層される。そして、フォトリソグラフィおよびエッチングにより、図8Jに示すように、層間絶縁膜13にコンタクトホール15が形成される。
Thereafter, an
次いで、スパッタ法により、エピタキシャル層3上に、導電材料が成膜される。導電材料は、コンタクトホール15を埋め尽くし、層間絶縁膜13上に薄膜を形成するように付着(堆積)される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜13上の導電材料がパターニングされる。これにより、図8Kに示すように、ソース配線14が形成される。また、ゲート電極8と電気的に接続されるゲート配線16が形成される。さらに、基板2の裏面にドレイン電極17が形成される。
Next, a conductive material is formed on the
以上の工程を経て、図7に示す半導体装置71が得られる。
Through the above steps, the
上記のように、第1領域24および第2領域25を有するP型領域11を形成するには、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で、ゲートトレンチ6の底壁に注入される(図8C参照。)。次いで、P型不純物が、所定の注入条件(注入エネルギーおよびドーズ量)で、エピタキシャル層3におけるゲートトレンチ6の角部63に注入される(図8D参照。)。そして、基板2が所定温度でアニール処理されることにより、エピタキシャル層3内に、第1領域24および第2領域25を有するP型領域11が形成される(図8E参照。)。
As described above, in order to form the P-
このように、第1領域24と第2領域25とを有するP型領域11が、ゲートトレンチ6の底壁および角部63へのイオン注入、ならびに基板2のアニール処理により形成される。したがって、上記した工程を備える製造方法によれば、ゲートトレンチ6の角部63やその周辺への電流集中を一層防止できる半導体装置71を簡易に製造することができる。
As described above, the P-
以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することもできる。 Although a plurality of embodiments of the present invention have been described above, the present invention can be implemented in other forms.
たとえば、半導体装置1、41、51および71の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置1、41、51および71において、P型の部分がN型であり、N型の部分がP型であってもよい。
For example, a configuration in which the conductivity type of each semiconductor portion of the
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.
1 半導体装置
2 基板
3 エピタキシャル層(半導体層)
4 ドレイン領域
5 ボディ領域
6 ゲートトレンチ
7 ゲート絶縁膜
8 ゲート電極
9 ソース領域
11 P型領域(第1導電型領域)
12 マスク
21 表面(基板の表面)
24 第1領域
25 第2領域
26 側面(マスクの側面)
27 角部(基板表層部の角部)
31 表面(半導体層の表面)
41 半導体装置
51 半導体装置
61 側面(ゲートトレンチの側面)
62 底面(ゲートトレンチの底面)
63 角部(ゲートトレンチの角部)
71 半導体装置
DESCRIPTION OF
4
12
24 1st area |
27 Corner (Corner of substrate surface layer)
31 Surface (Surface of semiconductor layer)
41
62 Bottom (bottom of gate trench)
63 Corner (corner of gate trench)
71 Semiconductor device
Claims (4)
前記半導体層の基層部に形成された第2導電型のドレイン領域と、
前記半導体層にその表面から掘り下がって形成され、最深部が前記ドレイン領域に達するゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第1導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に接する第2導電型のソース領域と、
前記ゲートトレンチの底面および側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドレイン領域に前記ゲートトレンチの底面から前記半導体層の層厚方向に離間して形成され、前記ドレイン領域を電流が前記ゲートトレンチの底面へ向かって流れるのを阻止するための第1導電型領域とを備え、
前記第1導電型領域は、前記ゲートトレンチの底面と側面とにより形成される角部に対向する第1領域と、前記ゲートトレンチの底面の中央部に対向する第2領域とを有し、
前記第1領域は、前記第2領域よりも第1導電型の不純物濃度が高い、半導体装置。 A semiconductor layer;
A drain region of a second conductivity type formed in the base layer portion of the semiconductor layer;
A gate trench formed by digging from the surface of the semiconductor layer, the deepest part reaching the drain region;
A body region of a first conductivity type formed on a side of the gate trench in the semiconductor layer;
A source region of a second conductivity type formed in a surface layer portion of the semiconductor layer and in contact with the body region;
A gate insulating film formed on the bottom and side surfaces of the gate trench;
A gate electrode formed on the gate insulating film;
A first conductivity type region formed in the drain region so as to be spaced apart from the bottom surface of the gate trench in the layer thickness direction of the semiconductor layer, and for preventing current from flowing through the drain region toward the bottom surface of the gate trench. It equipped with a door,
The first conductivity type region has a first region facing a corner formed by a bottom surface and a side surface of the gate trench, and a second region facing a central portion of the bottom surface of the gate trench,
The semiconductor device, wherein the first region has a first conductivity type impurity concentration higher than that of the second region .
前記第1導電型領域が前記基板に接している、請求項1に記載の半導体装置。 A second conductivity type substrate supporting the semiconductor layer;
The semiconductor device according to claim 1, wherein the first conductivity type region is in contact with the substrate.
前記不純物が注入された前記基板の表面上に、第2導電型の半導体層をエピタキシャル成長させる工程と、
前記基板から前記半導体層に前記不純物を拡散させて、前記半導体層に第1導電型領域を形成する工程と、
前記半導体層を前記第1導電型領域に対向する表面から掘り下げることにより、前記第1導電型領域から離間した底面を有するゲートトレンチを形成する工程と、
前記半導体層に第1導電型の不純物を導入することにより、前記ゲートトレンチの側方に第1導電型のボディ領域を形成する工程と、
前記半導体層の表層部に第2導電型の不純物を導入することにより、前記ボディ領域に接する第2導電型のソース領域を形成する工程と、
前記ゲートトレンチの底面および側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを備える、半導体装置の製造方法。 Selectively injecting a first conductivity type impurity into a surface layer portion of a second conductivity type substrate;
Epitaxially growing a second conductivity type semiconductor layer on the surface of the substrate implanted with the impurities;
Diffusing the impurities from the substrate into the semiconductor layer to form a first conductivity type region in the semiconductor layer;
Forming a gate trench having a bottom surface spaced from the first conductivity type region by digging down the semiconductor layer from a surface facing the first conductivity type region;
Forming a first conductivity type body region laterally of the gate trench by introducing a first conductivity type impurity into the semiconductor layer;
Forming a second conductivity type source region in contact with the body region by introducing a second conductivity type impurity into a surface layer portion of the semiconductor layer;
Forming a gate insulating film on the bottom and side surfaces of the gate trench;
Forming a gate electrode on the gate insulating film.
前記基板の表面を選択的に露出させるマスクを形成する工程と、
前記マスクから露出する前記基板の露出表面に対して垂直方向に、前記不純物を前記基板の表層部に注入する工程と、
前記露出表面に対して傾斜する角度で、前記不純物を前記露出表面と前記マスクの側面とにより形成される前記表層部の角部に注入する工程とを含む、請求項3に記載の半導体装置の製造方法。 Injecting the first conductivity type impurity into the substrate comprises:
Forming a mask that selectively exposes the surface of the substrate;
Injecting the impurities into a surface layer portion of the substrate in a direction perpendicular to an exposed surface of the substrate exposed from the mask;
The semiconductor device according to claim 3 , further comprising a step of injecting the impurity into a corner portion of the surface layer portion formed by the exposed surface and a side surface of the mask at an angle inclined with respect to the exposed surface. Production method.
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