JP2004014568A - Semiconductor device - Google Patents

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JP2004014568A
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wiring
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bonding
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Mitsuru Oida
大井田　充
Jiro Nakano
中野　二郎
Makoto Kikuchi
菊地　誠
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Toshiba Corp
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Toshiba Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device wherein frequency characteristics can be improved even for a package structure using a bonding wire. <P>SOLUTION: A wiring pattern 11 is formed on the surface of a wiring board 10 together with the formation of a group of bonding pads 14, and a via connection portion 15 is formed between the pads and the back of the wiring board 10. Further, an IC chip 20 is bonded and fixed to the surface side in the face-up state thereof using a bonding agent 17, and a group of external electrodes 32 are arranged in the form of a matrix on the back of the wiring board. The group of the bonding pads and a group of pads 21 formed on the upper surface of the chip are interconnected with a bonding wire 30, and are sealed with a resin package 31 to cover the chip including the bonding wire and the wiring board. At least one bonding pad 14a contained in a path for a high frequency signal among the group of the bonding pads is disposed further closely to the IC chip than the other bonding pads. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に半導体チップを配線基板上にマウントしたパッケージ構造を有する半導体装置における配線基板の配線配置に関するもので、高周波用の半導体装置に使用されるものである。
【０００２】
【従来の技術】
高周波信号処理用のＩＣ（集積回路）チップを配線基板上にマウントして樹脂で封止したパッケージ構造を有する高周波用（例えば２．５ＧＨｚ以上）の半導体装置のパッケージにおいて、パッケージ内のインダクタンスが高い場合（例えば自己インダクタンスが１ｎＨ以上）には、半導体装置の電気的特性が満足できなくなる。
【０００３】
そこで、パッケージ内のインダクタンスを低減するには、チップ・基板間の接続長を短くすることが可能なフリップチップ接続を用いたパッケージ構造が有効である。
【０００４】
しかし、フリップチップ接続を用いたパッケージ構造は、未だ市場では大規模に流通していない材料を使用しているので、コストが高くなるという問題がある。
【０００５】
一方、ボンディングワイヤを使用したファインピッチ・ボールグリッドアレイ（Ｆｉｎｅ−ｐｉｔｃｈ　Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ；ＦＢＧＡ）を有するパッケージ構造が知られている。
【０００６】
図６は、ボンディングワイヤを使用したパッケージ構造を有する従来の半導体装置の一部を示す断面図である。
【０００７】
図６において、パッケージ基板である配線基板６０は、表面側に配線パターン（例えばＣｕ）６１が形成されるとともにボンディングパッド６２群が形成され、裏面側に外部接続用の配線パターン（例えばＣｕ）６９が形成され、表面側と裏面側との間にビア（Ｖｉａ）接続部６３が形成されている。
【０００８】
半導体チップ６４は、配線基板６０の表面側に接着剤６５を用いてフェースアップ状態で接着固定され、上面にパッド６６群が形成されている。この半導体チップ６４上のパッド６６群と配線基板６０上のボンディングパッド６２群とはボンディングワイヤ（例えばＡｕ）６７により接続されている。これらの半導体チップ６４、ボンディングワイヤ６７および配線基板６０上を覆うように樹脂パッケージ６８で封止されている。そして、配線基板６０の裏面側の外部接続用の配線パターン６９上には、マトリクス状の配置で外部電極７０群（例えば半田ボール群）が設けられている。
【０００９】
なお、図６中、７１は配線基板のコア材、７２は配線基板両面で配線パターン上にコーティングされたソルダーレジストである。
【００１０】
しかし、図６に示した従来の半導体装置は、ボンディングワイヤ長が長く、パッケージの内部配線（半導体チップ６４上のパッド６６から外部接続用の配線パターン６９までの経路）のインダクタンスが大きい（最低でも２ｎＨ程度）ので、高周波の用途に対する市場の要求を必ずしも満足することができない。
【００１１】
【発明が解決しようとする課題】
上記したようにボンディングワイヤを使用したパッケージ構造を有する従来の半導体装置は、パッケージ内のインダクタンスが大きく、高周波の用途に対する市場の要求を必ずしも満足することができないという問題があった。
【００１２】
本発明は上記の問題点を解決すべくなされたもので、ボンディングワイヤを使用したパッケージ構造であっても、周波数特性を向上させ、高周波の用途に対する市場の要求を満足し得る半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、第１の主面に配線パターンが形成されるとともにボンディングパッド群が形成され、前記第１の主面とその反対面側の第２の主面との間にビア接続部が形成された配線基板と、前記配線基板の第１の主面上に接着剤を用いてフェースアップ状態で接着固定され、上面にパッド群が形成された半導体チップと、前記半導体チップ上のパッド群と前記配線基板上のボンディングパッド群とを接続するボンディングワイヤ群と、前記半導体チップ、ボンディングワイヤ群および前記配線基板上を覆うように封止した樹脂と、前記配線基板の第２の主面にマトリクス状に配置された外部電極群とを具備し、前記配線基板上のボンディングパッド群のうちで高周波信号の経路に含まれるの少なくとも一つの特定のボンディングパッドは、他のボンディングパッドよりも前記半導体チップ寄りに配置されていることを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１５】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置の一部の断面構造を概略的に示している。図１において、１０はパッケージ基板となる配線基板であり、２０は配線基板上にマウントされた高周波（例えば周波数２．５ＧＨｚ以上）用のＩＣチップ、３０はＩＣチップ２０上のパッド２１群と配線基板１０上のボンディングパッド１２群とを電気的に接続するボンディングワイヤである。３１はＩＣチップ２０上とボンディングワイヤ３０と配線基板１０上を覆う樹脂であり、樹脂パッケージを形成している。３２は配線基板１０の裏面側に設けられる外部電極であり、本例ではファインピッチ・ボールグリッドアレイ（ＦＢＧＡ）として形成されている。
【００１６】
図２は、図１中の配線基板１０上の配線パターン１１の一部およびボンディングパッド１４群の一部と、ＩＣチップ２０上のパッド２１群の一部と、ボンディングワイヤ３０群の一部との相対的な配置関係の一例を概略的に示す平面図である。
【００１７】
図３は、図２の一部を取り出して拡大して示す平面図である。ここでは、ＩＣチップ２０を透視してその下部に位置する配線１１やビア（Ｖｉａ）接続部１５も表示しており、配線基板１０を透視してその下面の配線パターン１２、外部接続端子部１２ａ、外部電極３２も表示している。
【００１８】
図１〜図３において、配線基板１０は、表面側の第１の主面に配線パターン１１が形成され、裏面側の第２の主面にはＦＢＧＡを接続するために必要な外部接続端子部１２ａを有する配線パターン１２が形成された両面配線基板である。この配線基板１０は、表面側の配線パターン１１と裏面側の配線パターン１２とを接続するビア接続部１５が形成されている。
【００１９】
ここで、配線基板１０の製造方法を説明しておく。コア材（例えばＢＴレジンやガラスエポキシ材を使用し、厚さ０．１ｍｍ）１３の両面に銅箔（例えば厚さ０．０１２ｍｍ）が貼り付けられた基板材料（両面基板）に対して、フォトリソグラフィ工程（露光、現像、エッチング工程）を経て銅のパターニングを施すことにより、配線パターン１１、１２を形成する。
【００２０】
この際、本実施形態では、フォトリソグラフィ工程時に、第１の主面に配線パターン１１に連なるボンディングパッド１４群の位置を定義する。このボンディングパッド１４群は、従来は一ライン上に並んで形成されるが、本実施形態では、高周波用のＩＣチップ２０をマウントするので、高周波信号の経路に含まれる少なくとも一つの特定のボンディングパッド１４ａのみＩＣチップ寄りに（ＩＣチップに接近させて）配置する。
【００２１】
次に、配線基板１０にビア（Ｖｉａ）接続部１５群を形成する。この際、配線基板１０に対してドリル法またはレーザー法によりスルーホール（ビアホール）を形成し（例えばφ０．１〜φ０．２ｍｍ）、スルーホールの側面部に例えば銅メッキ法によりメタル層（例えば０．０１５ｍｍ厚）を形成し、配線パターン１１、１２の接続を可能にする。
【００２２】
本実施形態では、特定のボンディングパッド１４ａの中心位置から０．５ｍｍ程度の距離にビア接続部１５群の一部（特定のビア接続部１５）を配置し、特定のビア接続部１５に連なる裏面の特定の配線パターン１２の外部接続端子部１２ａの中心位置までの距離も０．５ｍｍ程度に設計している。これにより、特定のボンディングパッド１４ａに連なる配線基板１０上の総配線長（ボンディングパッド１４ａの中心位置〜ビア接続部１５〜裏面の配線パターン１２の外部接続端子部１２ａの中心位置までの配線長距離の和）が１．０ｍｍ以下になるように形成している。
【００２３】
その後、配線基板１０の露出した配線パターン１１、１２の絶縁性を高めるために、表面側のボンディングパッド１４および裏面側の外部接続端子部１２ａ以外の部所に印刷法またはフォトリソグラフィ法によりソルダーレジスト１６のコーティングを例えば厚さ０．０２０〜０．０４０ｍｍ程度に実施する。
【００２４】
なお、本例では、ソルダーレジスト１６のコーティングと同時に、ビア接続部１５のスルーホールの中心部もソルダーレジスト１６を充填し、ビア接続部１５の絶縁性を高めている。
【００２５】
その後、ボンディングパッド１４、１４ａおよび外部接続端子部１２ａに対して、Ｎｉメッキ（０．００５〜０．０１２５ｍｍ程度）、Ａｕメッキ（０．０００４ｍｍ〜０．００７ｍｍ程度）を形成する。
【００２６】
このように形成された配線基板１０に、高周波用のＩＣチップ２０を接着剤（例えばＡｇペーストやエポキシ樹脂）１７を使用してダイボンディングし、接着剤１７を硬化させる（例えば１５０℃程度の硬化温度）。
【００２７】
この後、ＩＣチップ２０のパッド２１と配線基板１０のボンディングパッド１４をワイヤ３０によりボンディング接続する。
【００２８】
その後、ＩＣチップ２０上、ボンディングワイヤ３０および配線基板１０上を覆うように樹脂（例えばエポキシ樹脂）３１によりトランスファーモールドを行って封止し、樹脂パッケージを形成する。そして、基板裏面にマトリクス状に配置された外部接続端子部上に外部電極３２として半田ボールを搭載し、溶融による電気的接続、洗浄を行うことにより、アセンブリを完了する。
【００２９】
なお、図３中の配線パターン１８は、前記したスルーホールの銅メッキに際して、スルーホール部をメッキ電極に電気的に接続するために予め形成された銅配線であり、アセンブリ完了状態で例えば一連となっている配線基板群から個々の配線基板に分離する時に切断されて先端がオープン状態になっている。
【００３０】
ところで、本実施形態においては、パッケージ内部の配線（ＩＣチップ２０上の特定のパッド２１からボンディングワイヤ３０、配線基板１０上の特定のボンディングパッド１４ａ、配線基板のビア接続部１５を経由した裏面側の外部接続端子部１２ａまでの配線）の自己インダクタンスをほぼ１ｎＨ以下に抑えるように、ボンディングワイヤの長さおよび基板上の配線パターンが規定されている。
【００３１】
即ち、後述するシミュレーションの結果に基づいて、前記配線基板上の特定のボンディングパッドとそれに対応して接続される前記半導体チップ上の特定のパッドとの間のボンディングワイヤの長さがほぼ１．１ｍｍ以下に規定されている。
【００３２】
本例では、ボンディングワイヤ３０のループ高さが例えば０．１６ｍｍ以下に規定されており、配線基板１０上の特定のボンディングパッド１４ａを平面に投影した場合に上記パッド１４ａとチップ側パッド２１の各中心点間の直線距離が１．０ｍｍ以下になるように規定されている。
【００３３】
図４（ａ）および（ｂ）は、図１の半導体装置において、パッケージ内部の配線長さのうちで配線基板上の特定のボンディングパッドとそれに対応して接続される半導体チップ上の特定のパッドとの間のボンディングワイヤの長さを変えた場合に自己インダクタンスおよび抵抗が変化する様子をシミュレーションした結果を示している。
【００３４】
この結果から、ボンディングワイヤの長さを１．１ｍｍ以下にすれば、自己インダクタンスを１ｎＨ以下に抑えることが可能であり、抵抗値も抑えることが可能であることが分かる。
【００３５】
上記したように製造された第１の実施形態の半導体装置は、配線基板１０上のボンディングパッド１４群のうち、ボンディングワイヤ３０を介してＩＣチップ２０上のパッド２１との間で高周波信号の経路に含まれる少なくとも一つの特定のボンディングパッド１４ａは、他のボンディングパッドよりもＩＣチップ２０寄りに配置されている。この場合、パッケージの内部配線（ＩＣチップ２０の特定のパッド２１からボンディングワイヤ３０、特定のボンディングパッド１４ａ、配線基板のビア接続部１５を経由した裏面側の外部接続端子部１２ａまでの配線）の自己インダクタンスを１ｎＨ以下に抑えるように工夫されている。
【００３６】
具体的には、配線基板１０上のボンディングパッド１４群のうちの少なくとも一つの特定のボンディングパッド１４ａとそれに対応して接続されるＩＣチップ２０の特定のパッド２１との間のボンディングワイヤの長さがほぼ１．１ｍｍ以下に規定されている。また、配線基板１０上の特定のボンディングパッド１４ａを平面に投影した場合に上記パッド１４ａとチップ側パッド２１の各中心点間の直線距離が１．０ｍｍ以下になるように規定されている。また、配線基板１０上の特定のボンディングパッド１４ａの中心からビア接続部１５を経由して外部接続端子部１２ａの中心までの総配線長が１．０ｍｍ以下であるように設計されている。
【００３７】
即ち、上記したような構造によれば、配線基板上のボンディングパッド群の内の所望の特定のボンディングパッドのみ、パッケージの内部配線の自己インダクタンスを１ｎＨ以下に抑えることが可能になる。したがって、２．５ＧＨｚ以上の高周波信号を取り扱う高周波用の半導体装置を実現することが可能になる。
【００３８】
なお、上記実施例では、外部電極３２群として、配線基板の裏面側でビア接続部１５に連なるように形成された配線パターン１２上に接続された半田ボールのアレイ（ボールグリッドアレイ）を用いた場合を示した。これに限らず、外部電極群として、配線基板の裏面側でビア接続部１５に連なるように形成されたランドパターンのアレイ（ランドグリッドアレイ、Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ；ＬＧＡ）を用いることも可能である。
【００３９】
＜第２の実施形態＞
図５は、本発明の第２の実施形態に係る半導体装置を示している。
【００４０】
第１の実施形態では、配線基板のビア接続部１５を外部電極３２群とは対向しない（投影法により観察された時に重ならない）位置に形成し、Ｃｕのパターニングにより接続を行った。
【００４１】
これに対して、第２の実施形態では、配線基板４０として、外部電極３２の直上にビア接続部４１が形成され、このビア接続部４１の一端側にビアランド４２が形成された構造を使用している。なお、ビア接続部４１のビアホールの内部は、スルーホールメッキ時に導体で充填することが望ましい。
【００４２】
そして、上記ビアランド４２の一部をボンディングパッドとして使用することが可能であり、外部電極３２群として、半田グリッドアレイあるいはランドグリッドアレイを使用することが可能である。
【００４３】
第２の実施形態においても、高周波信号の入力または出力が行われるパッケージの内部配線（ＩＣチップの特定のパッドからボンディングワイヤ、特定のボンディングパッド、ビア接続部を経由した裏面側の外部接続端子までの配線）の自己インダクタンスを１ｎＨ以下に抑える基板設計および構造が採用されている。
【００４４】
したがって、第２の実施形態においても、第１の実施形態と同様の効果が得られる。
【００４５】
【発明の効果】
上述したように本発明の半導体装置によれば、ボンディングワイヤを使用したパッケージ構造であっても、周波数特性を向上させることができ、高周波の用途に対する市場の要求を満足することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の一部を概略的に示す断面図。
【図２】図１中の配線基板上の配線パターンの一部およびボンディングパッド群の一部と、ＩＣチップ上のパッド群の一部と、ボンディングワイヤ群の一部との相対的な配置関係の一例を示す平面図。
【図３】図２の一部を取り出して拡大して示す平面図。
【図４】図１の半導体装置においてパッケージ内部の配線長さのうちで配線基板上の特定のボンディングパッドとそれに対応して接続される半導体チップ上の特定のパッドとの間のボンディングワイヤの長さを変えた場合に自己インダクタンスおよび抵抗が変化する様子をシミュレーションした結果を示す特性図。
【図５】本発明の第２の実施形態に係る半導体装置の一部を概略的に示す断面図。
【図６】ボンディングワイヤを使用したパッケージ構造を有する従来の半導体装置の一部を示す断面図。
【符号の説明】
１０…配線基板（パッケージ基板）、
１１…表面側の配線パターン、
１２…裏面側の配線パターン、
１２ａ…外部接続端子部、
１３…コア材、
１４…ボンディングパッド群、
１４ａ…特定のボンディングパッド、
１５…ビア（Ｖｉａ）接続部、
１６…ソルダーレジスト、
１７…接着剤、
２０…高周波用のＩＣチップ、
２１…ＩＣチップ上のパッド、
３０…ボンディングワイヤ、
３１…樹脂（樹脂パッケージ）、
３２…外部電極（半田ボール）。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a wiring arrangement of a wiring board in a semiconductor device having a package structure in which a semiconductor chip is mounted on a wiring board, and is used for a high-frequency semiconductor device.
[0002]
[Prior art]
In a high frequency (for example, 2.5 GHz or more) semiconductor device package having a package structure in which an IC (integrated circuit) chip for high frequency signal processing is mounted on a wiring board and sealed with a resin, the inductance in the package is high. In this case (for example, the self-inductance is 1 nH or more), the electrical characteristics of the semiconductor device cannot be satisfied.
[0003]
Therefore, in order to reduce the inductance in the package, a package structure using flip-chip connection that can shorten the connection length between the chip and the substrate is effective.
[0004]
However, the package structure using the flip-chip connection has a problem that the cost is high because a material that is not distributed on a large scale in the market is used.
[0005]
On the other hand, a package structure having a fine-pitch ball grid array (FBGA) using a bonding wire is known.
[0006]
FIG. 6 is a sectional view showing a part of a conventional semiconductor device having a package structure using bonding wires.
[0007]
6, a wiring board 60 as a package substrate has a wiring pattern (for example, Cu) 61 formed on the front surface side and a group of bonding pads 62 formed thereon, and a wiring pattern (for example, Cu) 69 for external connection on the back side. Are formed, and a via connection portion 63 is formed between the front side and the back side.
[0008]
The semiconductor chip 64 is adhered and fixed in a face-up state using an adhesive 65 on the front surface side of the wiring board 60, and a pad 66 group is formed on the upper surface. The pads 66 on the semiconductor chip 64 and the bonding pads 62 on the wiring board 60 are connected by bonding wires (for example, Au) 67. The semiconductor chip 64, the bonding wires 67, and the wiring board 60 are sealed with a resin package 68 so as to cover them. The external electrodes 70 (for example, solder balls) are arranged in a matrix on the wiring pattern 69 for external connection on the back surface side of the wiring board 60.
[0009]
In FIG. 6, reference numeral 71 denotes a core material of the wiring board, and reference numeral 72 denotes a solder resist coated on the wiring pattern on both sides of the wiring board.
[0010]
However, in the conventional semiconductor device shown in FIG. 6, the bonding wire length is long, and the inductance of the internal wiring of the package (the path from the pad 66 on the semiconductor chip 64 to the wiring pattern 69 for external connection) is large (at least). (About 2 nH), it is not always possible to satisfy the market requirements for high frequency applications.
[0011]
[Problems to be solved by the invention]
As described above, the conventional semiconductor device having the package structure using the bonding wires has a problem that the inductance in the package is large and the market requirements for high-frequency applications cannot always be satisfied.
[0012]
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a semiconductor device which can improve the frequency characteristics and satisfy the market requirements for high frequency applications even in a package structure using a bonding wire. The purpose is to:
[0013]
[Means for Solving the Problems]
In the semiconductor device of the present invention, a wiring pattern is formed on a first main surface and a bonding pad group is formed, and a via connection is made between the first main surface and a second main surface on the opposite side. A wiring board having a portion formed thereon, a semiconductor chip having a pad group formed on an upper surface thereof, which is bonded and fixed in a face-up state using an adhesive on a first main surface of the wiring board; A bonding wire group for connecting the pad group to a bonding pad group on the wiring board; a resin sealed so as to cover the semiconductor chip, the bonding wire group and the wiring board; External electrode groups arranged in a matrix on the surface, and at least one specific bonding pad included in the path of the high-frequency signal among the bonding pad groups on the wiring board. De is characterized by being disposed in the semiconductor chip closer than the other bonding pads.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0015]
<First embodiment>
FIG. 1 schematically shows a partial cross-sectional structure of a semiconductor device according to the first embodiment of the present invention. In FIG. 1, reference numeral 10 denotes a wiring substrate serving as a package substrate, reference numeral 20 denotes a high-frequency (for example, 2.5 GHz or more) IC chip mounted on the wiring substrate, and reference numeral 30 denotes a wiring between a pad 21 group on the IC chip 20 The bonding wires electrically connect the bonding pads 12 on the substrate 10. Reference numeral 31 denotes a resin that covers the IC chip 20, the bonding wires 30, and the wiring substrate 10, and forms a resin package. Reference numeral 32 denotes an external electrode provided on the back surface side of the wiring board 10, which is formed as a fine pitch ball grid array (FBGA) in this example.
[0016]
FIG. 2 shows a part of the wiring pattern 11 on the wiring board 10 and a part of the bonding pad group 14, a part of the pad 21 group on the IC chip 20, and a part of the bonding wire 30 group in FIG. FIG. 4 is a plan view schematically showing an example of a relative arrangement relationship of the above.
[0017]
FIG. 3 is a plan view showing a part of FIG. 2 taken out and enlarged. Here, the wiring 11 and the via (Via) connection portion 15 located below the IC chip 20 are also shown through the IC chip 20, and the wiring pattern 12 and the external connection terminal portion 12 a on the lower surface thereof are seen through the wiring substrate 10. , External electrodes 32 are also shown.
[0018]
1 to 3, a wiring pattern 10 is formed on a first main surface on a front surface side of a wiring substrate 10, and an external connection terminal portion necessary for connecting an FBGA is formed on a second main surface on a rear surface side. This is a double-sided wiring board on which a wiring pattern 12 having 12a is formed. The wiring board 10 has a via connection portion 15 for connecting the wiring pattern 11 on the front side and the wiring pattern 12 on the rear side.
[0019]
Here, a method of manufacturing the wiring board 10 will be described. A core material (for example, using a BT resin or a glass epoxy material and having a thickness of 0.1 mm) 13 is coated on both sides with a copper foil (for example, 0.012 mm in thickness) on a substrate material (double-sided substrate). Wiring patterns 11 and 12 are formed by patterning copper through a lithography process (exposure, development, and etching processes).
[0020]
At this time, in the present embodiment, at the time of the photolithography process, the positions of the bonding pads 14 connected to the wiring pattern 11 are defined on the first main surface. Conventionally, the bonding pads 14 are formed side by side on one line, but in this embodiment, since the high frequency IC chip 20 is mounted, at least one specific bonding pad included in the path of the high frequency signal is mounted. Only 14a is arranged near the IC chip (close to the IC chip).
[0021]
Next, a group of via connection portions 15 is formed on the wiring board 10. At this time, a through hole (via hole) is formed (for example, φ0.1 to φ0.2 mm) in the wiring board 10 by a drill method or a laser method, and a metal layer (for example, 0 mm) is formed on a side surface of the through hole by, for example, a copper plating method. (0.015 mm thick) to enable connection of the wiring patterns 11 and 12.
[0022]
In the present embodiment, a part of the group of via connection portions 15 (specific via connection portion 15) is arranged at a distance of about 0.5 mm from the center position of the specific bonding pad 14a, and the back surface connected to the specific via connection portion 15 The distance from the specific wiring pattern 12 to the center of the external connection terminal 12a is also designed to be about 0.5 mm. Accordingly, the total wiring length on the wiring board 10 (the center of the bonding pad 14a to the center of the via connection portion 15 to the center of the external connection terminal portion 12a of the wiring pattern 12 on the rear surface) connected to the specific bonding pad 14a is thereby obtained. (Sum) is 1.0 mm or less.
[0023]
Thereafter, in order to enhance the insulation properties of the exposed wiring patterns 11 and 12 of the wiring board 10, solder resist is formed on portions other than the bonding pads 14 on the front surface and the external connection terminal portions 12a on the rear surface by printing or photolithography. Sixteen coatings are performed to a thickness of, for example, about 0.020 to 0.040 mm.
[0024]
In this example, at the same time as the coating of the solder resist 16, the center part of the through hole of the via connection part 15 is also filled with the solder resist 16, thereby increasing the insulating property of the via connection part 15.
[0025]
Thereafter, Ni plating (about 0.005 to 0.0125 mm) and Au plating (about 0.0004 mm to 0.007 mm) are formed on the bonding pads 14 and 14a and the external connection terminal 12a.
[0026]
The high-frequency IC chip 20 is die-bonded to the wiring board 10 thus formed using an adhesive (for example, Ag paste or epoxy resin) 17, and the adhesive 17 is cured (for example, cured at about 150 ° C.). temperature).
[0027]
After that, the pads 21 of the IC chip 20 and the bonding pads 14 of the wiring board 10 are bonded by wires 30.
[0028]
Thereafter, transfer molding is performed with resin (for example, epoxy resin) 31 so as to cover the IC chip 20, the bonding wires 30, and the wiring substrate 10, and sealing is performed to form a resin package. Then, solder balls are mounted as external electrodes 32 on external connection terminals arranged in a matrix on the back surface of the substrate, and electrical connection and cleaning are performed by melting, thereby completing the assembly.
[0029]
The wiring pattern 18 in FIG. 3 is a copper wiring formed in advance to electrically connect the through-hole portion to the plated electrode during the above-described copper plating of the through-hole. When the wiring board group is separated from the wiring board group into individual wiring boards, the wiring board is cut and the tip is open.
[0030]
By the way, in the present embodiment, the wiring inside the package (from the specific pad 21 on the IC chip 20 to the bonding wire 30, the specific bonding pad 14 a on the wiring substrate 10, and the back surface side via the via connection portion 15 of the wiring substrate) The length of the bonding wire and the wiring pattern on the board are defined so that the self-inductance of the wiring to the external connection terminal portion 12a is suppressed to approximately 1 nH or less.
[0031]
That is, the length of the bonding wire between the specific bonding pad on the wiring board and the specific pad on the semiconductor chip connected to the specific bonding pad is approximately 1.1 mm based on the result of a simulation described later. It is specified below.
[0032]
In this example, the loop height of the bonding wire 30 is defined to be, for example, 0.16 mm or less, and when the specific bonding pad 14a on the wiring board 10 is projected on a plane, each of the pad 14a and the chip-side pad 21 is projected. The straight line distance between the center points is defined to be 1.0 mm or less.
[0033]
FIGS. 4A and 4B show a specific bonding pad on a wiring board and a specific pad on a semiconductor chip corresponding to the specific bonding pad in the wiring length inside the package in the semiconductor device of FIG. 7 shows a simulation result of how the self-inductance and the resistance change when the length of the bonding wire between them is changed.
[0034]
From this result, it can be seen that if the length of the bonding wire is 1.1 mm or less, the self-inductance can be suppressed to 1 nH or less, and the resistance value can also be suppressed.
[0035]
In the semiconductor device according to the first embodiment manufactured as described above, the path of the high-frequency signal between the bonding pads 14 on the wiring board 10 and the pads 21 on the IC chip 20 via the bonding wires 30 is provided. Is disposed closer to the IC chip 20 than other bonding pads. In this case, the internal wiring of the package (wiring from the specific pad 21 of the IC chip 20 to the bonding wire 30, the specific bonding pad 14a, and the external connection terminal part 12a on the back side via the via connection part 15 of the wiring board). It is devised to keep the self-inductance below 1 nH.
[0036]
Specifically, the length of the bonding wire between at least one specific bonding pad 14a of the group of bonding pads 14 on the wiring board 10 and the specific pad 21 of the IC chip 20 connected thereto is set. Is specified to be approximately 1.1 mm or less. In addition, when a specific bonding pad 14a on the wiring board 10 is projected on a plane, the linear distance between the center point of the pad 14a and each center point of the chip-side pad 21 is specified to be 1.0 mm or less. Further, it is designed such that the total wiring length from the center of the specific bonding pad 14a on the wiring board 10 to the center of the external connection terminal portion 12a via the via connection portion 15 is 1.0 mm or less.
[0037]
That is, according to the above-described structure, the self-inductance of the internal wiring of the package can be suppressed to 1 nH or less only in a desired specific bonding pad among the bonding pad group on the wiring board. Therefore, a high-frequency semiconductor device that handles high-frequency signals of 2.5 GHz or more can be realized.
[0038]
In the above embodiment, an array of solder balls (ball grid array) connected to the wiring pattern 12 formed so as to be continuous with the via connection portion 15 on the rear surface side of the wiring board is used as the external electrode 32 group. Case shown. The present invention is not limited to this, and an array of land patterns (land grid array, LGA) formed so as to be continuous with the via connection portion 15 on the back surface side of the wiring board can be used as the external electrode group.
[0039]
<Second embodiment>
FIG. 5 shows a semiconductor device according to the second embodiment of the present invention.
[0040]
In the first embodiment, the via connection portion 15 of the wiring board is formed at a position that does not face the external electrode 32 group (does not overlap when observed by the projection method) and is connected by patterning Cu.
[0041]
On the other hand, in the second embodiment, a structure in which a via connection portion 41 is formed directly above the external electrode 32 and a via land 42 is formed on one end side of the via connection portion 41 is used as the wiring board 40. ing. It is desirable that the inside of the via hole of the via connection portion 41 be filled with a conductor at the time of through-hole plating.
[0042]
Then, a part of the via land 42 can be used as a bonding pad, and a solder grid array or a land grid array can be used as the external electrode 32 group.
[0043]
Also in the second embodiment, the internal wiring of the package (from a specific pad of an IC chip to a bonding wire, a specific bonding pad, and an external connection terminal on the back side via a via connection portion) in which input or output of a high-frequency signal is performed. The substrate design and structure for suppressing the self-inductance of the wiring of FIG.
[0044]
Therefore, the same effects as in the first embodiment can be obtained in the second embodiment.
[0045]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, even in a package structure using a bonding wire, the frequency characteristics can be improved, and the market requirements for high-frequency applications can be satisfied.
[Brief description of the drawings]
FIG. 1 is a sectional view schematically showing a part of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 shows a relative arrangement relationship between a part of a wiring pattern on a wiring board and a part of a bonding pad group, a part of a pad group on an IC chip, and a part of a bonding wire group in FIG. FIG.
FIG. 3 is an enlarged plan view showing a part of FIG. 2;
FIG. 4 shows the length of a bonding wire between a specific bonding pad on a wiring board and a specific pad on a semiconductor chip connected to the specific bonding pad in the wiring length inside the package in the semiconductor device of FIG. 1; FIG. 9 is a characteristic diagram showing a result of simulating a state in which self inductance and resistance change when the height is changed.
FIG. 5 is a sectional view schematically showing a part of a semiconductor device according to a second embodiment;
FIG. 6 is a cross-sectional view showing a part of a conventional semiconductor device having a package structure using bonding wires.
[Explanation of symbols]
10. Wiring board (package board)
11 ... wiring pattern on the front side,
12 ... wiring pattern on the back side
12a ... external connection terminal part,
13 ... core material,
14 ... bonding pad group,
14a ... Specific bonding pad,
15 ... Via connection
16 ... Solder resist,
17 ... adhesive,
20: IC chip for high frequency,
21 ... Pad on IC chip,
30 ... bonding wire,
31 ... resin (resin package),
32 ... External electrodes (solder balls).

Claims (9)

第１の主面に配線パターンが形成されるとともにボンディングパッド群が形成され、前記第１の主面とその反対面側の第２の主面との間にビア接続部が形成された配線基板と、
前記配線基板の第１の主面上に接着剤を用いてフェースアップ状態で接着固定され、上面にパッド群が形成された半導体チップと、
前記半導体チップ上のパッド群と前記配線基板上のボンディングパッド群とを接続するボンディングワイヤと、
前記半導体チップ、ボンディングワイヤおよび前記配線基板上を覆うように封止した樹脂パッケージと、
前記配線基板の第２の主面にマトリクス状に配置された外部電極群
とを具備し、
前記配線基板上のボンディングパッド群のうちで高周波信号の経路に含まれる少なくとも一つの特定のボンディングパッドは、他のボンディングパッドよりも前記半導体チップ寄りに配置されていることを特徴とする半導体装置。A wiring board on which a wiring pattern is formed on a first main surface, a bonding pad group is formed, and a via connection portion is formed between the first main surface and a second main surface opposite to the first main surface; When,
A semiconductor chip having a face-up state bonded and fixed on a first main surface of the wiring substrate using an adhesive in a face-up state, and a pad group formed on an upper surface;
A bonding wire connecting the pad group on the semiconductor chip and the bonding pad group on the wiring board;
A resin package sealed to cover the semiconductor chip, the bonding wires and the wiring substrate,
An external electrode group arranged in a matrix on the second main surface of the wiring substrate;
A semiconductor device, wherein at least one specific bonding pad included in a path of a high-frequency signal in a bonding pad group on the wiring board is arranged closer to the semiconductor chip than other bonding pads. 前記半導体チップ上の特定のパッドからボンディングワイヤ、前記配線基板上の特定のボンディングパッド、配線基板のビア接続部を経由した外部接続端子までの配線の自己インダクタンスは１ｎＨ以下であることを特徴とする請求項１記載の半導体装置。The self-inductance of wiring from a specific pad on the semiconductor chip to a bonding wire, a specific bonding pad on the wiring board, and an external connection terminal via a via connection portion of the wiring board is 1 nH or less. The semiconductor device according to claim 1. 前記配線基板上の特定のボンディングパッドとそれに対応して接続される前記半導体チップ上の特定のパッドとの間のボンディングワイヤの長さが１．１ｍｍ以下であることを特徴とする請求項１または２記載の半導体装置。2. The bonding wire length between a specific bonding pad on the wiring board and a specific pad on the semiconductor chip connected to the specific bonding pad is 1.1 mm or less. 3. The semiconductor device according to 2. 前記配線基板上の特定のボンディングパッドを平面に投影した場合に当該パッドと前記半導体チップ上の特定のパッドの各中心点間の直線距離が１．０ｍｍ以下であり、かつ、前記配線基板上の特定のボンディングパッドの中心から前記ビア接続部を経由して前記外部接続端子の中心までの総配線長が１．０ｍｍ以下であることを特徴とする１乃至３のいずれか１項に記載の半導体装置。When a specific bonding pad on the wiring board is projected onto a plane, a linear distance between the center point of each of the pad and the specific pad on the semiconductor chip is 1.0 mm or less, and The semiconductor according to any one of claims 1 to 3, wherein a total wiring length from a center of a specific bonding pad to a center of the external connection terminal via the via connection portion is 1.0 mm or less. apparatus. 前記配線基板上の特定のボンディングパッドの位置は、前記配線基板の外部電極群のうちの少なくとも一つの外部電極の位置に対して対向していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。The position of a specific bonding pad on the wiring board is opposed to the position of at least one external electrode in an external electrode group of the wiring board. 2. The semiconductor device according to claim 1. 前記配線基板のビア接続部の一端側のビアランドの一部が前記特定のボンディングパッドとして使用されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。6. The semiconductor device according to claim 1, wherein a part of a via land on one end side of a via connection portion of the wiring board is used as the specific bonding pad. 7. 前記外部電極群は、前記配線基板の第２の主面で前記ビア接続部に連なるように形成された外部接続用の配線パターン上に接続された半田ボールであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。2. The external electrode group is a solder ball connected to a wiring pattern for external connection formed on the second main surface of the wiring board so as to be continuous with the via connection portion. 7. The semiconductor device according to claim 1. 前記外部電極群は、前記配線基板の第２の主面で前記ビア接続部に連なるように形成されたランドパターンであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。The semiconductor according to any one of claims 1 to 6, wherein the external electrode group is a land pattern formed on the second main surface of the wiring board so as to be continuous with the via connection portion. apparatus. 前記半導体チップは、前記前記配線基板上の特定のボンディングパッドとの間で２．５ＧＨｚ以上の高周波信号を入力または出力することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。9. The semiconductor device according to claim 1, wherein the semiconductor chip inputs or outputs a high-frequency signal of 2.5 GHz or more between the semiconductor chip and a specific bonding pad on the wiring board. 10. apparatus.
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