JP2004012939A

JP2004012939A - Display device and method for driving display panel

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Publication number: JP2004012939A
Application number: JP2002167802A
Authority: JP
Inventors: Tsutomu Tokunaga; 徳永　勉; Nobuhiko Saegusa; 三枝　信彦; Kazuo Yahagi; 矢作　和男; Mitsushi Kitagawa; 北川　満志; Akira Suzue; 鈴江　亮; Eishiro Otani; 尾谷　栄志郎; Yoichi Sato; 佐藤　陽一
Original assignee: Pioneer Display Products Corp; Pioneer Electronic Corp
Current assignee: Pioneer Corp; Pioneer Display Products Corp
Priority date: 2002-06-07
Filing date: 2002-06-07
Publication date: 2004-01-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device capable of improving dark contrast and a method for driving a display panel. <P>SOLUTION: A unit light emitting area in the display panel is constructed by a 1st discharge cell and a 2nd discharge cell provided with a light absorbing layer, sustained discharge bearing light emission for controlling a display picture is generated by the 1st discharge cell and various control discharge followed by light emission which is not concerned with the display picture is generated by the 2nd discharge cell. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明が属する技術分野】
本発明は、表示パネルを搭載した表示装置に関する。
【０００２】
【従来の技術】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。
図１〜図３は、従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である。
【０００３】
プラズマディスプレイパネル（ＰＤＰ）には、互いに平行に配置された前面ガラス基板１と背面ガラス基板４との間に画素毎に放電を生じさせるための構成が形成されている。前面ガラス基板１の表面が表示面となる。前面ガラス基板１の裏面側には、長手の複数の行電極対（Ｘ’，Ｙ’）と、この行電極対（Ｘ’，Ｙ’）を被覆する誘電体層２と、この誘電体層２の裏面を被覆するＭｇＯからなる保護層３が順に設けられている。各行電極Ｘ’，Ｙ’は、それぞれ、幅の広いＩＴＯ等の透明導電膜からなる透明電極Ｘａ’，Ｙａ’と、その導電性を補う幅の狭い金属膜からなるバス電極Ｘｂ’，Ｙｂ’とから構成されている。行電極Ｘ’とＹ’とが放電ギャップｇ’を挟んで対向するように表示画面の垂直方向に交互に配置されており、各行電極対（Ｘ’，Ｙ’）によって、マトリクス表示の１表示ライン（行）Ｌが構成されている。背面ガラス基板４には、行電極対Ｘ’，Ｙ’と直交する方向に配列された複数の列電極Ｄ’と、この列電極Ｄ’間にそれぞれ平行に形成された帯状の隔壁５と、この隔壁５の側面と列電極Ｄ’を被覆するそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光材料によって形成された蛍光体層６とが設けられている。上記保護層３及び蛍光体層６間には、キセノンを含むＮｅ−Ｘｅガスが封入されている放電空間Ｓ’が存在する。各表示ラインＬには、列電極Ｄ’及び行電極対（Ｘ’，Ｙ’）の交差部において放電空間Ｓ’を隔壁５によって区画した、単位発光領域としての放電セルＣ’が形成されている。
【０００４】
上記の面放電方式交流型ＰＤＰにおける画像の形成には、中間調を表示させるための方法として、１フィールドの表示期間をＮビットの表示データの各ビット桁の重み付けに対応した回数だけ発光するＮ個のサブフィールドに分割する、いわゆる、サブフィールド法が用いられている。
このサブフィールド法において、１フィールドの表示期間が分割された各サブフィールドは、図４に示す如く、一斉リセット期間Ｒｃ、アドレス期間Ｗｃ、及びサスティン期間Ｉｃによって構成されている。一斉リセット期間Ｒｃでは、互いに対をなす行電極Ｘ_１’〜Ｘ_ｎ’とＹ_１’〜Ｙ_ｎ’間にリセットパルスＲＰｘ，ＲＰｙが一斉に印加されることによって、全ての放電セルにおいて一斉にリセット放電が行われ、これによって、一旦、各放電セル内に所定量の壁電荷が形成される。次のアドレス期間Ｗｃでは、行電極対の一方の行電極Ｙ_１’〜Ｙ_ｎ’に、順次、走査パルスＳＰが印加されるとともに、列電極Ｄ_１’〜Ｄ_ｍ’に、各表示ライン毎に画像の表示データに対応した表示データパルスＤＰ_１〜ＤＰ_ｎが印加されて、アドレス放電（選択消去放電）が生起される。このとき、各放電セルは、画像の表示データに対応して、消去放電が発生されずに壁電荷が形成されたままの発光セルと、消去放電が発生して壁電荷が消滅した非発光セルとに分けられる。次のサスティン期間Ｉｃでは、互いに対をなす行電極Ｘ_１’〜Ｘ_ｎ’とＹ_１’〜Ｙ_ｎ’間にサスティンパルスＩＰｘ，ＩＰｙが各サブフィールドの重み付けに対応した数だけ印加される。これによって、壁電荷が残留したままの発光セルのみが、印加されるサスティンパルスＩＰｘ，ＩＰｙの数に対応した数だけサスティン放電を繰り返す。かかるサスティン放電により、放電空間Ｓ’に封入されているキセノンＸｅから波長１４７ｎｍの真空紫外線が放射される。かかる真空紫外線により、背面基板上に形成されている赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層が励起して可視光を発生することにより、入力映像信号に対応した画像が得られるのである。
【０００５】
このようなＰＤＰにおける画像形成においては、上記のように、アドレス放電やサスティン放電の安定化のためにその放電の開始前にリセット放電が行われる。更に、アドレス放電も各サブフィールド毎に行われる。従来のＰＤＰでは、このリセット放電およびアドレス放電が、サスティン放電によって画像形成のための可視光を発生させる放電セルＣ’内において行われる。
【０００６】
よって、黒等の暗い画像の表示が行われる際にも、リセット放電やアドレス放電による発光がパネルの表示面に現れて画面が明るくなってしまうために、暗コントラストが低下する場合があった。
【０００７】
【発明が解決しようとする課題】
そこで、本発明は、かかる問題点を解決すべく為されたものであり、暗コントラストを向上させることが出来る表示装置及び表示パネルの駆動方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明による表示装置は、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に第１放電セル及び光吸収層が設けられている第２放電セルからなる単位発光領域が形成されている表示パネルと、前記行電極対各々の一方の行電極に順次、走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス手段と、前記行電極対の各々にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみでサスティン放電を生起せしめるサスティン手段と、を含む。
【０００９】
又、本発明による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に第１放電セル及び光吸収層が設けられている第２放電セルからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動方法であって、前記行電極対各々の一方の行電極に順次、走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、前記行電極対の各々にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみでサスティン放電を生起せしめるサスティン行程と、を含む。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図５は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図５に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１１】
ＰＤＰ５０には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ_１〜Ｄ_ｍが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ_０、Ｘ_１〜Ｘ_ｎ及び行電極Ｙ_１〜Ｙ_ｎが形成されている。一対の行電極、つまり行電極対（Ｘ_１、Ｙ_１）〜行電極対（Ｘ_ｎ、Ｙ_ｎ）各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担い、各表示ラインと列電極Ｄ_１〜Ｄ_ｍ各々との各交叉部に単位発光領域、つまり画素を担う画素セルＰＣが形成されている。つまり、ＰＤＰ５０には、図５に示す如き形態にて画素セルＰＣ_１，１〜ＰＣ_ｎ，ｍがマトリクス状に配列されているのである。尚、行電極Ｘ_０は、第１表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ各々に含まれる。
【００１２】
図６〜図８は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
図７に示すように、ＰＤＰ５０は、互いに平行に配置された前面ガラス基板１０と背面ガラス基板１３との間に画素毎に放電を生じさせるための上記列電極Ｄ、行電極Ｘ及びＹを含む各種構成が形成されている。前面ガラス基板１０の表面が表示面となり、その裏面側に、複数の長手の行電極対（Ｘ，Ｙ）が表示画面における水平方向（図５の左右方向）に夫々平行に配列されている。
【００１３】
行電極Ｘは、Ｔ字形状に形成されたＩＴＯ等の透明導電膜からなる透明電極Ｘａと、金属膜からなる黒色のバス電極Ｘｂとによって構成されている。バス電極Ｘｂは、表示画面における水平方向に伸張した帯状の電極である。透明電極Ｘａにおける幅狭の基端部が表示画面における垂直方向に伸張してバス電極Ｘｂに接続されている。透明電極Ｘａは、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々接続されている。すなわち、透明電極Ｘａは帯状のバス電極Ｘｂ上における各列電極Ｄに対応した位置から、対を為す行電極Ｙ側に向けて突起した突起電極端なのである。行電極Ｙも同様に、Ｔ字形状に形成されたＩＴＯ等の透明電極膜からなる透明電極Ｙａと、金属膜からなる黒色のバス電極Ｙｂとによって構成されている。バス電極Ｙｂは、表示画面における水平方向に伸張した帯状の電極である。透明電極Ｙａにおける幅狭の基端部が表示画面における垂直方向に伸張してバス電極Ｙｂに接続されている。透明電極Ｙａは、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々接続されている。すなわち、透明電極Ｙａは帯状のバス電極Ｙｂ上における各列電極Ｄに対応した位置から、対を為す行電極Ｘ側に向けて突起した突起電極端なのである。行電極Ｘ及びＹは、前面ガラス基板１０の垂直方向（図６の上下方向及び図７の左右方向）において交互に配列されている。バス電極Ｘｂ及びＹｂに沿って等間隔に並列されたそれぞれの透明電極Ｘａ及びＹａが、互いに対となる相手の行電極側に伸張している。これら透明電極Ｘａ及びＹａ各々における幅広の先端部が、互いに所定幅の放電ギャップｇを介して対向して配置されている。
【００１４】
前面ガラス基板１０の裏面には、図７に示すように、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１１が形成されている。誘電体層１１の表面における、制御放電セルＣ２（後述する）各々に対応した位置に、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ光吸収層からなり、バス電極Ｘｂ及びＹｂに対して平行方向に伸張して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯからなる図示しない保護層によって被覆されている。前面ガラス基板１０と放電空間を介して平行に配置された背面ガラス基板１３には、図７に示すように、突起リブ１７が嵩上げ誘電体層１２と対向する位置に形成されている。突起リブ１７は表示画面における水平方向に伸張している。また、背面ガラス基板１３上には、夫々、バス電極Ｘｂ及びＹｂと直交する方向（垂直方向）に伸張している複数の列電極Ｄが、互いに所定の間隔を開けて平行に配列されている。尚、各列電極Ｄは、図８に示すように、透明電極Ｘａ及びＹａに対向した背面ガラス基板１３上の位置に形成されている。更に、背面ガラス基板１３上には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、前面ガラス基板１０側から見て、各行電極Ｘのバス電極Ｘｂと対になっているバス電極Ｙｂ側の側部に沿ってそれぞれ水平方向に伸張して形成されている。第２横壁１５Ｂは、各行電極Ｙのバス電極Ｙｂと対になっているバス電極Ｘｂ側の側部に沿ってそれぞれ第１横壁１５Ａと所要の間隔を空けて平行に伸張して形成されている。縦壁１５Ｃは、バス電極Ｘｂ，Ｙｂに沿って等間隔に配置された各透明電極Ｘａ，Ｙａの間の位置においてそれぞれ垂直方向に伸張して形成されている。
【００１５】
第１横壁１５Ａおよび縦壁１５Ｃの高さは、嵩上げ誘電体層１２の背面側を被覆している保護層と列電極Ｄを被覆している列電極保護層１４との間の間隔と等しい。つまり、第１横壁１５Ａおよび縦壁１５Ｃは共に、嵩上げ誘電体層１２を被覆している保護層の背面側に当接されているのである。一方、第２横壁１５Ｂは、その高さが第１横壁１５Ａ及び縦壁１５Ｃの高さよりも僅かに低い。すなわち、第２横壁１５Ｂは嵩上げ誘電体層１２を被覆している保護層には当接されておらず、それ故に、第２横壁１５Ｂと嵩上げ誘電体層１２を被覆している保護層との間には、図７に示す如き隙間ｒが存在する。
【００１６】
図６に示されるように、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域が画素を担う画素セルＰＣとなる。画素セルＰＣは、更に、第２横壁１５Ｂによって表示放電セルＣ１及び制御放電セルＣ２に区分けされる。表示放電セルＣ１及び制御放電セルＣ２各々内には放電ガスが封入されており、両者は上記隙間ｒを介して互いに連通されている。
【００１７】
表示放電セルＣ１は、互いに対向する一対の透明電極Ｘａ及びＹａを含む。すなわち、表示放電セルＣ１内には、その画素セルＰＣが属する表示ラインに対応した行電極対（Ｘ、Ｙ）における行電極Ｘの透明電極Ｘａ、及び行電極Ｙの透明電極Ｙａが互いに放電ギャップｇを介して対向して形成されている。例えば、第２表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ各々の表示放電セルＣ１内には、行電極Ｘ_２の透明電極Ｘａと、行電極Ｙ_２の透明電極Ｙａが形成されているのである。
【００１８】
一方、制御放電セルＣ２は、突起リブ１７、バス電極Ｘｂ，Ｙｂ、及び嵩上げ誘電体層１２を含んでいる。尚、制御放電セルＣ２内に形成されているバス電極Ｙｂは、その画素セルＰＣが属する表示ラインに対応した行電極対（Ｘ、Ｙ）における行電極Ｙのバス電極である。又、制御放電セルＣ２内に形成されているバス電極Ｘｂは、この画素セルＰＣが属する表示ラインの上段側に隣接した表示ラインを担う行電極Ｘのバス電極である。例えば、第２表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ各々の制御放電セルＣ２内には、この第２表示ラインに対応した行電極Ｙ_２のバス電極Ｙｂ、及び第２表示ラインの上段側に隣接している第１表示ラインに対応した行電極Ｙ_１のバス電極Ｘｂが形成されているのである。尚、第１表示ラインの上段には表示ラインが存在しない。そこで、ＰＤＰ５０においては、第１表示ラインを担う行電極Ｙ_１の上段側の隣接した位置に行電極Ｘ_０を設けている。つまり、第１表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ各々の制御放電セルＣ２内には、第１表示ラインに対応した行電極Ｙ_１のバス電極Ｙｂと、行電極Ｘ_０のバス電極Ｘｂとが形成されているのである。
【００１９】
各表示放電セルＣ１の放電空間に面する隔壁１５の第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃの各側面と列電極保護層１４の表面には、これらの五つの面を覆うように蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。尚、制御放電セルＣ２内には、このような蛍光体層は形成されていない。
【００２０】
背面ガラス基板１３上において、各制御放電セルＣ２に対応した位置には、表示画面における水平方向に沿って帯状に伸張している突起リブ１７が形成されている。突起リブ１７は、第２横壁１５Ｂよりも高さが低い。突起リブ１７により、各制御放電セルＣ２内においては、図７に示す如く列電極Ｄ及び列電極保護層１４が背面ガラス基板１３から持ち上げられることになる。よって、表示放電セルＣ１に対応した位置に形成されている列電極Ｄと、透明電極Ｘａ（Ｙａ）との間隔ｓ１よりも、制御放電セルＣ２に対応した位置に形成されている列電極Ｄと、バス電極Ｘｂ（Ｙｂ）との間隔ｓ２の方が小になる。尚、突起リブ１７は、列電極保護層１４と同一の誘電材料によって形成するようにしても良く、あるいは背面ガラス基板１３上にサンドプラストやウェットエッチングなどの方法によって凹凸を形成することにより構成してもよい。
【００２１】
以上の如く、ＰＤＰ５０には、各々が、前面ガラス基板１０及び背面ガラス基板１３間に形成されている隔壁１５（第１横壁１５Ａ及び縦壁１５Ｃ）によって密封された画素セルＰＣ_１，１〜ＰＣ_ｎ，ｍがマトリクス状に形成されている。この際、各画素セルＰＣは、互いにその放電空間が連通している表示放電セルＣ１及び制御放電セルＣ２からなり、行電極Ｘ_０、Ｘ_１〜Ｘ_ｎ、行電極Ｙ_１〜Ｙ_ｎ、及び列電極Ｄ_１〜Ｄ_ｍを介して以下の如く駆動される。
【００２２】
奇数Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の奇数番目の行電極Ｘ、つまり行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_ｎ−３、及びＸ_ｎ−１各々に、各種駆動パルス（後述する）を印加する。偶数Ｘ電極ドライバ５２は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の偶数番目の行電極Ｘ、つまり行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２、及びＸ_ｎ各々に各種駆動パルス（後述する）を印加する。奇数Ｙ電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の奇数番目の行電極Ｙ、つまり行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に各種駆動パルス（後述する）を印加する。偶数Ｙ電極ドライバ５４は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の偶数番目の行電極Ｙ、つまり行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２、及びＹ_ｎ各々に各種駆動パルス（後述する）を印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ_１〜Ｄ_ｍに各種駆動パルス（後述する）を印加する。
【００２３】
駆動制御回路５６は、映像信号における各フィールド（フレーム）をＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々に分割して駆動する、いわゆるサブフィールド（サブフレーム）法に基づいてＰＤＰ５０を駆動制御する。駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す画素データに変換する。次に、かかる画素データを、各サブフィールドＳＦ１〜ＳＦ（Ｎ）毎に発光を実施させるか否かを指定する画素駆動データビット群ＤＢ１〜ＤＢ（Ｎ）に変換してアドレスドライバ５５に供給する。
【００２４】
更に、駆動制御回路５６は、図９に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を発生して、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４に供給する。
尚、図９に示す発光駆動シーケンスでは、先頭のサブフィールドＳＦ１において、奇数行リセット行程Ｒ_ＯＤＤ、奇数行アドレス行程Ｗ_ＯＤＤ、偶数行リセット行程Ｒ_ＥＶＥ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ、及び消去行程Ｅが順次実行される。又、サブフィールドＳＦ２〜ＳＦ（Ｎ）の各々では、奇数行アドレス行程Ｗ_ＯＤＤ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ、及び消去行程Ｅが順次実行される。
【００２５】
図１０は、先頭のサブフィールドＳＦ１内において上記奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５各々がＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。又、図１１は、サブフィールドＳＦ２〜ＳＦ（Ｎ）の各々内において上記奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５各々がＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。　先ず、サブフィールドＳＦ１の奇数行リセット行程Ｒ_ＯＤＤでは、偶数Ｘ電極ドライバ５２が図１０に示す如き波形を有する負電圧のリセットパルスＲＰ_Ｘを発生して、ＰＤＰ５０の偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎの各々に同時に印加する。リセットパルスＲＰ_Ｘの印加後、偶数Ｘ電極ドライバ５２は、図１０に示す如き一定高電圧を印加しつづける。上記リセットパルスＲＰ_Ｘの印加と同時に、奇数Ｙ電極ドライバ５３は、図１０に示す如き波形を有する正電圧のリセットパルスＲＰ_ＹをＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。尚、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙ各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、後述するサスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。更に、リセットパルスＲＰ_Ｙにおける立ち下がり区間でのレベル推移は、リセットパルスＲＰ_Ｘの立ち上がり区間でのレベル推移よりも緩やかである。リセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加に応じて、奇数表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ、ＰＣ_３，１〜ＰＣ_３，ｍ、ＰＣ_５，１〜ＰＣ_５，ｍ、・・・・、及びＰＣ_{（ｎ−１）}、_１〜ＰＣ_{（ｎ−１）}、_ｍ各々の制御放電セルＣ２内においてリセット放電が生起される。つまり、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加により、図６に示す如く制御放電セルＣ２内に形成されているバス電極Ｘｂ及びＹｂ間でリセット放電が生起されるのである。この際、リセットパルスＲＰ_Ｙの立ち上がり時において第１回目のリセット放電が生起され、その放電直後に制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。その後、リセットパルスＲＰ_Ｙの立ち下がり時において第２回目のリセット放電が生起され、制御放電セルＣ２内に形成されていた壁電荷が消滅する。尚、奇数行リセット行程Ｒ_ＯＤＤでは、偶数Ｙ電極ドライバ５４が、負電圧の放電防止パルスＢＰを上記リセットパルスＲＰ_Ｘ及びＲＰ_Ｙと同一タイミングにてＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。かかる放電防止パルスＢＰの印加後、偶数Ｙ電極ドライバ５４は、図１０に示す如き一定高電圧を印加しつづける。かかる一定高電圧の印加及び放電防止パルスＢＰの印加により、偶数表示ラインに属する画素セルＰＣでの誤った放電が防止される。
【００２６】
このように、上記奇数行リセット行程Ｒ_ＯＤＤでは、ＰＤＰ５０の奇数表示ラインに属する全ての画素セルＰＣの制御放電セルＣ２内から壁電荷を消滅させて、奇数表示ラインに属する全ての画素セルＰＣを消灯セル状態に初期化する。
次に、各サブフィールドの奇数行アドレス行程Ｗ_ＯＤＤでは、奇数Ｙ電極ドライバ５３が、負電圧の走査パルスＳＰをＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に順次印加する。この間、アドレスドライバ５５は、この奇数行アドレス行程Ｗ_ＯＤＤが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。つまり、アドレスドライバ５５は、奇数表示ラインに対応した画素駆動データビットＤＢ_１，１〜ＤＢ_１，ｍ、ＤＢ_３，１〜ＤＢ_３，ｍ、・・・・、ＤＢ_{（ｎ−１）}、_１〜ＤＢ_{（ｎ−１）}を、画素データパルスＤＰ_１，１〜ＤＰ_１，ｍ、ＤＰ_３，１〜ＤＰ_３，ｍ、・・・・、ＤＰ_{（ｎ−１）}、_１〜ＤＰ_{（ｎ−１）}に変換し、１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内における、列電極Ｄ及びバス電極Ｙｂ間、並びにバス電極Ｙａ及びＹｂ間においてアドレス放電（選択書込放電）が生起される。この際、アドレス放電の生起された制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、この画素セルＰＣの制御放電セルＣ２内には壁電荷が形成されない。
【００２７】
このように、上記奇数行アドレス行程Ｗ_ＯＤＤでは、ＰＤＰ５０の奇数表示ラインに属する画素セルＰＣの制御放電セルＣ２内に、画素データ（入力映像信号）に応じて選択的に壁電荷を形成する。
次に、サブフィールドＳＦ１の偶数行リセット行程Ｒ_ＥＶＥでは、奇数Ｘ電極ドライバ５１が図１０に示す如き波形を有する負電圧のリセットパルスＲＰ_Ｘを発生して、ＰＤＰ５０の奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−３）}及びＸ_{（ｎ−１）}の各々に同時に印加する。リセットパルスＲＰ_Ｘの印加後、奇数Ｘ電極ドライバ５１は図１０に示す如き一定高電圧を印加しつづける。上記リセットパルスＲＰ_Ｘの印加と同時に、偶数Ｙ電極ドライバ５４は、図１０に示す如き波形を有する正電圧のリセットパルスＲＰ_ＹをＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、Ｙ_６、・・・・、Ｙ_{（ｎ−１）}、及びＹ_ｎ各々に同時に印加する。尚、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙ各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、後述するサスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。更に、リセットパルスＲＰ_Ｙにおける立ち下がり区間でのレベル推移は、リセットパルスＲＰ_Ｘの立ち上がり区間でのレベル推移よりも緩やかである。これらリセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加に応じて、偶数表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ、ＰＣ_４，１〜ＰＣ_４，ｍ、ＰＣ_６，１〜ＰＣ_６，ｍ、・・・・、及びＰＣ_ｎ，１〜ＰＣ_ｎ，ｍ各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間においてリセット放電が生起される。この際、リセットパルスＲＰ_Ｙの立ち上がり時において第１回目のリセット放電が生起され、その放電直後に制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。その後、リセットパルスＲＰ_Ｙの立ち下がり時において第２回目のリセット放電が生起され、制御放電セルＣ２内に形成されていた壁電荷が消滅する。尚、偶数行リセット行程Ｒ_ＥＶＥでは、奇数Ｙ電極ドライバ５３が、負電圧の放電防止パルスＢＰを上記リセットパルスＲＰ_Ｘ及びＲＰ_Ｙと同一タイミングにてＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に同時に印加する。かかる放電防止パルスＢＰの印加後、奇数Ｙ電極ドライバ５３は、図１０に示す如き一定高電圧を印加しつづける。かかる一定高電圧の印加及び放電防止パルスＢＰの印加により、奇数表示ラインに属する画素セルＰＣでの放電が防止される。
【００２８】
このように、上記偶数行リセット行程Ｒ_ＥＶＥでは、ＰＤＰ５０の偶数表示ラインに属する全ての画素セルＰＣの制御放電セルＣ２内から壁電荷を消滅させて、偶数表示ラインに属する全ての画素セルＰＣを消灯セル状態に初期化する。
次に、各サブフィールドの偶数行アドレス行程Ｗ_ＥＶＥでは、偶数Ｙ電極ドライバ５４が、負電圧の走査パルスＳＰをＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、Ｙ_６、・・・・、Ｙ_ｎ各々に順次印加する。この間、アドレスドライバ５５は、この偶数行アドレス行程Ｗ_ＥＶＥが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。つまり、アドレスドライバ５５は、偶数表示ラインに対応した画素駆動データビットＤＢ_２，１〜ＤＢ_２，ｍ、ＤＢ_４，１〜ＤＢ_４，ｍ、・・・・、ＤＢ_ｎ，１〜ＤＢ_{（ｎ−１）}、_ｍ各々に対応した、画素データパルスＤＰ_２，１〜ＤＰ_２，ｍ、ＤＰ_４，１〜ＤＰ_４，ｍ、・・・・、ＤＰ_ｎ，１〜ＤＰ_ｎ，ｍを１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内における、列電極Ｄ及びバス電極Ｙｂ間、並びにバス電極Ｙａ及びＹｂ間においてアドレス放電（選択書込放電）が生起される。この際、アドレス放電の生起された制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、この画素セルＰＣの制御放電セルＣ２内には壁電荷が形成されない。
【００２９】
このように、上記偶数行アドレス行程Ｗ_ＥＶＥでは、ＰＤＰ５０の偶数表示ラインに属する画素セルＰＣの制御放電セルＣ２内に、画素データ（入力映像信号）に応じて選択的に壁電荷を形成する。
次に、各サブフィールドのプライミング行程Ｐでは、奇数Ｙ電極ドライバ５３が図１０に示す如く正電圧のプライミングパルスＰＰ_ＹＯを断続的に繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。又、プライミング行程Ｐでは、奇数Ｘ電極ドライバ５１が、図１０に示すように、正電圧のプライミングパルスＰＰ_ＸＯを断続的に繰り返し奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。又、かかるプライミング行程Ｐでは、偶数Ｘ電極ドライバ５２が、図１０に示すように、正電圧のプライミングパルスＰＰ_ＸＥを断続的に繰り返し偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。更に、プライミング行程Ｐでは、偶数Ｙ電極ドライバ５４が、正電圧のプライミングパルスＰＰ_ＹＥを断続的に繰り返し偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、偶数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＥ及びＰＰ_ＹＥと、奇数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＯ及びＰＰ_ＹＯとは、図１０に示す如く、その印加タイミングが互いにずれている。かかるプライミングパルスＰＰが印加される度に、壁電荷の形成されている制御放電セルＣ２のみでプライミング放電が生起される。つまり、上記奇数行アドレス行程Ｗ_ＯＤＤ又は偶数行アドレス行程Ｗ_ＥＶＥにおいて壁電荷が形成された制御放電セルＣ２のみで、この制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間でプライミング放電が生起されるのである。この際、かかるプライミング放電により生成された荷電粒子が図７に示す如き隙間ｒを通過して表示放電セルＣ１に流れ込んで、表示放電セルＣ１側に放電を拡張させる。従って、制御放電セルＣ２内においてプライミング放電が生起される度に表示放電セルＣ１側への放電拡張が進行し、表示放電セルＣ１内の誘電体層１１の表面上に壁電荷が蓄積されて行く。尚、図１０に示すように、プライミング行程Ｐ内において最初に印加するプライミングパルスＰＰは、放電遅れによる誤放電を防止すべくそれ以降に印加するプライミングパルスＰＰよりもそのパルス幅を広くしてある。又、プライミング行程Ｐ内での最終のプライミングパルスＰＰ_ＸＥ（又はＰＰ_ＹＥ）と同一タイミングにて、奇数Ｙ電極ドライバ５３は、図１０に示す如き負電圧の拡張補助パルスＫＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。更に、プライミング行程Ｐ内での最終のプライミングパルスＰＰ_ＸＯと同一タイミングにて、偶数Ｙ電極ドライバ５４は、図１０に示す如き負電圧の拡張補助パルスＫＰを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。かかる負電圧の拡張補助パルスＫＰと正電圧のプライミングパルスＰＰとの同時印加に応じて、制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間にプライミング放電が生起されると共に、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間において微弱な放電が生起される。かかる放電により、後述するサスティン放電を生起させる際に必要充分な量の壁電荷が表示放電セルＣ１の誘電体層１１の表面上に形成され、この表示放電セルＣ１を備えた画素セルＰＣは点灯セル状態に設定される。一方、上記奇数行アドレス行程Ｗ_ＯＤＤ又は偶数行アドレス行程Ｗ_ＥＶＥにおいて壁電荷が形成されず、それ故に、上記プライミング放電が生起されなかった表示放電セルＣ１内には壁電荷の形成が為されないので、この表示放電セルＣ１を備えた画素セルＰＣは消灯セル状態に設定される。尚、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間での誤った放電を防止させるべく、奇数Ｙ電極ドライバ５３は、上記拡張補助パルスＫＰの印加直後に、図１０に示す如き正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に印加する。
【００３０】
このように、プライミング行程Ｐでは、上記奇数行アドレス行程Ｗ_ＯＤＤ又は偶数行アドレス行程Ｗ_ＥＶＥにおいて壁電荷の形成された制御放電セルＣ２を有する画素セルＰＣのみを点灯セル状態、壁電荷の形成されなかった制御放電セルＣ２を有する画素セルＰＣを消灯セル状態に設定するのである。
次に、各サブフィールドのサスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が図１０に示す如き正電圧のサスティンパルスＩＰ_ＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。偶数Ｘ電極ドライバ５２は、かかるサスティンパルスＩＰ_ＹＯ各々と同一タイミングにて、正電圧のサスティンパルスＩＰ_ＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。奇数Ｘ電極ドライバ５１は、図１０に示す如き正電圧のサスティンパルスＩＰ_ＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、正電圧のサスティンパルスＩＰ_ＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、図１０に示すように、上記サスティンパルスＩＰ_ＸＥ及びＩＰ_ＹＯと、上記サスティンパルスＩＰ_ＸＯ及びＩＰ_ＹＥとは、その印加タイミングが互いにずれている。上記サスティンパルスＩＰ_ＸＯ、ＩＰ_ＸＥ、ＩＰ_ＹＯ又はＩＰ_ＹＥが印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。尚、制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間での誤った放電を防止させるべく、奇数Ｙ電極ドライバ５３は、サスティン行程Ｉの最後尾において、図１０に示す如き正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。
【００３１】
このように、上記サスティン行程Ｉでは、点灯セル状態に設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、各サブフィールドの消去行程Ｅでは、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が、図１０に示す如き消去パルスＥＰ_ＹをＰＤＰ５０の行電極Ｙ_１〜Ｙ_ｎに印加する。更に、かかる消去パルスＥＰ_Ｙと同時に、奇数Ｘ電極ドライバ５１及び偶数Ｘ電極ドライバ５２が、図１０に示す如き波形を有する消去パルスＥＰ_ＸをＰＤＰ５０の行電極Ｘ_１〜Ｘ_ｎに印加する。尚、消去パルスＥＰ_Ｘは、図１０に示すように、その立ち下がり時のレベル推移が緩やかになっている。上記消去パルスＥＰ_Ｙ及びＥＰ_Ｘの印加に応じて、この消去パルスＥＰ_Ｘの立ち下がり時のタイミングにて、点灯放電セルに設定されている画素セルＰＣの表示放電セルＣ１及び制御放電セルＣ２各々内で消去放電が生起される。かかる消去放電により、表示放電セルＣ１及び制御放電セルＣ２各々内に形成されていた壁電荷が消滅する。すなわち、ＰＤＰ５０の全ての画素セルＰＣが消灯セル状態に推移するのである。
【００３２】
上述した如き駆動により、サブフィールドＳＦ１〜ＳＦ（Ｎ）を通して各サスティン行程Ｉにおいて実施された発光回数の合計に対応した中間輝度が視覚される。つまり、各サブフィールド内のサスティン行程Ｉにて生起されたサスティン放電に伴う放電光によって、入力映像信号に対応した表示画像が得られるのである。
【００３３】
この際、図５に示すプラズマディスプレイ装置においては、表示画像に関与するサスティン放電を各画素セルＰＣ内の表示放電セルＣ１にて生起させる一方、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電は、制御放電セルＣ２にて生起させるようにしている。制御放電セルＣ２には、図７に示すように、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層１２が設けられている。よって、リセット放電、プライミング放電及びアドレス放電に伴う放電光は嵩上げ誘電体層１２によって遮断されるので、この放電光が前面ガラス基板１０を介して表示面に表れることはない。
【００３４】
従って、図５に示すプラズマディスプレイ装置によれば、表示画像のコントラスト、特に、全体的に暗い場面に対応した画像を表示させている際の暗コントラストを高めることが可能になる。
又、図５に示すプラズマディスプレイ装置では、ＰＤＰ５０として、表示放電セルＣ１及び制御放電セルＣ２からなる画素セルＰＣがマトリクス状に配列された構造を採用している。それ故に、表示放電セルＣ１の上下に隣接して制御放電セルＣ２が配置されることになる。この際、上下に隣接している制御放電セルＣ２がほぼ同時期に放電すると、これら制御放電セルＣ２に挟まれた位置に存在する表示放電セルＣ１内において誤って放電が生じる場合がある。そこで、図５に示すプラズマディスプレイ装置では、図９〜図１１に示すように、ＰＤＰ５０の全ての画素セルＰＣを消灯セル状態に初期化させるリセット放電を、奇数行リセット行程Ｒ_ＯＤＤと偶数行リセット行程Ｒ_ＥＶＥとで時間的に分離して実行させる。更に、画素データ（入力映像信号）に応じて選択的に画素セルＰＣの制御放電セルＣ２内に壁電荷を形成させるアドレス放電を、各サブフィールド内において奇数行アドレス行程Ｗ_ＯＤＤと偶数行アドレス行程Ｗ_ＥＶＥとで時間的に分離して実行させるようにしている。これにより、表示放電セルＣ１の上下に隣接している制御放電セルＣ２が同時に放電することは無いので、表示放電セルＣ１内での誤った放電が防止されるのである。
【００３５】
尚、上記実施例（図９）では先頭のサブフィールドＳＦ１において、奇数行リセット行程Ｒ_ＯＤＤ、奇数行アドレス行程Ｗ_ＯＤＤ、偶数行リセット行程Ｒ_ＥＶＥ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ、消去行程Ｅなる順に駆動を行っているが、その実行順番は適宜変更し得るものである。
例えば、図１２に示す如く、サブフィールドＳＦ１では、奇数行リセット行程Ｒ_ＯＤＤ、偶数行リセット行程Ｒ_ＥＶＥ、奇数行アドレス行程Ｗ_ＯＤＤ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ、消去行程Ｅなる順にて駆動を実行するようにしても良い。更に、図１３に示すように、サブフィールドＳＦ１において、奇数行リセット行程Ｒ_ＯＤＤ、奇数行アドレス行程Ｗ_ＯＤＤ、プライミング行程Ｐ、サスティン行程Ｉ_ＯＤＤ、消去行程Ｅ、偶数行リセット行程Ｒ_ＥＶＥ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ_ＥＶＥ、消去行程Ｅなる順で駆動を実行するようにしても良い。すなわち、奇数表示ラインに対するリセット行程、アドレス行程、プライミング行程、サスティン行程、消去行程を順次実行してから、偶数表示ラインに対するリセット行程、アドレス行程、プライミング行程、サスティン行程、消去行程を実行するのである。
【００３６】
又、上記実施例（図９〜図１３）においては、ＰＤＰ５０の各画素セルを画素データに応じた壁電荷の形成状態に設定する為の画素データ書込方法として、画素データに応じて選択的に各画素セルにアドレス放電を生起せしめて壁電荷を形成させる選択書込アドレス法を採用した場合について述べた。しかしながら、本願発明においては、この画素データ書込方法として、予め全ての画素セル内に壁電荷を形成しておき、アドレス放電によって選択的に画素セル内の壁電荷を消去する、いわゆる選択消去アドレス法を採用した場合についても同様に適用可能である。
【００３７】
図１４は、選択消去アドレス法を採用した場合の発光駆動シーケンスを示す図である。
図１４に示す発光駆動シーケンスでは、先頭のサブフィールドＳＦ１において、奇数行リセット行程Ｒ_ＯＤＤ’、奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行リセット行程Ｒ_ＥＶＥ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ、及び消去行程Ｅ’を順次実行する。又、サブフィールドＳＦ２〜ＳＦ（Ｎ）の各々では、奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ、及び消去行程Ｅ’を順次実行する。
【００３８】
図１５は、サブフィールドＳＦ１の上記奇数行リセット行程Ｒ_ＯＤＤ’、奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行リセット行程Ｒ_ＥＶＥ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ及び消去行程Ｅ’にてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。又、図１６は、サブフィールドＳＦ２〜ＳＦ（Ｎ）各々の奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ及び消去行程Ｅ’にてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【００３９】
先ず、サブフィールドＳＦ１の奇数行リセット行程Ｒ_ＯＤＤ’では、偶数Ｘ電極ドライバ５２が図１５に示す如き波形を有する負電圧のリセットパルスＲＰ_Ｘ１を発生して、ＰＤＰ５０の偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。かかるリセットパルスＲＰ_Ｘ１と同時に、奇数Ｙ電極ドライバ５３は、図１５に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｙ１をＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。リセットパルスＲＰ_Ｘ１及びＲＰ_Ｙ１の印加に応じて、奇数表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ、ＰＣ_３，１〜ＰＣ_３，ｍ、ＰＣ_５，１〜ＰＣ_５，ｍ、・・・・、及びＰＣ_{（ｎ−１），１}〜ＰＣ_{（ｎ−１），ｍ}各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間においてリセット放電が生起される。かかるリセット放電により制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。尚、この間、偶数表示ラインに属する画素セルＰＣ内での誤った放電を防止すべく、偶数Ｙ電極ドライバ５４が、負電圧の放電防止パルスＢＰ_１を偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。上記リセットパルスＲＰ_Ｘ１の印加直後に、偶数Ｘ電極ドライバ５２は、図１５に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｘ２を偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。かかるリセットパルスＲＰ_Ｘ２の印加により奇数表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ、ＰＣ_３，１〜ＰＣ_３，ｍ、ＰＣ_５，１〜ＰＣ_５，ｍ、・・・・、及びＰＣ_{（ｎ−１），１}〜ＰＣ_{（ｎ−１），ｍ}各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間において再びリセット放電が生起される。かかるリセット放電により、制御放電セルＣ２内の嵩上げ誘電体層１２の表面に形成される壁電荷の量が増加する。尚、この間、偶数表示ラインに属する画素セルＰＣ内での誤った放電を防止すべく、偶数Ｙ電極ドライバ５４が、図１５に示す如き正電圧の放電防止パルスＢＰ_２を偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。上記リセットパルスＲＰ_Ｘ２が印加された直後、奇数Ｙ電極ドライバ５３は、図１５に示す如き正電圧のリセットパルスＲＰ_Ｙ２をＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。かかるリセットパルスＲＰ_Ｙ２の印加により奇数表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ、ＰＣ_３，１〜ＰＣ_３，ｍ、ＰＣ_５，１〜ＰＣ_５，ｍ、・・・・、及びＰＣ_{（ｎ−１），１}〜ＰＣ_{（ｎ−１），ｍ}各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間において再びリセット放電が生起される。かかるリセット放電により、制御放電セルＣ２内の嵩上げ誘電体層１２の表面に形成される壁電荷の量が更に増加する。
【００４０】
このように、上記奇数行リセット行程Ｒ_ＯＤＤ’では、ＰＤＰ５０の奇数表示ラインに属する全ての画素セルＰＣの制御放電セルＣ２内に壁電荷を形成させて、奇数表示ラインに属する全ての画素セルＰＣを点灯セル状態に初期化する。
次に、図１５及び図１６に示される各サブフィールドの奇数行アドレス行程Ｗ_ＯＤＤ’では、奇数Ｙ電極ドライバ５３が、負電圧の走査パルスＳＰをＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に順次印加する。この間、アドレスドライバ５５は、この奇数行アドレス行程Ｗ_ＯＤＤ’が属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。つまり、アドレスドライバ５５は、奇数表示ラインに対応した画素駆動データビットＤＢ_１，１〜ＤＢ_１，ｍ、ＤＢ_３，１〜ＤＢ_３，ｍ、・・・・、ＤＢ_（ｎ−１）_，、_１〜ＤＢ_{（ｎ−１）}を、画素データパルスＤＰ_１，１〜ＤＰ_１，ｍ、ＤＰ_３，１〜ＤＰ_３，ｍ、・・・・、ＤＰ_（ｎ−１）_，、_１〜ＤＰ_{（ｎ−１）}に変換し、１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内における、列電極Ｄ及びバス電極Ｙｂ間、並びにバス電極Ｙａ及びＹｂ間においてアドレス放電（選択消去放電）が生起される。この際、アドレス放電の生起された制御放電セルＣ２内では、その嵩上げ誘電体層１２の表面に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、かかる制御放電セルＣ２はその直前までの状態（壁電荷が存在する状態、又は壁電荷が存在しない状態）を維持する。
【００４１】
このように、奇数行アドレス行程Ｗ_ＯＤＤ’では、ＰＤＰ５０の奇数表示ラインに属する画素セルＰＣの制御放電セルＣ２内に形成されていた壁電荷を、画素データ（入力映像信号）に応じて選択的に消去している。
次に、サブフィールドＳＦ１の偶数行リセット行程Ｒ_ＥＶＥ’では、奇数Ｘ電極ドライバ５１が図１５に示す如き波形を有する負電圧のリセットパルスＲＰ_Ｘ１を発生して、ＰＤＰ５０の奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に同時に印加する。かかるリセットパルスＲＰ_Ｘ１と同時に、偶数Ｙ電極ドライバ５４は、図１５に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｙ１を発生してＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。リセットパルスＲＰ_Ｘ１及びＲＰ_Ｙ１の印加に応じて、偶数表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ、ＰＣ_４，１〜ＰＣ_４，ｍ、ＰＣ_６，１〜ＰＣ_６，ｍ、・・・・、及びＰＣ_ｎ，１〜ＰＣ_ｎ，ｍ各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間においてリセット放電が生起される。かかるリセット放電により制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。尚、この間、奇数表示ラインに属する画素セルＰＣ内での誤った放電を防止すべく、奇数Ｙ電極ドライバ５３が、負電圧の放電防止パルスＢＰ_１を奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。上記リセットパルスＲＰ_Ｘ１の印加直後に、偶数Ｘ電極ドライバ５１は、図１５に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｘ２を奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に同時に印加する。かかるリセットパルスＲＰ_Ｘ２の印加により偶数表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ、ＰＣ_４，１〜ＰＣ_４，ｍ、ＰＣ_６，１〜ＰＣ_６，ｍ、・・・・、及びＰＣ_ｎ，１〜ＰＣ_ｎ，ｍ各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間において再びリセット放電が生起される。かかるリセット放電により、制御放電セルＣ２内の嵩上げ誘電体層１２の表面に形成される壁電荷の量が増加する。尚、この間、奇数表示ラインに属する画素セルＰＣ内での誤った放電を防止すべく、奇数Ｙ電極ドライバ５３が、図１５に示す如き正電圧の放電防止パルスＢＰ_２を奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。上記リセットパルスＲＰ_Ｘ２が印加された直後、偶数Ｙ電極ドライバ５４は、図１５に示す如き正電圧のリセットパルスＲＰ_Ｙ２を偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。かかるリセットパルスＲＰ_Ｙ２の印加により偶数表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ、ＰＣ_４，１〜ＰＣ_４，ｍ、ＰＣ_６，１〜ＰＣ_６，ｍ、・・・・、及びＰＣ_ｎ，１〜ＰＣ_ｎ，ｍ各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間において再びリセット放電が生起される。かかるリセット放電により、制御放電セルＣ２内の嵩上げ誘電体層１２の表面に形成される壁電荷の量が更に増加する。
【００４２】
このように、偶数行リセット行程Ｒ_ＥＶＥ’では、ＰＤＰ５０の偶数表示ラインに属する全ての画素セルＰＣの制御放電セルＣ２内に壁電荷を形成させて、この偶数表示ラインに属する全ての画素セルＰＣを点灯セル状態に初期化する。
次に、図１５及び図１６に示される各サブフィールドの偶数行アドレス行程Ｗ_ＥＶＥ’では、偶数Ｙ電極ドライバ５４が、負電圧の走査パルスＳＰをＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、Ｙ_６、・・・・、Ｙ_ｎ各々に順次印加する。この間、アドレスドライバ５５は、この偶数行アドレス行程Ｗ_ＥＶＥが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。つまり、アドレスドライバ５５は、偶数表示ラインに対応した画素駆動データビットＤＢ_２，１〜ＤＢ_２，ｍ、ＤＢ_４，１〜ＤＢ_４，ｍ、・・・・、ＤＢ_ｎ，１〜ＤＢ_{（ｎ−１），ｍ}各々に対応した、画素データパルスＤＰ_２，１〜ＤＰ_２，ｍ、ＤＰ_４，１〜ＤＰ_４，ｍ、・・・・、ＤＰ_ｎ，１〜ＤＰ_ｎ，ｍを１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内における、列電極Ｄ及びバス電極Ｙｂ間、並びにバス電極Ｙａ及びＹｂ間においてアドレス放電（選択消去放電）が生起される。この際、アドレス放電の生起された制御放電セルＣ２内では、その嵩上げ誘電体層１２の表面に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、かかる制御放電セルＣ２はその直前までの状態（壁電荷が存在する状態、又は壁電荷が存在しない状態）を維持する。
【００４３】
このように、上記偶数行アドレス行程Ｗ_ＥＶＥ’では、ＰＤＰ５０の偶数表示ラインに属する画素セルＰＣの制御放電セルＣ２内に形成されていた壁電荷を、画素データ（入力映像信号）に応じて選択的に消滅させるのである。
次に、各サブフィールドのプライミング行程Ｐでは、奇数Ｙ電極ドライバ５３が図１５に示す如く正電圧のプライミングパルスＰＰ_ＹＯを断続的に繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。又、プライミング行程Ｐでは、奇数Ｘ電極ドライバ５１が、図１５に示すように、正電圧のプライミングパルスＰＰ_ＸＯを断続的に繰り返し奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_（ｎ− _１）各々に印加する。又、かかるプライミング行程Ｐでは、偶数Ｘ電極ドライバ５２が、図１５に示すように、正電圧のプライミングパルスＰＰ_ＸＥを断続的に繰り返し偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。更に、プライミング行程Ｐでは、偶数Ｙ電極ドライバ５４が、正電圧のプライミングパルスＰＰ_ＹＥを断続的に繰り返し偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、偶数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＥ及びＰＰ_ＹＥと、奇数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＯ及びＰＰ_ＹＯとは、図１５に示すようにその印加タイミングが互いにずれている。かかるプライミングパルスＰＰが印加される度に、壁電荷の形成されている制御放電セルＣ２のみでプライミング放電が生起される。つまり、上記偶数行アドレス行程Ｗ_ＥＶＥ’の終了段階において壁電荷が残留したままとなっている制御放電セルＣ２のみで、この制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間でプライミング放電が生起されるのである。この際、かかるプライミング放電により生成された荷電粒子が図７に示す如き隙間ｒを通過して表示放電セルＣ１に流れ込んで、表示放電セルＣ１側に放電を拡張させる。従って、制御放電セルＣ２内においてプライミング放電が生起される度に表示放電セルＣ１側への放電拡張が進行し、表示放電セルＣ１内の誘電体層１１の表面上に壁電荷が蓄積されて行く。尚、図１５に示すように、プライミング行程Ｐ内において最初に印加するプライミングパルスＰＰは、放電遅れによる誤放電を防止すべくそれ以降に印加するプライミングパルスＰＰよりもそのパルス幅を広くしてある。又、プライミング行程Ｐ内での最終のプライミングパルスＰＰ_ＸＥ（又はＰＰ_ＹＥ）と同一タイミングにて、奇数Ｙ電極ドライバ５３は、図１５に示す如き負電圧の拡張補助パルスＫＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。更に、プライミング行程Ｐ内での最終のプライミングパルスＰＰ_ＸＯと同一タイミングにて、偶数Ｙ電極ドライバ５４は、図１５に示す如き負電圧の拡張補助パルスＫＰを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。かかる負電圧の拡張補助パルスＫＰと正電圧のプライミングパルスＰＰとの同時印加に応じて、制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間にプライミング放電が生起されると共に、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間において微弱な放電が生起される。かかる放電により、後述するサスティン放電を生起させる際に必要充分な量の壁電荷が表示放電セルＣ１の誘電体層１１の表面上に形成され、この表示放電セルＣ１を備えた画素セルＰＣは点灯セル状態に設定される。一方、上記奇数行アドレス行程Ｗ_ＯＤＤ’又は偶数行アドレス行程Ｗ_ＥＶＥ’において壁電荷が消去されたが故に、上記プライミング放電が生起されなかった表示放電セルＣ１内には壁電荷が形成されないので、この表示放電セルＣ１を備えた画素セルＰＣは消灯セル状態に設定される。尚、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間での誤った放電を防止させるべく、奇数Ｙ電極ドライバ５３は、上記拡張補助パルスＫＰの印加直後に、図１５に示す如き正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。
【００４４】
このように、プライミング行程Ｐでは、上記奇数行アドレス行程Ｗ_ＯＤＤ’又は偶数行アドレス行程Ｗ_ＥＶＥ’にて壁電荷の消去されなかった制御放電セルＣ２を有する画素セルＰＣのみを点灯セル状態、壁電荷の消去された制御放電セルＣ２を有する画素セルＰＣを消灯セル状態に設定するのである。
次に、各サブフィールドのサスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が図１５に示す如き正電圧のサスティンパルスＩＰ_ＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。偶数Ｘ電極ドライバ５２は、かかるサスティンパルスＩＰ_ＹＯ各々と同一タイミングにて、正電圧のサスティンパルスＩＰ_ＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。奇数Ｘ電極ドライバ５１は、図１５に示す如き正電圧のサスティンパルスＩＰ_ＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、正電圧のサスティンパルスＩＰ_ＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、図１５に示すように、上記サスティンパルスＩＰ_ＸＥ及びＩＰ_ＹＯと、上記サスティンパルスＩＰ_ＸＯ及びＩＰ_ＹＥとは、その印加タイミングが互いにずれている。上記サスティンパルスＩＰ_ＸＯ、ＩＰ_ＸＥ、ＩＰ_ＹＯ又はＩＰ_ＹＥが印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。尚、制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間での誤った放電を防止させるべく、奇数Ｙ電極ドライバ５３は、サスティン行程Ｉの最後尾において、正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。
【００４５】
このように、サスティン行程Ｉでは、上記プライミング行程Ｐの終了段階において点灯セル状態に設定されている画素セルＰＣのみを、そのサスティン行程Ｉが属するサブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、各サブフィールドの壁電荷移動行程Ｔでは、偶数Ｘ電極ドライバ５２が図１５に示す如き負電圧の壁電荷移動パルスＭＰ_ＸＥ１を、偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。又、かかる壁電荷移動パルスＭＰ_ＸＥ１と同時に、奇数Ｙ電極ドライバ５３は、図１５に示す如き正電圧の壁電荷移動パルスＭＰ_ＹＯを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。これら壁電荷移動パルスＭＰ_ＸＥ１及び壁電荷移動パルスＭＰ_ＹＯの印加に応じて、奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間において移動放電が生起される。更に、この間、奇数Ｘ電極ドライバ５１は、図１５に示す如き正電圧の壁電荷移動パルスＭＰ_ＸＯ１を奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に同時に印加する。これにより、奇数表示ラインに属する画素セルＰＣ各々の内で、点灯セル状態に設定されている画素セルＰＣの表示放電セルＣ１内に形成されていた壁電荷が図７に示す如き隙間ｒを介して制御放電セルＣ２側に移動する。壁電荷移動パルスＭＰ_ＸＯ１の印加後、奇数Ｘ電極ドライバ５１は、図１５に示す如き負電圧の壁電荷移動パルスＭＰ_ＸＯ２を奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に同時に印加する。又、かかる壁電荷移動パルスＭＰ_ＸＯ２と同一タイミングにて、偶数Ｙ電極ドライバ５４が、図１５に示す如き正電圧の壁電荷移動パルスＭＰ_ＹＥを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。これら壁電荷移動パルスＭＰ_ＸＯ２及び壁電荷移動パルスＭＰ_ＹＥの印加に応じて、偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間において移動放電が生起される。更に、この間、偶数Ｘ電極ドライバ５２は、図１５に示す如き正電圧の壁電荷移動パルスＭＰ_ＸＥ２を偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。これにより、偶数表示ラインに属する画素セルＰＣ各々の内で、点灯セル状態に設定されている画素セルＰＣの表示放電セルＣ１内に形成されていた壁電荷が図７に示す如き隙間ｒを介して制御放電セルＣ２側に移動する。
【００４６】
このように、壁電荷移動行程Ｔでは、点灯セル状態に設定されている画素セルＰＣの表示放電セルＣ１内に形成されていた壁電荷を、制御放電セルＣ２側に移動させる。
次に、各サブフィールドの消去行程Ｅ’では、奇数Ｙ電極ドライバ５３は、図１５に示す如き波形を有する正電圧の消去パルスＥＰ_Ｙを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。尚、図１５に示すように、消去パルスＥＰ_Ｙにおける立ち下がり時のレベル推移は立ち上がり時のそれよりも緩やかである。かかる消去パルスＥＰ_Ｙと同一タイミングにて、奇数Ｘ電極ドライバ５１は、図１５に示す如き正電圧の消去パルスＥＰ_Ｘを奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_ｎ−３、及びＸ_ｎ−１各々に同時に印加する。これら消去パルスＥＰ_Ｙ及びＥＰ_Ｘの印加に応じて、奇数表示ラインに属する表示放電セルＣ１の内で壁電荷の残留している表示放電セルＣ１の透明電極Ｘａ及びＹｂ間において消去放電が生起され、この壁電荷が消去される。尚、この間、制御放電セルＣ２内での誤った放電を防止すべく、偶数Ｙ電極ドライバ５４は、図１５に示す如き正電圧の誤放電防止パルスＶＰを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。かかる誤放電防止パルスＶＰの印加直後に、偶数Ｙ電極ドライバ５４は、図１５に示す如き波形を有する正電圧の消去パルスＥＰ_Ｙを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。かかる消去パルスＥＰ_Ｙと同一タイミングにて、偶数Ｘ電極ドライバ５２は、図１５に示す如き正電圧の消去パルスＥＰ_Ｘを偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。これら消去パルスＥＰ_Ｙ及びＥＰ_Ｘの印加に応じて、偶数表示ラインに属する表示放電セルＣ１の内で壁電荷の残留している表示放電セルＣ１の透明電極Ｘａ及びＹｂ間において消去放電が生起され、この壁電荷が消去される。尚、この間、制御放電セルＣ２内での誤った放電を防止すべく、奇数Ｙ電極ドライバ５３は、図１５に示す如き正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に印加する。
【００４７】
このように、消去行程Ｅ’では、ＰＤＰ５０の全ての表示放電セルＣ１内に残留している壁電荷を消去して、全ての画素セルＰＣを消灯セル状態に推移させるのである。
上述した如き駆動により、サブフィールドＳＦ１〜ＳＦ（Ｎ）を通して各サスティン行程Ｉにおいて実施された発光回数の合計に対応した中間輝度が視覚される。つまり、各サブフィールド内のサスティン行程Ｉにて生起されたサスティン放電に伴う放電光によって、入力映像信号に対応した表示画像が得られるのである。
【００４８】
この際、図１４〜図１６に示す如き選択消去アドレス法を採用した駆動によっても、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電を、光吸収層からなる嵩上げ誘電体層１２を備えた制御放電セルＣ２にて生起させるようにしている。よって、選択消去アドレス法を採用した場合にも同様に、リセット放電、プライミング放電及びアドレス放電に伴う放電光が前面ガラス基板１０を介して表示面に表れることはないので、暗コントラストを高めることが可能になる。
【００４９】
又、上記図１０及び図１１に示す駆動では、プライミング行程Ｐ内において拡張補助パルスＫＰの印加による最終のプライミング放電が終了してから、サスティン行程Ｉにて最初のサスティン放電を生起させるようにしているが、これらの放電を同時に実施することも可能である。
図１７及び図１８は、かかる点に鑑みて為された各種駆動パルスとその印加タイミングの他の一例を示す図である。
【００５０】
尚、図１７及び図１８においては、プライミング行程ＰＩを除く、各行程内において印加される各種駆動パルスとその印加タイミングは、図１０及び図１１に示されるものと同一である。
図１７及び図１８に示されるプライミング行程ＰＩでは、奇数Ｙ電極ドライバ５３が正電圧のプライミングパルスＰＰ_ＹＯを断続的に繰り返し奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。又、奇数Ｘ電極ドライバ５１が、正電圧のプライミングパルスＰＰ_ＸＯを断続的に繰り返し奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。又、偶数Ｘ電極ドライバ５２が、正電圧のプライミングパルスＰＰ_ＸＥを断続的に繰り返し偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。更に、偶数Ｙ電極ドライバ５４が、正電圧のプライミングパルスＰＰ_ＹＥを断続的に繰り返し偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、偶数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＥ及びＰＰ_ＹＥと、奇数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＯ及びＰＰ_ＹＯとは、その印加タイミングが互いにずれている。
【００５１】
ところが、プライミング行程ＰＩでは、図１７及び図１８に示すように、最終のプライミングパルスＰＰ_ＸＥと最終のプライミングパルスＰＰ_ＸＯとが同一タイミングにて印加される。更に、この間、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が、図１７及び図１８に示されるが如き負電圧の共通放電パルスＣＰを全ての行電極Ｙ_１〜Ｙ_ｎに同時に印加している。共通放電パルスＣＰ及び最終のプライミングパルスＰＰ_ＸＥ及びＰＰ_ＸＯの印加によれば、壁電荷の形成されている制御放電セルＣ２で最終のプライミング放電が生起されると共に、プライミング放電によって壁電荷の形成された表示放電セルＣ１において第１回目のサスティン放電が生起されるのである。尚、このように最終のプライミング放電と、第１回目のサスティン放電とが同時に生起されることにより、サスティン行程Ｉにおいて最初に生起されるサスティン放電は２回目のサスティン放電となる。
【００５２】
又、選択消去アドレス法を採用した駆動（図１４〜図１６）においても、同様に、各サブフィード内における最終のプライミング放電と最初のサスティン放電とを同時に生起させることが可能である。
図１９及び図２０は、選択消去アドレス法を採用した駆動時において、各サブフィールド内における最終のプライミング放電と最初のサスティン放電とを同時に生起させる場合に、ＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。尚、図１９及び図２０に示される駆動では、プライミング行程ＰＩを除く各行程内において印加される各種駆動パルスとその印加タイミングは、図１５及び図１６に示されるものと同一である。
【００５３】
図１９及び図２０に示されるプライミング行程ＰＩでは、奇数Ｙ電極ドライバ５３が正電圧のプライミングパルスＰＰ_ＹＯを断続的に繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。又、奇数Ｘ電極ドライバ５１が、正電圧のプライミングパルスＰＰ_ＸＯを断続的に繰り返し奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。又、偶数Ｘ電極ドライバ５２が、正電圧のプライミングパルスＰＰ_ＸＥを断続的に繰り返し偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。更に、偶数Ｙ電極ドライバ５４が、正電圧のプライミングパルスＰＰ_ＹＥを断続的に繰り返し偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、偶数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＥ及びＰＰ_ＹＥと、奇数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＯ及びＰＰ_ＹＯとは、その印加タイミングが互いにずれている。
【００５４】
ところが、プライミング行程ＰＩでは、図１９及び図２０に示すように、最終のプライミングパルスＰＰ_ＸＥと最終のプライミングパルスＰＰ_ＸＯとが同一タイミングにて印加される。更に、この間、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が、図１９及び図２０に示されるが如き負電圧の共通放電パルスＣＰを全ての行電極Ｙ_１〜Ｙ_ｎに同時に印加している。共通放電パルスＣＰ及び最終のプライミングパルスＰＰ_ＸＥ及びＰＰ_ＸＯの印加によれば、壁電荷の形成されている制御放電セルＣ２で最終のプライミング放電が生起されると共に、プライミング放電によって壁電荷の形成された表示放電セルＣ１において第１回目のサスティン放電が生起される。
【００５５】
図２１は、選択書込アドレス法を採用してＰＤＰ５０を駆動する際における１フィールド（フレーム）での駆動パターンを示す図である。図２１に示すように、かかる駆動パターンは、最低輝度に対応した第１駆動パターン〜最高輝度に対応した第（Ｎ＋１）駆動パターンまでの（Ｎ＋１）種類の駆動パターンからなる。尚、図２１に示される二重丸は、そのサブフィールドのアドレス行程（Ｗ_ＯＤＤ、Ｗ_ＥＶＥ）においてアドレス放電（選択書込放電）を生起させ、このサブフィールドのサスティン行程において画素セルＰＣを繰り返し発光させることを示す。一方、二重丸の付されていないサブフィールドではアドレス放電（選択書込放電）を生起させないので、このサブフィールドのサスティン行程では画素セルＰＣは消灯状態となる。従って、例えば図２１に示される第１駆動パターンによれば、ＳＦ１〜ＳＦ（Ｎ）を通して画素セルＰＣが一切発光しないので、最低輝度となる黒表示が表現される。又、第３駆動パターンによれば、ＳＦ１及びＳＦ２各々のサスティン行程のでみ画素セルＰＣが発光するので、ＳＦ１のサスティン行程に割り当てられている発光回数と、ＳＦ２のサスティン行程に割り当てられている発光回数との合計回数に対応した中間輝度が表現される。
【００５６】
又、図２２は、選択消去アドレス法を採用してＰＤＰ５０を駆動する際における１フィールド（フレーム）での駆動パターンを示す図である。図２２に示すように、かかる駆動パターンは、最低輝度に対応した第１駆動パターン〜最高輝度に対応した第（Ｎ＋１）駆動パターンまでの（Ｎ＋１）種類の駆動パターンからなる。尚、図２２に示される黒丸は、そのサブフィールドのアドレス行程（Ｗ_ＯＤＤ、Ｗ_ＥＶ _Ｅ）においてアドレス放電（選択消去放電）を生起させて制御放電セルＣ２内に形成されていた壁電荷を消滅させて画素セルＰＣを消灯状態にすることを示す。一方、白丸は、このサブフィールドのサスティン行程において画素セルＰＣを繰り返し発光させることを示す。従って、例えば図２１に示される第１駆動パターンによれば、ＳＦ１〜ＳＦ（Ｎ）を通して画素セルＰＣが一切発光しないので、最低輝度となる黒表示が表現される。又、第３駆動パターンによれば、ＳＦ１及びＳＦ２各々のサスティン行程のでみ画素セルＰＣが発光するので、ＳＦ１のサスティン行程に割り当てられている発光回数と、ＳＦ２のサスティン行程に割り当てられている発光回数との合計回数に対応した中間輝度が表現される。駆動制御回路５６は、図２１又は図２２に示されるが如き（Ｎ＋１）種類の駆動パターンの内から、入力映像信号によって表される輝度レベルに応じた１つを選択して実行する。つまり、図２１又は図２２に示されるが如き駆動状態となるように、入力映像信号に応じて上記画素駆動データビットＤＢ１〜ＤＢ（Ｎ）を生成してアドレスドライバ５５に供給するのである。かかる駆動により、入力映像信号によって表される輝度レベルを（Ｎ＋１）階調の中間輝度で表現することが可能になる。
【００５７】
尚、上記実施例においては、Ｎ個のサブフィールドによって表される２^Ｎ通りの駆動パターンの内から図２１又は図２２に示す如き（Ｎ＋１）種類の駆動パターンのみを用いてＰＤＰ５０を（Ｎ＋１）階調階調する場合について説明したが、２^Ｎ階調駆動する際にも同様に適用可能である。
図２３は、選択消去アドレス法を採用してＰＤＰ５０を２^Ｎ階調駆動する際における発光駆動シーケンスを示す図である。
【００５８】
図２３に示される発光駆動シーケンスでは、各サブフィールド内において、奇数行リセット行程Ｒ_ＯＤＤ’、奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行リセット行程Ｒ_ＥＶＥ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ、及び消去行程Ｅ’を順次実行する。尚、各行程内においてＰＤＰ５０に印加される各種駆動パルスと、その印加タイミングは図１５に示されるものと同一である。尚、選択書込アドレス法を採用してＰＤＰ５０を２^Ｎ階調駆動する際には、先頭のサブフィールドＳＦ１においてのみで、奇数行リセット行程Ｒ_ＯＤＤ及び偶数行リセット行程Ｒ_ＥＶＥを実行する。
【００５９】
【発明の効果】
以上の如く、本発明においては、表示パネル内の単位発光領域（画素セルＰＣ）を第１放電セル（表示放電セルＣ１）及び光吸収層を備えた第２放電セル（制御放電セルＣ２）にて構築している。そして、表示画像を司る発光を担うサスティン放電を上記第１放電セルにて生起させる一方、表示画像には関与しない発光を伴う各種制御放電を上記第２放電セルにて生起させるようにしている。
【００６０】
よって、本発明によれば、リセット放電及びアドレス放電の如き制御放電に伴う放電光がパネル表示面に現れることは無いので、表示画像のコントラスト、特に、全体的に暗い場面に対応した画像を表示させている際の暗コントラストを向上させることが可能になる。
【図面の簡単な説明】
【図１】従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である。
【図２】図１に示されるＶ−Ｖ線上での断面を示す図である。
【図３】図１に示されるＷ−Ｗ線上での断面を示す図である。
【図４】１サブフィールド内においてプラズマディスプレイパネルに印加される各種駆動パルスとその印加タイミングを示す図である。
【図５】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図６】図５に示されるプラズマディスプレイ装置に搭載されているＰＤＰ５０の表示面側からＰＤＰ５０を眺めた平面図である。
【図７】図６に示されるＶ−Ｖ線上での断面を示す図である。
【図８】ＰＤＰ５０の表示面の斜め上方向からＰＤＰ５０を眺め図である。
【図９】選択書込アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図１０】図９に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１１】図９に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１２】選択書込アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの他の一例を示す図である。
【図１３】選択書込アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの更に他の一例を示す図である。
【図１４】選択消去アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図１５】図１４に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１６】図１４に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１７】図９に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図１８】図９に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図１９】図１４に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図２０】図１４に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図２１】選択書込アドレス法を採用してＰＤＰ５０を（Ｎ＋１）階調駆動する際における各フィールド内での駆動パターンの一例を示す図である。
【図２２】選択消去アドレス法を採用してＰＤＰ５０を（Ｎ＋１）階調駆動する際における各フィールド内での駆動パターンの一例を示す図である。
【図２３】ＰＤＰ５０を２^Ｎ階調駆動する際に用いられる発光駆動シーケンスの一例を示す図である。
【符号の説明】
５０　ＰＤＰ
５１　奇数Ｘ電極ドライバ
５２　偶数Ｘ電極ドライバ
５３　奇数Ｙ電極ドライバ
５４　偶数Ｙ電極ドライバ
５５　アドレスドライバ
５６　駆動制御回路
Ｃ１　表示放電セル
Ｃ２　制御放電セル
ＰＣ　画素セル[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device equipped with a display panel.
[0002]
[Prior art]
2. Description of the Related Art In recent years, a plasma display device equipped with a surface discharge AC plasma display panel as a large and thin color display panel has attracted attention.
1 to 3 are views showing a part of the configuration of a conventional surface discharge type AC plasma display panel.
[0003]
In a plasma display panel (PDP), a structure for generating a discharge for each pixel is formed between a front glass substrate 1 and a rear glass substrate 4 arranged in parallel with each other. The surface of the front glass substrate 1 is a display surface. On the back side of the front glass substrate 1, a plurality of long row electrode pairs (X ', Y'), a dielectric layer 2 covering the row electrode pairs (X ', Y'), and a dielectric layer A protective layer 3 made of MgO is provided in order to cover the back surface of the substrate 2. The row electrodes X 'and Y' are respectively composed of transparent electrodes Xa 'and Ya' made of a wide transparent conductive film such as ITO and bus electrodes Xb 'and Yb' made of a narrow metal film to supplement the conductivity. It is composed of The row electrodes X ′ and Y ′ are alternately arranged in the vertical direction of the display screen so as to face each other across the discharge gap g ′, and each row electrode pair (X ′, Y ′) performs one display of a matrix display. A line (row) L is configured. On the back glass substrate 4, a plurality of column electrodes D 'arranged in a direction orthogonal to the row electrode pairs X' and Y ', and strip-shaped partition walls 5 formed in parallel between the column electrodes D', respectively; A phosphor layer 6 made of a red (R), green (G), and blue (B) fluorescent material is provided to cover the side surface of the partition wall 5 and the column electrode D ′. Between the protective layer 3 and the phosphor layer 6, there is a discharge space S 'in which a Ne-Xe gas containing xenon is sealed. In each display line L, a discharge cell C 'is formed as a unit light emitting region, in which a discharge space S' is partitioned by a partition wall 5 at an intersection of a column electrode D 'and a row electrode pair (X', Y '). I have.
[0004]
To form an image in the above-described surface-discharge type AC PDP, as a method for displaying a halftone, a display period of one field is emitted by the number of times corresponding to the weight of each bit digit of the N-bit display data. A so-called subfield method is used in which the image is divided into subfields.
In the subfield method, each subfield obtained by dividing a display period of one field includes a simultaneous reset period Rc, an address period Wc, and a sustain period Ic, as shown in FIG. In the simultaneous reset period Rc, the paired row electrodes X₁’-X_n’And Y₁'~ Y_nThe reset pulses RPx and RPy are applied at the same time during the period ", and reset discharge is performed in all the discharge cells at the same time, whereby a predetermined amount of wall charge is once formed in each discharge cell. In the next address period Wc, one row electrode Y of the row electrode pair₁'~ Y_n′ Are sequentially applied with the scanning pulse SP, and the column electrodes D₁’-D_m′, A display data pulse DP corresponding to image display data for each display line.₁~ DP_nIs applied to generate an address discharge (selective erase discharge). At this time, each discharge cell corresponds to a display data of an image, and a light-emitting cell in which wall charge is not formed without erasing discharge and a non-light-emitting cell in which wall charge has disappeared due to erasing discharge. And divided into In the next sustain period Ic, the paired row electrodes X₁'~ X_n’And Y₁'~ Y_nDuring this period, sustain pulses IPx and IPy are applied in a number corresponding to the weight of each subfield. As a result, only the light emitting cells in which the wall charges remain remain repeat the sustain discharge by the number corresponding to the number of the applied sustain pulses IPx and IPy. By this sustain discharge, vacuum ultraviolet rays having a wavelength of 147 nm are emitted from xenon Xe sealed in the discharge space S '. The vacuum ultraviolet light excites the red (R), green (G), and blue (B) phosphor layers formed on the rear substrate to generate visible light, thereby generating an image corresponding to the input video signal. Is obtained.
[0005]
In the image formation in such a PDP, as described above, a reset discharge is performed before the start of the discharge in order to stabilize the address discharge and the sustain discharge. Further, an address discharge is performed for each subfield. In a conventional PDP, the reset discharge and the address discharge are performed in a discharge cell C 'that generates visible light for image formation by a sustain discharge.
[0006]
Therefore, even when a dark image such as black is displayed, light emission due to the reset discharge or the address discharge appears on the display surface of the panel and the screen becomes bright, so that the dark contrast may be reduced.
[0007]
[Problems to be solved by the invention]
Therefore, the present invention has been made to solve such a problem, and an object of the present invention is to provide a display device and a display panel driving method capable of improving dark contrast.
[0008]
[Means for Solving the Problems]
The display device according to the present invention is a display device that performs image display corresponding to the input video signal according to pixel data of each pixel based on the input video signal, and a front substrate that is disposed to face the discharge space and A back substrate, a plurality of row electrode pairs provided on the inner surface of the front substrate, and a plurality of column electrodes arranged crossing the row electrode pairs on the inner surface of the back substrate; A display panel in which a unit light emitting region composed of a first discharge cell and a second discharge cell provided with a light absorbing layer is provided at each intersection of the pair and the column electrode, and one row of each of the row electrode pairs While sequentially applying a scan pulse to the electrodes, a pixel data pulse corresponding to the pixel data is sequentially applied to each of the column electrodes one display line at a time at the same timing as the scan pulse, and selected in the second discharge cell. Address means for setting the first discharge cell to one of a lighted cell state and a light-off cell state by causing an address discharge to occur, and applying a sustain pulse to each of the row electrode pairs repeatedly to produce the lighted cell. And a sustaining means for causing a sustain discharge only in the first discharge cells in the state.
[0009]
The method of driving a display panel according to the present invention may further include: a front substrate and a rear substrate that are disposed to face each other across a discharge space; a plurality of row electrode pairs provided on an inner surface of the front substrate; A plurality of column electrodes arranged so as to intersect with the row electrode pair, wherein a first discharge cell and a light absorbing layer are provided at each intersection of the row electrode pair and the column electrode. A method of driving a display panel in which a display panel in which a unit light-emitting region composed of cells is formed according to pixel data of each pixel based on an input video signal, comprising: Sequentially applying pixel data pulses corresponding to the pixel data to the column electrodes one display line at a time at the same timing as the scan pulse while sequentially applying scan pulses to the second discharge cells selectively. An address process for setting the first discharge cell to one of a lighted cell state and a light-off cell state by causing an address discharge, and repeatedly applying a sustain pulse to each of the row electrode pairs to switch to the lighted cell state A sustaining step of causing a sustain discharge only in the certain first discharge cell.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 5 is a diagram showing a configuration of a plasma display device as a display device according to the present invention.
As shown in FIG. 5, the plasma display device includes a PDP 50 as a plasma display panel, an odd X electrode driver 51, an even X electrode driver 52, an odd Y electrode driver 53, an even Y electrode driver 54, an address driver 55, and a drive. It comprises a control circuit 56.
[0011]
The PDP 50 has strip-shaped column electrodes D extending in the vertical direction on the display screen.₁~ D_mIs formed. Further, the PDP 50 has strip-shaped row electrodes X extending in the horizontal direction on the display screen.₀, X₁~ X_nAnd row electrode Y₁~ Y_nIs formed. A pair of row electrodes, that is, a row electrode pair (X₁, Y₁) -Row electrode pair (X_n, Y_nEach of the PDPs 50 carries a first display line to an n-th display line, and each display line and a column electrode D₁~ D_mA unit light-emitting area, that is, a pixel cell PC that carries a pixel is formed at each intersection with each other. That is, the PDP 50 includes the pixel cells PC in the form shown in FIG._1,1~ PC_{n, m}Are arranged in a matrix. Note that the row electrode X₀Is a pixel cell PC belonging to the first display line_1,1~ PC_{1, m}Included in each.
[0012]
FIG. 6 to FIG. 8 are diagrams showing a part of the internal structure of the PDP 50.
As shown in FIG. 7, the PDP 50 includes the column electrodes D and the row electrodes X and Y for generating a discharge for each pixel between the front glass substrate 10 and the rear glass substrate 13 arranged in parallel with each other. Various configurations are formed. The front surface of the front glass substrate 10 serves as a display surface, and a plurality of long row electrode pairs (X, Y) are arranged in parallel on the rear surface side in the horizontal direction (the horizontal direction in FIG. 5) on the display screen.
[0013]
The row electrode X includes a transparent electrode Xa formed of a transparent conductive film such as ITO formed in a T shape, and a black bus electrode Xb formed of a metal film. The bus electrode Xb is a strip-shaped electrode extending in the horizontal direction on the display screen. The narrow base end of the transparent electrode Xa extends in the vertical direction on the display screen and is connected to the bus electrode Xb. The transparent electrodes Xa are connected to positions corresponding to the respective column electrodes D on the bus electrodes Xb. In other words, the transparent electrode Xa is a protruding electrode end protruding from the position corresponding to each column electrode D on the band-shaped bus electrode Xb toward the paired row electrode Y. Similarly, the row electrode Y includes a transparent electrode Ya formed of a transparent electrode film such as ITO formed in a T-shape and a black bus electrode Yb formed of a metal film. The bus electrode Yb is a strip-shaped electrode extending in the horizontal direction on the display screen. The narrow base end of the transparent electrode Ya extends in the vertical direction on the display screen and is connected to the bus electrode Yb. The transparent electrodes Ya are respectively connected to positions corresponding to the respective column electrodes D on the bus electrodes Yb. In other words, the transparent electrode Ya is a protruding electrode end protruding from the position corresponding to each column electrode D on the strip-shaped bus electrode Yb toward the paired row electrode X. The row electrodes X and Y are alternately arranged in the vertical direction of the front glass substrate 10 (the vertical direction in FIG. 6 and the horizontal direction in FIG. 7). The transparent electrodes Xa and Ya which are arranged in parallel at equal intervals along the bus electrodes Xb and Yb extend to the row electrode side of the mating partner. The wide ends of the transparent electrodes Xa and Ya are arranged to face each other via a discharge gap g having a predetermined width.
[0014]
As shown in FIG. 7, a dielectric layer 11 is formed on the back surface of the front glass substrate 10 so as to cover the row electrode pairs (X, Y). Raised dielectric layers 12 projecting from the dielectric layer 11 toward the backside are formed at positions on the surface of the dielectric layer 11 corresponding to the control discharge cells C2 (described later). The raised dielectric layer 12 is formed of a light absorbing layer containing a black or dark pigment, and is formed to extend in a direction parallel to the bus electrodes Xb and Yb. The surface of the raised dielectric layer 12 and the surface of the dielectric layer 11 where the raised dielectric layer 12 is not formed are covered with a protection layer (not shown) made of MgO. As shown in FIG. 7, projecting ribs 17 are formed on the rear glass substrate 13 disposed in parallel with the front glass substrate 10 via the discharge space, at positions facing the raised dielectric layer 12. The protruding rib 17 extends in the horizontal direction on the display screen. On the back glass substrate 13, a plurality of column electrodes D extending in a direction (vertical direction) orthogonal to the bus electrodes Xb and Yb are arranged in parallel at predetermined intervals. . Each column electrode D is formed at a position on the rear glass substrate 13 facing the transparent electrodes Xa and Ya, as shown in FIG. Further, on the back glass substrate 13, a white column electrode protective layer (dielectric layer) 14 that covers the column electrode D is formed. On the column electrode protection layer 14, a partition wall 15 including a first horizontal wall 15A, a second horizontal wall 15B, and a vertical wall 15C is formed. The first horizontal wall 15A is formed so as to extend in the horizontal direction along the side of the row electrode X on the bus electrode Yb side, which is paired with the bus electrode Xb, as viewed from the front glass substrate 10 side. The second horizontal wall 15B is formed so as to extend in parallel with the first horizontal wall 15A at a required interval along a side portion of the row electrode Y on the bus electrode Xb side paired with the bus electrode Yb. . The vertical wall 15C is formed so as to extend in the vertical direction at a position between the transparent electrodes Xa and Ya arranged at equal intervals along the bus electrodes Xb and Yb.
[0015]
The height of the first horizontal wall 15A and the vertical wall 15C is equal to the distance between the protective layer covering the back side of the raised dielectric layer 12 and the column electrode protective layer 14 covering the column electrode D. That is, both the first horizontal wall 15A and the vertical wall 15C are in contact with the back side of the protective layer covering the raised dielectric layer 12. On the other hand, the height of the second horizontal wall 15B is slightly lower than the height of the first horizontal wall 15A and the vertical wall 15C. That is, the second lateral wall 15B is not in contact with the protective layer covering the raised dielectric layer 12, and therefore, the second lateral wall 15B and the protective layer covering the raised dielectric layer 12 are not in contact with each other. There is a gap r as shown in FIG.
[0016]
As shown in FIG. 6, a region surrounded by the first horizontal wall 15A and the vertical wall 15C is a pixel cell PC that carries pixels. The pixel cell PC is further divided into a display discharge cell C1 and a control discharge cell C2 by the second horizontal wall 15B. A discharge gas is sealed in each of the display discharge cell C1 and the control discharge cell C2, and both are communicated with each other via the gap r.
[0017]
The display discharge cell C1 includes a pair of transparent electrodes Xa and Ya facing each other. That is, in the display discharge cell C1, the transparent electrode Xa of the row electrode X and the transparent electrode Ya of the row electrode Y in the row electrode pair (X, Y) corresponding to the display line to which the pixel cell PC belongs belong to a discharge gap. g. For example, the pixel cell PC belonging to the second display line_2,1~ PC_{2, m}Each of the display discharge cells C1 includes a row electrode X.₂Transparent electrode Xa and row electrode Y₂Is formed.
[0018]
On the other hand, the control discharge cell C2 includes the projecting rib 17, the bus electrodes Xb and Yb, and the raised dielectric layer 12. The bus electrode Yb formed in the control discharge cell C2 is the bus electrode of the row electrode Y in the row electrode pair (X, Y) corresponding to the display line to which the pixel cell PC belongs. Further, the bus electrode Xb formed in the control discharge cell C2 is a bus electrode of the row electrode X carrying a display line adjacent to the upper side of the display line to which the pixel cell PC belongs. For example, the pixel cell PC belonging to the second display line_2,1~ PC_{2, m}Each control discharge cell C2 includes a row electrode Y corresponding to the second display line.₂And a row electrode Y corresponding to the first display line adjacent to the upper side of the second display line.₁Is formed. Note that there is no display line above the first display line. Therefore, in the PDP 50, the row electrode Y carrying the first display line₁Row electrode X₀Is provided. That is, the pixel cell PC belonging to the first display line_1,1~ PC_{1, m}Each control discharge cell C2 has a row electrode Y corresponding to the first display line.₁Bus electrode Yb and row electrode X₀Is formed.
[0019]
Each side surface of the first horizontal wall 15A, the second horizontal wall 15B, and the vertical wall 15C of the partition wall 15 facing the discharge space of each display discharge cell C1 and the surface of the column electrode protection layer 14 cover these five surfaces. A phosphor layer 16 is formed. The phosphor layers 16 include a red phosphor layer that emits red light, a green phosphor layer that emits green light, and a blue phosphor layer that emits blue light, and the allocation is determined for each pixel cell PC. Note that such a phosphor layer is not formed in the control discharge cell C2.
[0020]
On the rear glass substrate 13, at a position corresponding to each control discharge cell C2, a protruding rib 17 extending in a band shape along the horizontal direction on the display screen is formed. The protrusion rib 17 is lower in height than the second horizontal wall 15B. The column electrode D and the column electrode protection layer 14 are lifted from the rear glass substrate 13 in each control discharge cell C2 by the protruding ribs 17 as shown in FIG. Therefore, the column electrode D formed at a position corresponding to the control discharge cell C2 is larger than the interval s1 between the column electrode D formed at a position corresponding to the display discharge cell C1 and the transparent electrode Xa (Ya). , The distance s2 from the bus electrode Xb (Yb) becomes smaller. Incidentally, the projecting ribs 17 may be formed of the same dielectric material as the column electrode protective layer 14, or may be formed by forming irregularities on the back glass substrate 13 by a method such as sand plasting or wet etching. You may.
[0021]
As described above, the PDP 50 has pixel cells PC each sealed by the partition walls 15 (the first horizontal wall 15A and the vertical wall 15C) formed between the front glass substrate 10 and the rear glass substrate 13._1,1~ PC_{n, m}Are formed in a matrix. At this time, each pixel cell PC includes a display discharge cell C1 and a control discharge cell C2 whose discharge spaces communicate with each other.₀, X₁~ X_n, Row electrode Y₁~ Y_n, And column electrode D₁~ D_mAre driven as follows.
[0022]
The odd-numbered X electrode driver 51 receives an odd-numbered row electrode X of the PDP 50, that is, the row electrode X in response to the timing signal supplied from the drive control circuit 56.₁, X₃, X₅, ..., X_n-3, And X_n-1Various drive pulses (described later) are applied to each of them. The even-numbered X electrode driver 52 receives an even-numbered row electrode X of the PDP 50, that is, the row electrode X in response to the timing signal supplied from the drive control circuit 56.₀, X₂, X₄, ..., X_n-2, And X_nVarious drive pulses (described later) are applied to each of them. The odd-numbered Y electrode driver 53 responds to the timing signal supplied from the drive control circuit 56 to form an odd-numbered row electrode Y of the PDP 50, that is, the row electrode Y.₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Various drive pulses (described later) are applied to each of them. The even-numbered Y electrode driver 54 responds to the timing signal supplied from the drive control circuit 56 to generate an even-numbered row electrode Y of the PDP 50, that is, the row electrode Y.₂, Y₄, ..., Y_n-2, And Y_nVarious drive pulses (described later) are applied to each of them. The address driver 55 responds to the timing signal supplied from the drive control circuit 56 by using the column electrode D₁~ D_mAre applied with various drive pulses (to be described later).
[0023]
The drive control circuit 56 drives and controls the PDP 50 based on a so-called subfield (subframe) method in which each field (frame) of the video signal is divided into N subfields SF1 to SF (N) and driven. . The drive control circuit 56 first converts the input video signal into pixel data representing a luminance level for each pixel. Next, the pixel data is converted into pixel drive data bit groups DB1 to DB (N) for designating whether or not to emit light for each of the subfields SF1 to SF (N) and supplied to the address driver 55. .
[0024]
Further, the drive control circuit 56 generates various timing signals for driving and controlling the PDP 50 in accordance with the light emission drive sequence as shown in FIG. 9, and outputs the odd X electrode driver 51, the even X electrode driver 52, the odd Y electrode driver 53, and the even number It is supplied to the Y electrode driver 54.
In the light emission drive sequence shown in FIG. 9, in the first subfield SF1, the odd row reset process R_ODD, Odd-numbered row address process W_ODD, Even line reset process R_EVE, Even line address process W_EVE, The priming process P, the sustaining process I, and the erasing process E are sequentially performed. In each of the subfields SF2 to SF (N), the odd-numbered row address process W_ODD, Even line address process W_EVE, The priming process P, the sustaining process I, and the erasing process E are sequentially performed.
[0025]
FIG. 10 shows various drive pulses applied to the PDP 50 by the odd X electrode driver 51, the even X electrode driver 52, the odd Y electrode driver 53, the even Y electrode driver 54, and the address driver 55 in the first subfield SF1, and It is a figure showing an application timing. FIG. 11 shows that the odd X electrode driver 51, the even X electrode driver 52, the odd Y electrode driver 53, the even Y electrode driver 54, and the address driver 55 are respectively connected to the PDP 50 in each of the subfields SF2 to SF (N). FIG. 3 is a diagram illustrating various drive pulses to be applied and their application timings. {First, the odd-numbered row reset process R in the subfield SF1_ODDIn this case, the even-numbered X electrode driver 52 generates a negative voltage reset pulse RP having a waveform as shown in FIG._XAnd the even row electrodes X of the PDP 50 are generated.₀, X₂, X₄, ..., X_n-2And X_nAt the same time. Reset pulse RP_X, The even-numbered X electrode driver 52 continues to apply a constant high voltage as shown in FIG. The above reset pulse RP_XSimultaneously, the odd-numbered Y electrode driver 53 outputs a positive voltage reset pulse RP having a waveform as shown in FIG._YAre the odd row electrodes Y of the PDP 50.₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Apply simultaneously to each. Note that the reset pulse RP_XAnd RP_YThe level transition in each rising section and falling section is gentler than the level transition in the rising section and falling section of the sustain pulse IP described later. Further, the reset pulse RP_YIn the falling section of the reset pulse RP_XIs more gradual than the level transition in the rising section. Reset pulse RP_XAnd RP_Y, The pixel cell PC belonging to the odd display line_1,1~ PC_{1, m}, PC_3,1~ PC_{3, m}, PC_5,1~ PC_{5, m}..., and PC_(N-1),₁~ PC_(N-1),_mA reset discharge is generated in each control discharge cell C2. That is, the reset pulse RP_XAnd RP_YAs a result, a reset discharge is generated between the bus electrodes Xb and Yb formed in the control discharge cell C2 as shown in FIG. At this time, the reset pulse RP_YAt the time of rising, a first reset discharge is generated, and immediately after the discharge, wall charges are formed on the surface of the raised dielectric layer 12 in the control discharge cell C2. After that, the reset pulse RP_Y, A second reset discharge is generated, and the wall charges formed in the control discharge cell C2 disappear. Note that the odd-numbered row reset process R_ODDThen, the even-numbered Y-electrode driver 54 applies the negative voltage discharge prevention pulse BP to the reset pulse RP._XAnd RP_YThe even number of row electrodes Y of the PDP 50 at the same timing as₂, Y₄, ..., Y_n-2And Y_nApply simultaneously to each. After the application of the discharge prevention pulse BP, the even-numbered Y electrode driver 54 continues to apply a constant high voltage as shown in FIG. By the application of the constant high voltage and the application of the discharge prevention pulse BP, an erroneous discharge in the pixel cell PC belonging to the even display line is prevented.
[0026]
Thus, the odd row reset process R_ODDThen, the wall charges are eliminated from inside the control discharge cells C2 of all the pixel cells PC belonging to the odd display lines of the PDP 50, and all the pixel cells PC belonging to the odd display lines are initialized to the unlit cell state.
Next, the odd-numbered row address process W of each subfield_ODDThen, the odd-numbered Y electrode driver 53 applies the scanning pulse SP of the negative voltage to the odd-numbered row electrodes Y of the PDP 50.₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Applied sequentially to each. During this time, the address driver 55 operates the odd-numbered row address process W_ODDOf the pixel drive data bit group DB corresponding to the subfield SF to which the pixel number belongs, the pixel drive data bit group DB corresponding to the odd display line is converted into a pixel data pulse DP having a pulse voltage corresponding to the logic level. For example, the address driver 55 converts the logic level 1 pixel drive data bit into a positive polarity high voltage pixel data pulse DP, and converts the logic level 0 pixel drive data bit into a low voltage (0 volt) pixel data pulse. Convert to DP. Then, the pixel data pulse DP is synchronized with the application timing of the scanning pulse SP by one display line for each column electrode D.₁~ D_mTo be applied. That is, the address driver 55 supplies the pixel drive data bits DB corresponding to the odd display lines._1,1~ DB_{1, m}, DB_3,1~ DB_{3, m}, ..., DB_(N-1),₁~ DB_(N-1)With the pixel data pulse DP_1,1~ DP_{1, m}, DP_3,1~ DP_{3, m}, ..., DP_(N-1),₁~ DP_(N-1)To the column electrode D for each display line.₁~ D_mIs applied. At this time, in the control discharge cell C2 of the pixel cell PC to which the scanning pulse SP is applied and the high-voltage pixel data pulse DP is applied, between the column electrode D and the bus electrode Yb, and between the bus electrodes Ya and Yb. An address discharge (selective write discharge) is generated. At this time, wall charges are formed on the surface of the raised dielectric layer 12 in the control discharge cell C2 where the address discharge has occurred. On the other hand, the above address discharge is not generated in the control discharge cell C2 of the pixel cell PC to which the scan pulse SP is applied but the negative voltage pixel data pulse DP is applied. Therefore, no wall charges are formed in the control discharge cell C2 of the pixel cell PC.
[0027]
Thus, the odd-numbered row address process W_ODDThen, wall charges are selectively formed in the control discharge cells C2 of the pixel cells PC belonging to the odd display lines of the PDP 50 according to the pixel data (input video signal).
Next, the even-numbered row reset process R in the subfield SF1 is performed._EVEThen, the odd-numbered X-electrode driver 51 generates a negative-voltage reset pulse RP having a waveform as shown in FIG._XAnd the odd row electrodes X of the PDP 50₁, X₃, X₅, ..., X_(N-3)And X_(N-1)At the same time. Reset pulse RP_X, The odd-numbered X electrode driver 51 continues to apply a constant high voltage as shown in FIG. The above reset pulse RP_XSimultaneously, the even-numbered Y electrode driver 54 generates a reset pulse RP of a positive voltage having a waveform as shown in FIG._YIs the even row electrode Y of the PDP 50.₂, Y₄, Y₆, ..., Y_(N-1), And Y_nApply simultaneously to each. Note that the reset pulse RP_XAnd RP_YThe level transition in each rising section and falling section is gentler than the level transition in the rising section and falling section of the sustain pulse IP described later. Further, the reset pulse RP_YIn the falling section of the reset pulse RP_XIs more gradual than the level transition in the rising section. These reset pulses RP_XAnd RP_Y, The pixel cell PC belonging to the even display line_2,1~ PC_{2, m}, PC_4,1~ PC_{4, m}, PC_6,1~ PC_{6, m}..., and PC_{n, 1}~ PC_{n, m}A reset discharge is generated between the bus electrodes Xb and Yb in each control discharge cell C2. At this time, the reset pulse RP_YAt the time of rising, a first reset discharge is generated, and immediately after the discharge, wall charges are formed on the surface of the raised dielectric layer 12 in the control discharge cell C2. After that, the reset pulse RP_Y, A second reset discharge is generated, and the wall charges formed in the control discharge cell C2 disappear. Note that the even-numbered row reset process R_EVEThen, the odd-numbered Y electrode driver 53 applies the negative voltage discharge prevention pulse BP to the reset pulse RP._XAnd RP_YOdd row electrodes Y of PDP 50 at the same timing as₁, Y₃, Y₅, ..., Y_(N-1)Apply simultaneously to each. After the application of the discharge prevention pulse BP, the odd-numbered Y electrode driver 53 continues to apply a constant high voltage as shown in FIG. The application of the constant high voltage and the application of the discharge prevention pulse BP prevent discharge in the pixel cells PC belonging to the odd display lines.
[0028]
Thus, the even-numbered row reset process R_EVEThen, the wall charges are eliminated from inside the control discharge cells C2 of all the pixel cells PC belonging to the even display lines of the PDP 50, and all the pixel cells PC belonging to the even display lines are initialized to a light-off cell state.
Next, the even-numbered row address process W of each subfield_EVEThen, the even-numbered Y electrode driver 54 applies the scanning pulse SP of the negative voltage to the even-numbered row electrodes Y of the PDP 50.₂, Y₄, Y₆, ..., Y_nApplied sequentially to each. During this time, the address driver 55 sets the even-numbered row address process W_EVEOf the pixel driving data bit group DB corresponding to the subfield SF to which the pixel data pulse belongs is converted into a pixel data pulse DP having a pulse voltage corresponding to the logic level. For example, the address driver 55 converts the logic level 1 pixel drive data bit into a positive polarity high voltage pixel data pulse DP, and converts the logic level 0 pixel drive data bit into a low voltage (0 volt) pixel data pulse. Convert to DP. Then, the pixel data pulse DP is synchronized with the application timing of the scanning pulse SP by one display line for each column electrode D.₁~ D_mTo be applied. That is, the address driver 55 outputs the pixel drive data bits DB corresponding to the even display lines._2,1~ DB_{2, m}, DB_4,1~ DB_{4, m}, ..., DB_{n, 1}~ DB_(N-1),_mPixel data pulse DP corresponding to each_2,1~ DP_{2, m}, DP_4,1~ DP_{4, m}, ..., DP_{n, 1}~ DP_{n, m}To the column electrode D for each display line.₁~ D_mIs applied. At this time, in the control discharge cell C2 of the pixel cell PC to which the scanning pulse SP is applied and the high-voltage pixel data pulse DP is applied, between the column electrode D and the bus electrode Yb, and between the bus electrodes Ya and Yb. An address discharge (selective write discharge) is generated. At this time, wall charges are formed on the surface of the raised dielectric layer 12 in the control discharge cell C2 where the address discharge has occurred. On the other hand, the above address discharge is not generated in the control discharge cell C2 of the pixel cell PC to which the scan pulse SP is applied but the negative voltage pixel data pulse DP is applied. Therefore, no wall charges are formed in the control discharge cell C2 of the pixel cell PC.
[0029]
Thus, the even-numbered row address process W_EVEThen, wall charges are selectively formed in the control discharge cells C2 of the pixel cells PC belonging to the even display lines of the PDP 50 according to the pixel data (input video signal).
Next, in the priming process P of each subfield, the odd-numbered Y electrode driver 53 outputs the positive voltage priming pulse PP as shown in FIG._YOAre intermittently repeated to form an odd number of row electrodes Y.₁, Y₃, Y₅, ..., Y_(N-1)Apply to each. In the priming process P, as shown in FIG. 10, the odd-numbered X electrode driver 51 outputs a priming pulse PP of a positive voltage._XORow electrodes X intermittently repeated₁, X₃, X₅, ..., X_(N-1)Apply to each. Further, in the priming process P, the even-numbered X electrode driver 52 generates the positive voltage priming pulse PP as shown in FIG._XEAre intermittently repeated even row electrodes X₀, X₂, X₄, ..., X_n-2And X_nApply to each. Further, in the priming process P, the even-numbered Y electrode driver 54 outputs the priming pulse PP having a positive voltage._YEAre intermittently repeated even row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply to each. The priming pulse PP applied to the even-numbered row electrodes X and Y_XEAnd PP_YEPriming pulse PP applied to odd-numbered row electrodes X and Y_XOAnd PP_YOAs shown in FIG. 10, the application timings are shifted from each other. Each time the priming pulse PP is applied, a priming discharge is generated only in the control discharge cell C2 in which wall charges are formed. That is, the odd-numbered row address process W_ODDOr even row address process W_EVEThe priming discharge is generated between the bus electrodes Xb and Yb of the control discharge cell C2 only by the control discharge cell C2 in which the wall charge is formed. At this time, the charged particles generated by the priming discharge flow into the display discharge cell C1 through the gap r as shown in FIG. 7, and the discharge is extended to the display discharge cell C1. Therefore, each time a priming discharge occurs in the control discharge cell C2, the discharge expansion to the display discharge cell C1 proceeds, and wall charges are accumulated on the surface of the dielectric layer 11 in the display discharge cell C1. . As shown in FIG. 10, the priming pulse PP applied first in the priming process P has a wider pulse width than the priming pulse PP applied thereafter to prevent erroneous discharge due to a discharge delay. . Also, the final priming pulse PP in the priming process P_XE(Or PP_YEAt the same timing as in ()), the odd-numbered Y electrode driver 53 outputs the extended auxiliary pulse KP having a negative voltage as shown in FIG.₁, Y₃, Y₅, ..., Y_(N-1)Apply to each. Furthermore, the final priming pulse PP in the priming process P_XOAt the same timing as above, the even-numbered Y electrode driver 54 outputs the extended auxiliary pulse KP having a negative voltage as shown in FIG.₂, Y₄, ..., Y_n-2And Y_nApply to each. In response to the simultaneous application of the negative voltage extension auxiliary pulse KP and the positive voltage priming pulse PP, a priming discharge is generated between the bus electrodes Xb and Yb of the control discharge cell C2 and the transparent discharge in the display discharge cell C1. A weak discharge is generated between the electrodes Xa and Ya. By such a discharge, a sufficient and sufficient amount of wall charges is generated on the surface of the dielectric layer 11 of the display discharge cell C1 when a sustain discharge to be described later is generated, and the pixel cell PC including the display discharge cell C1 is turned on. Set to cell state. On the other hand, the odd-numbered row address process W_ODDOr even row address process W_EVE, No wall charge is formed in the display discharge cell C1 in which the priming discharge has not been generated. Therefore, the pixel cell PC having the display discharge cell C1 is in the light-off cell state. Is set to Incidentally, in order to prevent an erroneous discharge between the transparent electrodes Xa and Ya in the display discharge cell C1, the odd-numbered Y electrode driver 53 immediately applies the erroneous positive voltage as shown in FIG. Discharge prevention pulse VP is applied to odd-numbered row electrodes Y.₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Apply to each.
[0030]
Thus, in the priming process P, the odd-numbered address process W_ODDOr even row address process W_EVEIn the above, only the pixel cell PC having the control discharge cell C2 in which the wall charge is formed is set to the lighting cell state, and the pixel cell PC having the control discharge cell C2 in which the wall charge is not formed is set to the light-off cell state.
Next, in the sustaining process I of each subfield, the odd-numbered Y electrode driver 53 applies a positive voltage sustaining pulse IP as shown in FIG._YOIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the odd-numbered row electrodes Y₁, Y₃, Y₅, ..., Y_(N-1)Apply to each. The even-numbered X electrode driver 52 is connected to the sustain pulse IP._YOAt the same timing as each, a positive voltage sustain pulse IP_XEIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the even-numbered row electrodes X₀, X₂, X₄, ..., X_n-2And X_nApply to each. The odd-numbered X electrode driver 51 has a positive voltage sustain pulse IP as shown in FIG._XOIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the odd number of row electrodes X₁, X₃, X₅, ..., X_(N-1)Apply to each. Further, in the sustain process I, the even-numbered Y electrode driver 54 generates the sustain pulse IP having a positive voltage._YEIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the even-numbered row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply to each. In addition, as shown in FIG._XEAnd IP_YOAnd the above Sustain Pulse IP_XOAnd IP_YEAre different from each other in application timing. Sustain pulse IP above_XO, IP_XE, IP_YOOr IP_YEIs applied, a sustain discharge is generated between the transparent electrodes Xa and Ya in the display discharge cell C1 of the pixel cell PC set to the lighting cell state. At this time, the fluorescent layers 16 (red fluorescent layer, green fluorescent layer, and blue fluorescent layer) formed in the display discharge cell C1 are excited by the ultraviolet light generated by the sustain discharge, and the light corresponding to the fluorescent color is excited. Is radiated through the front glass substrate 10. That is, light emission accompanying the sustain discharge is repeatedly generated by the number of times assigned to the subfield to which the sustain process I belongs. In order to prevent an erroneous discharge between the bus electrodes Xb and Yb in the control discharge cell C2, the odd-numbered Y electrode driver 53 prevents a positive voltage erroneous discharge as shown in FIG. Pulse VP is applied to odd-numbered row electrodes Y₁, Y₃, Y₅, ..., Y_(N-1)Apply to each.
[0031]
As described above, in the sustaining process I, only the pixel cells PC set in the lighting cell state are repeatedly emitted for the number of times assigned to the subfield.
Next, in the erasing process E of each subfield, the odd Y electrode driver 53 and the even Y electrode driver 54 generate the erasing pulse EP as shown in FIG._YIs the row electrode Y of the PDP 50₁~ Y_nIs applied. Further, the erase pulse EP_YAt the same time, the odd-numbered X electrode driver 51 and the even-numbered X electrode driver 52 generate the erase pulse EP having a waveform as shown in FIG._XIs the row electrode X of the PDP 50₁~ X_nIs applied. The erase pulse EP_XAs shown in FIG. 10, the level transition at the fall is gentle. The above erase pulse EP_YAnd EP_XErasing pulse EP in response to_XAt the timing of the falling edge of, an erasing discharge is generated in each of the display discharge cell C1 and the control discharge cell C2 of the pixel cell PC set as the lighting discharge cell. By the erasing discharge, the wall charges formed in each of the display discharge cell C1 and the control discharge cell C2 disappear. That is, all the pixel cells PC of the PDP 50 change to the light-off cell state.
[0032]
By the driving as described above, an intermediate luminance corresponding to the total number of light emission performed in each sustaining process I through the subfields SF1 to SF (N) is visually recognized. That is, a display image corresponding to the input video signal is obtained by the discharge light accompanying the sustain discharge generated in the sustain process I in each subfield.
[0033]
At this time, in the plasma display device shown in FIG. 5, a sustain discharge related to the display image is generated in the display discharge cell C1 in each pixel cell PC, while a reset discharge and priming accompanied by light emission not related to the display image. The discharge and the address discharge are caused to occur in the control discharge cell C2. As shown in FIG. 7, the control discharge cell C2 is provided with a raised dielectric layer 12 made of a light absorbing layer containing a black or dark pigment. Therefore, the discharge light accompanying the reset discharge, the priming discharge, and the address discharge is blocked by the raised dielectric layer 12, so that the discharge light does not appear on the display surface via the front glass substrate 10.
[0034]
Therefore, according to the plasma display device shown in FIG. 5, it is possible to increase the contrast of the displayed image, particularly, the dark contrast when displaying an image corresponding to a dark scene as a whole.
In the plasma display device shown in FIG. 5, the PDP 50 has a structure in which pixel cells PC each including a display discharge cell C1 and a control discharge cell C2 are arranged in a matrix. Therefore, the control discharge cell C2 is disposed adjacent to the upper and lower sides of the display discharge cell C1. At this time, if the control discharge cells C2 vertically adjacent to each other are discharged almost at the same time, a discharge may be erroneously generated in the display discharge cell C1 located between the control discharge cells C2. Therefore, in the plasma display device shown in FIG. 5, as shown in FIGS. 9 to 11, the reset discharge for initializing all the pixel cells PC of the PDP 50 to the unlit cell state is performed by the odd row reset process R._ODDAnd even-number row reset process R_EVEAnd are executed separately in time. Further, an address discharge for selectively forming a wall charge in the control discharge cell C2 of the pixel cell PC in accordance with the pixel data (input video signal) is performed in an odd-numbered row address process W in each subfield._ODDAnd even line address process W_EVEAnd are executed separately in time. As a result, the control discharge cells C2 adjacent above and below the display discharge cell C1 do not discharge at the same time, so that erroneous discharge in the display discharge cell C1 is prevented.
[0035]
In the above embodiment (FIG. 9), in the first subfield SF1, the odd row reset process R_ODD, Odd-numbered row address process W_ODD, Even line reset process R_EVE, Even line address process W_EVE, The priming process P, the sustaining process I, and the erasing process E are performed in this order, but the order of execution can be changed as appropriate.
For example, as shown in FIG. 12, in the subfield SF1, the odd-numbered row reset process R_ODD, Even line reset process R_EVE, Odd-numbered row address process W_ODD, Even line address process W_EVEThe driving may be performed in the order of the priming process P, the sustaining process I, and the erasing process E. Further, as shown in FIG. 13, in the subfield SF1, the odd-numbered row reset process R_ODD, Odd-numbered row address process W_ODD, Priming process P, sustaining process I_ODD, Erase process E, even number reset process R_EVE, Even line address process W_EVE, Priming process P, sustaining process I_EVEThe driving may be performed in the order of the erasing step E. That is, the reset process, the address process, the priming process, the sustaining process, and the erasing process for the odd display lines are sequentially performed, and then the reset process, the address process, the priming process, the sustain process, and the erasing process for the even display lines are performed. .
[0036]
In the above-described embodiments (FIGS. 9 to 13), the pixel data writing method for setting each pixel cell of the PDP 50 to a state of forming wall charges according to the pixel data is selectively performed according to the pixel data. The case where a selective write addressing method in which an address discharge is generated in each pixel cell to form a wall charge is described. However, in the present invention, as this pixel data writing method, a so-called selective erase address is used in which wall charges are previously formed in all the pixel cells and the wall charges in the pixel cells are selectively erased by an address discharge. The same applies to the case where the law is adopted.
[0037]
FIG. 14 is a diagram showing a light emission drive sequence when the selective erase address method is employed.
In the light emission drive sequence shown in FIG. 14, in the first subfield SF1, the odd-numbered row reset process R_ODD′, Odd-numbered row address process W_ODD′, The even row resetting process R_EVE′, The even-numbered address step W_EVE′, A priming process P ′, a sustaining process I ′, a wall charge moving process T, and an erasing process E ′ are sequentially performed. In each of the subfields SF2 to SF (N), the odd-numbered row address process W_ODD′, The even-numbered address step W_EVE′, A priming process P ′, a sustaining process I ′, a wall charge moving process T, and an erasing process E ′ are sequentially performed.
[0038]
FIG. 15 shows the odd-numbered row reset process R in the subfield SF1._ODD′, Odd-numbered row address process W_ODD′, The even row resetting process R_EVE′, The even-numbered address step W_EVEFIG. 7 is a diagram showing various drive pulses applied to the PDP 50 in the priming process P ′, the sustaining process I ′, the wall charge moving process T, and the erasing process E ′, and their application timings. FIG. 16 shows an odd-numbered row address process W for each of the subfields SF2 to SF (N)._ODD′, The even-numbered address step W_EVEFIG. 7 is a diagram showing various drive pulses applied to the PDP 50 in the priming process P ′, the sustaining process I ′, the wall charge moving process T, and the erasing process E ′, and their application timings.
[0039]
First, the odd-numbered row reset process R in the subfield SF1 is performed._ODD′, The even-numbered X electrode driver 52 generates a negative voltage reset pulse RP having a waveform as shown in FIG._X1And the even row electrodes X of the PDP 50 are generated.₀, X₂, X₄, ..., X_n-2And X_nApply simultaneously to each. Such a reset pulse RP_X1At the same time, the odd-numbered Y electrode driver 53 outputs a reset pulse RP of a positive voltage having a waveform as shown in FIG._Y1Are the odd row electrodes Y of the PDP 50.₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Apply simultaneously to each. Reset pulse RP_X1And RP_Y1, The pixel cell PC belonging to the odd display line_1,1~ PC_{1, m}, PC_3,1~ PC_{3, m}, PC_5,1~ PC_{5, m}..., and PC_{(N-1), 1}~ PC_{(N-1), m}A reset discharge is generated between the bus electrodes Xb and Yb in each control discharge cell C2. By such a reset discharge, wall charges are formed on the surface of the raised dielectric layer 12 in the control discharge cell C2. During this time, in order to prevent erroneous discharge in the pixel cell PC belonging to the even-numbered display line, the even-numbered Y electrode driver 54 sets the negative-voltage discharge prevention pulse BP.₁For even row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply simultaneously to each. The above reset pulse RP_X1Immediately after the application of the reset signal RP, the even-numbered X electrode driver 52 outputs a reset pulse RP of a positive voltage having a waveform as shown in FIG._X2Is the even row electrode X₀, X₂, X₄, ..., X_n-2And X_nApply simultaneously to each. Such a reset pulse RP_X2Cell PC belonging to the odd display line by applying_1,1~ PC_{1, m}, PC_3,1~ PC_{3, m}, PC_5,1~ PC_{5, m}..., and PC_{(N-1), 1}~ PC_{(N-1), m}A reset discharge is generated again between the bus electrodes Xb and Yb in each control discharge cell C2. Due to the reset discharge, the amount of wall charges formed on the surface of the raised dielectric layer 12 in the control discharge cell C2 increases. Meanwhile, in order to prevent an erroneous discharge in the pixel cell PC belonging to the even-numbered display line, the even-numbered Y electrode driver 54 generates a positive-voltage discharge prevention pulse BP as shown in FIG.₂For even row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply simultaneously to each. The above reset pulse RP_X2Immediately after the reset pulse RP is applied, the odd-numbered Y electrode driver 53 outputs a positive voltage reset pulse_Y2Are the odd row electrodes Y of the PDP 50.₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Apply simultaneously to each. Such a reset pulse RP_Y2Cell PC belonging to the odd display line by applying_1,1~ PC_{1, m}, PC_3,1~ PC_{3, m}, PC_5,1~ PC_{5, m}..., and PC_{(N-1), 1}~ PC_{(N-1), m}A reset discharge is generated again between the bus electrodes Xb and Yb in each control discharge cell C2. The reset discharge further increases the amount of wall charges formed on the surface of the raised dielectric layer 12 in the control discharge cell C2.
[0040]
Thus, the odd row reset process R_ODD', Wall charges are formed in the control discharge cells C2 of all the pixel cells PC belonging to the odd display lines of the PDP 50, and all the pixel cells PC belonging to the odd display lines are initialized to the lighting cell state.
Next, the odd-numbered row address process W of each subfield shown in FIGS._ODD′, The odd-numbered Y electrode driver 53 applies the negative-voltage scanning pulse SP to the odd-numbered row electrodes Y of the PDP 50.₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Applied sequentially to each. During this time, the address driver 55 operates the odd-numbered row address process W_ODDOf the pixel driving data bit group DB corresponding to the sub-field SF to which the pixel line ′ belongs, the pixel driving data bit group DB corresponding to the odd-numbered display line is converted into a pixel data pulse DP having a pulse voltage according to the logic level. For example, the address driver 55 converts the logic level 1 pixel drive data bit into a positive polarity high voltage pixel data pulse DP, and converts the logic level 0 pixel drive data bit into a low voltage (0 volt) pixel data pulse. Convert to DP. Then, the pixel data pulse DP is synchronized with the application timing of the scanning pulse SP by one display line for each column electrode D.₁~ D_mTo be applied. That is, the address driver 55 supplies the pixel drive data bits DB corresponding to the odd display lines._1,1~ DB_{1, m}, DB_3,1~ DB_{3, m}, ..., DB_(N-1)_,,₁~ DB_(N-1)With the pixel data pulse DP_1,1~ DP_{1, m}, DP_3,1~ DP_{3, m}, ..., DP_(N-1)_,,₁~ DP_(N-1)To the column electrode D for each display line.₁~ D_mIs applied. At this time, in the control discharge cell C2 of the pixel cell PC to which the scanning pulse SP is applied and the high-voltage pixel data pulse DP is applied, between the column electrode D and the bus electrode Yb, and between the bus electrodes Ya and Yb. An address discharge (selective erase discharge) is generated. At this time, in the control discharge cell C2 in which the address discharge has occurred, the wall charges formed on the surface of the raised dielectric layer 12 disappear. On the other hand, the above address discharge is not generated in the control discharge cell C2 of the pixel cell PC to which the scan pulse SP is applied but the negative voltage pixel data pulse DP is applied. Therefore, the control discharge cell C2 maintains the state immediately before (the state where the wall charge exists or the state where the wall charge does not exist).
[0041]
Thus, the odd-numbered row address process W_ODDIn ', wall charges formed in the control discharge cells C2 of the pixel cells PC belonging to the odd display lines of the PDP 50 are selectively erased according to the pixel data (input video signal).
Next, the even-numbered row reset process R in the subfield SF1 is performed._EVE′, The odd-numbered X-electrode driver 51 generates a negative-voltage reset pulse RP having a waveform as shown in FIG._X1And the odd row electrodes X of the PDP 50₁, X₃, X₅, ..., X_(N-1)Apply simultaneously to each. Such a reset pulse RP_X1At the same time, the even-numbered Y electrode driver 54 outputs a reset pulse RP of a positive voltage having a waveform as shown in FIG._Y1And the even row electrodes Y of the PDP 50₂, Y₄, ..., Y_n-2And Y_nApply simultaneously to each. Reset pulse RP_X1And RP_Y1, The pixel cell PC belonging to the even display line_2,1~ PC_{2, m}, PC_4,1~ PC_{4, m}, PC_6,1~ PC_{6, m}..., and PC_{n, 1}~ PC_{n, m}A reset discharge is generated between the bus electrodes Xb and Yb in each control discharge cell C2. By such a reset discharge, wall charges are formed on the surface of the raised dielectric layer 12 in the control discharge cell C2. During this time, in order to prevent erroneous discharge in the pixel cell PC belonging to the odd display line, the odd Y electrode driver 53 generates the negative voltage discharge prevention pulse BP.₁For odd row electrodes Y₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Apply simultaneously to each. The above reset pulse RP_X1Immediately after the application of the reset signal RP, the even-numbered X electrode driver 51 outputs a reset pulse RP of a positive voltage having a waveform as shown in FIG._X2To odd row electrodes X₁, X₃, X₅, ..., X_(N-1)Apply simultaneously to each. Such a reset pulse RP_X2, The pixel cell PC belonging to the even display line_2,1~ PC_{2, m}, PC_4,1~ PC_{4, m}, PC_6,1~ PC_{6, m}..., and PC_{n, 1}~ PC_{n, m}A reset discharge is generated again between the bus electrodes Xb and Yb in each control discharge cell C2. Due to the reset discharge, the amount of wall charges formed on the surface of the raised dielectric layer 12 in the control discharge cell C2 increases. Meanwhile, in order to prevent an erroneous discharge in the pixel cell PC belonging to the odd-numbered display line, the odd-numbered Y electrode driver 53 generates a positive-voltage discharge prevention pulse BP as shown in FIG.₂For odd row electrodes Y₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Apply simultaneously to each. The above reset pulse RP_X2Immediately after is applied, the even-numbered Y electrode driver 54 outputs a reset pulse RP of a positive voltage as shown in FIG._Y2For even row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply simultaneously to each. Such a reset pulse RP_Y2, The pixel cell PC belonging to the even display line_2,1~ PC_{2, m}, PC_4,1~ PC_{4, m}, PC_6,1~ PC_{6, m}..., and PC_{n, 1}~ PC_{n, m}A reset discharge is generated again between the bus electrodes Xb and Yb in each control discharge cell C2. The reset discharge further increases the amount of wall charges formed on the surface of the raised dielectric layer 12 in the control discharge cell C2.
[0042]
Thus, the even-numbered row reset process R_EVE', Wall charges are formed in the control discharge cells C2 of all the pixel cells PC belonging to the even display line of the PDP 50, and all the pixel cells PC belonging to the even display line are initialized to the lighting cell state.
Next, the even-numbered address process W of each subfield shown in FIGS._EVE′, The even-numbered Y electrode driver 54 applies the negative-voltage scan pulse SP to the even-numbered row electrodes Y of the PDP 50.₂, Y₄, Y₆, ..., Y_nApplied sequentially to each. During this time, the address driver 55 sets the even-numbered row address process W_EVEOf the pixel driving data bit group DB corresponding to the subfield SF to which the pixel data pulse belongs is converted into a pixel data pulse DP having a pulse voltage corresponding to the logic level. For example, the address driver 55 converts the logic level 1 pixel drive data bit into a positive polarity high voltage pixel data pulse DP, and converts the logic level 0 pixel drive data bit into a low voltage (0 volt) pixel data pulse. Convert to DP. Then, the pixel data pulse DP is synchronized with the application timing of the scanning pulse SP by one display line for each column electrode D.₁~ D_mTo be applied. That is, the address driver 55 outputs the pixel drive data bits DB corresponding to the even display lines._2,1~ DB_{2, m}, DB_4,1~ DB_{4, m}, ..., DB_{n, 1}~ DB_{(N-1), m}Pixel data pulse DP corresponding to each_2,1~ DP_{2, m}, DP_4,1~ DP_{4, m}, ..., DP_{n, 1}~ DP_{n, m}To the column electrode D for each display line.₁~ D_mIs applied. At this time, in the control discharge cell C2 of the pixel cell PC to which the scanning pulse SP is applied and the high-voltage pixel data pulse DP is applied, between the column electrode D and the bus electrode Yb, and between the bus electrodes Ya and Yb. An address discharge (selective erase discharge) is generated. At this time, in the control discharge cell C2 where the address discharge has occurred, the wall charges formed on the surface of the raised dielectric layer 12 disappear. On the other hand, the above address discharge is not generated in the control discharge cell C2 of the pixel cell PC to which the scan pulse SP is applied but the negative voltage pixel data pulse DP is applied. Therefore, the control discharge cell C2 maintains the state immediately before (the state where the wall charge exists or the state where the wall charge does not exist).
[0043]
Thus, the even-numbered row address process W_EVE', The wall charge formed in the control discharge cell C2 of the pixel cell PC belonging to the even display line of the PDP 50 is selectively eliminated according to the pixel data (input video signal).
Next, in the priming process P of each subfield, as shown in FIG._YOAre intermittently repeated to form an odd number of row electrodes Y.₁, Y₃, Y₅, ..., Y_(N-1)Apply to each. In the priming process P, as shown in FIG. 15, the odd-numbered X electrode driver 51 outputs a priming pulse PP of a positive voltage._XORow electrodes X intermittently repeated₁, X₃, X₅, ..., X_(N- ₁₎Apply to each. In the priming process P, as shown in FIG. 15, the even-numbered X electrode driver 52 generates a priming pulse PP of a positive voltage._XEAre intermittently repeated even row electrodes X₀, X₂, X₄, ..., X_n-2And X_nApply to each. Further, in the priming process P, the even-numbered Y electrode driver 54 outputs the priming pulse PP having a positive voltage._YEAre intermittently repeated even row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply to each. The priming pulse PP applied to the even-numbered row electrodes X and Y_XEAnd PP_YEPriming pulse PP applied to odd-numbered row electrodes X and Y_XOAnd PP_YOThe application timing is shifted from each other as shown in FIG. Each time the priming pulse PP is applied, a priming discharge is generated only in the control discharge cell C2 in which wall charges are formed. That is, the even-numbered row address process W_EVEThe priming discharge is generated between the bus electrodes Xb and Yb of the control discharge cell C2 only in the control discharge cell C2 in which the wall charges remain at the end stage of '. At this time, the charged particles generated by the priming discharge flow into the display discharge cell C1 through the gap r as shown in FIG. 7, and the discharge is extended to the display discharge cell C1. Therefore, each time a priming discharge occurs in the control discharge cell C2, the discharge expansion to the display discharge cell C1 proceeds, and wall charges are accumulated on the surface of the dielectric layer 11 in the display discharge cell C1. . As shown in FIG. 15, the priming pulse PP applied first in the priming process P has a wider pulse width than the priming pulse PP applied thereafter to prevent erroneous discharge due to a discharge delay. . Also, the final priming pulse PP in the priming process P_XE(Or PP_YEAt the same timing as in ()), the odd-numbered Y electrode driver 53 outputs the extended auxiliary pulse KP having a negative voltage as shown in FIG.₁, Y₃, Y₅, ..., Y_(N-1)Apply to each. Furthermore, the final priming pulse PP in the priming process P_XOAt the same timing as above, the even-numbered Y electrode driver 54 outputs the extended auxiliary pulse KP having a negative voltage as shown in FIG.₂, Y₄, ..., Y_n-2And Y_nApply to each. In response to the simultaneous application of the negative voltage extension auxiliary pulse KP and the positive voltage priming pulse PP, a priming discharge is generated between the bus electrodes Xb and Yb of the control discharge cell C2 and the transparent discharge in the display discharge cell C1. A weak discharge is generated between the electrodes Xa and Ya. By such a discharge, a sufficient and sufficient amount of wall charges is generated on the surface of the dielectric layer 11 of the display discharge cell C1 when a sustain discharge to be described later is generated, and the pixel cell PC including the display discharge cell C1 is turned on. Set to cell state. On the other hand, the odd-numbered row address process W_ODD'Or even-numbered row address process W_EVE′, No wall charge is formed in the display discharge cell C1 in which the priming discharge has not been generated because the priming discharge has not been generated. Therefore, the pixel cell PC including the display discharge cell C1 is set to the unlit cell state. Is done. In order to prevent an erroneous discharge between the transparent electrodes Xa and Ya in the display discharge cell C1, the odd-numbered Y electrode driver 53 immediately outputs the positive voltage as shown in FIG. Discharge prevention pulse VP is applied to odd-numbered row electrodes Y.₁, Y₃, Y₅, ..., Y_(N-1)Apply to each.
[0044]
Thus, in the priming process P, the odd-numbered address process W_ODD'Or even-numbered row address process W_EVE', Only the pixel cell PC having the control discharge cell C2 whose wall charge has not been erased is set to the lighting cell state, and the pixel cell PC having the control discharge cell C2 whose wall charge has not been erased is set to the unlit cell state.
Next, in the sustaining process I of each subfield, the odd-numbered Y electrode driver 53 applies a positive voltage sustaining pulse IP as shown in FIG._YOIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the odd-numbered row electrodes Y₁, Y₃, Y₅, ..., Y_(N-1)Apply to each. The even-numbered X electrode driver 52 is connected to the sustain pulse IP._YOAt the same timing as each, a positive voltage sustain pulse IP_XEIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the even-numbered row electrodes X₀, X₂, X₄, ..., X_n-2And X_nApply to each. The odd X electrode driver 51 is provided with a sustain pulse IP having a positive voltage as shown in FIG._XOIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the odd number of row electrodes X₁, X₃, X₅, ..., X_(N-1)Apply to each. Further, in the sustain process I, the even-numbered Y electrode driver 54 generates the sustain pulse IP having a positive voltage._YEIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the even-numbered row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply to each. In addition, as shown in FIG._XEAnd IP_YOAnd the above Sustain Pulse IP_XOAnd IP_YEAre different from each other in application timing. Sustain pulse IP above_XO, IP_XE, IP_YOOr IP_YEIs applied, a sustain discharge is generated between the transparent electrodes Xa and Ya in the display discharge cell C1 of the pixel cell PC set to the lighting cell state. At this time, the fluorescent layers 16 (red fluorescent layer, green fluorescent layer, and blue fluorescent layer) formed in the display discharge cell C1 are excited by the ultraviolet light generated by the sustain discharge, and the light corresponding to the fluorescent color is excited. Is radiated through the front glass substrate 10. That is, light emission accompanying the sustain discharge is repeatedly generated by the number of times assigned to the subfield to which the sustain process I belongs. In order to prevent an erroneous discharge between the bus electrodes Xb and Yb in the control discharge cell C2, the odd-numbered Y electrode driver 53 outputs the positive voltage erroneous discharge prevention pulse VP at the end of the sustaining process I to an odd number. Row electrode Y₁, Y₃, Y₅, ..., Y_(N-1)Apply to each.
[0045]
As described above, in the sustaining process I, only the pixel cells PC set to the lighting cell state at the end stage of the priming process P are repeatedly emitted for the number of times assigned to the subfield to which the sustaining process I belongs. .
Next, in the wall charge transfer process T of each subfield, the even-numbered X electrode driver 52 outputs a negative voltage wall charge transfer pulse MP as shown in FIG._XE1With the even row electrodes X₀, X₂, X₄, ..., X_n-2And X_nApply simultaneously to each. Also, the wall charge transfer pulse MP_XE1At the same time, the odd-numbered Y electrode driver 53 outputs a positive voltage wall charge transfer pulse MP as shown in FIG._YOFor odd row electrodes Y₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Apply simultaneously to each. These wall charge transfer pulses MP_XE1And wall charge transfer pulse MP_YO, A mobile discharge is generated between the bus electrodes Xb and Yb of the control discharge cell C2 of each of the pixel cells PC belonging to the odd display line. Further, during this time, the odd-numbered X electrode driver 51 outputs the positive voltage wall charge transfer pulse MP as shown in FIG._XO1To odd row electrodes X₁, X₃, X₅, ..., X_(N-1)Apply simultaneously to each. As a result, in each of the pixel cells PC belonging to the odd display line, the wall charges formed in the display discharge cells C1 of the pixel cells PC set in the lighting cell state pass through the gap r as shown in FIG. To the control discharge cell C2 side. Wall charge transfer pulse MP_XO1, The odd-numbered X electrode driver 51 outputs a negative voltage wall charge transfer pulse MP as shown in FIG._XO2To odd row electrodes X₁, X₃, X₅, ..., X_(N-1)Apply simultaneously to each. Also, the wall charge transfer pulse MP_XO2At the same timing as above, the even-numbered Y electrode driver 54 generates a positive voltage wall charge transfer pulse MP as shown in FIG._YEFor even row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply simultaneously to each. These wall charge transfer pulses MP_XO2And wall charge transfer pulse MP_YE, A mobile discharge is generated between the bus electrodes Xb and Yb of the control discharge cell C2 of each of the pixel cells PC belonging to the even display line. Further, during this time, the even-numbered X electrode driver 52 outputs the positive voltage wall charge transfer pulse MP as shown in FIG._XE2Is the even row electrode X₀, X₂, X₄, ..., X_n-2And X_nApply simultaneously to each. As a result, in each of the pixel cells PC belonging to the even-numbered display line, the wall charges formed in the display discharge cells C1 of the pixel cells PC set to the lighting cell state pass through the gap r as shown in FIG. To the control discharge cell C2 side.
[0046]
As described above, in the wall charge moving step T, the wall charges formed in the display discharge cells C1 of the pixel cells PC set in the lighting cell state are moved to the control discharge cells C2.
Next, in the erasing step E 'of each subfield, the odd-numbered Y electrode driver 53 applies the positive voltage erasing pulse EP having a waveform as shown in FIG._YFor odd row electrodes Y₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Apply simultaneously to each. Note that, as shown in FIG._YThe transition of the level at the falling edge in is more gradual than that at the rising edge. Such an erase pulse EP_YAt the same timing as above, the odd-numbered X electrode driver 51 outputs a positive voltage erase pulse EP as shown in FIG._XTo odd row electrodes X₁, X₃, X₅, ..., X_n-3, And X_n-1Apply simultaneously to each. These erase pulses EP_YAnd EP_X, An erasing discharge is generated between the transparent electrodes Xa and Yb of the display discharge cell C1 in which the wall charge remains in the display discharge cell C1 belonging to the odd display line, and the wall charge is erased. . During this period, in order to prevent erroneous discharge in the control discharge cell C2, the even-numbered Y electrode driver 54 applies a positive voltage erroneous discharge prevention pulse VP as shown in FIG.₂, Y₄, ..., Y_n-2And Y_nApply to each. Immediately after the application of the erroneous discharge prevention pulse VP, the even-numbered Y electrode driver 54 generates a positive voltage erase pulse EP having a waveform as shown in FIG._YFor even row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply to each. Such an erase pulse EP_YAt the same timing as above, the even-numbered X-electrode driver 52 outputs a positive-voltage erase pulse EP as shown in FIG._XIs the even row electrode X₀, X₂, X₄, ..., X_n-2And X_nApply simultaneously to each. These erase pulses EP_YAnd EP_X, An erasing discharge is generated between the transparent electrodes Xa and Yb of the display discharge cell C1 in which the wall charges remain in the display discharge cells C1 belonging to the even display lines, and the wall charges are erased. . During this time, in order to prevent erroneous discharge in the control discharge cell C2, the odd-numbered Y electrode driver 53 applies a positive voltage erroneous discharge prevention pulse VP as shown in FIG.₁, Y₃, Y₅, ..., Y_n-3, And Y_n-1Apply to each.
[0047]
As described above, in the erasing step E ', the wall charges remaining in all the display discharge cells C1 of the PDP 50 are erased, and all the pixel cells PC are changed to the unlit cell state.
By the driving as described above, an intermediate luminance corresponding to the total number of light emission performed in each sustaining process I through the subfields SF1 to SF (N) is visually recognized. That is, a display image corresponding to the input video signal is obtained by the discharge light accompanying the sustain discharge generated in the sustain process I in each subfield.
[0048]
At this time, the reset discharge, the priming discharge and the address discharge accompanied by the light emission not related to the display image are also performed by the drive adopting the selective erase address method as shown in FIGS. 12 is generated in the control discharge cell C2 provided with the reference numeral 12. Accordingly, even when the selective erase address method is employed, similarly, the discharge light accompanying the reset discharge, the priming discharge, and the address discharge does not appear on the display surface via the front glass substrate 10, so that the dark contrast can be increased. Will be possible.
[0049]
In the driving shown in FIGS. 10 and 11, after the final priming discharge by the application of the extended auxiliary pulse KP in the priming process P is completed, the first sustain discharge is generated in the sustaining process I. However, these discharges can be performed simultaneously.
FIGS. 17 and 18 are diagrams showing another example of various drive pulses and their application timings made in view of the above points.
[0050]
In FIGS. 17 and 18, the various drive pulses applied in each step and the application timing thereof are the same as those shown in FIGS. 10 and 11, except for the priming step PI.
In the priming process PI shown in FIGS. 17 and 18, the odd-numbered Y electrode driver 53 outputs the positive voltage priming pulse PP._YOOddly repeated row electrodes Y₁, Y₃, Y₅, ..., Y_(N-1)Apply to each. Also, the odd-numbered X electrode driver 51 generates a priming pulse PP of a positive voltage._XORow electrodes X intermittently repeated₁, X₃, X₅, ..., X_(N-1)Apply to each. Also, the even-numbered X electrode driver 52 generates a priming pulse PP of a positive voltage._XEAre intermittently repeated even row electrodes X₀, X₂, X₄, ..., X_n-2And X_nApply to each. Further, the even-numbered Y electrode driver 54 outputs a priming pulse PP of a positive voltage._YEAre intermittently repeated even row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply to each. The priming pulse PP applied to the even-numbered row electrodes X and Y_XEAnd PP_YEPriming pulse PP applied to odd-numbered row electrodes X and Y_XOAnd PP_YOAre different from each other in application timing.
[0051]
However, in the priming process PI, as shown in FIG. 17 and FIG._XEAnd the final priming pulse PP_XOAre applied at the same timing. Further, during this time, the odd-numbered Y electrode driver 53 and the even-numbered Y electrode driver 54 apply a common discharge pulse CP having a negative voltage as shown in FIGS.₁~ Y_nAt the same time. Common discharge pulse CP and final priming pulse PP_XEAnd PP_XO, A final priming discharge is generated in the control discharge cell C2 in which the wall charge is formed, and a first sustain discharge is generated in the display discharge cell C1 in which the wall charge is formed by the priming discharge. It is done. Since the final priming discharge and the first sustain discharge are simultaneously generated, the sustain discharge generated first in the sustain process I becomes the second sustain discharge.
[0052]
Also, in the drive employing the selective erase address method (FIGS. 14 to 16), similarly, the final priming discharge and the first sustain discharge in each sub-feed can be simultaneously generated.
FIGS. 19 and 20 show various driving pulses applied to the PDP 50 and their driving pulses when simultaneously generating the final priming discharge and the first sustain discharge in each subfield during driving employing the selective erase address method. It is a figure showing an application timing. In the drive shown in FIGS. 19 and 20, various drive pulses applied in each step except the priming step PI and their application timings are the same as those shown in FIGS. 15 and 16.
[0053]
In the priming process PI shown in FIGS. 19 and 20, the odd-numbered Y electrode driver 53 outputs the positive voltage priming pulse PP._YOAre intermittently repeated to form an odd number of row electrodes Y.₁, Y₃, Y₅, ..., Y_(N-1)Apply to each. Also, the odd-numbered X electrode driver 51 generates a priming pulse PP of a positive voltage._XORow electrodes X intermittently repeated₁, X₃, X₅, ..., X_(N-1)Apply to each. Also, the even-numbered X electrode driver 52 generates a priming pulse PP of a positive voltage._XEAre intermittently repeated even row electrodes X₀, X₂, X₄, ..., X_n-2And X_nApply to each. Further, the even-numbered Y electrode driver 54 outputs a priming pulse PP of a positive voltage._YEAre intermittently repeated even row electrodes Y₂, Y₄, ..., Y_n-2And Y_nApply to each. The priming pulse PP applied to the even-numbered row electrodes X and Y_XEAnd PP_YEPriming pulse PP applied to odd-numbered row electrodes X and Y_XOAnd PP_YOAre different from each other in application timing.
[0054]
However, in the priming process PI, as shown in FIGS. 19 and 20, the final priming pulse PP_XEAnd the final priming pulse PP_XOAre applied at the same timing. Further, during this time, the odd-numbered Y electrode driver 53 and the even-numbered Y electrode driver 54 apply a common discharge pulse CP of a negative voltage to all the row electrodes Y as shown in FIGS.₁~ Y_nAt the same time. Common discharge pulse CP and final priming pulse PP_XEAnd PP_XO, A final priming discharge is generated in the control discharge cell C2 in which the wall charge is formed, and a first sustain discharge is generated in the display discharge cell C1 in which the wall charge is formed by the priming discharge. Is done.
[0055]
FIG. 21 is a diagram showing a driving pattern in one field (frame) when driving the PDP 50 by employing the selective writing address method. As shown in FIG. 21, such drive patterns include (N + 1) types of drive patterns from a first drive pattern corresponding to the lowest luminance to an (N + 1) th drive pattern corresponding to the highest luminance. The double circle shown in FIG. 21 indicates the address step (W_ODD, W_EVE) Indicates that an address discharge (selective writing discharge) is generated, and the pixel cell PC repeatedly emits light in the sustaining process of this subfield. On the other hand, since no address discharge (selective write discharge) is generated in a subfield without a double circle, the pixel cell PC is turned off in the sustaining process of this subfield. Therefore, for example, according to the first drive pattern shown in FIG. 21, since the pixel cell PC does not emit any light through SF1 to SF (N), a black display with the lowest luminance is expressed. Further, according to the third driving pattern, since the pixel cells PC emit light in the sustaining steps of SF1 and SF2, the number of times of light emission assigned to the sustaining step of SF1 and the light emission assigned to the sustaining step of SF2. An intermediate luminance corresponding to the total number of times is expressed.
[0056]
FIG. 22 is a diagram showing a drive pattern in one field (frame) when driving the PDP 50 by employing the selective erase address method. As shown in FIG. 22, the driving patterns include (N + 1) types of driving patterns from a first driving pattern corresponding to the lowest luminance to an (N + 1) th driving pattern corresponding to the highest luminance. The black circle shown in FIG. 22 indicates the address step (W_ODD, W_EV _E), An address discharge (selective erasing discharge) is generated to extinguish the wall charges formed in the control discharge cell C2, thereby turning off the pixel cell PC. On the other hand, white circles indicate that the pixel cell PC repeatedly emits light in the sustain process of this subfield. Therefore, for example, according to the first drive pattern shown in FIG. 21, since the pixel cell PC does not emit any light through SF1 to SF (N), a black display with the lowest luminance is expressed. Further, according to the third driving pattern, since the pixel cells PC emit light in the sustaining steps of SF1 and SF2, the number of times of light emission assigned to the sustaining step of SF1 and the light emission assigned to the sustaining step of SF2. An intermediate luminance corresponding to the total number of times is expressed. The drive control circuit 56 selects and executes one of the (N + 1) types of drive patterns as shown in FIG. 21 or 22 corresponding to the luminance level represented by the input video signal. That is, the pixel drive data bits DB1 to DB (N) are generated in accordance with the input video signal and supplied to the address driver 55 so that the drive state is as shown in FIG. 21 or FIG. By such driving, the luminance level represented by the input video signal can be represented by the intermediate luminance of the (N + 1) gradation.
[0057]
In the above embodiment, 2 subfields represented by N subfields are used.^NA case has been described in which the PDP 50 is subjected to (N + 1) gradation gradation using only (N + 1) types of driving patterns as shown in FIG. 21 or FIG.^NThe same can be applied to gradation driving.
FIG. 23 shows a case where the PDP 50 is set to 2 by adopting the selective erase address method.^NFIG. 9 is a diagram showing a light emission drive sequence when performing grayscale driving.
[0058]
In the light emission drive sequence shown in FIG. 23, the odd-numbered row reset process R_ODD′, Odd-numbered row address process W_ODD′, The even row resetting process R_EVE′, The even-numbered address step W_EVE′, A priming process P ′, a sustaining process I ′, a wall charge moving process T, and an erasing process E ′ are sequentially performed. It should be noted that the various drive pulses applied to the PDP 50 in each step and the application timing are the same as those shown in FIG. In addition, the PDP 50 is set to 2 by adopting the selective write address method.^NWhen performing gradation driving, the odd-numbered row reset process R is performed only in the first subfield SF1._ODDAnd even row reset process R_EVEExecute
[0059]
【The invention's effect】
As described above, in the present invention, the unit light emitting region (pixel cell PC) in the display panel is changed to the first discharge cell (display discharge cell C1) and the second discharge cell (control discharge cell C2) including the light absorbing layer. Has been built. In addition, a sustain discharge that causes light emission that controls a display image is generated in the first discharge cell, and various control discharges that emit light that do not contribute to the display image are generated in the second discharge cell.
[0060]
Therefore, according to the present invention, since the discharge light accompanying the control discharge such as the reset discharge and the address discharge does not appear on the panel display surface, the contrast of the display image, particularly, an image corresponding to an overall dark scene is displayed. It is possible to improve the dark contrast during the operation.
[Brief description of the drawings]
FIG. 1 is a diagram showing a part of the configuration of a conventional surface discharge type AC plasma display panel.
FIG. 2 is a diagram showing a cross section taken along line VV shown in FIG.
FIG. 3 is a view showing a cross section taken along line WW shown in FIG. 1;
FIG. 4 is a diagram showing various drive pulses applied to the plasma display panel in one subfield and their application timings.
FIG. 5 is a diagram showing a configuration of a plasma display device as a display device according to the present invention.
6 is a plan view of the PDP 50 viewed from the display surface side of the PDP 50 mounted on the plasma display device shown in FIG.
FIG. 7 is a view showing a cross section taken along line VV shown in FIG. 6;
FIG. 8 is a view in which the PDP 50 is viewed from obliquely above the display surface of the PDP 50.
FIG. 9 is a diagram showing an example of a light emission drive sequence when driving the PDP 50 by employing the selective write address method.
10 is a diagram showing various drive pulses applied to the PDP 50 in the first subfield SF1 according to the light emission drive sequence shown in FIG. 9 and their application timings.
11 is a diagram showing various drive pulses applied to the PDP 50 and their application timings in each subfield after the subfield SF2 according to the light emission drive sequence shown in FIG.
FIG. 12 is a diagram showing another example of the light emission drive sequence when driving the PDP 50 by employing the selective write address method.
FIG. 13 is a diagram showing still another example of the light emission drive sequence when driving the PDP 50 by employing the selective write address method.
FIG. 14 is a diagram showing an example of a light emission drive sequence when driving the PDP 50 by employing the selective erase address method.
15 is a diagram showing various drive pulses applied to the PDP 50 in the first subfield SF1 and their application timings in accordance with the light emission drive sequence shown in FIG.
16 is a diagram showing various drive pulses applied to the PDP 50 and their application timings in each subfield after the subfield SF2 according to the light emission drive sequence shown in FIG.
17 is a diagram showing another example of various drive pulses applied to the PDP 50 in the first subfield SF1 according to the light emission drive sequence shown in FIG. 9 and their application timings.
18 is a diagram showing another example of various drive pulses applied to the PDP 50 in each subfield after the subfield SF2 according to the light emission drive sequence shown in FIG. 9 and the application timing thereof.
19 is a diagram showing another example of various drive pulses applied to the PDP 50 in the first subfield SF1 according to the light emission drive sequence shown in FIG. 14 and the application timing thereof.
20 is a diagram showing another example of various drive pulses applied to the PDP 50 in each subfield after the subfield SF2 according to the light emission drive sequence shown in FIG. 14 and the application timing thereof.
FIG. 21 is a diagram showing an example of a driving pattern in each field when the PDP 50 is driven by (N + 1) gradation by adopting the selective write address method.
FIG. 22 is a diagram showing an example of a drive pattern in each field when the PDP 50 is driven by (N + 1) gradation by adopting the selective erase address method.
FIG. 23 shows PDP50 as 2^NFIG. 5 is a diagram illustrating an example of a light emission drive sequence used when performing grayscale driving.
[Explanation of symbols]
50 PDP
51 odd-numbered X electrode driver
52 even X electrode driver
53 odd number Y electrode driver
54 even Y electrode driver
55 address driver
56 drive control circuit
C1 display discharge cell
C2 control discharge cell
PC pixel cell

Claims

A display device that performs image display corresponding to the input video signal according to pixel data of each pixel based on the input video signal,
A front substrate and a rear substrate opposed to each other with a discharge space interposed therebetween; a plurality of row electrode pairs provided on an inner surface of the front substrate; and a plurality of row electrode pairs arranged on the inner surface of the rear substrate so as to cross the row electrode pairs. A display having a plurality of column electrodes and a unit light emitting region formed of a first discharge cell and a second discharge cell provided with a light absorbing layer at each intersection of the row electrode pair and the column electrode; Panels and
While sequentially applying a scan pulse to one row electrode of each of the row electrode pairs, a pixel data pulse corresponding to the pixel data is sequentially applied to each of the column electrodes for one display line at the same timing as the scan pulse. Address means for setting the first discharge cell to one of a lit cell state and a non-lit cell state by selectively causing an address discharge in the second discharge cell.
A display device comprising: a sustaining unit that repeatedly applies a sustain pulse to each of the row electrode pairs to generate a sustain discharge only in the first discharge cells in the lighting cell state.

The addressing means applies a priming pulse alternately to each of the row electrode pairs after the address discharge is generated to cause the priming discharge only in the first discharge cells in which the address discharge is generated, thereby causing the first discharge. 2. The display device according to claim 1, further comprising priming means for moving the wall charges formed in the discharge cells into the second discharge cells and setting the second discharge cells to the lighting cell state.

The display device according to claim 1, wherein the discharge spaces of the unit light emitting regions are sealed with each other by a partition.

The first discharge cells and the second discharge cells in the unit light emitting region are separated by a horizontal wall having a height lower than that of the partition wall, and the gap is formed between the horizontal wall and the front substrate. The display device according to claim 1, wherein the discharge spaces communicate with each other.

The display device according to claim 1, wherein a phosphor layer that emits light by discharge is formed only in the first discharge cell.

Each of the row electrodes constituting the row electrode pair is a bus electrode extending in the horizontal direction, and projects from the position corresponding to each of the column electrodes on the bus electrode toward the other row electrode. And a protruding electrode end formed by
The first discharge cell includes the protruding electrode end of each of the row electrodes carrying the row electrode pair,
The second discharge cell includes the bus electrode of one row electrode in the row electrode pair and the bus electrode of one row electrode in the row electrode pair adjacent to the row electrode pair. Item 2. The display device according to Item 1.

Prior to the address discharge by the address means, a reset pulse is applied between one row electrode of the row electrode pair and one row electrode of an adjacent row electrode pair to generate a reset discharge in the second discharge cell. 2. The display device according to claim 1, further comprising resetting means.

The reset means may execute the reset discharge generated in the second discharge cell belonging to the odd display line and the reset discharge generated in the second discharge cell belonging to the even display line separately in time. The display device according to claim 7, characterized in that:

The addressing means may execute the address discharge generated in the second discharge cell belonging to the odd display line and the address discharge generated in the second discharge cell belonging to the even display line separately in time. The display device according to claim 1, wherein:

8. The display device according to claim 7, wherein the reset pulse has a waveform whose level transition is gentler in a rising section and a falling section as compared with the sustain pulse.

After the end of the sustain discharge by the sustaining means, the first erase pulse is applied to one row electrode of the row electrode pair, and the second erase pulse is applied to the other row electrode of the row electrode pair. 2. The display device according to claim 1, further comprising an erasing means for causing an erasing discharge in the first discharge cell and the second discharge cell.

After the end of the sustain discharge by the sustaining means, a wall charge transfer pulse is applied to one of the row electrodes of the row electrode pair to cause a discharge, so that the first discharge cells having wall charges formed thereon are discharged from the second discharge electrodes. Wall charge moving means for moving the wall charge into a discharge cell to set the second discharge cell to the lighting cell state;
And an erasing means for generating an erasing discharge only in the first discharge cell by applying an erasing pulse to each of the row electrodes serving as the row electrode pairs after the wall charge moving operation by the wall charge moving means. The display device according to claim 1, further comprising:

A front substrate and a rear substrate opposed to each other with a discharge space interposed therebetween; a plurality of row electrode pairs provided on an inner surface of the front substrate; and a plurality of row electrode pairs arranged on the inner surface of the rear substrate so as to cross the row electrode pairs. A display having a plurality of column electrodes and a unit light emitting region formed of a first discharge cell and a second discharge cell provided with a light absorbing layer at each intersection of the row electrode pair and the column electrode; A driving method of a display panel that drives a panel according to pixel data of each pixel based on an input video signal,
While sequentially applying a scan pulse to one row electrode of each of the row electrode pairs, a pixel data pulse corresponding to the pixel data is sequentially applied to each of the column electrodes for one display line at the same timing as the scan pulse. An address step of setting the first discharge cell to one of a lit cell state and a non-lit cell state by selectively causing an address discharge in the second discharge cell.
A sustaining step of repeatedly applying a sustain pulse to each of the row electrode pairs to generate a sustain discharge only in the first discharge cells in the lighting cell state.

The addressing step comprises applying a priming pulse alternately to each of the row electrode pairs after the address discharge is generated to cause the priming discharge only in the first discharge cells in which the address discharge has been generated. 14. The display panel according to claim 13, further comprising a priming step of moving the wall charges formed in the discharge cells into the second discharge cells and setting the second discharge cells to the lighting cell state. Drive method.

A reset step of generating a reset discharge in the second discharge cell by applying a reset pulse to one row electrode of the row electrode pair and one row electrode of an adjacent row electrode pair prior to the address step. 14. The method of driving a display panel according to claim 13, wherein:

The reset process includes generating an odd reset process for each of the second discharge cells belonging to an odd display line, and generating the reset discharge for each of the second discharge cells belonging to an even display line. 14. The method of driving a display panel according to claim 13, comprising: an even reset step.

The addressing process includes generating an address discharge for each of the second discharge cells belonging to an odd display line, and generating the address discharge for each of the second discharge cells belonging to an even display line. 14. The method of driving a display panel according to claim 13, comprising: an even address step.

14. The display panel driving method according to claim 13, wherein the reset pulse has a waveform whose level transition is gentler in a rising section and a falling section as compared with the sustain pulse.

After the end of the sustaining step, a first erase pulse is applied to one row electrode of the row electrode pair, and a second erase pulse is applied to the other row electrode of the row electrode pair. 14. The method according to claim 13, further comprising an erasing step for causing an erasing discharge in the second discharge cell.

After the end of the sustaining step, a wall charge transfer pulse is applied to one of the row electrodes of the row electrode pair to cause discharge, and the wall discharge is formed from the first discharge cell into the second discharge cell. A wall charge moving step of moving a wall charge to set the second discharge cell to the lighting cell state;
14. The display panel according to claim 13, further comprising: an erasing step of generating an erasing discharge only in the first discharge cell by applying an erasing pulse to each of the row electrodes serving as the row electrode pair. Drive method.