JP2004031198A

JP2004031198A - Display device and method of driving display panel

Info

Publication number: JP2004031198A
Application number: JP2002187466A
Authority: JP
Inventors: Tsutomu Tokunaga; 徳永　勉; Eishiro Otani; 尾谷　栄志郎; Nobuhiko Saegusa; 三枝　信彦
Original assignee: Pioneer Display Products Corp; Pioneer Electronic Corp
Current assignee: Pioneer Corp; Pioneer Display Products Corp
Priority date: 2002-06-27
Filing date: 2002-06-27
Publication date: 2004-01-29

Abstract

PROBLEM TO BE SOLVED: To provide a display device enhancing dark contrast and to provide a method of driving a display panel. SOLUTION: The display panel has a unit luminescent region comprising a first discharge cell and a second discharge cell having a light absorbing layer, and formed in a crossing part of a plurality of first line electrodes and a plurality of second line electrodes formed by alternately and every pair replacing arranging order with a plurality of column electrodes, and when the display panel is driven, sustain discharge carrying light emission in charge of a display image is conducted with the first discharge cell, and various control discharge accompanied by light emission not taking part in the display image is conducted with the second discharge cell. COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明が属する技術分野】
本発明は、表示パネルを搭載した表示装置に関する。
【０００２】
【従来の技術】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。
図１〜図３は、従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である。
【０００３】
プラズマディスプレイパネル（ＰＤＰ）には、互いに平行に配置された前面ガラス基板１と背面ガラス基板４との間に画素毎に放電を生じさせるための構成が形成されている。前面ガラス基板１の表面が表示面となる。前面ガラス基板１の裏面側には、長手の複数の行電極対（Ｘ’，Ｙ’）と、この行電極対（Ｘ’，Ｙ’）を被覆する誘電体層２と、この誘電体層２の裏面を被覆するＭｇＯからなる保護層３が順に設けられている。各行電極Ｘ’，Ｙ’は、それぞれ、幅の広いＩＴＯ等の透明導電膜からなる透明電極Ｘａ’，Ｙａ’と、その導電性を補う幅の狭い金属膜からなるバス電極Ｘｂ’，Ｙｂ’とから構成されている。行電極Ｘ’とＹ’とが放電ギャップｇ’を挟んで対向するように表示画面の垂直方向に交互に配置されており、各行電極対（Ｘ’，Ｙ’）によって、マトリクス表示の１表示ライン（行）Ｌが構成されている。背面ガラス基板４には、行電極対Ｘ’，Ｙ’と直交する方向に配列された複数の列電極Ｄ’と、この列電極Ｄ’間にそれぞれ平行に形成された帯状の隔壁５と、この隔壁５の側面と列電極Ｄ’を被覆するそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光材料によって形成された蛍光体層６とが設けられている。上記保護層３及び蛍光体層６間には、キセノンを含むＮｅ−Ｘｅガスが封入されている放電空間Ｓ’が存在する。各表示ラインＬには、列電極Ｄ’及び行電極対（Ｘ’，Ｙ’）の交差部において放電空間Ｓ’を隔壁５によって区画した、単位発光領域としての放電セルＣ’が形成されている。
【０００４】
上記の面放電方式交流型ＰＤＰにおける画像の形成には、中間調を表示させるための方法として、１フィールドの表示期間をＮビットの表示データの各ビット桁の重み付けに対応した回数だけ発光するＮ個のサブフィールドに分割する、いわゆる、サブフィールド法が用いられている。
このサブフィールド法において、１フィールドの表示期間が分割された各サブフィールドは、図４に示す如く、一斉リセット期間Ｒｃ、アドレス期間Ｗｃ、及びサスティン期間Ｉｃによって構成されている。一斉リセット期間Ｒｃでは、互いに対をなす行電極Ｘ_１’〜Ｘ_ｎ’とＹ_１’〜Ｙ_ｎ’間にリセットパルスＲＰｘ，ＲＰｙが一斉に印加されることによって、全ての放電セルにおいて一斉にリセット放電が行われ、これによって、一旦、各放電セル内に所定量の壁電荷が形成される。次のアドレス期間Ｗｃでは、行電極対の一方の行電極Ｙ_１’〜Ｙ_ｎ’に、順次、走査パルスＳＰが印加されるとともに、列電極Ｄ_１’〜Ｄ_ｍ’に、各表示ライン毎に画像の表示データに対応した表示データパルスＤＰ_１〜ＤＰ_ｎが印加されて、アドレス放電（選択消去放電）が生起される。このとき、各放電セルは、画像の表示データに対応して、消去放電が発生されずに壁電荷が形成されたままの発光セルと、消去放電が発生して壁電荷が消滅した非発光セルとに分けられる。次のサスティン期間Ｉｃでは、互いに対をなす行電極Ｘ_１’〜Ｘ_ｎ’とＹ_１’〜Ｙ_ｎ’間にサスティンパルスＩＰｘ，ＩＰｙが各サブフィールドの重み付けに対応した数だけ印加される。これによって、壁電荷が残留したままの発光セルのみが、印加されるサスティンパルスＩＰｘ，ＩＰｙの数に対応した数だけサスティン放電を繰り返す。かかるサスティン放電により、放電空間Ｓ’に封入されているキセノンＸｅから波長１４７ｎｍの真空紫外線が放射される。かかる真空紫外線により、背面基板上に形成されている赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層が励起して可視光を発生することにより、入力映像信号に対応した画像が得られるのである。
【０００５】
このようなＰＤＰにおける画像形成においては、上記のように、アドレス放電やサスティン放電の安定化のためにその放電の開始前にリセット放電が行われる。更に、アドレス放電も各サブフィールド毎に行われる。従来のＰＤＰでは、このリセット放電およびアドレス放電が、サスティン放電によって画像形成のための可視光を発生させる放電セルＣ’内において行われる。
【０００６】
よって、黒等の暗い画像の表示が行われる際にも、リセット放電やアドレス放電による発光がパネルの表示面に現れて画面が明るくなってしまうために、暗コントラストが低下する場合があった。
【０００７】
【発明が解決しようとする課題】
そこで、本発明は、かかる問題点を解決すべく為されたものであり、暗コントラストを向上させることが出来る表示装置及び表示パネルの駆動方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明による表示装置は、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板上において交互にかつ一対毎に配列順を入れ替えて形成されている複数の第１行電極及び第２行電極と、前記背面基板上において前記第１行電極及び前記第２行電極に交叉して形成されている複数の列電極とを有し、前記第１行電極及び前記第２行電極と前記列電極との各交叉部に第１放電セル及び光吸収層が設けられている第２放電セルからなる単位発光領域が形成されている表示パネルと、前記第２行電極の各々に順次、走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加することにより前記第２放電セル内で選択的にアドレス放電を生起せしめて前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス手段と、前記第１行電極及び前記第２行電極各々に交互にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみにおいてサスティン放電を生起せしめるサスティン手段と、を含む。
【０００９】
又、本発明による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板上において交互にかつ一対毎に配列順を入れ替えて形成されている複数の第１行電極及び第２行電極と、前記背面基板上において前記第１行電極及び前記第２行電極に交叉して形成されている複数の列電極とを有し、前記第１行電極及び前記第２行電極と前記列電極との各交叉部に第１放電セル及び光吸収層が設けられている第２放電セルからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動方法であって、前記第２行電極の各々に順次、走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加することにより前記第２放電セル内で選択的にアドレス放電を生起せしめて前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、前記第１行電極及び前記第２行電極各々に交互にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみにおいてサスティン放電を生起せしめるサスティン行程と、を含む。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図５は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図５に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５２、Ｙ電極ドライバ５４、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１１】
ＰＤＰ５０には、画像表示面を担う前面ガラス基板（後述する）と、背面ガラス基板（後述する）とが互いに平行に形成されている。かかる前面ガラス基板には、画像表示面の垂直方向に伸張している列電極Ｄ_１〜Ｄ_ｍ、並びに、画像表示面の水平方向に伸張している行電極Ｘ_１〜Ｘ_ｎ及び行電極Ｙ_１〜Ｙ_ｎが形成されている。行電極Ｘ_１〜Ｘ_ｎ及び行電極Ｙ_１〜Ｙ_ｎ各々は、図５に示すように、Ｘ_１、Ｙ_１、Ｙ_２、Ｘ_２、Ｘ_３、Ｙ_３、Ｙ_４、Ｘ_４、・・・・、Ｘ_ｎ−３、Ｙ_ｎ−３、Ｙ_ｎ−２、Ｘ_ｎ−２、Ｘ_ｎ−１、Ｙ_ｎ−１、Ｙ_ｎ、Ｘ_ｎなる順に配列されている。すなわち、一対の行電極Ｘ及びＹが、交互にかつ一対毎にその配列順を入れ替えて前面ガラス基板上に配列されているのである。この際、一対の行電極である行電極対（Ｘ_１，Ｙ_１）〜行電極対（Ｘ_ｎ，Ｙ_ｎ）の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ_１〜Ｄ_ｍ各々との交叉部には単位発光領域としての画素セルＰＣ_１、１〜ＰＣ_ｎ，ｍが図５に示す如くマトリクス状に配列されている。
【００１２】
図６〜図８は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
図６は、ＰＤＰ５０を前面ガラス基板側と背面ガラス基板側とで分離して内部を眺めた図であり、図７は図６の黒矢印の方向からＰＤＰ５０を眺めた断面図である。又、図８は、前面ガラス基板側からＰＤＰ５０を眺めた透過平面図である。
【００１３】
図７に示すように前面ガラス基板２０及び背面ガラス基板２３は互いに平行に形成されている。前面ガラス基板２０の一方の面がＰＤＰ５０としての画像表示面となり、その他方の面（以下、裏面と称する）側には、複数の長手の行電極対（Ｘ，Ｙ）が画像表示面における水平方向（図５の左右方向）に夫々平行に配列されている。
【００１４】
行電極Ｘは、Ｔ字形状に形成されたＩＴＯ等の透明導電膜からなる透明電極Ｘａと、金属膜からなる黒色のバス電極Ｘｂとによって構成されている。バス電極Ｘｂは、画像表示面における水平方向に伸張した帯状の電極である。透明電極Ｘａにおける幅狭の基端部が画像表示面における垂直方向に伸張してバス電極Ｘｂに接続されている。透明電極Ｘａは、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々接続されている。すなわち、透明電極Ｘａは帯状のバス電極Ｘｂ上における各列電極Ｄに対応した位置から、対を為す行電極Ｙ側に向けて突起した突起電極端なのである。行電極Ｙも同様に、Ｔ字形状に形成されたＩＴＯ等の透明電極膜からなる透明電極Ｙａと、金属膜からなる黒色のバス電極Ｙｂとによって構成されている。バス電極Ｙｂは、画像表示面における水平方向に伸張した帯状の電極である。透明電極Ｙａにおける幅狭の基端部が画像表示面における垂直方向に伸張してバス電極Ｙｂに接続されている。透明電極Ｙａは、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々接続されている。すなわち、透明電極Ｙａは帯状のバス電極Ｙｂ上における各列電極Ｄに対応した位置から、対を為す行電極Ｘ側に向けて突起した突起電極端なのである。行電極Ｘ及びＹは、画像表示面における垂直方向においてＸ、Ｙ、Ｙ、Ｘ、Ｘ、Ｙ、Ｙ、Ｘ・・・・の形態で配列されている。バス電極Ｘｂ及びＹｂに沿って等間隔に並列されたそれぞれの透明電極Ｘａ及びＹａが、互いに対となる相手の行電極側に伸張している。これら透明電極Ｘａ及びＹａ各々における幅広の先端部が、互いに所定幅の放電ギャップｇを介して対向して配置されている。
【００１５】
又、図６及び図７に示すように、前面ガラス基板２０の裏面には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層２１が形成されている。互いに隣接する２つのバス電極Ｘｂの位置に対応した誘電体層２１上の位置、及び互いに隣接する２つのバス電極Ｙｂの位置に対応した誘電体層２１上の位置には、誘電体層２１から背面側に向かって突出した嵩上げ誘電体層２２が形成されている。嵩上げ誘電体層２２は、バス電極Ｘｂ及びＹｂに対して平行方向に伸張して形成されている。嵩上げ誘電体層２２の表面及び嵩上げ誘電体層２２が形成されていない誘電体層２１の表面は、ＭｇＯからなる保護層（図示せず）によって被覆されている。尚、互いに隣接する２つのバス電極Ｙｂが配置されている誘電体層２１上の領域に形成されている嵩上げ誘電体層２２には、黒色または暗色の顔料を含んだ光吸収層からなる黒色嵩上げ部２２Ａが形成されている。黒色嵩上げ部２２Ａも嵩上げ誘電体層２２と同様に、バス電極Ｘｂ及びＹｂに対して平行方向に伸張して形成されている。
【００１６】
一方、前面ガラス基板２０と放電空間を介して平行に配置された背面ガラス基板２３上には、夫々、バス電極Ｘｂ及びＹｂと直交する方向に伸張している列電極Ｄの各々が、互いに所定の間隔を開けて平行に配列されている。尚、列電極Ｄの各々は、透明電極Ｘａ及びＹａに対向した背面ガラス基板２３上の位置に夫々形成されている。更に、背面ガラス基板２３上には、各列電極Ｄを被覆する白色の列電極保護層（誘電体層）２４が形成されている。列電極保護層２４上には、第１横壁２５Ａ、第２横壁２５Ｂ及び縦壁２５Ｃからなる隔壁２５が形成されている。
【００１７】
第１横壁２５Ａの各々は、列電極保護層２４上における各バス電極Ｘｂに対向した位置において、バス電極Ｘｂと平行に伸張して形成されている。第２横壁２５Ｂの各々は、列電極保護層２４上における各バス電極Ｙｂに対向した位置において、バス電極Ｙｂと平行に伸張して形成されている。縦壁２５Ｃの各々は、バス電極Ｘｂ，Ｙｂに沿って等間隔に配置された各透明電極Ｘａ，Ｙａの間の位置において、夫々バス電極Ｘｂ（Ｙｂ）と直交する方向、つまり垂直方向に伸張して形成されている。尚、第２横壁２５Ｂは嵩上げ誘電体層２２を被覆している保護層には当接されていないので、両者の間には図７に示す如き隙間ｒが形成される。
【００１８】
更に、互いに隣接する一対のバス電極Ｙｂ間に対向した背面ガラス基板２３上の位置には、前面ガラス基板２０に向けて突出しており、かつこれら２つのバス電極Ｙｂに沿って伸張した突起リブ２７が形成されている。突起リブ２７は、図６及び図７に示す如くその断面が台形であり、互いに隣接する２つの第２横壁２５Ｂ間に存在する列電極Ｄの一部分と、この部分を被覆している列電極保護層２４を隆起させている。突起リブ２７によって隆起した列電極保護層２４の頂上部が黒色嵩上げ部２２Ａに当接している。尚、突起リブ２７は、列電極保護層２４と同一の誘電材料によって形成するようにしても良く、あるいは背面ガラス基板２３上にサンドプラストやウェットエッチングなどの方法によって凹凸を形成することにより構成してもよい。
【００１９】
ここで、互いに隣接する２つのバス電極Ｙｂに沿って背面ガラス基板２３上に形成されている突起リブ２７、第１横壁２５Ａ、及び縦壁２５Ｃによって囲まれた図８の一点鎖線にて示す如き領域が、画素を担う画素セルＰＣとなる。更に、各画素セルＰＣは、図８の破線にて示す如く、第２横壁２５Ｂによって表示放電セルＣ１及び制御放電セルＣ２に区分けされている。表示放電セルＣ１及び制御放電セルＣ２各々の放電空間内には放電ガスが封入されており、両者は図７に示す如き隙間ｒを介して互いに連通されている。
【００２０】
表示放電セルＣ１は、列電極Ｄ、並びに互いに対向する一対の透明電極Ｘａ及びＹａを含む。すなわち、表示放電セルＣ１内には、その画素セルＰＣが属する表示ラインに対応した行電極対（Ｘ，Ｙ）における行電極Ｘの透明電極Ｘａ、及び行電極Ｙの透明電極Ｙａが互いに放電ギャップｇを介して対向して形成されている。例えば、第２表示ラインに属する画素セルＰＣ_２ _， _１〜ＰＣ_２ _， _ｍ各々の表示放電セルＣ１内には、行電極Ｘ_２の透明電極Ｘａと、行電極Ｙ_２の透明電極Ｙａが形成されているのである。更に、表示放電セルＣ１内の放電空間に面する第１横壁２５Ａ、縦壁２５Ｃ、及び第２横壁２５Ｂ各々の側面、並びに列電極保護層２４の表面には、これら５つの面を全て覆うように蛍光体層２６が形成されている。蛍光体層２６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。
【００２１】
一方、制御放電セルＣ２は、列電極Ｄ、突起リブ２７、バス電極Ｙｂ、嵩上げ誘電体層２２、及び黒色嵩上げ部２２Ａを含んでいる。尚、突起リブ２７における制御放電セルＣ２に面している側面は傾斜面であり、この傾斜面上に形成されている列電極Ｄとバス電極Ｙｂとが図７に示す如く、背面ガラス基板２３の表面に対する垂直方向において互いに対向して配置されている。
【００２２】
以上の如く、ＰＤＰ５０では、突起リブ２７、第１横壁２５Ａ、及び縦壁２５Ｃによって囲まれた領域に画素を担う画素セルＰＣが形成されている。この際、各画素セルＰＣは、互いにその放電空間が連通している表示放電セルＣ１及び制御放電セルＣ２からなり、行電極Ｘ_１〜Ｘ_ｎ、行電極Ｙ_１〜Ｙ_ｎ、及び列電極Ｄ_１〜Ｄ_ｍを介して以下の如く駆動される。
【００２３】
Ｘ電極ドライバ５２は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘ_１〜Ｘ_ｎ各々に各種駆動パルス（後述する）を印加する。Ｙ電極ドライバ５４は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙ_１〜Ｙ_ｎ各々に各種駆動パルス（後述する）を印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ_１〜Ｄ_ｍに各種駆動パルス（後述する）を印加する。
【００２４】
駆動制御回路５６は、映像信号における各フィールド（フレーム）をＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々に分割して駆動する、いわゆるサブフィールド（サブフレーム）法に基づいてＰＤＰ５０を駆動制御する。駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す画素データに変換する。次に、かかる画素データを、各サブフィールドＳＦ１〜ＳＦ（Ｎ）毎に発光を実施させるか否かを指定する画素駆動データビット群ＤＢ１〜ＤＢ（Ｎ）に変換してアドレスドライバ５５に供給する。
【００２５】
更に、駆動制御回路５６は、図９に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を発生してＸ電極ドライバ５２及びＹ電極ドライバ５４に供給する。
尚、図９に示す発光駆動シーケンスでは、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々において、アドレス行程Ｗ、サスティン行程Ｉ、及び消去行程Ｅを順次実行する。更に、先頭のサブフィールドＳＦ１においてのみで、アドレス行程Ｗに先だってリセット行程Ｒを実行する。
【００２６】
図１０は、先頭のサブフィールドＳＦ１内において上記Ｘ電極ドライバ５２、Ｙ電極ドライバ５４及びアドレスドライバ５５各々がＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。又、図１１は、サブフィールドＳＦ２〜ＳＦ（Ｎ）の各々内において上記Ｘ電極ドライバ５２、Ｙ電極ドライバ５４及びアドレスドライバ５５各々がＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
【００２７】
先ず、サブフィールドＳＦ１のリセット行程Ｒでは、Ｘ電極ドライバ５２が、図１０に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｘを発生して、行電極Ｘ_１〜Ｘ_ｎの各々に同時に印加する。上記リセットパルスＲＰ_Ｘの印加と同時に、Ｙ電極ドライバ５４は、図１０に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｙを発生して、行電極Ｙ_１〜Ｙ_ｎ各々に同時に印加する。尚、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙ各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、後述するサスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。リセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加に応じて、ＰＤＰ５０の全ての画素セルＰＣ_１ _， _１〜ＰＣ_ｎ _， _ｍ各々内においてリセット放電が生起される。つまり、図７に示す如き制御放電セルＣ２内において突起リブ２７によって隆起した列電極Ｄの一部と、バス電極Ｙｂとの間でリセット放電が生起されるのである。この際、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙの立ち上がり時において第１回目のリセット放電が生起され、その放電終息後にバス電極Ｙｂ近傍に負極性の壁電荷が形成される。その後、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙの立ち下がり時において第２回目のリセット放電が生起され、上記の壁電荷が消滅する。
【００２８】
このように、リセット行程Ｒでは、ＰＤＰ５０の属する全ての画素セルＰＣの制御放電セルＣ２内から壁電荷を消滅させて、全ての画素セルＰＣを消灯セル状態に初期化する。
次に、各サブフィールドのアドレス行程Ｗでは、Ｘ電極ドライバ５２が、図１０又は図１１に示す如き所定の一定の正電圧を行電極Ｘ_１〜Ｘ_ｎ各々に印加しつづける。Ｙ電極ドライバ５４は、交互に負電圧の走査パルスＳＰを発生し、これを行電極Ｙ_１〜Ｙ_ｎ各々に順次、印加して行く。この間、アドレスドライバ５５は、このアドレス行程Ｗが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの各画素駆動データビットを、その論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及びバス電極Ｙｂ間においてアドレス放電（選択書込放電）が生起される。この間、行電極Ｘには高電圧の画素データパルスＤＰと同一極性、つまり正電圧が印加されているので、制御放電セルＣ２内で生起されたアドレス放電が図７に示す隙間ｒを介して表示放電セルＣ１内に拡張する。これにより、表示放電セルＣ１内の透明電極Ｘａ及びＹｂ間で放電が生起され、その放電終息後、制御放電セルＣ２及び表示放電セルＣ１の各々内に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、この画素セルＰＣの制御放電セルＣ２及び表示放電セルＣ１内には壁電荷が形成されない。
【００２９】
このように、アドレス行程Ｗでは、画素データ（入力映像信号）に応じて選択的に画素セルＰＣの制御放電セルＣ２内においてアドレス放電を生起せしめる。そして、このアドレス放電を表示放電セルＣ１に拡張することにより表示放電セルＣ１内に壁電荷を形成させて画素セルＰＣを点灯セル状態に設定する。一方、上記アドレス放電の生起されなかった画素セルＰＣは消灯セル状態に設定される。
【００３０】
次に、各サブフィールドのサスティン行程Ｉでは、Ｘ電極ドライバ５２が図１０又は図１１に示す如き正電圧のサスティンパルスＩＰ_Ｘを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、行電極Ｘ_１〜Ｘ_ｎ各々に印加する。更に、かかるサスティン行程Ｉでは、Ｙ電極ドライバ５４が、正電圧のサスティンパルスＩＰ_Ｙをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、行電極Ｙ_１〜Ｙ_ｎ各々に印加する。尚、図１０又は図１１に示すように、サスティンパルスＩＰ_Ｘと、サスティンパルスＩＰ_Ｙとは、その印加タイミングが互いにずれている。上記サスティンパルスＩＰ_Ｘ、ＩＰ_Ｙが印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、表示放電セルＣ１に形成されている蛍光体層２６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板２０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００３１】
このように、上記サスティン行程Ｉでは、点灯セル状態に設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、各サブフィールドの消去行程Ｅでは、Ｙ電極ドライバ５４が、図１０又は図１１に示す如き立ち下がり時におけるレベル推移が緩やかな波形を有する正電圧の消去パルスＥＰ_Ｙを行電極Ｙ_１〜Ｙ_ｎに印加する。尚、消去パルスＥＰ_Ｙは、図１０又は図１１に示されるように、立ち下がりの終了時点において負電圧となる。更に、消去行程Ｅでは、Ｘ電極ドライバ５２が、消去パルスＥＰ_Ｙと同時に図１０又は図１１に示す如き波形を有する消去パルスＥＰ_ＸをＰＤＰ５０の行電極Ｘ_１〜Ｘ_ｎに印加する。上記消去パルスＥＰ_Ｙ及びＥＰ_Ｘの印加直後に、制御放電セルＣ２内の列電極Ｄの一部と、バス電極Ｙｂとの間で消去放電が生起される。更に、消去パルスＥＰ_Ｙが負電圧となるタイミングで、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間において消去放電が生起される。上述した如き２回の消去放電により、制御放電セルＣ２及び表示放電セルＣ１各々内に形成されていた壁電荷が消去される。すなわち、ＰＤＰ５０の全ての画素セルＰＣが消灯セル状態に推移するのである。
【００３２】
上述した如き駆動により、サブフィールドＳＦ１〜ＳＦ（Ｎ）を通して各サスティン行程Ｉにおいて実施された発光回数の合計に対応した中間輝度が視覚される。つまり、各サブフィールド内のサスティン行程Ｉにて生起されたサスティン放電に伴う放電光によって、入力映像信号に対応した表示画像が得られるのである。
【００３３】
この際、図５に示すプラズマディスプレイ装置においては、表示画像に関与するサスティン放電を各画素セルＰＣ内の表示放電セルＣ１にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を制御放電セルＣ２内にて生起させるようにしている。制御放電セルＣ２には、図７に示すように、黒色のバス電極Ｙｂ及び黒色嵩上げ部２２Ａが設けられている。よって、制御放電セルＣ２内において生起されたリセット放電又はアドレス放電に伴う放電光は、これら黒色のバス電極Ｙｂ及び黒色嵩上げ部２２Ａによって遮断されるので、放電光が前面ガラス基板２０を介して画像表示面に表れることはない。
【００３４】
従って、図５に示すプラズマディスプレイ装置によれば、表示画像のコントラスト、特に、全体的に暗い場面に対応した画像を表示させている際の暗コントラストを高めることが可能になる。
又、図９〜図１１に示す実施例においては、ＰＤＰ５０の各画素セルを画素データに応じた壁電荷の形成状態に設定する画素データの書込方法として、画素データに応じて選択的に各画素セルにアドレス放電を生起せしめて壁電荷を形成させる選択書込アドレス法を採用した場合について述べた。しかしながら、本願発明においては、この画素データ書込方法として、予め全ての画素セル内に壁電荷を形成させておき、アドレス放電によって選択的に画素セル内の壁電荷を消去する、いわゆる選択消去アドレス法を採用した場合についても同様に適用可能である。
【００３５】
図１２は、選択消去アドレス法を採用した場合の発光駆動シーケンスを示す図である。
図１２に示す発光駆動シーケンスでは、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々において、アドレス行程Ｗ、及びサスティン行程Ｉを順次実行する。更に、先頭のサブフィールドＳＦ１においてのみでアドレス行程Ｗに先だってリセット行程Ｒを実行し、最後尾のサブフィールドＳＦ（Ｎ）においてサスティン行程Ｉの後に消去行程Ｅを実行する。
【００３６】
図１３は、図１２に示すサブフィールドＳＦ１のリセット行程Ｒ、アドレス行程Ｗ、及びサスティン行程ＩにてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。又、図１４は、図１２に示すサブフィールドＳＦ２〜ＳＦ（Ｎ）各々のアドレス行程Ｗ、及びサスティン行程ＩにてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【００３７】
サブフィールドＳＦ１のリセット行程Ｒでは、Ｘ電極ドライバ５２が、図１３に示す如き波形を有する負電圧のリセットパルスＲＰ_Ｘを発生して行電極Ｘ_１〜Ｘ_ｎの各々に同時に印加する。上記リセットパルスＲＰ_Ｘの印加と同時に、Ｙ電極ドライバ５４は、図１０に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｙを発生して行電極Ｙ_１〜Ｙ_ｎ各々に同時に印加する。尚、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙ各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、後述するサスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。リセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加に応じて、ＰＤＰ５０の画素セルＰＣ１、_１〜ＰＣ_ｎ、_ｍ各々の制御放電セルＣ２内において、突起リブ２７によって隆起した列電極Ｄの一部と、バス電極Ｙｂとの間でリセット放電が生起される。更に、これらリセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加により、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においても微弱なリセット放電が生起される。かかるリセット放電の終息後、表示放電セルＣ１及び制御放電セルＣ２内には壁電荷が形成される。
【００３８】
このように、リセット行程Ｒでは、ＰＤＰ５０の全ての画素セルＰＣ内においてリセット放電を生起させて表示放電セルＣ１内に壁電荷を形成させることにより、全画素セルＰＣを点灯セル状態に初期化する。
次に、各サブフィールドのアドレス行程Ｗでは、Ｙ電極ドライバ５４が交互に負電圧の走査パルスＳＰを発生し、これを行電極Ｙ_１〜Ｙ_ｎ各々に順次印加して行く。この間、アドレスドライバ５５は、このアドレス行程Ｗが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの各画素駆動データビットを、その論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及びバス電極Ｙｂ間においてアドレス放電（選択消去放電）が生起される。そして、この制御放電セルＣ２内で生起されたアドレス放電が図７に示す隙間ｒを介して表示放電セルＣ１内に拡張する。これにより、表示放電セルＣ１内の透明電極Ｘａ及びＹｂ間で放電が生起され、表示放電セルＣ１内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、この画素セルＰＣの表示放電セルＣ１内においても放電が起こらないので、表示放電セルＣ１内に存在していた壁電荷がそのまま残留する。
【００３９】
このように、アドレス行程Ｗでは、画素データ（入力映像信号）に応じて選択的に画素セルＰＣの制御放電セルＣ２内においてアドレス放電を生起せしめる。そして、このアドレス放電を表示放電セルＣ１に拡張することにより表示放電セルＣ１内に存在していた壁電荷を消滅させて画素セルＰＣを消灯セル状態に設定する。一方、上記アドレス放電の生起されなかった画素セルＰＣはその表示放電セルＣ１内に壁電荷が残留するので点灯セル状態に設定される。
【００４０】
次に、各サブフィールドのサスティン行程Ｉでは、Ｘ電極ドライバ５２が図１３又は図１４に示す如き正電圧のサスティンパルスＩＰ_Ｘを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、行電極Ｘ_１〜Ｘ_ｎ各々に印加する。更に、かかるサスティン行程Ｉでは、Ｙ電極ドライバ５４が、正電圧のサスティンパルスＩＰ_Ｙをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、行電極Ｙ_１〜Ｙ_ｎ各々に印加する。尚、図１３又は図１４に示すように、サスティンパルスＩＰ_Ｘと、サスティンパルスＩＰ_Ｙとは、その印加タイミングが互いにずれている。上記サスティンパルスＩＰ_Ｘ、ＩＰ_Ｙが印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、表示放電セルＣ１に形成されている蛍光体層２６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板２０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００４１】
このように、上記サスティン行程Ｉでは、点灯セル状態に設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
上述した如き駆動により、サブフィールドＳＦ１〜ＳＦ（Ｎ）を通して各サスティン行程Ｉにおいて実施された発光回数の合計に対応した中間輝度が視覚される。つまり、各サブフィールド内のサスティン行程Ｉにて生起されたサスティン放電に伴う放電光によって、入力映像信号に対応した表示画像が得られるのである。
【００４２】
この際、図１２〜図１４に示す如き選択消去アドレス法を採用した駆動においても、比較的高輝度な発光を伴うリセット放電を、遮光部材（黒色のバス電極Ｙｂ及び黒色嵩上げ部２２Ａ）を備えた制御放電セルＣ２内にて生起させるようにしている。従って、選択消去アドレス法を採用した駆動においても、選択書込アドレス法を採用した駆動と同様に、表示画像のコントラスト、特に、全体的に暗い場面に対応した画像を表示させている際の暗コントラストを高めることが可能になる。
【００４３】
尚、選択書込アドレス法を採用してＰＤＰ５０を駆動する際に先頭のサブフィールドＳＦ１のリセット行程Ｒで印加すべきリセットパルスＲＰ_Ｘ及びＲＰ_Ｙの波形としては、図１０に示すものに代わり図１５に示す如きものを採用しても良い。
図１５に示すリセット行程Ｒでは、Ｘ電極ドライバ５２が負電圧のリセットパルスＲＰ_Ｘ’を発生して行電極Ｘ_１〜Ｘ_ｎ各々に同時に印加する。リセットパルスＲＰ_Ｘ’の印加後、Ｘ電極ドライバ５２は、引き続き図１５に示す如き一定の高電圧を印加しつづける。上記リセットパルスＲＰ_Ｘ’の印加と同時に、Ｙ電極ドライバ５４は、図１５に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｙ’を行電極Ｙ_１〜Ｙ_ｎ各々に同時に印加する。尚、リセットパルスＲＰ_Ｘ’及びＲＰ_Ｙ’各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、サスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。更に、リセットパルスＲＰ_Ｙ’における立ち下がり区間でのレベル推移は、リセットパルスＲＰ_Ｘ’の立ち上がり区間でのレベル推移よりも緩やかである。リセットパルスＲＰ_Ｘ’及びＲＰ_Ｙ’の印加に応じて、全ての画素セルＰＣ_１ _， _１〜ＰＣ_ｎ _， _ｍ各々の制御放電セルＣ２内においてリセット放電が生起される。つまり、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加に応じて、ＰＤＰ５０の全ての画素セルＰＣ_１ _， _１〜ＰＣ_ｎ _， _ｍ各々内においてリセット放電が生起される。つまり、リセットパルスＲＰ_Ｙ’の立ち上がり時において、制御放電セルＣ２内の突起リブ２７によって隆起した列電極Ｄの一部とバス電極Ｙｂとの間で第１回目のリセット放電が生起される。そして、リセットパルスＲＰ_Ｙ’の立ち下がり時において、表示放電セルＣ１内の透明電極Ｘａ及びＹｂ間で微弱な第２回目のリセット放電が生起され、表示放電セルＣ１内に残留する壁電荷が消滅する。すなわち、全ての画素セルＰＣが消灯セル状態に初期化されるのである。
【００４４】
尚、図１５においては、アドレス行程Ｗ、サスティン行程Ｉ、及び消去行程Ｅの各々において印加される各種駆動パルスと、その印加タイミングは図１０に示すものと同一であるので、その説明は省略する。
図１６は、選択書込アドレス法を採用してＰＤＰ５０を駆動する際における１フィールド（フレーム）での駆動パターンを示す図である。図１６に示すように、かかる駆動パターンは、最低輝度に対応した第１駆動パターン〜最高輝度に対応した第（Ｎ＋１）駆動パターンまでの（Ｎ＋１）種類の駆動パターンからなる。尚、図１６に示される二重丸は、そのサブフィールドのアドレス行程においてアドレス放電（選択書込放電）を生起させ、このサブフィールドのサスティン行程において画素セルＰＣを繰り返し発光させることを示す。一方、二重丸の付されていないサブフィールドではアドレス放電（選択書込放電）を生起させないので、このサブフィールドのサスティン行程では画素セルＰＣは消灯状態となる。従って、例えば図１６に示される第１駆動パターンによれば、ＳＦ１〜ＳＦ（Ｎ）を通して画素セルＰＣが一切発光しないので、最低輝度となる黒表示が表現される。又、第３駆動パターンによれば、ＳＦ１及びＳＦ２各々のサスティン行程のでみ画素セルＰＣが発光するので、ＳＦ１のサスティン行程に割り当てられている発光回数と、ＳＦ２のサスティン行程に割り当てられている発光回数との合計回数に対応した中間輝度が表現される。
【００４５】
又、図１７は、選択消去アドレス法を採用してＰＤＰ５０を駆動する際における１フィールド（フレーム）での駆動パターンを示す図である。図１７に示すように、かかる駆動パターンは、最低輝度に対応した第１駆動パターン〜最高輝度に対応した第（Ｎ＋１）駆動パターンまでの（Ｎ＋１）種類の駆動パターンからなる。尚、図１７に示される黒丸は、そのサブフィールドのアドレス行程においてアドレス放電（選択消去放電）を生起させて壁電荷を消滅することにより画素セルＰＣを消灯状態に設定することを示す。一方、白丸は、上記の如きアドレス放電を生起させず、このサブフィールドのサスティン行程において画素セルＰＣを繰り返し発光させることを示す。従って、例えば図１７に示される第１駆動パターンによれば、ＳＦ１〜ＳＦ（Ｎ）を通して画素セルＰＣが一切発光しないので、最低輝度となる黒表示が表現される。又、第３駆動パターンによれば、ＳＦ１及びＳＦ２各々のサスティン行程のでみ画素セルＰＣが発光するので、ＳＦ１のサスティン行程に割り当てられている発光回数と、ＳＦ２のサスティン行程に割り当てられている発光回数との合計回数に対応した中間輝度が表現される。
【００４６】
駆動制御回路５６は、図１６（又は図１７）に示されるが如き（Ｎ＋１）種類の駆動パターンの内から、入力映像信号によって表される輝度レベルに応じた１つを選択して実行する。つまり、駆動制御回路５６は、図１６又は図１７に示す如き駆動状態となるように、入力映像信号に基づいて上記画素駆動データビットＤＢ１〜ＤＢ（Ｎ）を生成してアドレスドライバ５５に供給するのである。かかる駆動により、入力映像信号によって表される輝度レベルを（Ｎ＋１）階調の中間輝度で表現することが可能になる。
【００４７】
尚、上記実施例においては、Ｎ個のサブフィールドによって表される２^Ｎ通りの駆動パターンの内から図１６又は図１７に示す如き（Ｎ＋１）種類の駆動パターンのみを用いてＰＤＰ５０を（Ｎ＋１）階調階調する場合について説明したが、２^Ｎ階調駆動する際にも同様に適用可能である。この際、選択書込アドレス法を採用してＰＤＰ５０を２^Ｎ階調駆動する際には、先頭のサブフィールドＳＦ１においてのみでリセット行程Ｒを実行すれば良い。
【００４８】
又、上記実施例においては、放電光が前面ガラス基板２０を介して画像表示面に表れるのを防ぐべく制御放電セルＣ２の嵩上げ誘電体層２２に図７に示す如き黒色嵩上げ部２２Ａを形成させるようにしているが、かかる構成に限定されるものではない。例えば、かかる黒色嵩上げ部２２Ａに代わり、バス電極Ｙｂと同様に画像表示面の水平方向に伸張した帯状の黒色遮光層３０を、図１８に示すように、互いに隣接する２つの黒色のバス電極Ｙｂ間に形成する。この際、突起リブ２７の突起高を図７の場合に比して高くすることにより、列電極保護層２４を嵩上げ誘電体層２２に当接させる。かかる構成によっても、制御放電セルＣ２内で生起されたリセット放電又はアドレス放電に伴う放電光は２つの黒色のバス電極Ｙｂ及び黒色遮光層３０によって遮断されるので、前面ガラス基板２０を介して画像表示面に表れるのを防ぐことが出来る。
【００４９】
【発明の効果】
以上の如く、本発明においては、表示パネル内の単位発光領域（画素セルＰＣ）を第１放電セル（表示放電セルＣ１）及び光吸収層を備えた第２放電セル（制御放電セルＣ２）にて構築している。そして、表示画像を司る発光を担うサスティン放電を上記第１放電セルにて生起させる一方、表示画像には関与しない発光を伴う各種制御放電を上記第２放電セルにて生起させるようにしている。
【００５０】
よって、本発明によれば、リセット放電及びアドレス放電の如き制御放電に伴う放電光がパネル表示面に現れることは無いので、表示画像のコントラスト、特に、全体的に暗い場面に対応した画像を表示させている際の暗コントラストを向上させることが可能になる。
【図面の簡単な説明】
【図１】従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である。
【図２】図１に示されるＶ−Ｖ線上での断面を示す図である。
【図３】図１に示されるＷ−Ｗ線上での断面を示す図である。
【図４】１サブフィールド内においてプラズマディスプレイパネルに印加される各種駆動パルスとその印加タイミングを示す図である。
【図５】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図６】図５に示されるプラズマディスプレイ装置に搭載されているＰＤＰ５０を前面ガラス基板側と背面ガラス基板側とで分離してその内部を示す図である。
【図７】図６の矢印方向からＰＤＰ５０の断面を示す図である。
【図８】ＰＤＰ５０の表示面側からＰＤＰ５０を眺めた平面図である。
【図９】選択書込アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図１０】図９に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
【図１１】図９に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
【図１２】選択消去アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスを示す図である。
【図１３】図１２に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
【図１４】図１２に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
【図１５】図９に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図１６】選択書込アドレス法を採用してＰＤＰ５０を（Ｎ＋１）階調駆動する際における各フィールド内での駆動パターンの一例を示す図である。
【図１７】選択消去アドレス法を採用してＰＤＰ５０を（Ｎ＋１）階調駆動する際における各フィールド内での駆動パターンの一例を示す図である。
【図１８】図６の矢印方向からＰＤＰ５０の断面の他の一例を示す図である。
【符号の説明】
５０　ＰＤＰ
５２　Ｘ電極ドライバ
５４　Ｙ電極ドライバ
５５　アドレスドライバ
５６　駆動制御回路
Ｃ１　表示放電セル
Ｃ２　制御放電セル
ＰＣ　画素セル[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device equipped with a display panel.
[0002]
[Prior art]
2. Description of the Related Art In recent years, a plasma display device equipped with a surface discharge AC plasma display panel as a large and thin color display panel has attracted attention.
1 to 3 are views showing a part of the configuration of a conventional surface discharge type AC plasma display panel.
[0003]
In a plasma display panel (PDP), a structure for generating a discharge for each pixel is formed between a front glass substrate 1 and a rear glass substrate 4 arranged in parallel with each other. The surface of the front glass substrate 1 is a display surface. On the back side of the front glass substrate 1, a plurality of long row electrode pairs (X ', Y'), a dielectric layer 2 covering the row electrode pairs (X ', Y'), and a dielectric layer A protective layer 3 made of MgO is provided in order to cover the back surface of the substrate 2. The row electrodes X 'and Y' are respectively composed of transparent electrodes Xa 'and Ya' made of a wide transparent conductive film such as ITO and bus electrodes Xb 'and Yb' made of a narrow metal film to supplement the conductivity. It is composed of The row electrodes X ′ and Y ′ are alternately arranged in the vertical direction of the display screen so as to face each other across the discharge gap g ′, and each row electrode pair (X ′, Y ′) performs one display of a matrix display. A line (row) L is configured. On the back glass substrate 4, a plurality of column electrodes D 'arranged in a direction orthogonal to the row electrode pairs X' and Y ', and strip-shaped partition walls 5 formed in parallel between the column electrodes D', respectively; A phosphor layer 6 made of a red (R), green (G), and blue (B) fluorescent material is provided to cover the side surface of the partition wall 5 and the column electrode D ′. Between the protective layer 3 and the phosphor layer 6, there is a discharge space S 'in which a Ne-Xe gas containing xenon is sealed. In each display line L, a discharge cell C 'is formed as a unit light emitting region, in which a discharge space S' is partitioned by a partition wall 5 at an intersection of a column electrode D 'and a row electrode pair (X', Y '). I have.
[0004]
To form an image in the above-described surface-discharge type AC PDP, as a method for displaying a halftone, a display period of one field is emitted by the number of times corresponding to the weight of each bit digit of the N-bit display data. A so-called subfield method is used in which the image is divided into subfields.
In the subfield method, each subfield obtained by dividing a display period of one field includes a simultaneous reset period Rc, an address period Wc, and a sustain period Ic, as shown in FIG. In the simultaneous reset period Rc, the paired row electrodes X₁’-X_n’And Y₁'~ Y_nThe reset pulses RPx and RPy are applied at the same time during the period ", and reset discharge is performed in all the discharge cells at the same time, whereby a predetermined amount of wall charge is once formed in each discharge cell. In the next address period Wc, one row electrode Y of the row electrode pair₁'~ Y_n′ Are sequentially applied with the scanning pulse SP, and the column electrodes D₁’-D_m′, A display data pulse DP corresponding to image display data for each display line.₁~ DP_nIs applied to generate an address discharge (selective erase discharge). At this time, each discharge cell corresponds to a display data of an image, and a light-emitting cell in which wall charge is not formed without erasing discharge and a non-light-emitting cell in which wall charge has disappeared due to erasing discharge. And divided into In the next sustain period Ic, the paired row electrodes X₁’-X_n’And Y₁'~ Y_nDuring this period, sustain pulses IPx and IPy are applied in a number corresponding to the weight of each subfield. As a result, only the light emitting cells in which the wall charges remain remain repeat the sustain discharge by the number corresponding to the number of the applied sustain pulses IPx and IPy. By this sustain discharge, vacuum ultraviolet rays having a wavelength of 147 nm are emitted from xenon Xe sealed in the discharge space S '. The vacuum ultraviolet light excites the red (R), green (G), and blue (B) phosphor layers formed on the rear substrate to generate visible light, thereby generating an image corresponding to the input video signal. Is obtained.
[0005]
In the image formation in such a PDP, as described above, a reset discharge is performed before the start of the discharge in order to stabilize the address discharge and the sustain discharge. Further, an address discharge is performed for each subfield. In a conventional PDP, the reset discharge and the address discharge are performed in a discharge cell C 'that generates visible light for image formation by a sustain discharge.
[0006]
Therefore, even when a dark image such as black is displayed, light emission due to the reset discharge or the address discharge appears on the display surface of the panel and the screen becomes bright, so that the dark contrast may be reduced.
[0007]
[Problems to be solved by the invention]
Therefore, the present invention has been made to solve such a problem, and an object of the present invention is to provide a display device and a display panel driving method capable of improving dark contrast.
[0008]
[Means for Solving the Problems]
The display device according to the present invention is a display device that performs image display corresponding to the input video signal according to pixel data of each pixel based on the input video signal, and a front substrate that is disposed to face the discharge space and A back substrate, a plurality of first row electrodes and a second row electrode formed alternately on the front substrate and in a rearranged arrangement for each pair, and the first row electrodes and the second A plurality of column electrodes formed so as to intersect the two row electrodes, and a first discharge cell and a light absorbing layer at each intersection of the first row electrode, the second row electrode, and the column electrode. A display panel on which a unit light-emitting region composed of a second discharge cell is formed, and the pixel data at the same timing as the scan pulse while sequentially applying a scan pulse to each of the second row electrodes. Supported pixel data By sequentially applying a pulse to each of the column electrodes for one display line, an address discharge is selectively generated in the second discharge cell, and the first discharge cell is set to one of a lighting cell state and a non-lighting cell state. Addressing means, and a sustaining means for repeatedly applying a sustaining pulse alternately to each of the first row electrode and the second row electrode to generate a sustain discharge only in the first discharge cell in the lighting cell state. ,including.
[0009]
Further, the method for driving a display panel according to the present invention includes a front substrate and a rear substrate which are arranged opposite to each other with a discharge space interposed therebetween, and a plurality of pairs formed on the front substrate alternately and alternately in a pair. A first row electrode and a second row electrode, and a plurality of column electrodes formed on the back substrate so as to intersect the first row electrode and the second row electrode; A display panel in which a unit light-emitting region composed of a first discharge cell and a second discharge cell in which a light absorbing layer is provided at each intersection of the second row electrode and the column electrode is used as an input video signal. A driving method for a display panel, which is driven according to pixel data of each pixel based on the pixel data, wherein a scanning pulse is sequentially applied to each of the second row electrodes, and the second row electrodes correspond to the pixel data at the same timing as the scanning pulse. Pixel data The address discharge is selectively generated in the second discharge cells by sequentially applying a voltage to each of the column electrodes for one display line, and the first discharge cells are switched to one of a lit cell state and a non-lit cell state. And a sustaining step of repeatedly applying a sustain pulse alternately to each of the first row electrode and the second row electrode to generate a sustain discharge only in the first discharge cell in the lighting cell state. ,including.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 5 is a diagram showing a configuration of a plasma display device as a display device according to the present invention.
As shown in FIG. 5, the plasma display device includes a PDP 50 as a plasma display panel, an X electrode driver 52, a Y electrode driver 54, an address driver 55, and a drive control circuit 56.
[0011]
In the PDP 50, a front glass substrate (described later) serving as an image display surface and a rear glass substrate (described later) are formed in parallel with each other. The front glass substrate has column electrodes D extending in the vertical direction of the image display surface.₁~ D_m, And a row electrode X extending in the horizontal direction of the image display surface₁~ X_nAnd row electrode Y₁~ Y_nIs formed. Row electrode X₁~ X_nAnd row electrode Y₁~ Y_nEach is, as shown in FIG.₁, Y₁, Y₂, X₂, X₃, Y₃, Y₄, X₄, ..., X_n-3, Y_n-3, Y_n-2, X_n-2, X_n-1, Y_n-1, Y_n, X_nThey are arranged in a certain order. That is, a pair of row electrodes X and Y are arranged on the front glass substrate alternately and in a rearranged order. At this time, a pair of row electrodes (X₁, Y₁) -Row electrode pair (X_n, Y_n) Carry the first to n-th display lines in the PDP 50. Each display line and column electrode D₁~ D_mA pixel cell PC as a unit light emitting area is provided at the intersection with each other.₁, 1 to PC_{n, m}Are arranged in a matrix as shown in FIG.
[0012]
FIG. 6 to FIG. 8 are diagrams showing a part of the internal structure of the PDP 50.
FIG. 6 is a diagram showing the PDP 50 separated on the front glass substrate side and the rear glass substrate side and viewing the inside, and FIG. 7 is a cross-sectional view of the PDP 50 viewed from the direction of the black arrow in FIG. FIG. 8 is a transmission plan view of the PDP 50 viewed from the front glass substrate side.
[0013]
As shown in FIG. 7, front glass substrate 20 and rear glass substrate 23 are formed parallel to each other. One surface of the front glass substrate 20 is an image display surface as the PDP 50, and a plurality of long row electrode pairs (X, Y) are horizontally arranged on the image display surface on the other surface (hereinafter, referred to as a back surface). They are arranged in parallel in the directions (left and right directions in FIG. 5).
[0014]
The row electrode X includes a transparent electrode Xa formed of a transparent conductive film such as ITO formed in a T shape, and a black bus electrode Xb formed of a metal film. The bus electrode Xb is a strip-shaped electrode extending in the horizontal direction on the image display surface. The narrow base end of the transparent electrode Xa extends in the vertical direction on the image display surface and is connected to the bus electrode Xb. The transparent electrodes Xa are connected to positions corresponding to the respective column electrodes D on the bus electrodes Xb. In other words, the transparent electrode Xa is a protruding electrode end protruding from the position corresponding to each column electrode D on the band-shaped bus electrode Xb toward the paired row electrode Y. Similarly, the row electrode Y includes a transparent electrode Ya formed of a transparent electrode film such as ITO formed in a T-shape and a black bus electrode Yb formed of a metal film. The bus electrode Yb is a strip-shaped electrode extending in the horizontal direction on the image display surface. The narrow base end of the transparent electrode Ya extends in the vertical direction on the image display surface and is connected to the bus electrode Yb. The transparent electrodes Ya are respectively connected to positions corresponding to the respective column electrodes D on the bus electrodes Yb. In other words, the transparent electrode Ya is a protruding electrode end protruding from the position corresponding to each column electrode D on the strip-shaped bus electrode Yb toward the paired row electrode X. The row electrodes X and Y are arranged in the form of X, Y, Y, X, X, Y, Y, X,... In the vertical direction on the image display surface. The transparent electrodes Xa and Ya which are arranged in parallel at equal intervals along the bus electrodes Xb and Yb extend to the row electrode side of the mating partner. The wide ends of the transparent electrodes Xa and Ya are arranged to face each other via a discharge gap g having a predetermined width.
[0015]
As shown in FIGS. 6 and 7, a dielectric layer 21 is formed on the back surface of the front glass substrate 20 so as to cover the row electrode pairs (X, Y). The position on the dielectric layer 21 corresponding to the position of two bus electrodes Xb adjacent to each other and the position on the dielectric layer 21 corresponding to the position of two bus electrodes Yb adjacent to each other A raised dielectric layer 22 protruding toward the back side is formed. The raised dielectric layer 22 extends in a direction parallel to the bus electrodes Xb and Yb. The surface of the raised dielectric layer 22 and the surface of the dielectric layer 21 where the raised dielectric layer 22 is not formed are covered with a protective layer (not shown) made of MgO. The raised dielectric layer 22 formed in the region on the dielectric layer 21 where the two bus electrodes Yb adjacent to each other are arranged has a black raised layer made of a light absorbing layer containing a black or dark pigment. A portion 22A is formed. Similarly to the raised dielectric layer 22, the black raised portion 22A is formed to extend in a direction parallel to the bus electrodes Xb and Yb.
[0016]
On the other hand, on the rear glass substrate 23 arranged in parallel with the front glass substrate 20 via the discharge space, the column electrodes D extending in the direction orthogonal to the bus electrodes Xb and Yb are respectively provided at predetermined intervals. Are arranged in parallel at intervals. Each of the column electrodes D is formed at a position on the rear glass substrate 23 facing the transparent electrodes Xa and Ya. Further, on the back glass substrate 23, a white column electrode protection layer (dielectric layer) 24 covering each column electrode D is formed. On the column electrode protection layer 24, a partition wall 25 including a first horizontal wall 25A, a second horizontal wall 25B, and a vertical wall 25C is formed.
[0017]
Each of the first horizontal walls 25A is formed to extend in parallel with the bus electrode Xb at a position on the column electrode protection layer 24 facing the respective bus electrode Xb. Each of the second horizontal walls 25B is formed to extend in parallel with the bus electrode Yb at a position facing each bus electrode Yb on the column electrode protection layer 24. Each of the vertical walls 25C extends in a direction orthogonal to the bus electrode Xb (Yb), that is, in a vertical direction at a position between the transparent electrodes Xa and Ya arranged at equal intervals along the bus electrodes Xb and Yb. It is formed. Since the second lateral wall 25B is not in contact with the protective layer covering the raised dielectric layer 22, a gap r is formed between them as shown in FIG.
[0018]
Further, at a position on the rear glass substrate 23 facing between a pair of bus electrodes Yb adjacent to each other, a projecting rib 27 protruding toward the front glass substrate 20 and extending along these two bus electrodes Yb. Is formed. The protruding rib 27 has a trapezoidal cross section as shown in FIGS. 6 and 7, and a part of the column electrode D existing between two adjacent second horizontal walls 25B and a column electrode protection covering this part. Layer 24 is raised. The top of the column electrode protection layer 24 raised by the projection rib 27 is in contact with the black raised portion 22A. The projecting ribs 27 may be formed of the same dielectric material as the column electrode protective layer 24, or may be formed by forming irregularities on the rear glass substrate 23 by a method such as sand blast or wet etching. You may.
[0019]
Here, as shown by a dashed line in FIG. 8 surrounded by the protruding rib 27 formed on the rear glass substrate 23 along the two bus electrodes Yb adjacent to each other, the first horizontal wall 25A, and the vertical wall 25C. The region is a pixel cell PC that carries a pixel. Further, each pixel cell PC is divided into a display discharge cell C1 and a control discharge cell C2 by a second horizontal wall 25B as shown by a broken line in FIG. A discharge gas is sealed in the discharge space of each of the display discharge cell C1 and the control discharge cell C2, and both are communicated with each other through a gap r as shown in FIG.
[0020]
The display discharge cell C1 includes a column electrode D and a pair of transparent electrodes Xa and Ya facing each other. That is, in the display discharge cell C1, the transparent electrode Xa of the row electrode X and the transparent electrode Ya of the row electrode Y in the row electrode pair (X, Y) corresponding to the display line to which the pixel cell PC belongs are mutually discharged. g. For example, the pixel cell PC belonging to the second display line₂ _, ₁~ PC₂ _, _mEach of the display discharge cells C1 includes a row electrode X.₂Transparent electrode Xa and row electrode Y₂Is formed. Furthermore, the side surfaces of each of the first horizontal wall 25A, the vertical wall 25C, and the second horizontal wall 25B facing the discharge space in the display discharge cell C1, and the surface of the column electrode protection layer 24 cover all these five surfaces. The phosphor layer 26 is formed. As the phosphor layer 26, there are three systems of a red phosphor layer that emits red light, a green phosphor layer that emits green light, and a blue phosphor layer that emits blue light, and the assignment is determined for each pixel cell PC.
[0021]
On the other hand, the control discharge cell C2 includes the column electrode D, the projecting rib 27, the bus electrode Yb, the raised dielectric layer 22, and the black raised portion 22A. The side surface of the projection rib 27 facing the control discharge cell C2 is an inclined surface, and the column electrode D and the bus electrode Yb formed on this inclined surface are connected to the rear glass substrate 23 as shown in FIG. Are arranged opposite to each other in a direction perpendicular to the surface of the.
[0022]
As described above, in the PDP 50, the pixel cells PC that carry the pixels are formed in the region surrounded by the projecting rib 27, the first horizontal wall 25A, and the vertical wall 25C. At this time, each pixel cell PC includes a display discharge cell C1 and a control discharge cell C2 whose discharge spaces communicate with each other.₁~ X_n, Row electrode Y₁~ Y_n, And column electrode D₁~ D_mAre driven as follows.
[0023]
The X electrode driver 52 responds to the timing signal supplied from the drive control circuit 56 to control the row electrode X of the PDP 50.₁~ X_nVarious drive pulses (described later) are applied to each of them. The Y electrode driver 54 controls the row electrode Y of the PDP 50 in accordance with the timing signal supplied from the drive control circuit 56.₁~ Y_nVarious drive pulses (described later) are applied to each of them. The address driver 55 responds to the timing signal supplied from the drive control circuit 56 by using the column electrode D₁~ D_mAre applied with various drive pulses (to be described later).
[0024]
The drive control circuit 56 drives and controls the PDP 50 based on a so-called subfield (subframe) method in which each field (frame) of the video signal is divided into N subfields SF1 to SF (N) and driven. . The drive control circuit 56 first converts the input video signal into pixel data representing a luminance level for each pixel. Next, the pixel data is converted into pixel drive data bit groups DB1 to DB (N) for designating whether or not to emit light for each of the subfields SF1 to SF (N) and supplied to the address driver 55. .
[0025]
Further, the drive control circuit 56 generates various timing signals for driving and controlling the PDP 50 according to the light emission drive sequence as shown in FIG. 9 and supplies the signals to the X electrode driver 52 and the Y electrode driver 54.
In the light emission drive sequence shown in FIG. 9, an addressing step W, a sustaining step I, and an erasing step E are sequentially performed in each of the subfields SF1 to SF (N). Further, the reset step R is performed prior to the address step W only in the first subfield SF1.
[0026]
FIG. 10 is a diagram showing various drive pulses applied to the PDP 50 by the X electrode driver 52, the Y electrode driver 54, and the address driver 55 in the first subfield SF1, and their application timings. FIG. 11 is a diagram showing various drive pulses applied to the PDP 50 by the X electrode driver 52, the Y electrode driver 54, and the address driver 55 in each of the subfields SF2 to SF (N) and their application timings. .
[0027]
First, in the reset step R of the subfield SF1, the X electrode driver 52 generates a positive voltage reset pulse RP having a waveform as shown in FIG._XAnd the row electrode X₁~ X_nAt the same time. The above reset pulse RP_XSimultaneously with the application of the reset pulse RP, a reset pulse RP of a positive voltage having a waveform as shown in FIG._YAnd the row electrode Y₁~ Y_nApply simultaneously to each. Note that the reset pulse RP_XAnd RP_YThe level transition in each rising section and falling section is gentler than the level transition in the rising section and falling section of the sustain pulse IP described later. Reset pulse RP_XAnd RP_YIs applied to all the pixel cells PC of the PDP 50.₁ _, ₁~ PC_n _, _mWithin each, a reset discharge is generated. That is, a reset discharge is generated between the bus electrode Yb and a part of the column electrode D raised by the projecting rib 27 in the control discharge cell C2 as shown in FIG. At this time, the reset pulse RP_XAnd RP_Y, A first reset discharge is generated, and after the discharge is terminated, negative wall charges are formed near the bus electrode Yb. After that, the reset pulse RP_XAnd RP_YThe second reset discharge is generated at the time of the falling edge, and the wall charges disappear.
[0028]
As described above, in the reset step R, the wall charges are eliminated from inside the control discharge cells C2 of all the pixel cells PC to which the PDP 50 belongs, and all the pixel cells PC are initialized to the unlit cell state.
Next, in the address step W of each subfield, the X electrode driver 52 applies a predetermined constant positive voltage as shown in FIG.₁~ X_nThe application is continued to each. The Y electrode driver 54 alternately generates a scan pulse SP of a negative voltage,₁~ Y_nIt is applied sequentially to each. During this time, the address driver 55 converts each pixel drive data bit of the pixel drive data bit group DB corresponding to the subfield SF to which the address step W belongs into a pixel data pulse DP having a pulse voltage according to the logic level. . For example, the address driver 55 converts the logic level 1 pixel drive data bit into a positive polarity high voltage pixel data pulse DP, and converts the logic level 0 pixel drive data bit into a low voltage (0 volt) pixel data pulse. Convert to DP. Then, the pixel data pulse DP is synchronized with the application timing of the scanning pulse SP by one display line for each column electrode D.₁~ D_mTo be applied. At this time, an address discharge (selective write discharge) is generated between the column electrode D and the bus electrode Yb in the control discharge cell C2 of the pixel cell PC to which the scanning pulse SP is applied and the high-voltage pixel data pulse DP is applied. Is raised. During this time, the same polarity as the high voltage pixel data pulse DP, that is, the positive voltage is applied to the row electrode X, so that the address discharge generated in the control discharge cell C2 is displayed through the gap r shown in FIG. It extends into the discharge cell C1. As a result, a discharge is generated between the transparent electrodes Xa and Yb in the display discharge cell C1, and after the discharge ends, wall charges are formed in each of the control discharge cell C2 and the display discharge cell C1. On the other hand, the above address discharge is not generated in the control discharge cell C2 of the pixel cell PC to which the scan pulse SP is applied but the negative voltage pixel data pulse DP is applied. Therefore, no wall charges are formed in the control discharge cell C2 and the display discharge cell C1 of the pixel cell PC.
[0029]
As described above, in the address step W, an address discharge is selectively generated in the control discharge cell C2 of the pixel cell PC according to the pixel data (input video signal). Then, by extending the address discharge to the display discharge cell C1, wall charges are formed in the display discharge cell C1, and the pixel cell PC is set to the lighting cell state. On the other hand, the pixel cells PC in which the address discharge has not occurred are set to the light-off cell state.
[0030]
Next, in the sustaining process I of each subfield, the X electrode driver 52 applies the positive voltage sustaining pulse IP as shown in FIG. 10 or FIG._XIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the row electrode X₁~ X_nApply to each. Further, in the sustaining process I, the Y electrode driver 54 generates the positive voltage sustaining pulse IP._YIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the row electrode Y₁~ Y_nApply to each. Incidentally, as shown in FIG. 10 or FIG._XAnd Sustain Pulse IP_YAre different from each other in application timing. Sustain pulse IP above_X, IP_YIs applied, a sustain discharge is generated between the transparent electrodes Xa and Ya in the display discharge cell C1 of the pixel cell PC set to the lighting cell state. At this time, the fluorescent layers 26 (red fluorescent layer, green fluorescent layer, and blue fluorescent layer) formed in the display discharge cell C1 are excited by the ultraviolet light generated by the sustain discharge, and the light corresponding to the fluorescent color is excited. Is radiated through the front glass substrate 20. That is, light emission accompanying the sustain discharge is repeatedly generated by the number of times assigned to the subfield to which the sustain process I belongs.
[0031]
As described above, in the sustaining process I, only the pixel cells PC set in the lighting cell state are repeatedly emitted for the number of times assigned to the subfield.
Next, in the erasing process E of each subfield, the Y electrode driver 54 generates a positive voltage erasing pulse EP having a waveform whose level transition is gradual at the falling time as shown in FIG. 10 or FIG._YIs the row electrode Y₁~ Y_nIs applied. The erase pulse EP_YBecomes negative voltage at the end of the fall, as shown in FIG. 10 or FIG. Further, in the erasing step E, the X electrode driver 52 outputs the erasing pulse EP._YAt the same time, an erase pulse EP having a waveform as shown in FIG. 10 or FIG._XIs the row electrode X of the PDP 50₁~ X_nIs applied. The above erase pulse EP_YAnd EP_XImmediately after the application of, an erase discharge is generated between a part of the column electrode D in the control discharge cell C2 and the bus electrode Yb. Further, the erase pulse EP_YAt the timing when the voltage becomes a negative voltage, an erase discharge is generated between the transparent electrodes Xa and Ya in the display discharge cell C1. By the two erasure discharges as described above, the wall charges formed in each of the control discharge cell C2 and the display discharge cell C1 are erased. That is, all the pixel cells PC of the PDP 50 change to the light-off cell state.
[0032]
By the driving as described above, an intermediate luminance corresponding to the total number of light emission performed in each sustaining process I through the subfields SF1 to SF (N) is visually recognized. That is, a display image corresponding to the input video signal is obtained by the discharge light accompanying the sustain discharge generated in the sustain process I in each subfield.
[0033]
At this time, in the plasma display device shown in FIG. 5, a sustain discharge related to a display image is generated in the display discharge cell C1 in each pixel cell PC, while a reset discharge and an address accompanied by light emission not related to the display image. The discharge is caused to occur in the control discharge cell C2. As shown in FIG. 7, the control discharge cell C2 is provided with a black bus electrode Yb and a black raised portion 22A. Accordingly, the discharge light generated by the reset discharge or the address discharge generated in the control discharge cell C2 is blocked by the black bus electrode Yb and the black raised portion 22A. It does not appear on the display surface.
[0034]
Therefore, according to the plasma display device shown in FIG. 5, it is possible to increase the contrast of the displayed image, particularly, the dark contrast when displaying an image corresponding to a dark scene as a whole.
In the embodiment shown in FIGS. 9 to 11, the pixel data writing method for setting each pixel cell of the PDP 50 to a state of forming wall charges according to the pixel data is selectively performed according to the pixel data. The case where the selective write addressing method in which an address discharge is generated in a pixel cell to form a wall charge has been described. However, in the present invention, as this pixel data writing method, a so-called selective erasing address in which wall charges are previously formed in all the pixel cells and the wall charges in the pixel cells are selectively erased by an address discharge. The same applies to the case where the law is adopted.
[0035]
FIG. 12 is a diagram showing a light emission drive sequence when the selective erase address method is employed.
In the light emission drive sequence shown in FIG. 12, the address step W and the sustain step I are sequentially executed in each of the subfields SF1 to SF (N). Further, the reset process R is performed only in the first subfield SF1 prior to the address process W, and the erase process E is performed after the sustain process I in the last subfield SF (N).
[0036]
FIG. 13 is a diagram showing various drive pulses applied to the PDP 50 in the reset step R, the address step W, and the sustain step I of the subfield SF1 shown in FIG. FIG. 14 is a diagram showing various drive pulses applied to the PDP 50 in the address step W and the sustain step I of each of the subfields SF2 to SF (N) shown in FIG.
[0037]
In the reset process R of the subfield SF1, the X electrode driver 52 generates the negative voltage reset pulse RP having a waveform as shown in FIG._XAnd the row electrode X₁~ X_nAt the same time. The above reset pulse RP_XSimultaneously with the application of the reset pulse RP, a reset pulse RP of a positive voltage having a waveform as shown in FIG._YAnd the row electrode Y₁~ Y_nApply simultaneously to each. Note that the reset pulse RP_XAnd RP_YThe level transition in each rising section and falling section is gentler than the level transition in the rising section and falling section of the sustain pulse IP described later. Reset pulse RP_XAnd RP_Y, The pixel cell PC1 of the PDP 50,₁~ PC_n,_mIn each control discharge cell C2, a reset discharge is generated between a part of the column electrode D raised by the protrusion rib 27 and the bus electrode Yb. Further, these reset pulses RP_XAnd RP_Y, A weak reset discharge is also generated between the transparent electrodes Xa and Ya in the display discharge cell C1. After the end of the reset discharge, wall charges are formed in the display discharge cell C1 and the control discharge cell C2.
[0038]
As described above, in the reset step R, the reset discharge is generated in all the pixel cells PC of the PDP 50 to form the wall charges in the display discharge cell C1, thereby initializing all the pixel cells PC to the lighting cell state. .
Next, in the address process W of each subfield, the Y electrode driver 54 alternately generates a scanning pulse SP of a negative voltage,₁~ Y_nIt is applied sequentially to each. During this time, the address driver 55 converts each pixel drive data bit of the pixel drive data bit group DB corresponding to the subfield SF to which the address step W belongs into a pixel data pulse DP having a pulse voltage according to the logic level. . For example, the address driver 55 converts the logic level 1 pixel drive data bit into a positive polarity high voltage pixel data pulse DP, and converts the logic level 0 pixel drive data bit into a low voltage (0 volt) pixel data pulse. Convert to DP. Then, the pixel data pulse DP is synchronized with the application timing of the scanning pulse SP by one display line for each column electrode D.₁~ D_mTo be applied. At this time, an address discharge (selective erase discharge) occurs between the column electrode D and the bus electrode Yb in the control discharge cell C2 of the pixel cell PC to which the scanning pulse SP is applied and the high voltage pixel data pulse DP is applied. Is done. Then, the address discharge generated in the control discharge cell C2 extends into the display discharge cell C1 via the gap r shown in FIG. As a result, a discharge occurs between the transparent electrodes Xa and Yb in the display discharge cell C1, and the wall charges formed in the display discharge cell C1 disappear. On the other hand, the above address discharge is not generated in the control discharge cell C2 of the pixel cell PC to which the scan pulse SP is applied but the negative voltage pixel data pulse DP is applied. Therefore, no discharge occurs in the display discharge cell C1 of the pixel cell PC, and the wall charges existing in the display discharge cell C1 remain as they are.
[0039]
As described above, in the address step W, an address discharge is selectively generated in the control discharge cell C2 of the pixel cell PC according to the pixel data (input video signal). Then, by extending this address discharge to the display discharge cell C1, the wall charges existing in the display discharge cell C1 are extinguished, and the pixel cell PC is set to a light-off cell state. On the other hand, the pixel cell PC in which the address discharge has not occurred is set to the lighting cell state because wall charges remain in the display discharge cell C1.
[0040]
Next, in the sustaining process I of each subfield, the X electrode driver 52 applies the sustaining pulse IP having a positive voltage as shown in FIG. 13 or FIG._XIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the row electrode X₁~ X_nApply to each. Further, in the sustaining process I, the Y electrode driver 54 generates the positive voltage sustaining pulse IP._YIs repeated the number of times assigned to the subfield to which the sustain process I belongs, and the row electrode Y₁~ Y_nApply to each. Incidentally, as shown in FIG. 13 or FIG._XAnd Sustain Pulse IP_YAre different from each other in application timing. Sustain pulse IP above_X, IP_YIs applied, a sustain discharge is generated between the transparent electrodes Xa and Ya in the display discharge cell C1 of the pixel cell PC set to the lighting cell state. At this time, the fluorescent layers 26 (red fluorescent layer, green fluorescent layer, and blue fluorescent layer) formed in the display discharge cell C1 are excited by the ultraviolet light generated by the sustain discharge, and the light corresponding to the fluorescent color is excited. Is radiated through the front glass substrate 20. That is, light emission accompanying the sustain discharge is repeatedly generated by the number of times assigned to the subfield to which the sustain process I belongs.
[0041]
As described above, in the sustaining process I, only the pixel cells PC set in the lighting cell state are repeatedly emitted for the number of times assigned to the subfield.
By the driving as described above, an intermediate luminance corresponding to the total number of light emission performed in each sustaining process I through the subfields SF1 to SF (N) is visually recognized. That is, a display image corresponding to the input video signal is obtained by the discharge light accompanying the sustain discharge generated in the sustain process I in each subfield.
[0042]
At this time, even in the drive employing the selective erase address method as shown in FIGS. 12 to 14, the reset discharge accompanied by the relatively high-luminance light emission is provided by the light-shielding member (black bus electrode Yb and black raised portion 22A). In the control discharge cell C2. Therefore, in the drive employing the selective erase address method, similarly to the drive employing the selective write address method, the contrast of the displayed image, particularly, the darkness when displaying an image corresponding to an overall dark scene is displayed. The contrast can be increased.
[0043]
When the PDP 50 is driven by using the selective write address method, the reset pulse RP to be applied in the reset step R of the first subfield SF1_XAnd RP_YMay be adopted as the waveform shown in FIG. 15 instead of the waveform shown in FIG.
In the reset process R shown in FIG. 15, the X electrode driver 52 outputs the negative voltage reset pulse RP._X′ To generate a row electrode X₁~ X_nApply simultaneously to each. Reset pulse RP_X', The X electrode driver 52 continues to apply a constant high voltage as shown in FIG. The above reset pulse RP_X', The Y electrode driver 54 outputs a reset pulse RP of a positive voltage having a waveform as shown in FIG._Y’To the row electrode Y₁~ Y_nApply simultaneously to each. Note that the reset pulse RP_X’And RP_Y'The level transition in each rising section and falling section is gentler than the level transition in the rising section and falling section of the sustain pulse IP. Further, the reset pulse RP_Y′, The level transition in the falling section is the reset pulse RP_X'Is more gradual than the level transition in the rising section. Reset pulse RP_X’And RP_Y′, All the pixel cells PC₁ _, ₁~ PC_n _, _mA reset discharge is generated in each control discharge cell C2. That is, the reset pulse RP_XAnd RP_YIs applied to all the pixel cells PC of the PDP 50.₁ _, ₁~ PC_n _, _mWithin each, a reset discharge is generated. That is, the reset pulse RP_Y′, A first reset discharge is generated between a part of the column electrode D raised by the protrusion rib 27 in the control discharge cell C2 and the bus electrode Yb. Then, the reset pulse RP_Y′, A weak second reset discharge is generated between the transparent electrodes Xa and Yb in the display discharge cell C1, and the wall charges remaining in the display discharge cell C1 disappear. That is, all the pixel cells PC are initialized to the unlit cell state.
[0044]
In FIG. 15, various drive pulses applied in each of the address step W, the sustain step I, and the erase step E and their application timings are the same as those shown in FIG. 10, and a description thereof will be omitted. .
FIG. 16 is a diagram showing a drive pattern in one field (frame) when driving the PDP 50 by employing the selective write address method. As shown in FIG. 16, such drive patterns include (N + 1) types of drive patterns from a first drive pattern corresponding to the lowest luminance to an (N + 1) th drive pattern corresponding to the highest luminance. Note that the double circle shown in FIG. 16 indicates that an address discharge (selective write discharge) is generated in the address step of the subfield, and the pixel cell PC is repeatedly caused to emit light in the sustain step of the subfield. On the other hand, since no address discharge (selective write discharge) is generated in a subfield without a double circle, the pixel cell PC is turned off in the sustaining process of this subfield. Therefore, for example, according to the first drive pattern shown in FIG. 16, since the pixel cell PC does not emit any light through SF1 to SF (N), a black display with the lowest luminance is expressed. Further, according to the third driving pattern, since the pixel cells PC emit light in the sustaining steps of SF1 and SF2, the number of times of light emission assigned to the sustaining step of SF1 and the light emission assigned to the sustaining step of SF2. An intermediate luminance corresponding to the total number of times is expressed.
[0045]
FIG. 17 is a diagram showing a drive pattern in one field (frame) when driving the PDP 50 by employing the selective erase address method. As shown in FIG. 17, such drive patterns include (N + 1) types of drive patterns from a first drive pattern corresponding to the lowest luminance to an (N + 1) th drive pattern corresponding to the highest luminance. Note that the black circles shown in FIG. 17 indicate that the pixel cell PC is set to a light-off state by causing an address discharge (selective erasing discharge) in the address step of the subfield to eliminate wall charges. On the other hand, white circles indicate that the pixel cells PC are repeatedly caused to emit light during the sustain process of this subfield without generating the address discharge as described above. Therefore, for example, according to the first drive pattern shown in FIG. 17, since the pixel cell PC does not emit any light through SF1 to SF (N), a black display with the lowest luminance is expressed. Further, according to the third driving pattern, since the pixel cells PC emit light in the sustaining steps of SF1 and SF2, the number of times of light emission assigned to the sustaining step of SF1 and the light emission assigned to the sustaining step of SF2. An intermediate luminance corresponding to the total number of times is expressed.
[0046]
The drive control circuit 56 selects and executes one of the (N + 1) types of drive patterns as shown in FIG. 16 (or FIG. 17) according to the luminance level represented by the input video signal. That is, the drive control circuit 56 generates the pixel drive data bits DB 1 to DB (N) based on the input video signal and supplies the pixel drive data bits DB 1 to DB (N) to the drive state as illustrated in FIG. It is. By such driving, the luminance level represented by the input video signal can be represented by the intermediate luminance of the (N + 1) gradation.
[0047]
In the above embodiment, 2 subfields represented by N subfields are used.^NA case has been described in which the PDP 50 is subjected to the (N + 1) gradation gradation using only (N + 1) kinds of driving patterns as shown in FIG. 16 or FIG.^NThe same can be applied to gradation driving. At this time, the PDP 50 is set to 2 by adopting the selective write address method.^NWhen performing the gradation drive, the reset step R may be performed only in the first subfield SF1.
[0048]
Further, in the above embodiment, a black raised portion 22A as shown in FIG. 7 is formed on the raised dielectric layer 22 of the control discharge cell C2 in order to prevent discharge light from appearing on the image display surface via the front glass substrate 20. However, the present invention is not limited to such a configuration. For example, instead of the black raised portion 22A, a band-shaped black light-shielding layer 30 extending in the horizontal direction of the image display surface in the same manner as the bus electrode Yb is provided with two black bus electrodes Yb adjacent to each other as shown in FIG. Form between. At this time, the column electrode protection layer 24 is brought into contact with the dielectric layer 22 by raising the height of the projection rib 27 as compared with the case of FIG. With such a configuration as well, the discharge light accompanying the reset discharge or address discharge generated in the control discharge cell C2 is blocked by the two black bus electrodes Yb and the black light-shielding layer 30, so that the image is transmitted through the front glass substrate 20. It can be prevented from appearing on the display surface.
[0049]
【The invention's effect】
As described above, in the present invention, the unit light emitting region (pixel cell PC) in the display panel is changed to the first discharge cell (display discharge cell C1) and the second discharge cell (control discharge cell C2) including the light absorbing layer. Has been built. In addition, a sustain discharge that causes light emission that controls a display image is generated in the first discharge cell, and various control discharges that emit light that do not contribute to the display image are generated in the second discharge cell.
[0050]
Therefore, according to the present invention, since the discharge light accompanying the control discharge such as the reset discharge and the address discharge does not appear on the panel display surface, the contrast of the display image, particularly, an image corresponding to an overall dark scene is displayed. It is possible to improve the dark contrast during the operation.
[Brief description of the drawings]
FIG. 1 is a diagram showing a part of the configuration of a conventional surface discharge type AC plasma display panel.
FIG. 2 is a diagram showing a cross section taken along line VV shown in FIG.
FIG. 3 is a view showing a cross section taken along line WW shown in FIG. 1;
FIG. 4 is a diagram showing various drive pulses applied to the plasma display panel in one subfield and their application timings.
FIG. 5 is a diagram showing a configuration of a plasma display device as a display device according to the present invention.
FIG. 6 is a diagram showing the inside of a PDP 50 mounted on the plasma display device shown in FIG. 5, which is separated on a front glass substrate side and a rear glass substrate side.
7 is a diagram showing a cross section of the PDP 50 from the direction of the arrow in FIG.
FIG. 8 is a plan view of the PDP 50 viewed from the display surface side of the PDP 50.
FIG. 9 is a diagram showing an example of a light emission drive sequence when driving the PDP 50 by employing the selective write address method.
10 is a diagram showing various drive pulses applied to the PDP 50 in the first subfield SF1 and their application timings in accordance with the light emission drive sequence shown in FIG.
11 is a diagram showing various drive pulses applied to the PDP 50 and their application timings in each subfield after the subfield SF2 according to the light emission drive sequence shown in FIG.
FIG. 12 is a diagram showing a light emission drive sequence when the PDP 50 is driven by employing the selective erase address method.
13 is a diagram showing various drive pulses applied to the PDP 50 in the first subfield SF1 and their application timings in accordance with the light emission drive sequence shown in FIG.
14 is a diagram showing various drive pulses applied to the PDP 50 and their application timings in each subfield after the subfield SF2 according to the light emission drive sequence shown in FIG.
FIG. 15 is a diagram showing another example of various drive pulses applied to the PDP 50 in the first subfield SF1 according to the light emission drive sequence shown in FIG. 9 and their application timings.
FIG. 16 is a diagram showing an example of a drive pattern in each field when the PDP 50 is driven by (N + 1) gradation by adopting the selective write address method.
FIG. 17 is a diagram showing an example of a drive pattern in each field when the PDP 50 is driven by (N + 1) gradation by adopting the selective erase address method.
18 is a diagram showing another example of the cross section of the PDP 50 from the direction of the arrow in FIG.
[Explanation of symbols]
50 PDP
52 X electrode driver
54 Y electrode driver
55 address driver
56 drive control circuit
C1 display discharge cell
C2 control discharge cell
PC pixel cell

Claims

A display device that performs image display corresponding to the input video signal according to pixel data of each pixel based on the input video signal,
A front substrate and a rear substrate opposed to each other with a discharge space interposed therebetween, and a plurality of first row electrodes and second row electrodes formed alternately and alternately in a pair on the front substrate; A plurality of column electrodes formed on the back substrate so as to intersect the first row electrode and the second row electrode; each of the first row electrode and the second row electrode and the column electrode; A display panel in which a unit light emitting region composed of a first discharge cell and a second discharge cell provided with a light absorbing layer at an intersection is formed;
By sequentially applying a pixel data pulse corresponding to the pixel data to each of the column electrodes at the same timing as the scan pulse while sequentially applying a scan pulse to each of the second row electrodes, Address means for selectively causing an address discharge in the second discharge cell to set the first discharge cell to one of a lit cell state and a non-lit cell state;
Sustaining means for repeatedly applying a sustain pulse to each of the first row electrode and the second row electrode to generate a sustain discharge only in the first discharge cell in the lighting cell state. Display device.

The first discharge cell is formed at each intersection of the pair of first row electrodes and the second row electrode adjacent to each other, and the column electrode, and the pair of second row electrodes adjacent to each other is connected to the first discharge electrode. A pair of second discharge cells is formed at each intersection with a column electrode,
The unit light emitting region is a region including one of the second discharge cells of the pair of second discharge cells and the first discharge cells formed adjacent to the second discharge cells. The display device according to claim 1, wherein:

A projection projecting from the rear substrate toward the front substrate and extending in a direction along the second row electrode is formed between the pair of second row electrodes adjacent to each other,
The display device according to claim 1, wherein each of the pair of second discharge cells is separated from each other by the protrusion.

The display device according to claim 3, wherein a tip of the protrusion is in contact with the front substrate via a dielectric layer.

Each of the unit light-emitting regions is formed at a position on the back substrate facing each of the first row electrodes, and is formed so as to extend along the first row electrodes and to cross the horizontal walls. The display device according to claim 1, wherein the display device is divided by a vertical wall and the protrusion.

A lateral wall is formed in the unit light emitting region to divide the first discharge cell and the second discharge cell, and the first discharge cell and the second discharge cell are respectively disposed between the lateral wall and the front substrate. 2. The display device according to claim 1, wherein a gap is provided for communicating the discharge space.

Each of the first row electrode and the second row electrode is a band-shaped and black bus electrode, and projects from the position corresponding to each of the column electrodes on the bus electrode toward the other row electrode. 2. The display device according to claim 1, comprising a protruding electrode end formed by forming.

The display device according to claim 1, wherein the light absorption layer is formed to extend along the bus electrode between the bus electrodes of the pair of second row electrodes adjacent to each other. .

A side surface of the protrusion facing the second discharge cell is an inclined surface,
The portion of the column electrode formed on the inclined surface of the projection and the bus electrode of the second row electrode are arranged so as to face each other in a direction perpendicular to the rear substrate surface. The display device according to claim 1, 2 or 3, wherein:

The display device according to claim 1, wherein a phosphor layer that emits light by discharge is formed only in the first discharge cell.

The first discharge cell includes the protruding electrode end of each of the first row electrode and the second row electrode facing each other via a predetermined discharge gap, and the column electrode,
The display device according to claim 1, wherein the second discharge cell includes the bus electrode of the second row electrode and the column electrode.

Prior to the address discharge by the addressing means, a reset pulse is applied between the first row electrode and the second row electrode, so that the column electrode in the second discharge cell and the bus electrode in the second row electrode 12. The display device according to claim 1, further comprising reset means for generating a reset discharge between the electrodes and generating a weak reset discharge between the protruding electrode ends in the first discharge cell.

13. The display device according to claim 1, wherein the reset pulse has a waveform whose level transition in a rising section and a falling section is gentler than that of the sustain pulse.

Erasing means for applying an erasing pulse to the first row electrode and the second row electrode after the end of the sustain discharge by the sustaining means, thereby causing an erasing discharge in the first discharge cell and the second discharge cell. The display device according to claim 1, further comprising:

A front substrate and a rear substrate opposed to each other with a discharge space interposed therebetween, and a plurality of first row electrodes and second row electrodes formed alternately on the front substrate and in a rearranged arrangement order for each pair; A plurality of column electrodes formed on the back substrate so as to intersect the first row electrode and the second row electrode; each of the first row electrode and the second row electrode and the column electrode; A display panel in which a unit light-emitting region composed of a first discharge cell and a second discharge cell provided with a light absorbing layer at the intersection is formed is driven according to pixel data of each pixel based on an input video signal. A method for driving a display panel,
By sequentially applying a pixel data pulse corresponding to the pixel data to each of the column electrodes at the same timing as the scan pulse while sequentially applying a scan pulse to each of the second row electrodes, An address step of selectively causing an address discharge in the second discharge cell to set the first discharge cell to one of a lit cell state and a non-lit cell state;
A sustaining step of repeatedly applying a sustain pulse to each of the first row electrode and the second row electrode to generate a sustain discharge only in the first discharge cell in the lighting cell state. Display panel driving method.

By applying a reset pulse between the first row electrode and the second row electrode prior to the addressing step, a reset discharge is generated between the column electrode in the second discharge cell and the bus electrode in the second row electrode. 16. The display panel driving method according to claim 15, further comprising: a resetting step of causing a weak reset discharge between ends of the protruding electrodes in the first discharge cell.

17. The display panel driving method according to claim 16, wherein the reset pulse has a waveform whose level transition is gentler in a rising section and a falling section as compared with the sustain pulse.

After the end of the sustaining step, an erasing pulse is applied to the first row electrode and the second row electrode to thereby cause an erasing step to generate an erasing discharge in the first discharge cell and the second discharge cell. The method for driving a display panel according to claim 16, wherein: