【０００１】
【発明の属する技術分野】
この発明は、金属シリサイドを用いた半導体装置の製造方法、金属シリサイドを用いた配線を形成するためのスパッタターゲット、およびこのスパッタターゲットの製造方法に関する。
【０００２】
【従来の技術】
シリコン基板上にＦＥＴのゲートを形成し、このゲートに対して上層からコンタクトホールを介して配線を接続する場合、従来は図４に示すような方法が採用されていた。図４（ａ）に示すように、シリコン基板１の表面を熱酸化して厚さ７〜１５ｎｍのゲート酸化膜２を形成し、ポリシリコンをＣＶＤ法により形成した後、リン（Ｐ）または砒素（Ａｓ）をイオンインプランテーションにより注入してポリシリコン膜３を形成する。このポリシリコン膜３の上に、高融点金属としてタングステンシリサイド（ＷＳｉ）をスパッタリング法、あるいはＣＶＤ法により形成し、これを第１配線層４とする。
【０００３】
上記の積層膜に対してフォトリソグラフィの手法を用いて図４（ｂ）に示すようにゲートＧを形成し、８００℃〜９００℃で熱酸化して絶縁被膜５を形成する。続いて、図４（ｃ）に示されるように、ＢＰＳＧ（ボロフォスフォシリケートガラス）層をＣＶＤ法により形成し、熱処理して第１絶縁層６とし、この第１絶縁層６と絶縁被膜５とを貫通してゲート上に開口するコンタクトホール７を形成する。この上に図４（ｄ）に示されるように、ＣＶＤ法でポリシリコン膜を形成してリンを拡散させ、あるいは砒素をイオンインプランテーションにより注入して第２配線層８を形成した後、フォトリソグラフィの手法を用いて第２配線層８に電極パターンを形成する。最後に、図４（ｅ）に示すようにＢＰＳＧ層をＣＶＤ法により形成し、熱処理して第２絶縁層９とする。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の配線形成方法では、第２絶縁層９を形成する際の熱処理により、第２配線層８に注入されたリン、あるいは砒素といった不純物が第１配線層４内に拡散し、第１配線層４と第２配線層８との間のコンタクト抵抗が大きくなり、しかも、オーミック接合が得られなくなるために所定のトランジスタ特性が得られなくなるという問題がある。
【０００５】
また、第１配線層４をスパッタリング法により形成する場合、スパッタターゲット中のシリコンがチャージアップして異常放電が生じ、このシリコンがパーティクルとしてウェハ上に付着して配線ショートの原因となるという問題がある。第１配線層４を形成するためのスパッタターゲットは、タングステン（Ｗ）とシリコンと（Ｓｉ）のモル比が１：２．６〜２．８である。一方、純粋な化合物としてのタングステンシリサイド（ＷＳｉ２）のモル比は１：２であるため、ターゲットはこの純粋なタングステンシリサイド（ＷＳｉ２）に所定の比率でシリコン粒子を混合し、加圧焼成して製造される。混合されるシリコン粒子は電導度が極めて低いため、通常のＤＣマグネトロンスパッタリング法ではチャージアップを招く。
【０００６】
この発明は、上述した従来技術の問題点に鑑みてなされたものであり、その第１の目的は、絶縁層の熱処理によっても下層の配線層に含まれる不純物が金属シリサイドのゲート電極側に拡散することがない半導体装置の製造方法を提供することにある。
【０００７】
また、この発明の第２の目的は、上記の金属シリサイド層をスパッタリング法で形成する場合にも、チャージアップによるパーティクルの発生を抑えることができる金属シリサイド配線用スパッタターゲット、及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
この発明にかかる半導体装置の製造方法の第１の態様は、シリコンを半導体にする不純物を含む金属シリサイドから成る第１配線層を形成する第１配線層形成段階と、第１の配線層を絶縁層により覆う絶縁層形成段階と、絶縁層の表面から第１配線層に達するコンタクトホールを形成するコンタクトホール形成段階と、コンタクトホール内を含む絶縁層の表面に、不純物を含む第２配線層を形成する第２配線層形成段階とを含み、第１配線層の不純物濃度が第２配線層の不純物濃度とほぼ同等、あるいはそれ以上に設定されていることを特徴とする。
【０００９】
上記の方法によれば、第１配線層の不純物濃度を予め高く設定しておくことにより、第２配線層が形成された後に加熱処理された場合にも、第２配線層からの不純物の拡散を防ぐことができ、上記の第１の目的を達成することができる。
【００１０】
第１配線層に含まれる不純物は、第１配線層の形成時、あるいは形成後に導入される。第１配線層はスパッタリング法、あるいはＣＶＤ法により形成することができるが、不純物を第１配線層の形成時に導入する場合には、不純物を含む金属シリサイドのスパッタターゲットを用いてスパッタリング法により形成され、あるいは化学反応により金属、シリコン、不純物を含む金属シリサイド膜が形成されるガスを用いてＣＶＤ法により形成される。
【００１１】
不純物を含む金属シリサイドによりスパッタターゲットを生成すれば、通常のＤＣマグネトロンスパッタリング装置を利用した場合にも、チャージアップによるパーティクルの発生を抑えることができ、第２の目的を達成することができる。このようなスパッタターゲットは、加圧焼成により物理的に、あるいはＣＶＤ法を用いて化学的に生成することができる。前者の場合、スパッタターゲットは、シリコンに不純物を添加してドープトシリコン粒子を生成し、ドープトシリコン粒子と金属とを熱反応させて金属シリサイド粒子を形成し、金属シリサイド粒子を加圧焼成することにより、あるいは金属シリサイド粒子にドープトシリコン粒子を混合して加圧焼成することにより生成される。後者の場合、スパッタターゲットは、化学反応により金属、シリコン、不純物を含む金属シリサイド膜がベース上に形成されるようなガスを用いてＣＶＤ法により生成される。
【００１２】
第１配線層に含まれる不純物が第１配線層の形成後に添加される場合には、不純物を含まない金属シリサイド膜を形成する金属シリサイド膜形成段階と、形成された金属シリサイド膜に不純物を添加する不純物添加段階とが含まれる。不純物の添加は、金属シリサイド膜に接して形成される膜から拡散させる方法と、金属シリサイド膜にイオンインプランテーションにより直接注入する方法とを選択することができる。
【００１３】
不純物を隣接する膜から拡散させるには、不純物を含むドープトシリコン膜を金属シリサイド膜上に形成するシリコン膜形成段階と、ドープトシリコン膜を熱酸化してシリコン酸化膜を形成すると共に、ドープトシリコン膜に含まれる不純物を金属シリサイド膜内に拡散させる熱処理段階とを含む方法を利用することができる。なお、第１配線層に対するパターンニングは、ドープトシリコン膜の形成前、あるいは、形成後にフォトリソグラフィの手法を用いて行うことができる。
【００１４】
この発明にかかる半導体装置の製造方法の第２の態様は、不純物を含まない金属シリサイドから成る第１配線層を形成する第１配線層形成段階と、第１の配線層を絶縁層により覆う絶縁層形成段階と、絶縁層の表面から第１配線層に達するコンタクトホールを形成するコンタクトホール形成段階と、コンタクトホール内を含む絶縁層の表面に、不純物濃度が徐々に低くなるように添加ガスの流量を制御しつつＣＶＤ法により第２配線層を形成する第２配線層形成段階と、第２配線層に含まれる不純物を第１配線層へ拡散させる拡散段階とを含み、第２配線層形成時の不純物濃度が拡散段階後における第１、第２配線層の良好なコンタクト特性を保てる程度に設定されていることを特徴とする。
【００１５】
第２の態様は、第１配線層に接触する層から不純物を拡散させる点で前述の方法とも近似する。ただし、第２の態様は、従来問題となっていた第２配線層から第１配線層への不純物の拡散を容認し、拡散した後にも十分な不純物濃度が得られるように第２配線層の不純物濃度を十分に高く設定した点で、第１配線層の不純物濃度を予め高くしておくことにより第２配線層からの拡散を防ぐという前述の方法とは異なる。
【００１６】
【発明の実施の形態】
以下、この発明にかかる半導体装置の製造方法の実施形態を説明する。図１は、第１の実施形態を示す行程図であり、半導体装置の断面を示す。ここでは、シリコン基板上にＦＥＴのゲートを形成し、このゲートに対して上層からコンタクトホールを介して配線を接続する場合を例に説明する。第１の実施形態では、金属シリサイド層であるタングステンシリサイド層をスパッタリング法により形成し、この形成時に不純物を含むスパッタターゲットを用いることにより、タングステンシリサイド層の形成時に不純物を導入する。
【００１７】
第１の実施形態では、図１（ａ）に示すように、シリコン基板１０の表面を熱酸化して厚さ７〜１５ｎｍのゲート酸化膜１１を形成し、ポリシリコンをＣＶＤ法により形成した後、リン（Ｐ）または砒素（Ａｓ）をイオンインプランテーションにより注入してポリシリコン膜１２を形成する。このポリシリコン膜１２の上に、金属シリサイド膜として不純物を含むタングステンシリサイド（ＷＳｉ）膜をスパッタリング法により形成し、これを第１配線層１３とする（第１配線層形成段階）。不純物としては、シリコンをｎ型の半導体にする５価の元素（リン（Ｐ）、砒素（Ａｓ）等）、あるいはｐ型の半導体にする３価の元素（ボロン（Ｂ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）等）を用いることができるが、ここでは５価の元素を用いる。
【００１８】
次に、シリコン基板１０上に形成されたゲート酸化膜１１、ポリシリコン膜１２、第１配線層１３の積層膜に対してフォトリソグラフィの手法を用いてパターンニングすることにより図１（ｂ）に示すようにゲートＧを形成し（パターンニング段階）、８００℃〜９００℃で熱酸化して絶縁被膜１４を形成する。続いて、図１（ｃ）に示されるように、ＢＰＳＧ層をＣＶＤ法により形成し、熱処理して第１配線層１３を覆う第１絶縁層１５とし（絶縁層形成段階）、この第１絶縁層１５と絶縁被膜１４とを貫通してゲート上に開口するコンタクトホール１６を形成する（コンタクトホール形成段階）。この上に図１（ｄ）に示されるように、ＣＶＤ法でポリシリコン膜を形成してリン、あるいは砒素をイオンインプランテーションにより注入した後、フォトリソグラフィの手法を用いて電極パターンを形成し、第２配線層１７を形成する（第２配線層形成段階）。最後に、図１（ｅ）に示すようにＢＰＳＧ層をＣＶＤ法により形成し、熱処理して第２絶縁層１８とする。
【００１９】
第１配線層１３は、不純物を含む金属シリサイドのスパッタターゲットを用いてスパッタリング法により形成され、その不純物濃度が第２配線層１８の不純物濃度と同等、あるいはそれ以上になるよう設定されている。具体的には、第１配線層１３に含まれるリン、あるいは砒素の濃度は５×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ２程度であるのに対し、第２配線層１７に含まれるリン、あるいは砒素の濃度は５×１０２０ａｔｏｍｓ／ｃｍ２程度である。このように第１、第２配線層１３、１７の不純物の濃度を同程度に設定することにより、第２絶縁層１８の加熱処理時にも第２配線層１７から第１配線層１３への不純物の拡散を防ぐことができる。したがって、第１、第２配線層１３，１７間のコンタクト抵抗の上昇を防ぎ、オーミック接合を可能とすることができる。
【００２０】
上記のように第１配線層１３をスパッタリング法により形成する場合、スパッタリング用のターゲットは、加圧焼成により物理的に、あるいはＣＶＤ法を用いて化学的に生成することができる。
【００２１】
ここでは、まずスパッタターゲットを物理的に生成する方法について説明する。加熱溶融させたシリコン中にリン、または砒素を添加して不純物濃度を１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ２程度に調整してドープトシリコンを形成し、これを冷却、粉砕して０．１〜１０．０μｍφのドープトシリコン粒子を生成する。次に、０．１〜１０．０μｍφに粉砕したタングステン（Ｗ）とドープトシリコン粒子とをモル比１：２となるように混合し、真空中、あるいはアルゴン等の不活性ガス中で５００〜８００℃に加熱処理してタングステンシリサイド（ＷＳｉ２．０）の合金粒子を生成する。
【００２２】
続いて、このタングステンシリサイド（ＷＳｉ２．０）の合金粒子と上記のドープトシリコン粒子とをモル比１：０．２０〜１：０．２６となるよう混合し、真空中、あるいはアルゴン等の不活性ガス中で５００〜１０００℃で加圧焼成してタングステンシリサイド（ＷＳｉ２．６〜ＷＳｉ２．８）の合金粒子を生成する。生成されたドープトタングステンシリサイドターゲットに含まれるシリコンは、１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ２程度の濃度で不純物が導入されているため、比抵抗は０．００１〜０．０１０Ω／ｃｍで導体となる。したがって、このドープトタングステンシリサイドターゲットを利用すれば、通常のＤＣマグネトロンスパッタリング装置を利用した場合にも、チャージアップが発生せず、異常放電によるパーティクルの発生を抑え、高品質のタングステンシリサイド膜を形成することができる。
【００２３】
一方、スパッタターゲットを化学反応により生成する場合には、金属、シリコン、不純物を含む金属シリサイド膜が形成されるガスを用いてＣＶＤ法により生成する。まず、真空中に形成しようとするスパッタターゲットと同径のセラミックベースを配置し、これを４００〜８００℃に加熱する。ここで反応炉中に六フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）の各ガスを供給すると、ＷＦ６＋３ＳｉＨ４→ＷＳｉ２＋ＳｉＦ４＋２ＨＦ＋５Ｈ２の反応が進行してセラミックベース上にタングステンシリサイド（ＷＳｉｘ）が成膜される。この反応中に、不純物導入用にホスフィン（ＰＨ３）またはアルシン（ＡｓＨ３）を添加すると、２ＰＨ３→２Ｐ＋３Ｈ２、または２ＡｓＨ３→２Ａｓ＋３Ｈ２の反応が進行してリンまたは砒素と水素とが分解して析出し、これらの不純物がタングステンシリサイド膜内に混入する。
【００２４】
ＣＶＤ法によりスパッタターゲットを生成する場合、タングステンシリサイド中のシリコンの組成は六フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）の流量比により決定され、添加される不純物の濃度はホスフィン（ＰＨ３）またはアルシン（ＡｓＨ３）の流量を調整することにより容易にコントロールすることができる。ここでは、生成されるタングステンシリサイドスパッタターゲットの不純物濃度が１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ２程度になるよう流量を調整する。
【００２５】
ＣＶＤ法により生成されたスパッタターゲットは、前記の物理的な方法により生成されたターゲットと比較して高密度であるため、含まれる酸素の量がきわめて少量である。含有酸素量が多いと、加熱処理の際にターゲットに含まれるシリコンと酸素とが反応して絶縁体である酸化シリコンが生成され、異常放電発生の要因となる。ＣＶＤ法により生成されたスパッタターゲットを用いれば、このような酸化シリコンの生成を抑え、異常放電によるパーティクルの発生をより確実に防ぐことができる。
【００２６】
次に、この発明の半導体装置の製造方法の第２の実施形態について説明する。第２の実施形態では、金属シリサイド層であるタングステンシリサイド層をＣＶＤ法により形成し、この形成時に不純物を含むガスを用いることにより、タングステンシリサイド層の形成時に不純物を導入する。なお、第１配線層形成段階以外の段階は第１の実施形態と同一であり、各段階での半導体装置の構成は図１に示す例と同一である。
【００２７】
第２の実施形態では、第１の実施形態と同様にシリコン基板１０の表面にゲート酸化膜１１、ポリシリコン膜１２を形成する。このポリシリコン膜１２の上に、金属シリサイド膜として不純物を含むタングステンシリサイド（ＷＳｉ）膜をＣＶＤ法により形成し、これを第１配線層１３とする（第１配線層形成段階）。
【００２８】
次に、シリコン基板１０上に形成されたゲート酸化膜１１、ポリシリコン膜１２、第１配線層１３の積層膜をパターンニングしてゲートＧを形成し（パターンニング段階）、熱酸化により絶縁被膜１４を形成する。続いて、ＢＰＳＧにより第１絶縁層１５を形成し（絶縁層形成段階）、コンタクトホール１６を形成する（コンタクトホール形成段階）。この上に第２配線層１７を形成し（第２配線層形成段階）、ＢＰＳＧにより第２絶縁層１８を形成する。
【００２９】
第１配線層１３の形成段階では、真空中に基板１０を配置して４００〜５５０℃に加熱し、六フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）、および不純物導入用にホスフィン（ＰＨ３）またはアルシン（ＡｓＨ３）の各ガスを供給する。これにより、ＷＦ６＋３ＳｉＨ４→ＷＳｉ２＋ＳｉＦ４＋２ＨＦ＋５Ｈ２２ＰＨ３→２Ｐ＋３Ｈ２、または２ＡｓＨ３→２Ａｓ＋３Ｈ２の反応が進行して基板１０上にタングステンシリサイド（ＷＳｉｘ）が成膜され、このタングステンシリサイド膜内にリンまたは砒素が混入する。
【００３０】
ＣＶＤ法により第１配線層１３を形成する場合、タングステンシリサイド中のシリコンの組成は六フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）の流量比により決定され、添加される不純物の濃度はホスフィン（ＰＨ３）またはアルシン（ＡｓＨ３）の流量を調整することにより容易にコントロールすることができる。ここでは、形成される第１配線層１３中の不純物濃度が５×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ２程度になるよう流量を調整する。前述したように、第２配線層１７に含まれるリン、あるいは砒素の濃度は５×１０２０ａｔｏｍｓ／ｃｍ２程度であるため、第１、第２配線層１３、１７の不純物の濃度は同程度となり、第２配線層１７から第１配線層１３への不純物の拡散を防ぐことができる。したがって、第１、第２配線層１３，１７間のコンタクト抵抗の上昇を防ぎ、オーミック接合を可能とすることができる。また、ＣＶＤ法により第１配線層１３を形成する場合には、スパッタリング法による場合のように異常放電によるパーティクルの発生は問題とならず、第１配線層１３を高品質なタングステンシリサイド膜として形成することが可能である。
【００３１】
なお、ポリシリコン膜１２と第１配線層１３とを同一の真空装置内で連続して形成することも可能である。この場合には、ポリシリコン膜１２と第１配線層１３との間に酸化膜が形成されず、シリコン酸化膜１４を形成する際に消費された第１配線層１３内のシリコンをポリシリコン膜１２から補給することができる。ポリシリコン膜１２と第１配線層１３とを別装置で形成する場合には、基板が大気中に配置された際にポリシリコン膜１２の表面に酸化膜が形成される。この酸化膜が存在すると、両膜間でのシリコンの移動が困難となるため、シリコン酸化膜１４の形成時に第１配線層１３内のシリコンが消費されると、その補給ができず第１配線層１３内のシリコン組成が低下する。この低下が著しい場合には、第１配線層１３の膜ストレスが大きくなってゲート酸化膜１１にクラックを生じさせる可能性がある。前記のようにポリシリコン膜１２と第１配線層１３とを同一の真空装置内で形成した場合には、ポリシリコン膜１２上に酸化膜が形成されるのを防ぐことができるため、シリコン酸化膜１４の形成時における膜ストレスの発生を抑えることができる。
【００３２】
次に、この発明にかかる半導体装置の製造方法の第３の実施形態について説明する。上記の２つの実施形態では、第１配線層の形成時に不純物を含む金属シリサイド膜を形成しているが、第３の実施形態以下の方法は、不純物を含まない金属シリサイド膜を形成する金属シリサイド膜形成段階の後に、不純物を添加する不純物添加段階とを含む。なお、第３の実施形態における各段階での半導体装置の構成は、図１に示す例と同一である。
【００３３】
第３の実施形態では、第１の実施形態と同様にシリコン基板１０の表面にゲート酸化膜１１、ポリシリコン膜１２を形成する。このポリシリコン膜１２の上に、金属シリサイド膜として不純物を含まないタングステンシリサイド（ＷＳｉ）膜をスパッタリング法、あるいはＣＶＤ法により形成し（金属シリサイド膜形成段階）、これを第１配線層１３とする。
【００３４】
次に、シリコン基板１０上に形成されたゲート酸化膜１１、ポリシリコン膜１２、第１配線層１３の積層膜をパターンニングしてゲートＧを形成し（パターンニング段階）、熱酸化により絶縁被膜１４を形成する。続いて、ＢＰＳＧにより第１絶縁層１５を形成し（絶縁層形成段階）、コンタクトホール１６を形成する（コンタクトホール形成段階）。図１（ｃ）に相当するコンタクトホール形成後の段階で、第１配線層１３に対してイオンインプランテーションにより不純物であるリン、あるいは砒素が注入される（不純物添加段階）。イオンインプランテーションは、第１配線層１３の露出部分の不純物濃度が５×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ２程度になるよう実行される。不純物の注入後、第２配線層１７を形成し（第２配線層形成段階）、ＢＰＳＧにより第２絶縁層１８を形成する。
【００３５】
第３の実施形態によれば、第１配線層１３に不純物をイオンインプランテーションで注入することにより、少なくとも第１、第２配線層１３、１７が接触する部分では両者の不純物の濃度を同程度とすることができ、配線層間のコンタクト抵抗の上昇を防ぎ、オーミック接合を可能とすることができる。また、ＣＶＤ法により形成した場合には、スパッタリング法による場合のように異常放電によるパーティクルの発生は問題とならず、第１配線層１３を高品質なタングステンシリサイド膜として形成することが可能である。
【００３６】
図２および図３は、それぞれこの発明にかかる半導体装置の製造方法の第４、第５の実施形態の工程を示す半導体装置の断面図である。第４、第５の実施形態は、不純物を含まない金属シリサイド膜を形成する金属シリサイド膜形成段階と、不純物を添加する不純物添加段階とを含み、この不純物添加段階に、不純物を含むドープトシリコン膜を金属シリサイド膜上に形成するシリコン膜形成段階と、ドープトシリコン膜を熱酸化してシリコン酸化膜を形成すると共に、ドープトシリコン膜に含まれる不純物を金属シリサイド膜内に拡散させる熱酸化段階とを含む。
【００３７】
以下、第４、第５の実施形態のそれぞれについて説明する。まず、第４の実施形態では、第１の実施形態と同様にシリコン基板１０の表面にゲート酸化膜１１、ポリシリコン膜１２を形成する。このポリシリコン膜１２の上に、金属シリサイド膜として不純物を含まないタングステンシリサイド（ＷＳｉ）膜をスパッタリング法、あるいはＣＶＤ法により形成し（金属シリサイド膜形成段階）、これを第１配線層１３とする。次に、図２（ａ）に示すように、第１配線層１３の上にリン、砒素等の不純物を含むドープトシリコンをターゲットとしてスパッタリング法によりドープトシリコン膜２０を形成する（シリコン膜形成段階）。ドープトシリコンターゲットの不純物濃度は、１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ２程度である。
【００３８】
次に、シリコン基板１０上に形成されたゲート酸化膜１１、ポリシリコン膜１２、第１配線層１３、ドープトシリコン膜２０の積層膜をフォトリソグラフィの手法によりパターンニングし、図２（ｂ）に示すようにゲートＧを形成する（パターンニング段階）。続いて、全体を８００〜９５０℃に加熱してドープトシリコン膜２０を酸化させると同時に、ドープトシリコン膜２０に含まれる不純物を第１配線層１３へ拡散させる（熱酸化段階）。この熱酸化段階により、ゲート表面に絶縁被膜１４が形成される。上記のパターンニング後の段階では、ドープトシリコン膜２０はゲートＧの上面のみに残るが、熱酸化段階で酸化膜に変化して絶縁膜１４と一体化する。
【００３９】
続いて、図２（ｃ）に示すようにＢＰＳＧにより第１絶縁層１５を形成し（絶縁層形成段階）、コンタクトホール１６を形成する（コンタクトホール形成段階）。この後、図２（ｄ）に示すように第２配線層１７を形成し（第２配線層形成段階）、図２（ｅ）に示すようにＢＰＳＧにより第２絶縁層１８を形成する。
【００４０】
第４の実施形態によれば、ドープトシリコン膜２０に含まれる不純物を第１配線層１３に拡散させることにより、第１、第２配線層１３、１７の不純物の濃度を同程度とすることができ、配線層間のコンタクト抵抗の上昇を防ぎ、オーミック接合を可能とすることができる。また、ＣＶＤ法により形成した場合には、スパッタリング法による場合のように異常放電によるパーティクルの発生は問題とならず、第１配線層１３を高品質なタングステンシリサイド膜として形成することが可能である。
【００４１】
さらに、第４の実施形態によれば、シリコン酸化膜１４の形成時にゲートＧの上面においてはドープトシリコン膜２０が酸化膜に変化するため、第１配線層１３内のシリコンの組成の変化は少ない。したがって、シリコン酸化膜１４の形成時における膜ストレスの発生を抑えることができる。
【００４２】
なお、第４の実施形態におけるパターンニング段階では、ドープトシリコン膜２０の上にフォトレジストを塗布し、露光・現像して形成されたマスクを用いてエッチングされるが、ドープトシリコン膜は半導体装置の製造工程で一般的に用いられる露光波長３６５ｎｍ（ｉ線）での反射率が低いため、レジストを透過した光の反射による予定外部分の露光を防ぎ、露光時に投影されるパターンに正確に一致したマスクを形成することができる。
【００４３】
一方、第５の実施形態では、図３（ａ）に示すように、第１の実施形態と同様にシリコン基板１０の表面にゲート酸化膜１１、ポリシリコン膜１２を形成する。このポリシリコン膜１２の上に、金属シリサイド膜として不純物を含まないタングステンシリサイド（ＷＳｉ）膜をスパッタリング法、あるいはＣＶＤ法により形成し（金属シリサイド膜形成段階）、これを第１配線層１３とする。
【００４４】
次に、シリコン基板１０上に形成されたゲート酸化膜１１、ポリシリコン膜１２、第１配線層１３の積層膜をフォトリソグラフィの手法によりパターンニングし、図２（ｂ）に示すようにゲートＧを形成する（パターンニング段階）。このパターンニング段階の後、リン、砒素等の不純物を含むドープトシリコンをターゲットとしてスパッタリング法によりドープトシリコン膜２１を形成する（シリコン膜形成段階）。ドープトシリコンターゲットの不純物濃度は、１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ２程度である。これにより、ゲートＧの上面および側面、基板１０におけるゲートＧ以外の部分は全てドープトシリコン膜２１により覆われる。
【００４５】
続いて、全体を８００〜９５０℃に加熱してドープトシリコン膜２１を酸化させると同時に、ドープトシリコン膜２１に含まれる不純物を第１配線層１３へ拡散させる（熱酸化段階）。続いて、図３（ｃ）に示すようにＢＰＳＧにより第１絶縁層１５を形成し（絶縁層形成段階）、コンタクトホール１６を形成する（コンタクトホール形成段階）。この後、図３（ｄ）に示すように第２配線層１７を形成し（第２配線層形成段階）、図３（ｅ）に示すようにＢＰＳＧにより第２絶縁層１８を形成する。
【００４６】
第５の実施形態によれば、ドープトシリコン膜２１に含まれる不純物を第１配線層１３に拡散させることにより、第１、第２配線層１３、１７の不純物の濃度を同程度とすることができ、配線層間のコンタクト抵抗の上昇を防ぎ、オーミック接合を可能とすることができる。また、第４の実施形態では第１配線層１３の上面にのみドープトシリコン膜が設けられていたのと比較すると、第５の実施形態では上面のみでなく側面にもドープトシリコン膜が設けられているため、第４の実施例よりも熱酸化段階での不純物の拡散効果が高い。さらに、ＣＶＤ法により形成した場合には、スパッタリング法による場合のように異常放電によるパーティクルの発生は問題とならず、第１配線層１３を高品質なタングステンシリサイド膜として形成することが可能である。
【００４７】
なお、第５の実施形態によれば、熱酸化段階においてはドープトシリコン膜２１が酸化するのみであるため、第１配線層１３内のシリコンの組成の変化は少ない。したがって、熱酸化段階における第１配線層１３の膜ストレスの発生を抑えることができる。
【００４８】
次に、この発明にかかる半導体装置の製造方法の第６の実施形態について説明する。第６の実施形態では、第２配線層から第１配線層への不純物の拡散を容認し、拡散した後にも十分な不純物濃度が得られるように第２配線層の不純物濃度を予め十分に高く設定している。なお、第６の実施形態の各段階での半導体装置の構成は図１に示す例と同一である。
【００４９】
第６の実施形態では、第１の実施形態と同様にシリコン基板１０の表面にゲート酸化膜１１、ポリシリコン膜１２を形成する。このポリシリコン膜１２の上に、金属シリサイド膜として不純物を含まないタングステンシリサイド（ＷＳｉ）膜をスパッタリング法、あるいはＣＶＤ法により形成し、これを第１配線層１３とする（第１配線層形成段階）。
【００５０】
次に、シリコン基板１０上に形成されたゲート酸化膜１１、ポリシリコン膜１２、第１配線層１３の積層膜をパターンニングしてゲートＧを形成し（パターンニング段階）、熱酸化により絶縁被膜１４を形成する。続いて、ＢＰＳＧにより第１絶縁層１５を形成し（絶縁層形成段階）、コンタクトホール１６を形成する（コンタクトホール形成段階）。さらに、コンタクトホール１６内を含む第１絶縁層１５の表面に、不純物を含むポリシリコンにより第２配線層１７を形成し（第２配線層形成段階）、ＢＰＳＧ層をＣＶＤ法により形成し、熱処理して第２絶縁層１８とする。第２配線層１７に含まれる不純物は、第２絶縁層１８の熱処理の際に第１配線層１３側に拡散する。すなわち、この加熱段階が、拡散段階に相当する。
【００５１】
第２配線層形成段階では、ポリシリコンを成膜するためのガスに不純物を添加するためのガス、例えばホスフィン（ＰＨ３）を添加してＣＶＤ法により第２配線層１７を形成する。ホスフィンは熱分解してリンと水素とに分解し、リンがポリシリコン膜の内部にドーピングされる。含有されるリンの濃度は、ホスフィンのガス流量を制御することによりコントロールできる。第６の実施形態では、第２配線層１７に含まれる不純物、ここではリンの濃度を、第１配線層１３に接する側で高く、膜が厚くなるにしたがって低くするようにコントロールする。
【００５２】
拡散段階では、加熱により第２配線層１７内の不純物が第１配線層１３側に拡散するが、特に第２配線層１７の第１配線層１３に接する部分では他の部分より濃度が大きく低下する。ただし、この部分には第２配線層１７の形成時に、予め高い濃度で不純物が添加されているため、不純物が第１配線層１３側に拡散、移動したとしても、良好なコンタクト特性を得るために十分な濃度は保たれる。具体的には、拡散後の不純物濃度が５×１０２０ａｔｍｓ／ｃｍ２程度となるよう設定される。なお、第２配線層１７の不純物濃度に上記のような厚さ方向の分布を持たせることにより、第１配線層１３に接触する部分、すなわち不純物が奪われる部分では拡散後の不純物濃度を十分に保つことができる一方、不純物の平均濃度は抑えることができ、不純物の析出を避けることができる。
【００５３】
第６の実施形態によれば、第２配線層１７に含まれる不純物を第１配線層１３に拡散させることにより、第１、第２配線層１３、１７が接触する部分では両者の不純物の濃度を同程度とすることができ、配線層間のコンタクト抵抗の上昇を防ぎ、オーミック接合を可能とすることができる。また、ＣＶＤ法により形成した場合には、スパッタリング法による場合のように異常放電によるパーティクルの発生は問題とならず、第１配線層１３を高品質なタングステンシリサイド膜として形成することが可能である。
【００５４】
以上説明したように、本実施形態の製造方法によれば、第１配線層に予め不純物を添加しておくことにより、第２配線層形成後に加熱処理が施された場合にも、第１配線層への不純物の拡散を防ぎ、コンタクト抵抗を小さく保ち、オーミック接合を得ることができる。
【００５５】
本実施形態のように不純物を含むスパッタターゲットを利用した場合には、ターゲットに導電性を与えることができるため、通常のＤＣマグネトロンスパッタリング装置を利用した場合にも、チャージアップによるパーティクルの発生を抑えることができる。特に、このスパッタターゲットをＣＶＤ法で生成した場合には、酸化シリコンの生成を抑え、異常放電によるパーティクルの発生をより確実に防ぐことができる。
【００５６】
また、本実施形態の製造方法によれば、不純物を含む第１配線層をＣＶＤ法で形成することにより、スパッタリング法による場合のように異常放電によるパーティクルの発生は問題とならず、第１配線層を高品質な金属シリサイド膜として形成することが可能である。
【００５７】
本実施形態の製造方法によれば、不純物を含まない金属シリサイド層の形成後に、不純物を添加することにより、第２配線層からの不純物の拡散を避けることができる。また、本実施形態の方法によれば、第１配線層の表面にドープトシリコン膜が形成された状態で熱酸化が行われるため、酸化膜にはこのドープトシリコン膜中のシリコンが利用され、第１配線層のシリコンの組成の変化は小さく、膜ストレスを抑えてクラックの発生等を防止することができる。さらに、本実施形態の方法では、反射率の低いドープトシリコン膜が表面に形成された段階でフォトリソグラフィによるパターンニングが行われるため、レジストを透過した光の乱反射を抑え、投影されるパターン通りの正確なマスクを形成することができる。また、本実施形態の方法では、第１配線層の上面のみでなく側面をもドープトシリコン膜で覆うことができるため、熱酸化時の第１配線層のシリコン組成の変化とそれによる膜ストレスとをより小さく抑えることができる。
【００５８】
本実施形態の製造方法では、第２配線層に含まれる不純物を第１配線層に拡散させることにより、第１、第２配線層が接触する部分では両者の不純物の濃度を同程度とすることができ、配線層間のコンタクト抵抗の上昇を防ぎ、オーミック接合を可能とすることができる。また、第２配線層の不純物濃度に厚さ方向の分布を持たせることにより、第１配線層１３に接触する部分、すなわち不純物が奪われる部分では拡散後の不純物濃度を十分に保つことができる一方、不純物の平均濃度は抑えることができ、不純物の析出を避けることができる。
【００５９】
【発明の効果】
本発明のスパッタターゲットは、金属、シリコン、不純物を含む組成であるため、これを用いてスパッタリング法により金属シリサイド配線を形成すれば、チャージアップによるパーティクルの発生を抑えることができる。特に、このスパッタターゲットをＣＶＤ法で生成した場合には、酸化シリコンの生成を抑え、異常放電によるパーティクルの発生をより確実に防ぐことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかる半導体装置の製造方法の各工程を示す半導体装置の断面図。
【図２】この発明の第４の実施形態にかかる半導体装置の製造方法の各工程を示す半導体装置の断面図。
【図３】この発明の第５の実施形態にかかる半導体装置の製造方法の各工程を示す半導体装置の断面図。
【図４】従来の半導体装置の製造方法の各工程を示す半導体装置の断面図。
【符号の説明】
１０シリコン基板
１１ゲート酸化膜
１２ポリシリコン膜
１３第１配線層
１４酸化被膜
１５第１絶縁層
１６コンタクトホール
１７第２配線層
１８第２絶縁層
２０，２１ドープトシリコン膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device using metal silicide, a sputter target for forming a wiring using metal silicide, and a method for manufacturing this sputter target.
[0002]
[Prior art]
Conventionally, when a gate of an FET is formed on a silicon substrate and a wiring is connected to the gate from an upper layer through a contact hole, a method as shown in FIG. 4 has been conventionally used. As shown in FIG. 4A, a surface of a silicon substrate 1 is thermally oxidized to form a gate oxide film 2 having a thickness of 7 to 15 nm, polysilicon is formed by a CVD method, and then phosphorus (P) or arsenic is formed. (As) is implanted by ion implantation to form a polysilicon film 3. On this polysilicon film 3, tungsten silicide (WSi) is formed as a refractory metal by a sputtering method or a CVD method, and this is used as a first wiring layer 4.
[0003]
As shown in FIG. 4B, a gate G is formed on the above-described laminated film by using a photolithography technique, and thermal insulation is performed at 800 ° C. to 900 ° C. to form an insulating film 5. Subsequently, as shown in FIG. 4C, a BPSG (borophosphosilicate glass) layer is formed by a CVD method and heat-treated to form a first insulating layer 6, and the first insulating layer 6 and the insulating film 5 are formed. To form a contact hole 7 that opens on the gate. As shown in FIG. 4D, a polysilicon film is formed thereon by a CVD method to diffuse phosphorus, or arsenic is implanted by ion implantation to form a second wiring layer 8, and then photolithography is performed. An electrode pattern is formed on the second wiring layer 8 using a lithography technique. Finally, a BPSG layer is formed by a CVD method as shown in FIG.
[0004]
[Problems to be solved by the invention]
However, in the above-described conventional wiring forming method, impurities such as phosphorus or arsenic injected into the second wiring layer 8 diffuse into the first wiring layer 4 due to heat treatment at the time of forming the second insulating layer 9. There is a problem that the contact resistance between the first wiring layer 4 and the second wiring layer 8 becomes large, and furthermore, an ohmic junction cannot be obtained, so that predetermined transistor characteristics cannot be obtained.
[0005]
Further, when the first wiring layer 4 is formed by the sputtering method, silicon in the sputter target is charged up and abnormal discharge occurs, and this silicon adheres to the wafer as particles and causes a wiring short circuit. is there. The sputter target for forming the first wiring layer 4 has a molar ratio of tungsten (W) to silicon and (Si) of 1: 2.6 to 2.8. On the other hand, since the molar ratio of tungsten silicide (WSi2) as a pure compound is 1: 2, the target is manufactured by mixing silicon particles with the pure tungsten silicide (WSi2) at a predetermined ratio and baking under pressure. Is done. Since the silicon particles to be mixed have extremely low conductivity, the normal DC magnetron sputtering method causes charge-up.
[0006]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and a first object of the present invention is to diffuse impurities contained in a lower wiring layer to a gate electrode side of metal silicide even by heat treatment of an insulating layer. It is an object of the present invention to provide a method of manufacturing a semiconductor device which does not need to perform.
[0007]
Further, a second object of the present invention is to provide a sputter target for metal silicide wiring which can suppress generation of particles due to charge-up even when the above-mentioned metal silicide layer is formed by a sputtering method, and a method of manufacturing the same. Is to do.
[0008]
[Means for Solving the Problems]
According to a first aspect of a method of manufacturing a semiconductor device according to the present invention, there is provided a first wiring layer forming step of forming a first wiring layer made of metal silicide containing an impurity having silicon as a semiconductor, and insulating the first wiring layer. Forming an insulating layer covered with a layer, forming a contact hole reaching the first wiring layer from the surface of the insulating layer, and forming a second wiring layer containing impurities on the surface of the insulating layer including the inside of the contact hole. Forming a second wiring layer to be formed, wherein the impurity concentration of the first wiring layer is set to be substantially equal to or higher than the impurity concentration of the second wiring layer.
[0009]
According to the above method, by setting the impurity concentration of the first wiring layer to be high in advance, even when the second wiring layer is formed and then heat-treated, the diffusion of the impurity from the second wiring layer is performed. Can be prevented, and the first object can be achieved.
[0010]
The impurities contained in the first wiring layer are introduced at the time of forming the first wiring layer or after the formation. The first wiring layer can be formed by a sputtering method or a CVD method. However, when an impurity is introduced at the time of forming the first wiring layer, the first wiring layer is formed by a sputtering method using a sputter target of a metal silicide containing the impurity. Alternatively, it is formed by a CVD method using a gas for forming a metal silicide film containing metal, silicon, and impurities by a chemical reaction.
[0011]
If a sputter target is generated using metal silicide containing impurities, the generation of particles due to charge-up can be suppressed even when a normal DC magnetron sputtering apparatus is used, and the second object can be achieved. Such a sputter target can be generated physically by baking under pressure or chemically using a CVD method. In the former case, the sputter target adds doped impurities to silicon to generate doped silicon particles, thermally reacts the doped silicon particles with the metal to form metal silicide particles, and sinters the metal silicide particles under pressure. Or by mixing and doping silicon particles with metal silicide particles and baking under pressure. In the latter case, the sputter target is generated by a CVD method using a gas that forms a metal silicide film containing metal, silicon, and impurities on the base by a chemical reaction.
[0012]
When the impurity contained in the first wiring layer is added after the formation of the first wiring layer, a metal silicide film forming step of forming a metal silicide film containing no impurity, and adding the impurity to the formed metal silicide film Impurity doping step. As for the addition of the impurity, a method of diffusing from a film formed in contact with the metal silicide film and a method of directly implanting the impurity into the metal silicide film by ion implantation can be selected.
[0013]
In order to diffuse impurities from an adjacent film, a silicon film forming step of forming a doped silicon film containing impurities on a metal silicide film, and thermally oxidizing the doped silicon film to form a silicon oxide film, A heat treatment step of diffusing impurities contained in the silicon film into the metal silicide film. The patterning of the first wiring layer can be performed by using a photolithography method before or after the formation of the doped silicon film.
[0014]
According to a second aspect of the method of manufacturing a semiconductor device according to the present invention, there is provided a first wiring layer forming step of forming a first wiring layer made of metal silicide containing no impurities, and an insulating step of covering the first wiring layer with an insulating layer. A layer forming step, a contact hole forming step of forming a contact hole reaching the first wiring layer from the surface of the insulating layer, and a step of forming an additional gas on the surface of the insulating layer including the inside of the contact hole so as to gradually lower the impurity concentration. A second wiring layer forming step of forming a second wiring layer by a CVD method while controlling a flow rate, and a diffusing step of diffusing impurities contained in the second wiring layer into the first wiring layer; The impurity concentration at that time is set to such an extent that good contact characteristics of the first and second wiring layers after the diffusion step can be maintained.
[0015]
The second aspect is similar to the above-described method in that impurities are diffused from a layer in contact with the first wiring layer. However, the second aspect allows the diffusion of impurities from the second wiring layer to the first wiring layer, which has been a problem in the past, and allows the second wiring layer to have a sufficient impurity concentration even after the diffusion. The point that the impurity concentration is set sufficiently high is different from the above-described method in which diffusion from the second wiring layer is prevented by increasing the impurity concentration of the first wiring layer in advance.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of a method of manufacturing a semiconductor device according to the present invention will be described. FIG. 1 is a process drawing showing the first embodiment, and shows a cross section of a semiconductor device. Here, an example will be described in which a gate of an FET is formed on a silicon substrate, and a wiring is connected to the gate from an upper layer through a contact hole. In the first embodiment, a tungsten silicide layer which is a metal silicide layer is formed by a sputtering method, and an impurity is introduced at the time of forming the tungsten silicide layer by using a sputter target containing the impurity at the time of the formation.
[0017]
In the first embodiment, as shown in FIG. 1A, a surface of a silicon substrate 10 is thermally oxidized to form a gate oxide film 11 having a thickness of 7 to 15 nm, and polysilicon is formed by a CVD method. , Phosphorus (P) or arsenic (As) is implanted by ion implantation to form a polysilicon film 12. On this polysilicon film 12, a tungsten silicide (WSi) film containing impurities is formed as a metal silicide film by a sputtering method, and this is used as a first wiring layer 13 (first wiring layer forming step). As the impurity, a pentavalent element (phosphorus (P), arsenic (As), or the like) that makes silicon an n-type semiconductor, or a trivalent element (boron (B), indium (In)) that makes a p-type semiconductor , Gallium (Ga), etc.), but a pentavalent element is used here.
[0018]
Next, by patterning the laminated film of the gate oxide film 11, the polysilicon film 12, and the first wiring layer 13 formed on the silicon substrate 10 by using a photolithography technique, as shown in FIG. As shown, a gate G is formed (patterning step), and thermally oxidized at 800 ° C. to 900 ° C. to form an insulating film 14. Subsequently, as shown in FIG. 1C, a BPSG layer is formed by a CVD method and heat-treated to form a first insulating layer 15 covering the first wiring layer 13 (insulating layer forming step). A contact hole 16 that penetrates the layer 15 and the insulating film 14 and opens on the gate is formed (contact hole forming step). As shown in FIG. 1D, a polysilicon film is formed thereon by a CVD method and phosphorus or arsenic is implanted by ion implantation, and then an electrode pattern is formed by a photolithography technique. The second wiring layer 17 is formed (second wiring layer forming step). Finally, a BPSG layer is formed by a CVD method as shown in FIG.
[0019]
The first wiring layer 13 is formed by a sputtering method using a metal silicide sputter target containing impurities, and the impurity concentration is set to be equal to or higher than the impurity concentration of the second wiring layer 18. Specifically, the concentration of phosphorus or arsenic contained in the first wiring layer 13 is about 5 × 1019 to 5 × 1020 atoms / cm 2, while the concentration of phosphorus or arsenic contained in the second wiring layer 17 is Is about 5 × 1020 atoms / cm2. By setting the impurity concentrations of the first and second wiring layers 13 and 17 to be substantially the same as described above, even when the second insulating layer 18 is subjected to the heat treatment, the impurity from the second wiring layer 17 Can be prevented from spreading. Therefore, an increase in contact resistance between the first and second wiring layers 13 and 17 can be prevented, and an ohmic junction can be achieved.
[0020]
In the case where the first wiring layer 13 is formed by the sputtering method as described above, the sputtering target can be generated physically by pressure firing or chemically by using the CVD method.
[0021]
Here, first, a method of physically generating a sputter target will be described. Phosphorus or arsenic is added to heat-melted silicon to adjust the impurity concentration to about 1 × 10 20 to 1 × 10 21 atoms / cm 2 to form doped silicon. A doped silicon particle of 10.0 μmφ is generated. Next, tungsten (W) pulverized to 0.1 to 10.0 μmφ and doped silicon particles are mixed at a molar ratio of 1: 2, and mixed in a vacuum or in an inert gas such as argon. A heat treatment is performed at 800 ° C. to produce alloy particles of tungsten silicide (WSi2.0).
[0022]
Subsequently, the alloy particles of tungsten silicide (WSi2.0) and the above-mentioned doped silicon particles are mixed at a molar ratio of 1: 0.20 to 1: 0.26, and are mixed in a vacuum or under an inert gas such as argon. Pressurized firing at 500 to 1000 ° C. in an active gas to produce alloy particles of tungsten silicide (WSi 2.6 to WSi 2.8). The silicon contained in the generated doped tungsten silicide target has an impurity introduced at a concentration of about 1 × 10 20 to 1 × 10 21 atoms / cm 2, and thus has a specific resistance of 0.001 to 0.010 Ω / cm and a conductor. Become. Therefore, if this doped tungsten silicide target is used, even if a normal DC magnetron sputtering apparatus is used, charge-up does not occur, generation of particles due to abnormal discharge is suppressed, and a high-quality tungsten silicide film is formed. can do.
[0023]
On the other hand, when a sputter target is generated by a chemical reaction, the sputter target is generated by a CVD method using a gas for forming a metal silicide film containing metal, silicon, and impurities. First, a ceramic base having the same diameter as a sputter target to be formed in a vacuum is arranged and heated to 400 to 800 ° C. Here, when tungsten hexafluoride (WF6) and silane (SiH4) gas are supplied into the reaction furnace, the reaction of WF6 + 3SiH4 → WSi2 + SiF4 + 2HF + 5H2 progresses, and tungsten silicide (WSix) is formed on the ceramic base. During this reaction, if phosphine (PH3) or arsine (AsH3) is added to introduce impurities, the reaction of 2PH3 → 2P + 3H2 or 2AsH3 → 2As + 3H2 proceeds, and phosphorus or arsenic and hydrogen are decomposed and precipitated. Is mixed into the tungsten silicide film.
[0024]
When a sputter target is generated by the CVD method, the composition of silicon in tungsten silicide is determined by the flow ratio of tungsten hexafluoride (WF6) to silane (SiH4), and the concentration of the added impurity is phosphine (PH3) or arsine. It can be easily controlled by adjusting the flow rate of (AsH3). Here, the flow rate is adjusted so that the impurity concentration of the generated tungsten silicide sputter target is about 1 × 10 20 to 1 × 10 21 atoms / cm 2.
[0025]
Since the sputter target generated by the CVD method has a higher density than the target generated by the above-described physical method, the amount of oxygen contained is extremely small. If the oxygen content is large, the silicon contained in the target reacts with oxygen during the heat treatment to generate silicon oxide as an insulator, which causes abnormal discharge. If a sputter target generated by the CVD method is used, such generation of silicon oxide can be suppressed, and generation of particles due to abnormal discharge can be more reliably prevented.
[0026]
Next, a second embodiment of the method for manufacturing a semiconductor device according to the present invention will be described. In the second embodiment, a tungsten silicide layer which is a metal silicide layer is formed by a CVD method, and an impurity is introduced at the time of forming the tungsten silicide layer by using a gas containing the impurity during the formation. Steps other than the step of forming the first wiring layer are the same as those of the first embodiment, and the configuration of the semiconductor device in each step is the same as the example shown in FIG.
[0027]
In the second embodiment, a gate oxide film 11 and a polysilicon film 12 are formed on the surface of a silicon substrate 10 as in the first embodiment. A tungsten silicide (WSi) film containing impurities is formed as a metal silicide film on the polysilicon film 12 by a CVD method, and this is used as a first wiring layer 13 (first wiring layer forming step).
[0028]
Next, a gate G is formed by patterning the laminated film of the gate oxide film 11, the polysilicon film 12, and the first wiring layer 13 formed on the silicon substrate 10 (patterning step), and an insulating film is formed by thermal oxidation. 14 is formed. Subsequently, a first insulating layer 15 is formed by BPSG (insulating layer forming step), and a contact hole 16 is formed (contact hole forming step). A second wiring layer 17 is formed thereon (second wiring layer forming step), and a second insulating layer 18 is formed by BPSG.
[0029]
In the step of forming the first wiring layer 13, the substrate 10 is placed in a vacuum and heated to 400 to 550 ° C., and tungsten hexafluoride (WF6) and silane (SiH4), and phosphine (PH3) or Each gas of arsine (AsH3) is supplied. As a result, the reaction of WF6 + 3SiH4 → WSi2 + SiF4 + 2HF + 5H22PH3 → 2P + 3H2 or 2AsH3 → 2As + 3H2 progresses, and tungsten silicide (WSix) is formed on the substrate 10, and phosphorus or arsenic is mixed in the tungsten silicide film.
[0030]
When the first wiring layer 13 is formed by the CVD method, the composition of silicon in tungsten silicide is determined by the flow ratio of tungsten hexafluoride (WF6) to silane (SiH4), and the concentration of the added impurity is phosphine (PH3). )) Or arsine (AsH3) can be easily controlled by adjusting the flow rate. Here, the flow rate is adjusted so that the impurity concentration in the first wiring layer 13 to be formed is about 5 × 10 19 to 5 × 10 20 atoms / cm 2. As described above, since the concentration of phosphorus or arsenic contained in the second wiring layer 17 is about 5 × 1020 atoms / cm 2, the concentration of impurities in the first and second wiring layers 13 and 17 becomes substantially the same. Diffusion of impurities from the second wiring layer 17 to the first wiring layer 13 can be prevented. Therefore, an increase in contact resistance between the first and second wiring layers 13 and 17 can be prevented, and an ohmic junction can be achieved. In the case where the first wiring layer 13 is formed by the CVD method, generation of particles due to abnormal discharge does not become a problem as in the case of the sputtering method, and the first wiring layer 13 is formed as a high-quality tungsten silicide film. It is possible to do.
[0031]
The polysilicon film 12 and the first wiring layer 13 can be formed continuously in the same vacuum device. In this case, no oxide film is formed between the polysilicon film 12 and the first wiring layer 13, and the silicon in the first wiring layer 13 consumed when forming the silicon oxide film 14 is replaced with the polysilicon film. 12 can be replenished. When the polysilicon film 12 and the first wiring layer 13 are formed by different devices, an oxide film is formed on the surface of the polysilicon film 12 when the substrate is placed in the atmosphere. The presence of this oxide film makes it difficult for silicon to move between the two films. Therefore, when the silicon in the first wiring layer 13 is consumed during the formation of the silicon oxide film 14, the silicon cannot be supplied and the first wiring layer 13 cannot be replenished. The silicon composition in the layer 13 decreases. If this decrease is remarkable, the film stress of the first wiring layer 13 may increase, causing a crack in the gate oxide film 11. When the polysilicon film 12 and the first wiring layer 13 are formed in the same vacuum device as described above, an oxide film can be prevented from being formed on the polysilicon film 12, so Generation of film stress during the formation of the film 14 can be suppressed.
[0032]
Next, a third embodiment of the method for manufacturing a semiconductor device according to the present invention will be described. In the above two embodiments, the metal silicide film containing impurities is formed at the time of forming the first wiring layer. However, the method of the third embodiment and the following embodiments uses a metal silicide film forming a metal silicide film containing no impurities. An impurity doping step of adding an impurity after the film forming step. The configuration of the semiconductor device at each stage in the third embodiment is the same as the example shown in FIG.
[0033]
In the third embodiment, a gate oxide film 11 and a polysilicon film 12 are formed on the surface of a silicon substrate 10 as in the first embodiment. On this polysilicon film 12, a tungsten silicide (WSi) film containing no impurities is formed as a metal silicide film by a sputtering method or a CVD method (metal silicide film forming step), and this is used as a first wiring layer 13. .
[0034]
Next, a gate G is formed by patterning the laminated film of the gate oxide film 11, the polysilicon film 12, and the first wiring layer 13 formed on the silicon substrate 10 (patterning step), and an insulating film is formed by thermal oxidation. 14 is formed. Subsequently, a first insulating layer 15 is formed by BPSG (insulating layer forming step), and a contact hole 16 is formed (contact hole forming step). At the stage after the formation of the contact hole corresponding to FIG. 1C, phosphorus or arsenic as an impurity is implanted into the first wiring layer 13 by ion implantation (impurity addition stage). The ion implantation is performed such that the impurity concentration of the exposed portion of the first wiring layer 13 becomes about 5 × 1019 to 5 × 1020 atoms / cm 2. After the implantation of the impurity, the second wiring layer 17 is formed (second wiring layer forming step), and the second insulating layer 18 is formed by BPSG.
[0035]
According to the third embodiment, the impurity is implanted into the first wiring layer 13 by ion implantation, so that the impurity concentration of the first wiring layer 13 and the impurity concentration of the second wiring layer 17 are at least equal to each other. And an increase in contact resistance between wiring layers can be prevented, and ohmic junction can be achieved. In the case where the first wiring layer 13 is formed by the CVD method, generation of particles due to abnormal discharge does not pose a problem as in the case of the sputtering method, and the first wiring layer 13 can be formed as a high-quality tungsten silicide film. .
[0036]
2 and 3 are cross-sectional views of the semiconductor device showing the steps of the fourth and fifth embodiments of the method for manufacturing a semiconductor device according to the present invention, respectively. The fourth and fifth embodiments include a metal silicide film forming step of forming a metal silicide film containing no impurity, and an impurity adding step of adding an impurity. Forming a silicon film on the metal silicide film; and thermally oxidizing the doped silicon film to form a silicon oxide film and diffusing impurities contained in the doped silicon film into the metal silicide film. Stages.
[0037]
Hereinafter, each of the fourth and fifth embodiments will be described. First, in the fourth embodiment, a gate oxide film 11 and a polysilicon film 12 are formed on the surface of a silicon substrate 10 as in the first embodiment. On this polysilicon film 12, a tungsten silicide (WSi) film containing no impurities is formed as a metal silicide film by a sputtering method or a CVD method (metal silicide film forming step), and this is used as a first wiring layer 13. . Next, as shown in FIG. 2A, a doped silicon film 20 is formed on the first wiring layer 13 by a sputtering method using doped silicon containing impurities such as phosphorus and arsenic as a target. Stage). The impurity concentration of the doped silicon target is about 1 × 10 20 to 1 × 10 21 atoms / cm 2.
[0038]
Next, the laminated film of the gate oxide film 11, the polysilicon film 12, the first wiring layer 13, and the doped silicon film 20 formed on the silicon substrate 10 is patterned by a photolithography method, and FIG. A gate G is formed (patterning step) as shown in FIG. Subsequently, the whole is heated to 800 to 950 ° C. to oxidize the doped silicon film 20 and, at the same time, diffuse the impurities contained in the doped silicon film 20 into the first wiring layer 13 (thermal oxidation step). This thermal oxidation step forms an insulating coating 14 on the gate surface. At the stage after the above-described patterning, the doped silicon film 20 remains only on the upper surface of the gate G, but changes to an oxide film at the thermal oxidation stage and is integrated with the insulating film 14.
[0039]
Subsequently, as shown in FIG. 2C, a first insulating layer 15 is formed by BPSG (insulating layer forming step), and a contact hole 16 is formed (contact hole forming step). Thereafter, a second wiring layer 17 is formed as shown in FIG. 2D (second wiring layer forming step), and a second insulating layer 18 is formed by BPSG as shown in FIG. 2E.
[0040]
According to the fourth embodiment, the impurities contained in the doped silicon film 20 are diffused into the first wiring layer 13 so that the first and second wiring layers 13 and 17 have the same impurity concentration. Thus, an increase in contact resistance between wiring layers can be prevented, and an ohmic junction can be achieved. In the case where the first wiring layer 13 is formed by the CVD method, generation of particles due to abnormal discharge does not pose a problem as in the case of the sputtering method, and the first wiring layer 13 can be formed as a high-quality tungsten silicide film. .
[0041]
Furthermore, according to the fourth embodiment, when the silicon oxide film 14 is formed, the doped silicon film 20 changes to an oxide film on the upper surface of the gate G, so that the change in the composition of silicon in the first wiring layer 13 does not change. Few. Therefore, occurrence of film stress during formation of the silicon oxide film 14 can be suppressed.
[0042]
In the patterning step in the fourth embodiment, a photoresist is applied on the doped silicon film 20 and is etched using a mask formed by exposure and development. Since the reflectivity at an exposure wavelength of 365 nm (i-line), which is generally used in the manufacturing process of the apparatus, is low, it is possible to prevent the expected external exposure due to the reflection of the light transmitted through the resist, and to accurately project the pattern projected at the time of exposure. A matched mask can be formed.
[0043]
On the other hand, in the fifth embodiment, as shown in FIG. 3A, a gate oxide film 11 and a polysilicon film 12 are formed on the surface of a silicon substrate 10 as in the first embodiment. On this polysilicon film 12, a tungsten silicide (WSi) film containing no impurities is formed as a metal silicide film by a sputtering method or a CVD method (metal silicide film forming step), and this is used as a first wiring layer 13. .
[0044]
Next, the laminated film of the gate oxide film 11, the polysilicon film 12, and the first wiring layer 13 formed on the silicon substrate 10 is patterned by a photolithography method, and as shown in FIG. Is formed (patterning step). After this patterning step, a doped silicon film 21 is formed by a sputtering method using doped silicon containing impurities such as phosphorus and arsenic as a target (silicon film forming step). The impurity concentration of the doped silicon target is about 1 × 10 20 to 1 × 10 21 atoms / cm 2. Thus, the upper surface and side surfaces of the gate G and the portion of the substrate 10 other than the gate G are all covered with the doped silicon film 21.
[0045]
Subsequently, the whole is heated to 800 to 950 ° C. to oxidize the doped silicon film 21 and, at the same time, diffuse the impurities contained in the doped silicon film 21 into the first wiring layer 13 (thermal oxidation step). Subsequently, as shown in FIG. 3C, a first insulating layer 15 is formed by BPSG (insulating layer forming step), and a contact hole 16 is formed (contact hole forming step). Thereafter, as shown in FIG. 3D, a second wiring layer 17 is formed (second wiring layer forming step), and as shown in FIG. 3E, a second insulating layer 18 is formed by BPSG.
[0046]
According to the fifth embodiment, the impurities contained in the doped silicon film 21 are diffused into the first wiring layer 13 so that the first and second wiring layers 13 and 17 have the same impurity concentration. Thus, an increase in contact resistance between wiring layers can be prevented, and an ohmic junction can be achieved. Further, in comparison with the fourth embodiment in which the doped silicon film is provided only on the upper surface of the first wiring layer 13, the fifth embodiment has the doped silicon film provided not only on the upper surface but also on the side surfaces. Therefore, the effect of diffusing impurities in the thermal oxidation stage is higher than in the fourth embodiment. Furthermore, when formed by the CVD method, generation of particles due to abnormal discharge does not pose a problem as in the case of the sputtering method, and the first wiring layer 13 can be formed as a high-quality tungsten silicide film. .
[0047]
According to the fifth embodiment, since only the doped silicon film 21 is oxidized in the thermal oxidation stage, the change in the composition of silicon in the first wiring layer 13 is small. Therefore, it is possible to suppress the occurrence of the film stress of the first wiring layer 13 in the thermal oxidation stage.
[0048]
Next, a sixth embodiment of the method for manufacturing a semiconductor device according to the present invention will be described. In the sixth embodiment, the diffusion of impurities from the second wiring layer to the first wiring layer is permitted, and the impurity concentration of the second wiring layer is sufficiently increased in advance so that a sufficient impurity concentration can be obtained even after the diffusion. You have set. The configuration of the semiconductor device at each stage of the sixth embodiment is the same as the example shown in FIG.
[0049]
In the sixth embodiment, a gate oxide film 11 and a polysilicon film 12 are formed on the surface of a silicon substrate 10 as in the first embodiment. A tungsten silicide (WSi) film containing no impurities is formed as a metal silicide film on the polysilicon film 12 by a sputtering method or a CVD method, and this is used as a first wiring layer 13 (first wiring layer forming step). ).
[0050]
Next, a gate G is formed by patterning the laminated film of the gate oxide film 11, the polysilicon film 12, and the first wiring layer 13 formed on the silicon substrate 10 (patterning step), and an insulating film is formed by thermal oxidation. 14 is formed. Subsequently, the first insulating layer 15 is formed by BPSG (insulating layer forming step), and a contact hole 16 is formed (contact hole forming step). Further, on the surface of the first insulating layer 15 including the inside of the contact hole 16, a second wiring layer 17 is formed of polysilicon containing an impurity (second wiring layer forming step), a BPSG layer is formed by a CVD method, and heat treatment is performed. Thus, a second insulating layer 18 is formed. The impurities contained in the second wiring layer 17 diffuse toward the first wiring layer 13 during the heat treatment of the second insulating layer 18. That is, this heating step corresponds to the diffusion step.
[0051]
In the second wiring layer formation step, a gas for adding impurities, for example, phosphine (PH3) is added to a gas for forming a polysilicon film, and the second wiring layer 17 is formed by a CVD method. The phosphine is thermally decomposed into phosphorus and hydrogen, and phosphorus is doped into the polysilicon film. The concentration of phosphorus contained can be controlled by controlling the gas flow rate of phosphine. In the sixth embodiment, the concentration of the impurity, in this case, phosphorus contained in the second wiring layer 17 is controlled so as to be higher on the side in contact with the first wiring layer 13 and lower as the film becomes thicker.
[0052]
In the diffusion step, the impurities in the second wiring layer 17 are diffused toward the first wiring layer 13 by heating, but the concentration of the second wiring layer 17 is particularly lower at the portion in contact with the first wiring layer 13 than at other portions. I do. However, since an impurity is added to this portion at a high concentration in advance when the second wiring layer 17 is formed, good contact characteristics can be obtained even if the impurity diffuses and moves to the first wiring layer 13 side. A sufficient concentration is maintained. Specifically, the impurity concentration after the diffusion is set so as to be about 5 × 1020 atms / cm 2. By providing the impurity concentration of the second wiring layer 17 with the distribution in the thickness direction as described above, the impurity concentration after diffusion can be sufficiently increased in a portion in contact with the first wiring layer 13, that is, in a portion where the impurity is deprived. , While the average concentration of impurities can be suppressed, and precipitation of impurities can be avoided.
[0053]
According to the sixth embodiment, the impurity contained in the second wiring layer 17 is diffused into the first wiring layer 13, so that the concentration of the impurities in the first and second wiring layers 13, 17 at the portion where they contact each other. Can be made substantially the same, and an increase in contact resistance between wiring layers can be prevented, and ohmic junction can be made possible. In the case where the first wiring layer 13 is formed by the CVD method, generation of particles due to abnormal discharge does not pose a problem as in the case of the sputtering method, and the first wiring layer 13 can be formed as a high-quality tungsten silicide film. .
[0054]
As described above, according to the manufacturing method of the present embodiment, by adding impurities to the first wiring layer in advance, the first wiring layer can be formed even when heat treatment is performed after the formation of the second wiring layer. The diffusion of impurities into the layer can be prevented, the contact resistance can be kept low, and an ohmic junction can be obtained.
[0055]
When a sputter target containing impurities is used as in the present embodiment, conductivity can be given to the target. Therefore, even when a normal DC magnetron sputtering apparatus is used, generation of particles due to charge-up is suppressed. be able to. In particular, when the sputter target is generated by the CVD method, generation of silicon oxide can be suppressed, and generation of particles due to abnormal discharge can be more reliably prevented.
[0056]
Further, according to the manufacturing method of this embodiment, since the first wiring layer containing impurities is formed by the CVD method, generation of particles due to abnormal discharge does not become a problem as in the case of the sputtering method. The layer can be formed as a high quality metal silicide film.
[0057]
According to the manufacturing method of the present embodiment, the impurity is added after the formation of the metal silicide layer containing no impurity, whereby the diffusion of the impurity from the second wiring layer can be avoided. Further, according to the method of the present embodiment, thermal oxidation is performed in a state where the doped silicon film is formed on the surface of the first wiring layer. Therefore, silicon in the doped silicon film is used as the oxide film. In addition, a change in the composition of silicon in the first wiring layer is small, so that film stress can be suppressed and cracks can be prevented. Furthermore, in the method of the present embodiment, patterning by photolithography is performed at the stage when a doped silicon film having a low reflectance is formed on the surface. It is possible to form an accurate mask. In addition, in the method of the present embodiment, since not only the upper surface but also the side surface of the first wiring layer can be covered with the doped silicon film, the change in the silicon composition of the first wiring layer during thermal oxidation and the resulting film stress And can be kept smaller.
[0058]
In the manufacturing method according to the present embodiment, the impurity contained in the second wiring layer is diffused into the first wiring layer, so that the concentration of the impurities in the portion where the first and second wiring layers are in contact is the same. Thus, an increase in contact resistance between wiring layers can be prevented, and an ohmic junction can be achieved. In addition, by giving the impurity concentration of the second wiring layer a distribution in the thickness direction, the impurity concentration after diffusion can be sufficiently maintained in a portion in contact with the first wiring layer 13, that is, in a portion where the impurity is deprived. On the other hand, the average concentration of impurities can be suppressed, and precipitation of impurities can be avoided.
[0059]
【The invention's effect】
Since the sputter target of the present invention has a composition containing metal, silicon, and impurities, if a metal silicide wiring is formed by a sputtering method using the sputter target, generation of particles due to charge-up can be suppressed. In particular, when the sputter target is generated by the CVD method, generation of silicon oxide can be suppressed, and generation of particles due to abnormal discharge can be more reliably prevented.
[Brief description of the drawings]
FIG. 1 is a sectional view of a semiconductor device showing respective steps of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view of a semiconductor device showing each step of a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 3 is a sectional view of a semiconductor device showing respective steps of a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention.
FIG. 4 is a cross-sectional view of a semiconductor device showing each step of a conventional method for manufacturing a semiconductor device.
[Explanation of symbols]
10 silicon substrate
11 gate oxide film
12 polysilicon film
13 first wiring layer
14 oxide film
15 first insulating layer
16 contact holes
17 Second wiring layer
18 Second insulating layer
20,21 doped silicon film
