JP2004006541A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】バリア膜の成膜工程にCVD法を用いた場合であっても、多孔質絶縁膜中にバリア膜が拡散することを防止する。
【解決手段】多孔質絶縁膜を含む絶縁膜に少なくとも配線溝及び/又は接続孔を形成する工程と、上記配線溝及び/又は接続孔を埋め込むように第1のバリア膜を成膜する工程と、上記第1のバリア膜上に、化学的蒸着法により第2のバリア膜を成膜する工程と、上記第1のバリア膜及び上記第2のバリア膜を介して上記配線溝及び/又は接続孔に配線材料を埋め込む工程とを有し、上記第1のバリア膜は、上記第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有する。
【選択図】 図1
【解決手段】多孔質絶縁膜を含む絶縁膜に少なくとも配線溝及び/又は接続孔を形成する工程と、上記配線溝及び/又は接続孔を埋め込むように第1のバリア膜を成膜する工程と、上記第1のバリア膜上に、化学的蒸着法により第2のバリア膜を成膜する工程と、上記第1のバリア膜及び上記第2のバリア膜を介して上記配線溝及び/又は接続孔に配線材料を埋め込む工程とを有し、上記第1のバリア膜は、上記第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、多孔質絶縁膜を含む絶縁膜に形成された少なくとも配線溝又は接続孔に、バリア膜を介して配線材料が埋め込まれてなる半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
LSI(Large Scale Integration:大規模集積回路)等の半導体装置の高集積化に伴い、配線プロセス技術の重要性がより高まりつつある。この理由は、微細化によるゲート遅延時間の短縮よりも配線の遅延時間の増大の方が顕著となるためである。
【0003】
配線遅延を抑制するためには、配線間の容量の低減、また、配線の低抵抗化を実現する配線材料が必要不可欠である。また、配線の微細化につれて電流密度が増大するので、配線には高いエレクトロマイグレーション(EM)耐性も要求される。
【0004】
これらのような要求のもと、従来のアルミニウム(Al)系合金より電気抵抗が3分の2程度と配線抵抗の低減を実現し、且つAl系合金よりも高いEM耐性が期待される配線材料として、銅(Cu)が注目されている。
【0005】
Cuを用いた配線形成では、一般にCuのドライエッチングが容易でないために、いわゆるダマシン法が用いられている。これは、例えば酸化シリコンからなる層間絶縁膜に予め所定の接続孔(Via)や配線溝(Trench)を形成し、その接続孔や配線溝に配線材料(Cu)を埋め込んだ後、余剰の配線材料を化学機械研磨(Chemical Mechanical Polishing: CMP)により除去し、配線を形成する方法である。さらに、接続孔と配線溝とを形成した後、一括して配線材料を埋め込み、余剰配線材料をCMPにより除去するデュアルダマシン法も知られている。
【0006】
なお、Cuは層間絶縁膜に対して極めて拡散しやすい材料であるため、予め接続孔及び/又は配線溝の底部及び側壁を被覆してCuの拡散防止膜として機能するバリア膜を成膜し、その後でCuを埋め込み、CMPにより配線を形成する方法が採用されている。
【0007】
近年の配線の微細化や高集積化に伴って、配線及び配線の接続孔部のアスペクト比(孔の径と深さとの比)は増大する傾向にある。このため、接続孔及び配線溝の底部や段差部においてバリア膜の被覆性を高めることが重要となる。そこで、化学的蒸着(Chemical Vapor Deposition: CVD)法による成膜技術方法を、バリア膜の成膜工程に適用するプロセス技術の開発が進められている。
【0008】
また、配線遅延を抑制する別の手法である配線間容量の低減を図るには、層間絶縁膜の低誘電率化が重要とされる。このため、従来のSiO2等の酸化膜からSiOF膜へ、そして、さらなる低誘電率を実現する層間絶縁膜の研究開発が進められている。
【0009】
低誘電率の層間絶縁膜を得る手法として絶縁材料の誘電率の低減が挙げられるが、この手法はある程度までの低誘電率を得られるものの、飛躍的な低誘電率化という観点では限界がある。そこで、層間絶縁膜の低密度化、すなわち層間絶縁膜を多孔質とする手法が注目されている。
【0010】
【発明が解決しようとする課題】
ところで、上述したような多孔質の絶縁膜を実際の配線形成プロセスに適用して接続孔や配線溝を形成すると、接続孔及び配線溝の側壁に多数のポアが露出することになる。そして、このような状態の層間絶縁膜に対して次工程でCVD法によってバリア膜を成膜すると、バリア膜の成膜ガスがポアを通じて多孔質絶縁膜中に拡散し、多孔質絶縁膜中にバリア膜の材料が進入する。この結果、配線間ショート等を引き起こす要因となる。また、CVD法による多孔質絶縁膜へのバリア膜材料の進入は、層間絶縁膜の信頼性を劣化させることにもなる。
【0011】
また、CVD法によるバリア膜成膜技術の1つとして、CVD法によるWN膜の成膜が開発されている。しかしながら、CVD法によって成膜されたWN膜は、Cuとの界面の密着性が悪いため、例えばCu埋め込み後に熱処理等を施すと接続孔に埋め込まれたCuが吸い上げられ、接続孔のオープン不良を発生させるおそれがある。
【0012】
そこで本発明はこのような従来の問題点を解決するために提案されたものであり、バリア膜の成膜工程にCVD法を用いた場合であっても、多孔質絶縁膜中にバリア膜が拡散することを防止可能な半導体装置及びその製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上述の目的を達成するために、本発明に係る半導体装置は、多孔質絶縁膜を含む絶縁膜に形成された少なくとも配線溝又は接続孔に、バリア膜を介して配線材料が埋め込まれてなる半導体装置であって、上記バリア膜は、第1のバリア膜と、化学的蒸着法により形成された第2のバリア膜とがこの順に積層された積層構造を有し、上記第1のバリア膜は、上記第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする。
【0014】
以上のような構成の半導体装置は、多孔質絶縁膜を含む絶縁膜に形成された配線溝又は接続孔に、第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有する第1のバリア膜と、化学的蒸着法により成膜された第2のバリア膜とをこの順に有するので、第2のバリア膜成膜時に化学的蒸着法を実施する際の成膜ガスが多孔質絶縁膜内へ拡散することがない。このため、多孔質絶縁膜内にバリア膜が進入することに起因する配線間ショートの発生を抑制するとともに、絶縁膜の信頼性の劣化を抑制する。
【0015】
また、本発明に係る半導体装置の製造方法は、多孔質絶縁膜を含む絶縁膜に少なくとも配線溝及び/又は接続孔を形成する工程と、上記配線溝及び/又は接続孔を埋め込むように第1のバリア膜を成膜する工程と、上記第1のバリア膜上に、化学的蒸着法により第2のバリア膜を成膜する工程と、上記第1のバリア膜及び上記第2のバリア膜を介して上記配線溝及び/又は接続孔に配線材料を埋め込む工程とを有し、上記第1のバリア膜は、上記第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする。
【0016】
以上のような半導体装置の製造方法では、多孔質絶縁膜を含む絶縁膜に形成された配線溝又は接続孔に、第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有する第1のバリア膜を成膜した後で、化学的蒸着法により第2のバリア膜を成膜するので、化学的蒸着法を実施する際の原料ガスが多孔質絶縁膜内へ拡散することを防止する。このため、多孔質絶縁膜内にバリア膜が進入することに起因する配線間ショートの発生を抑制するとともに、絶縁膜の信頼性を損なうことがない。
【0017】
【発明の実施の形態】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率が実際と同じであるとは限らない。
【0018】
本発明を適用した半導体装置は、例えば図1に示すように、トランジスタ等のデバイス(図示は省略する。)が予め作製された基板1上に、Cuを含有する配線材料からなる金属配線(以下、Cu配線と称する。)2が多孔質絶縁膜3に設けられた配線溝4に埋め込まれてなるものである。
【0019】
ここで用いられる多孔質絶縁膜3は、多数のポアを有することで極めて低い誘電率(例えば2.7以下)を示すものであり、配線間の容量の低減を実現することができる。多孔質絶縁膜3としては、具体的にはシリカ系材料、有機ポリマー系材料等を使用可能であるが、これらに限定される必要はない。なお、図1に示す半導体装置では、単層の多孔質絶縁膜3にCu配線2が埋め込まれた構造を示したが、多孔質絶縁膜とSiO2膜、SiOF膜、有機化合物膜等の通常の絶縁膜との積層構造にCu配線2が埋め込まれた構造であってもよい。
【0020】
配線溝4の側壁及び底部、すなわちCu配線2と多孔質絶縁膜3との間には、第1のバリア膜5と、第2のバリア膜6と、第3のバリア膜7がこの順に形成されている。これら第1のバリア膜5、第2のバリア膜6、及び第3のバリア膜7は、Cu等の配線材料が多孔質絶縁膜3へ拡散することを防止するために設けられるものである。また、基板1上には例えばSiN、SiC等からなるエッチストッパ膜8が形成されており、Cu配線2から基板1へのCu拡散を防止する。
【0021】
ここで、第2のバリア膜6は、物理的蒸着(Physical Vapor Deposition: PVD)法に比べて被覆性の高い化学的蒸着(Chemical Vapor Deposition: CVD)法により形成される。そして、多孔質絶縁膜3と第2のバリア膜6との間に介在する第1のバリア膜5は、絶縁層保護膜として機能し、CVD法により第2のバリア膜6を成膜する際に用いられる各種の成膜ガスが配線溝4に露出した多数のポアから多孔質絶縁膜3へ拡散することを抑制する。このため、第2のバリア膜6の材料が多孔質絶縁膜3に進入することに起因する配線間ショートの発生が防止される。また、第2のバリア膜6の材料が多孔質絶縁膜3に進入することに起因する、絶縁膜の信頼性劣化も防止される。
【0022】
したがって本発明によれば、配線間ショートや絶縁膜の信頼性劣化等の不都合を伴うことなく、膜の被覆性に優れるCVD法と、非常に低い誘電率を示す多孔質絶縁膜3とを組み合わせて用いることが可能となり、配線の遅延時間の短縮が図られた高性能な半導体装置の実現が可能となる。また、Cu配線の特長である、高いEM耐性及び低い配線抵抗の実現も可能となる。
【0023】
上記のようなバリア膜のうち、第1のバリア膜5は後述するようなPVD法により形成されたものであることが好ましい。
【0024】
第1のバリア膜5としては、Cu等の配線材料及びCVD法により第2のバリア膜6を成膜する際に用いられる各種の成膜ガスが多孔質絶縁膜3への拡散を抑制する機能を有する材料を制限なく使用できる。具体的にはTaN、Ta、TiN、WN等が挙げられ、特にWNを用いることが好ましい。
【0025】
第2のバリア膜6としては、Cu等の配線材料が多孔質絶縁膜3への拡散を抑制する機能を有する材料を制限なく使用できる。具体的にはTaN、Ta、TiN、WN等が挙げられ、特にWNを用いることが好ましい。
【0026】
また、第2のバリア膜6とCu配線2との間に介在する第3のバリア膜7は、第2のバリア膜6とCu配線2との密着性を改善する機能を有する膜である。
【0027】
次に、上述したような構造の半導体装置の製造方法について説明する。
【0028】
〈1〉エッチストッパ膜形成工程
先ず、図2に示すように、基板1上にSiC、SiN等の材料を堆積させ、エッチストッパ膜8を成膜する。一例として、SiCを成膜した。
【0029】
〈2〉多孔質絶縁膜形成工程
次に、図3に示すように、エッチストッパ膜8上の全面に多孔質絶縁膜3を成膜する。なお、多孔質絶縁膜3としては、図3に示すように単層に限らず、多孔質の絶縁膜と通常の公知の絶縁膜との積層構造であっても差し支えない。
【0030】
多孔質絶縁膜3の一例として、商品名Nanoglass(Honeywell社製)を用い、スピンコートによる塗布によって、膜厚300nm〜500nmで成膜した。
【0031】
〈3〉配線溝形成工程
次に、図4に示すように、公知のフォトリソグラフィ及びドライエッチングにより、多孔質絶縁膜3に配線を形成するための配線溝4をパターニングする。また、図示しないが、この工程では多孔質絶縁膜3に対して配線溝4に限らず接続孔等、任意の形状をパターニングできる。
【0032】
〈4〉第1のバリア膜成膜工程
次に、図5に示すように、配線溝4の底部及び側壁を被覆するように、第1のバリア膜5を成膜する。このとき、配線溝4の表面に露出した多孔質絶縁膜3のポアを被覆する程度に第1のバリア膜5を成膜することで、後の第2のバリア膜6の成膜工程で、CVD法に用いられる成膜ガスが多孔質絶縁膜3へ拡散することを確実に防止する。一例として、WNからなる第1のバリア膜5を、例えばPVD法により膜厚5nmとして成膜した。このときの成膜条件を以下に示す。
【0033】
PVD−WN成膜条件
プロセスガス:Ar=6sccm、N2=10sccm
【0034】
〈5〉第2のバリア膜成膜工程
次に、図6に示すように、第1のバリア膜5上に第2のバリア膜6をCVD法により成膜する。一例として、WNからなる第2のバリア膜6を、膜厚10nmとして成膜した。このときの成膜条件を以下に示す。
【0035】
CVD−WN成膜条件
プロセス圧力:40Pa
プロセスガス:WF6=7sccm、SiH4=40sccm、NH3=11sccm、Ar=100sccm
基板加熱温度:380℃
【0036】
〈6〉第3のバリア膜成膜工程
次に、図7に示すように、第2のバリア膜6上に第3のバリア膜7を成膜する。第3のバリア膜7は、CVD法により形成される第2のバリア膜6とCu配線2との密着性向上を目的として設けられる層であり、例えばCu埋め込み工程後に行われる熱処理工程において、埋め込まれたCuがアスペクト比の高い配線溝や接続孔等から吸い上げられることを抑制する。したがって、第3のバリア膜7を設けることにより、接続孔等におけるオープン不良の発生が防止され、半導体装置を製造するにあたって歩留まりの向上が期待できる。
【0037】
一例として、Taからなる第3のバリア膜7を、例えばPVD法により膜厚8nmとして成膜した。このときの成膜条件を以下に示す。
【0038】
PVD−Ta成膜条件
プロセスガス:Ar=6sccm
【0039】
〈7〉Cuシード膜形成工程
次に、図8に示すように、第3のバリア膜7上にCuシード膜9を成膜する。Cuシード膜9は、次のCu埋め込み工程で電解めっき法によりCuを成膜する際の導電層となるものである。Cuシード膜9の成膜方法としては、PVD法、CVD法等、特に限定されない。
【0040】
一例として、PVD法によりCuシード膜9を膜厚150nmとして成膜した。このときの成膜条件を以下に示す。
【0041】
PVD−Cu成膜条件
DCパワー:12kW
圧力:0.1Pa
成膜温度:−20℃
【0042】
〈8〉Cu埋め込み工程
次に、図9に示すように、配線溝4内にCuを埋め込む。このCu埋め込み工程では、電解めっき法が広く採用されているが、これに限らず例えばCVD法でも問題はない。その膜厚は、配線溝4の深さにより異なるが、一例として1.5μmとした。このときの成膜条件を以下に示す。
【0043】
Cu電解めっき条件
めっき液:硫酸銅系Cu電解めっき液(Microfab Cu 2000シリーズ、EEJA社製)
めっき電流値:2.83A
めっき液温度:18℃
【0044】
なお、Cu埋め込み後、必要に応じて熱処理を行ってもよい。
【0045】
〈9〉CMP研磨工程
次に、余剰Cuや余剰バリア膜を研磨し、配線溝4のみにCuを残し、Cu配線2を形成することにより、図1に示すような半導体装置を得る。一般的に適用されている技術は、CMPによる研磨である。この工程では、配線溝4にのみ配線材料を残すように多孔質絶縁膜3の表面で研磨を終了する必要があり、さらには多孔質絶縁膜3上にはこれら配線材料が残らないように研磨を制御することが好ましい。CMPによる研磨工程では、Cu及びバリア膜の2種類以上の材料を研磨除去しなければならないので、研磨する材料により研磨液(スラリー)、研磨条件等をコントロールする必要がある。このため、複数ステップの研磨が必要な場合もある。一例として、余剰CuのCMPを以下に示す条件で行った。
【0046】
余剰CuCMP条件
研磨圧力:100g/cm2
回転数:30rpm
回転パッド:不織布と独立発泡体との積層体
スラリー:H2O2添加アルミナ含有スラリー
流量:100cc/分
温度:25℃〜30℃
【0047】
以上のような〈1〉〜〈9〉の工程を繰り返すことにより、多層配線の半導体装置を作製することができる。なお、半導体装置が多層配線を有する場合、そのうち少なくとも一層が上述したような本発明の構造を有していればよい。
【0048】
上述したように、CVD法による第2のバリア膜6の成膜に先立って、PVD法により第1のバリア膜5を成膜するので、CVD法に用いられる各種の成膜ガスが多孔質絶縁膜3へ拡散することを抑制する。このため、第2のバリア膜6の材料が多孔質絶縁膜3に進入することに起因する配線間ショートの発生を防止する。また、第2のバリア膜6の材料が多孔質絶縁膜3に進入することに起因する、絶縁膜の信頼性劣化も防止する。
【0049】
すなわち本発明によれば、配線間ショートや絶縁膜の信頼性劣化等の不都合を伴うことなく、膜の被覆性に優れるCVD法と非常に低い誘電率を示す多孔質絶縁膜3とを組み合わせて用いることが可能となるので、配線の遅延時間の短縮が図られた高性能な半導体装置を製造することが可能となる。また、本発明によれば、Cu配線の特長である、高いEM耐性及び低い配線抵抗の実現も可能となり、LSIのさらなる高速化に貢献することができる。
【0050】
なお、上述の説明では、いわゆるシングルダマシン法によりCu配線2を形成する方法を例に挙げたが、多孔質絶縁膜を含む層間絶縁膜に接続孔と配線溝とを形成した後、一括して配線材料を埋め込み、余剰配線材料をCMPにより除去するデュアルダマシン法に本発明を適用してもかまわない。特に、アスペクト比の大きい、微細な接続孔をバリアメタルで被覆する場合にCVD法が好適に用いられることから、デュアルダマシン法に本発明を適用することが好ましい。
【0051】
また、本発明は上述の記載に限定されることはなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【0052】
【発明の効果】
以上の説明からも明らかなように、本発明に係る半導体装置によれば、多孔質絶縁膜とCVD法によるバリア膜とを組み合わせて用いた場合であっても、配線間ショートや絶縁膜の信頼性の劣化等の不都合を引き起こすことがない。したがって、本発明によれば、非常に低い誘電率を得られる多孔質絶縁膜を層間絶縁膜として採用することができるので、より高性能な半導体装置を提供することが可能である。
【0053】
また、本発明に係る半導体装置の製造方法によれば、多孔質絶縁膜とCVD法によるバリア膜とを組み合わせて用いた場合であっても配線間ショートや絶縁膜の信頼性の劣化等の不都合を引き起こすことがない。したがって、本発明によれば、非常に低い誘電率を得られる多孔質絶縁膜を採用することができるので、より高性能な半導体装置を製造することが可能である。
【図面の簡単な説明】
【図1】本発明を適用した半導体装置の一例を示す要部概略断面図である。
【図2】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、エッチストッパ膜形成工程を示す要部概略断面図である。
【図3】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、多孔質絶縁膜形成工程を示す要部概略断面図である。
【図4】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、配線溝形成工程を示す要部概略断面図である。
【図5】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、第1のバリア膜成膜工程を示す要部概略断面図である。
【図6】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、第2のバリア膜成膜工程を示す要部概略断面図である。
【図7】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、第3のバリア膜成膜工程を示す要部概略断面図である。
【図8】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、Cuシード膜形成工程を示す要部概略断面図である。
【図9】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、Cu埋め込み工程を示す要部概略断面図である。
【符号の説明】
1 基板
2 Cu配線
3 多孔質絶縁膜
4 配線溝
5 第1のバリア膜
6 第2のバリア膜
7 第3のバリア膜
8 エッチストッパ膜
9 Cuシード膜
【発明の属する技術分野】
本発明は、多孔質絶縁膜を含む絶縁膜に形成された少なくとも配線溝又は接続孔に、バリア膜を介して配線材料が埋め込まれてなる半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
LSI(Large Scale Integration:大規模集積回路)等の半導体装置の高集積化に伴い、配線プロセス技術の重要性がより高まりつつある。この理由は、微細化によるゲート遅延時間の短縮よりも配線の遅延時間の増大の方が顕著となるためである。
【0003】
配線遅延を抑制するためには、配線間の容量の低減、また、配線の低抵抗化を実現する配線材料が必要不可欠である。また、配線の微細化につれて電流密度が増大するので、配線には高いエレクトロマイグレーション(EM)耐性も要求される。
【0004】
これらのような要求のもと、従来のアルミニウム(Al)系合金より電気抵抗が3分の2程度と配線抵抗の低減を実現し、且つAl系合金よりも高いEM耐性が期待される配線材料として、銅(Cu)が注目されている。
【0005】
Cuを用いた配線形成では、一般にCuのドライエッチングが容易でないために、いわゆるダマシン法が用いられている。これは、例えば酸化シリコンからなる層間絶縁膜に予め所定の接続孔(Via)や配線溝(Trench)を形成し、その接続孔や配線溝に配線材料(Cu)を埋め込んだ後、余剰の配線材料を化学機械研磨(Chemical Mechanical Polishing: CMP)により除去し、配線を形成する方法である。さらに、接続孔と配線溝とを形成した後、一括して配線材料を埋め込み、余剰配線材料をCMPにより除去するデュアルダマシン法も知られている。
【0006】
なお、Cuは層間絶縁膜に対して極めて拡散しやすい材料であるため、予め接続孔及び/又は配線溝の底部及び側壁を被覆してCuの拡散防止膜として機能するバリア膜を成膜し、その後でCuを埋め込み、CMPにより配線を形成する方法が採用されている。
【0007】
近年の配線の微細化や高集積化に伴って、配線及び配線の接続孔部のアスペクト比(孔の径と深さとの比)は増大する傾向にある。このため、接続孔及び配線溝の底部や段差部においてバリア膜の被覆性を高めることが重要となる。そこで、化学的蒸着(Chemical Vapor Deposition: CVD)法による成膜技術方法を、バリア膜の成膜工程に適用するプロセス技術の開発が進められている。
【0008】
また、配線遅延を抑制する別の手法である配線間容量の低減を図るには、層間絶縁膜の低誘電率化が重要とされる。このため、従来のSiO2等の酸化膜からSiOF膜へ、そして、さらなる低誘電率を実現する層間絶縁膜の研究開発が進められている。
【0009】
低誘電率の層間絶縁膜を得る手法として絶縁材料の誘電率の低減が挙げられるが、この手法はある程度までの低誘電率を得られるものの、飛躍的な低誘電率化という観点では限界がある。そこで、層間絶縁膜の低密度化、すなわち層間絶縁膜を多孔質とする手法が注目されている。
【0010】
【発明が解決しようとする課題】
ところで、上述したような多孔質の絶縁膜を実際の配線形成プロセスに適用して接続孔や配線溝を形成すると、接続孔及び配線溝の側壁に多数のポアが露出することになる。そして、このような状態の層間絶縁膜に対して次工程でCVD法によってバリア膜を成膜すると、バリア膜の成膜ガスがポアを通じて多孔質絶縁膜中に拡散し、多孔質絶縁膜中にバリア膜の材料が進入する。この結果、配線間ショート等を引き起こす要因となる。また、CVD法による多孔質絶縁膜へのバリア膜材料の進入は、層間絶縁膜の信頼性を劣化させることにもなる。
【0011】
また、CVD法によるバリア膜成膜技術の1つとして、CVD法によるWN膜の成膜が開発されている。しかしながら、CVD法によって成膜されたWN膜は、Cuとの界面の密着性が悪いため、例えばCu埋め込み後に熱処理等を施すと接続孔に埋め込まれたCuが吸い上げられ、接続孔のオープン不良を発生させるおそれがある。
【0012】
そこで本発明はこのような従来の問題点を解決するために提案されたものであり、バリア膜の成膜工程にCVD法を用いた場合であっても、多孔質絶縁膜中にバリア膜が拡散することを防止可能な半導体装置及びその製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上述の目的を達成するために、本発明に係る半導体装置は、多孔質絶縁膜を含む絶縁膜に形成された少なくとも配線溝又は接続孔に、バリア膜を介して配線材料が埋め込まれてなる半導体装置であって、上記バリア膜は、第1のバリア膜と、化学的蒸着法により形成された第2のバリア膜とがこの順に積層された積層構造を有し、上記第1のバリア膜は、上記第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする。
【0014】
以上のような構成の半導体装置は、多孔質絶縁膜を含む絶縁膜に形成された配線溝又は接続孔に、第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有する第1のバリア膜と、化学的蒸着法により成膜された第2のバリア膜とをこの順に有するので、第2のバリア膜成膜時に化学的蒸着法を実施する際の成膜ガスが多孔質絶縁膜内へ拡散することがない。このため、多孔質絶縁膜内にバリア膜が進入することに起因する配線間ショートの発生を抑制するとともに、絶縁膜の信頼性の劣化を抑制する。
【0015】
また、本発明に係る半導体装置の製造方法は、多孔質絶縁膜を含む絶縁膜に少なくとも配線溝及び/又は接続孔を形成する工程と、上記配線溝及び/又は接続孔を埋め込むように第1のバリア膜を成膜する工程と、上記第1のバリア膜上に、化学的蒸着法により第2のバリア膜を成膜する工程と、上記第1のバリア膜及び上記第2のバリア膜を介して上記配線溝及び/又は接続孔に配線材料を埋め込む工程とを有し、上記第1のバリア膜は、上記第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする。
【0016】
以上のような半導体装置の製造方法では、多孔質絶縁膜を含む絶縁膜に形成された配線溝又は接続孔に、第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有する第1のバリア膜を成膜した後で、化学的蒸着法により第2のバリア膜を成膜するので、化学的蒸着法を実施する際の原料ガスが多孔質絶縁膜内へ拡散することを防止する。このため、多孔質絶縁膜内にバリア膜が進入することに起因する配線間ショートの発生を抑制するとともに、絶縁膜の信頼性を損なうことがない。
【0017】
【発明の実施の形態】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率が実際と同じであるとは限らない。
【0018】
本発明を適用した半導体装置は、例えば図1に示すように、トランジスタ等のデバイス(図示は省略する。)が予め作製された基板1上に、Cuを含有する配線材料からなる金属配線(以下、Cu配線と称する。)2が多孔質絶縁膜3に設けられた配線溝4に埋め込まれてなるものである。
【0019】
ここで用いられる多孔質絶縁膜3は、多数のポアを有することで極めて低い誘電率(例えば2.7以下)を示すものであり、配線間の容量の低減を実現することができる。多孔質絶縁膜3としては、具体的にはシリカ系材料、有機ポリマー系材料等を使用可能であるが、これらに限定される必要はない。なお、図1に示す半導体装置では、単層の多孔質絶縁膜3にCu配線2が埋め込まれた構造を示したが、多孔質絶縁膜とSiO2膜、SiOF膜、有機化合物膜等の通常の絶縁膜との積層構造にCu配線2が埋め込まれた構造であってもよい。
【0020】
配線溝4の側壁及び底部、すなわちCu配線2と多孔質絶縁膜3との間には、第1のバリア膜5と、第2のバリア膜6と、第3のバリア膜7がこの順に形成されている。これら第1のバリア膜5、第2のバリア膜6、及び第3のバリア膜7は、Cu等の配線材料が多孔質絶縁膜3へ拡散することを防止するために設けられるものである。また、基板1上には例えばSiN、SiC等からなるエッチストッパ膜8が形成されており、Cu配線2から基板1へのCu拡散を防止する。
【0021】
ここで、第2のバリア膜6は、物理的蒸着(Physical Vapor Deposition: PVD)法に比べて被覆性の高い化学的蒸着(Chemical Vapor Deposition: CVD)法により形成される。そして、多孔質絶縁膜3と第2のバリア膜6との間に介在する第1のバリア膜5は、絶縁層保護膜として機能し、CVD法により第2のバリア膜6を成膜する際に用いられる各種の成膜ガスが配線溝4に露出した多数のポアから多孔質絶縁膜3へ拡散することを抑制する。このため、第2のバリア膜6の材料が多孔質絶縁膜3に進入することに起因する配線間ショートの発生が防止される。また、第2のバリア膜6の材料が多孔質絶縁膜3に進入することに起因する、絶縁膜の信頼性劣化も防止される。
【0022】
したがって本発明によれば、配線間ショートや絶縁膜の信頼性劣化等の不都合を伴うことなく、膜の被覆性に優れるCVD法と、非常に低い誘電率を示す多孔質絶縁膜3とを組み合わせて用いることが可能となり、配線の遅延時間の短縮が図られた高性能な半導体装置の実現が可能となる。また、Cu配線の特長である、高いEM耐性及び低い配線抵抗の実現も可能となる。
【0023】
上記のようなバリア膜のうち、第1のバリア膜5は後述するようなPVD法により形成されたものであることが好ましい。
【0024】
第1のバリア膜5としては、Cu等の配線材料及びCVD法により第2のバリア膜6を成膜する際に用いられる各種の成膜ガスが多孔質絶縁膜3への拡散を抑制する機能を有する材料を制限なく使用できる。具体的にはTaN、Ta、TiN、WN等が挙げられ、特にWNを用いることが好ましい。
【0025】
第2のバリア膜6としては、Cu等の配線材料が多孔質絶縁膜3への拡散を抑制する機能を有する材料を制限なく使用できる。具体的にはTaN、Ta、TiN、WN等が挙げられ、特にWNを用いることが好ましい。
【0026】
また、第2のバリア膜6とCu配線2との間に介在する第3のバリア膜7は、第2のバリア膜6とCu配線2との密着性を改善する機能を有する膜である。
【0027】
次に、上述したような構造の半導体装置の製造方法について説明する。
【0028】
〈1〉エッチストッパ膜形成工程
先ず、図2に示すように、基板1上にSiC、SiN等の材料を堆積させ、エッチストッパ膜8を成膜する。一例として、SiCを成膜した。
【0029】
〈2〉多孔質絶縁膜形成工程
次に、図3に示すように、エッチストッパ膜8上の全面に多孔質絶縁膜3を成膜する。なお、多孔質絶縁膜3としては、図3に示すように単層に限らず、多孔質の絶縁膜と通常の公知の絶縁膜との積層構造であっても差し支えない。
【0030】
多孔質絶縁膜3の一例として、商品名Nanoglass(Honeywell社製)を用い、スピンコートによる塗布によって、膜厚300nm〜500nmで成膜した。
【0031】
〈3〉配線溝形成工程
次に、図4に示すように、公知のフォトリソグラフィ及びドライエッチングにより、多孔質絶縁膜3に配線を形成するための配線溝4をパターニングする。また、図示しないが、この工程では多孔質絶縁膜3に対して配線溝4に限らず接続孔等、任意の形状をパターニングできる。
【0032】
〈4〉第1のバリア膜成膜工程
次に、図5に示すように、配線溝4の底部及び側壁を被覆するように、第1のバリア膜5を成膜する。このとき、配線溝4の表面に露出した多孔質絶縁膜3のポアを被覆する程度に第1のバリア膜5を成膜することで、後の第2のバリア膜6の成膜工程で、CVD法に用いられる成膜ガスが多孔質絶縁膜3へ拡散することを確実に防止する。一例として、WNからなる第1のバリア膜5を、例えばPVD法により膜厚5nmとして成膜した。このときの成膜条件を以下に示す。
【0033】
PVD−WN成膜条件
プロセスガス:Ar=6sccm、N2=10sccm
【0034】
〈5〉第2のバリア膜成膜工程
次に、図6に示すように、第1のバリア膜5上に第2のバリア膜6をCVD法により成膜する。一例として、WNからなる第2のバリア膜6を、膜厚10nmとして成膜した。このときの成膜条件を以下に示す。
【0035】
CVD−WN成膜条件
プロセス圧力:40Pa
プロセスガス:WF6=7sccm、SiH4=40sccm、NH3=11sccm、Ar=100sccm
基板加熱温度:380℃
【0036】
〈6〉第3のバリア膜成膜工程
次に、図7に示すように、第2のバリア膜6上に第3のバリア膜7を成膜する。第3のバリア膜7は、CVD法により形成される第2のバリア膜6とCu配線2との密着性向上を目的として設けられる層であり、例えばCu埋め込み工程後に行われる熱処理工程において、埋め込まれたCuがアスペクト比の高い配線溝や接続孔等から吸い上げられることを抑制する。したがって、第3のバリア膜7を設けることにより、接続孔等におけるオープン不良の発生が防止され、半導体装置を製造するにあたって歩留まりの向上が期待できる。
【0037】
一例として、Taからなる第3のバリア膜7を、例えばPVD法により膜厚8nmとして成膜した。このときの成膜条件を以下に示す。
【0038】
PVD−Ta成膜条件
プロセスガス:Ar=6sccm
【0039】
〈7〉Cuシード膜形成工程
次に、図8に示すように、第3のバリア膜7上にCuシード膜9を成膜する。Cuシード膜9は、次のCu埋め込み工程で電解めっき法によりCuを成膜する際の導電層となるものである。Cuシード膜9の成膜方法としては、PVD法、CVD法等、特に限定されない。
【0040】
一例として、PVD法によりCuシード膜9を膜厚150nmとして成膜した。このときの成膜条件を以下に示す。
【0041】
PVD−Cu成膜条件
DCパワー:12kW
圧力:0.1Pa
成膜温度:−20℃
【0042】
〈8〉Cu埋め込み工程
次に、図9に示すように、配線溝4内にCuを埋め込む。このCu埋め込み工程では、電解めっき法が広く採用されているが、これに限らず例えばCVD法でも問題はない。その膜厚は、配線溝4の深さにより異なるが、一例として1.5μmとした。このときの成膜条件を以下に示す。
【0043】
Cu電解めっき条件
めっき液:硫酸銅系Cu電解めっき液(Microfab Cu 2000シリーズ、EEJA社製)
めっき電流値:2.83A
めっき液温度:18℃
【0044】
なお、Cu埋め込み後、必要に応じて熱処理を行ってもよい。
【0045】
〈9〉CMP研磨工程
次に、余剰Cuや余剰バリア膜を研磨し、配線溝4のみにCuを残し、Cu配線2を形成することにより、図1に示すような半導体装置を得る。一般的に適用されている技術は、CMPによる研磨である。この工程では、配線溝4にのみ配線材料を残すように多孔質絶縁膜3の表面で研磨を終了する必要があり、さらには多孔質絶縁膜3上にはこれら配線材料が残らないように研磨を制御することが好ましい。CMPによる研磨工程では、Cu及びバリア膜の2種類以上の材料を研磨除去しなければならないので、研磨する材料により研磨液(スラリー)、研磨条件等をコントロールする必要がある。このため、複数ステップの研磨が必要な場合もある。一例として、余剰CuのCMPを以下に示す条件で行った。
【0046】
余剰CuCMP条件
研磨圧力:100g/cm2
回転数:30rpm
回転パッド:不織布と独立発泡体との積層体
スラリー:H2O2添加アルミナ含有スラリー
流量:100cc/分
温度:25℃〜30℃
【0047】
以上のような〈1〉〜〈9〉の工程を繰り返すことにより、多層配線の半導体装置を作製することができる。なお、半導体装置が多層配線を有する場合、そのうち少なくとも一層が上述したような本発明の構造を有していればよい。
【0048】
上述したように、CVD法による第2のバリア膜6の成膜に先立って、PVD法により第1のバリア膜5を成膜するので、CVD法に用いられる各種の成膜ガスが多孔質絶縁膜3へ拡散することを抑制する。このため、第2のバリア膜6の材料が多孔質絶縁膜3に進入することに起因する配線間ショートの発生を防止する。また、第2のバリア膜6の材料が多孔質絶縁膜3に進入することに起因する、絶縁膜の信頼性劣化も防止する。
【0049】
すなわち本発明によれば、配線間ショートや絶縁膜の信頼性劣化等の不都合を伴うことなく、膜の被覆性に優れるCVD法と非常に低い誘電率を示す多孔質絶縁膜3とを組み合わせて用いることが可能となるので、配線の遅延時間の短縮が図られた高性能な半導体装置を製造することが可能となる。また、本発明によれば、Cu配線の特長である、高いEM耐性及び低い配線抵抗の実現も可能となり、LSIのさらなる高速化に貢献することができる。
【0050】
なお、上述の説明では、いわゆるシングルダマシン法によりCu配線2を形成する方法を例に挙げたが、多孔質絶縁膜を含む層間絶縁膜に接続孔と配線溝とを形成した後、一括して配線材料を埋め込み、余剰配線材料をCMPにより除去するデュアルダマシン法に本発明を適用してもかまわない。特に、アスペクト比の大きい、微細な接続孔をバリアメタルで被覆する場合にCVD法が好適に用いられることから、デュアルダマシン法に本発明を適用することが好ましい。
【0051】
また、本発明は上述の記載に限定されることはなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【0052】
【発明の効果】
以上の説明からも明らかなように、本発明に係る半導体装置によれば、多孔質絶縁膜とCVD法によるバリア膜とを組み合わせて用いた場合であっても、配線間ショートや絶縁膜の信頼性の劣化等の不都合を引き起こすことがない。したがって、本発明によれば、非常に低い誘電率を得られる多孔質絶縁膜を層間絶縁膜として採用することができるので、より高性能な半導体装置を提供することが可能である。
【0053】
また、本発明に係る半導体装置の製造方法によれば、多孔質絶縁膜とCVD法によるバリア膜とを組み合わせて用いた場合であっても配線間ショートや絶縁膜の信頼性の劣化等の不都合を引き起こすことがない。したがって、本発明によれば、非常に低い誘電率を得られる多孔質絶縁膜を採用することができるので、より高性能な半導体装置を製造することが可能である。
【図面の簡単な説明】
【図1】本発明を適用した半導体装置の一例を示す要部概略断面図である。
【図2】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、エッチストッパ膜形成工程を示す要部概略断面図である。
【図3】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、多孔質絶縁膜形成工程を示す要部概略断面図である。
【図4】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、配線溝形成工程を示す要部概略断面図である。
【図5】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、第1のバリア膜成膜工程を示す要部概略断面図である。
【図6】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、第2のバリア膜成膜工程を示す要部概略断面図である。
【図7】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、第3のバリア膜成膜工程を示す要部概略断面図である。
【図8】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、Cuシード膜形成工程を示す要部概略断面図である。
【図9】図1に示す半導体装置の配線形成プロセスの一例を示すものであり、Cu埋め込み工程を示す要部概略断面図である。
【符号の説明】
1 基板
2 Cu配線
3 多孔質絶縁膜
4 配線溝
5 第1のバリア膜
6 第2のバリア膜
7 第3のバリア膜
8 エッチストッパ膜
9 Cuシード膜
Claims (16)
- 多孔質絶縁膜を含む絶縁膜に形成された少なくとも配線溝又は接続孔に、バリア膜を介して配線材料が埋め込まれてなる半導体装置であって、
上記バリア膜は、第1のバリア膜と、化学的蒸着法により形成された第2のバリア膜とがこの順に積層された積層構造を有し、
上記第1のバリア膜は、上記第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする半導体装置。 - 上記第1のバリア膜は物理的蒸着法により形成されたことを特徴とする請求項1記載の半導体装置。
- 上記第1のバリア膜は、上記配線溝又は接続孔に露出した上記多孔質絶縁膜のポアを閉塞することを特徴とする請求項1記載の半導体装置。
- 上記第1のバリア膜はWNを含有することを特徴とする請求項1記載の半導体装置。
- 上記第2のバリア膜はWNを含有することを特徴とする請求項1記載の半導体装置。
- 上記バリア膜は、上記第1のバリア膜と、上記第2のバリア膜と、上記配線材料との密着性の高い材料を含む第3のバリア膜とがこの順に積層された積層構造を有することを特徴とする請求項1記載の半導体装置。
- 上記配線材料との密着性の高い材料は、Taを含有することを特徴とする請求項6記載の半導体装置。
- 上記配線材料は銅を含有することを特徴とする請求項1記載の半導体装置。
- 多孔質絶縁膜を含む絶縁膜に少なくとも配線溝及び/又は接続孔を形成する工程と、
上記配線溝及び/又は接続孔を埋め込むように第1のバリア膜を成膜する工程と、
上記第1のバリア膜上に、化学的蒸着法により第2のバリア膜を成膜する工程と、
上記第1のバリア膜及び上記第2のバリア膜を介して上記配線溝及び/又は接続孔に配線材料を埋め込む工程とを有し、
上記第1のバリア膜は、上記第2のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする半導体装置の製造方法。 - 物理的蒸着法により上記第1のバリア膜を成膜することを特徴とする請求項9記載の半導体装置の製造方法。
- 上記配線溝又は接続孔に露出した上記多孔質絶縁膜のポアを閉塞するように上記第1のバリア膜を成膜することを特徴とする請求項9記載の半導体装置の製造方法。
- 上記第1のバリア膜はWNを含有することを特徴とする請求項9記載の半導体装置の製造方法。
- 上記第2のバリア膜はWNを含有することを特徴とする請求項9記載の半導体装置の製造方法。
- 上記第2のバリア膜の成膜後、上記配線材料との密着性の高い材料を含む第3のバリア膜を成膜することを特徴とする請求項9記載の半導体装置の製造方法。
- 上記配線材料との密着性の高い材料は、Taを含有することを特徴とする請求項14記載の半導体装置の製造方法。
- 上記配線材料は銅を含有することを特徴とする請求項9記載の半導体装置の製造方法。
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