JP2003529266A - 電子出力モジュール - Google Patents

電子出力モジュール

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JP2003529266A
JP2003529266A JP2001571553A JP2001571553A JP2003529266A JP 2003529266 A JP2003529266 A JP 2003529266A JP 2001571553 A JP2001571553 A JP 2001571553A JP 2001571553 A JP2001571553 A JP 2001571553A JP 2003529266 A JP2003529266 A JP 2003529266A
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シュレーディンガー，カール
シュティマ，ヤロ
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Abstract

(57)【要約】 本発明は、電子出力モジュール、特には、アナログおよびデジタル高周波数回路に使用されるＣＭＯＳ−ＬＶＤＳ水準（ＬＶＤＳ−低電圧差動信号）用の電子出力モジュールに関するものである。上記出力モジュールは、第１接続によって電流源（Ｔ８）に接続されており、制御接続によって入力端子に接続されている第１および第２トランジスタ（Ｔ６，Ｔ７）を備えている。第３および第４トランジスタ（Ｔ４，Ｔ５）は、第１接続によって供給電圧電位（ＶＯＯ）に接続されており、第２接続によって第１および第２トランジスタ（Ｔ６，Ｔ７）の第２接続と出力端子とに接続されており、制御接続によって変流された入力信号に接続されている。

Description

【発明の詳細な説明】
本発明は、電子出力段（elektronischer Ausgangsstufen）、特には、アナロ
グおよびデジタル高周波数回路において使用するためのＣＭＯＳ−ＬＶＤＳ（Ｌ
ＶＤＳ低電圧差動信号）水準用の電子出力段の分野に属する。
【０００１】 刊行物「０．３５μｍＣＭＯＳにおけるシリアルＧビット／秒インターフェー
ス用マクロセル」会議報告８巻、ＩＴＧ専門会議３‐９８年３月４日、ハノーフ
ァー、１０７−１１２頁、ＩＴＧ専門レポート１４７（"Makrozellen fur serie
lle Gbit／s Schnittstellen in 0.35μm CMOS", Tagungsband 8, lTG Fachtagu
ng 3. - 4.3.98 Hannover, S. 107 - 112, lTG Fachbericht 147）によって、大
信号制御を伴うデジタル信号用の電子出力段のための回路が公開されている。出
力段は、制御された「プッシュ−プル」段を備えている。それによって、高レベ
ルおよび低レベルが、相互に独立して制御される。制御は、ｉ）個々に、高レベ
ルおよび低レベル用に、基準ブロックおよびデジタルスケーリングからのアナロ
グ制御電圧によって、またはｉｉ）デジタルスケーリングのみによって行われる
。デジタルスケーリングは、コンピュータインターフェースによって調節できる
。公開されている回路の不利点は、全ＣＭＯＳの振れ（Hub）（例えば、３．３
または５ボルト）と、備えられた差動増幅器の段のバイアス電流のために経費の
かかる制御とが、駆動目的として必要とされることである。公開の回路において
、電子出力段のトランジスタは、スイッチとして使用される。その結果、回路は
、不充分な状態で稼働される。
【０００２】 本発明の目的は、小さな信号、好ましくは、高周波数の小さな信号によって駆
動されうる、ＣＭＯＳ−ＬＶＤＳ水準用の電子出力段を提示することである。
【０００３】 本目的は、本発明に基づき、請求項１の電子出力段によって達成される。
【０００４】 従来技術と比較して、本発明によって達成される重要な利点としては、提案さ
れた電子出力段を、高周波数の小さな信号（＜１Ｖ）で駆動させることができる
点である。従って、このことは、特には、小さな振れに優れている増幅器回路が
集積されている場合において、特別な利点となる。
【０００５】 従来技術に対して、更に重要な利点は、電力損失を低減させ、電流源の制御を
省けることである。
【０００６】 ＬＶＤＳ規格で要求され、高周波数駆動部に強く推奨されているような約５０
オームの出力抵抗を、出力段の電子部品の適切な規格に合わせられることによっ
て、実現することができる。
【０００７】 単なるデジタルＣＭＯＳ回路と比較して、本電子出力段の更なる利点は、高感
度のアナログ回路を妨害することもある高周波数電圧および電流ピークが生じな
いことである。提案された回路では、電流源を介して、充分な定量電流が、出力
駆動器において生成される。この場合、トランジスタは、充分な状態で駆動され
る。
【０００８】 更に、入力の振れを縮小することで、妨害の発生は回避される。
【０００９】 本発明の、有利な発展形は従属請求項に公開する。
【００１０】 以下に、本発明を、実施例に基づき図を参照しながら詳しく説明する。ここで
は、図１は、ＬＶＤＳ出力段を示し、そして、図２は、ミラー（Spiegelschaltk
reis）を有する図１のＬＶＤＳ出力段を示す。
【００１１】 図１に、ＬＶＤＳ出力段を示す。差動入力電圧（differenzielle Eingangsspa
nnung）ＶEINは、ｎチャネルＭＯＳトランジスタＴ６、Ｔ７、およびＴ８を備え
る出力段を駆動する。トランジスタＴ６およびＴ７は、同じ形態に構成されてお
り、差動増幅器ＤＶ１として接続されている。つまり、トランジスタＴ６，Ｔ７
のソース端子Ｔ６Ｓ，Ｔ７Ｓは、相互に接続され、電流Ｉ２を印加する電流源Ｔ
８に接続されている。電流Ｉ２は、トランジスタＴ８の制御端子Ｔ８Ｇにかかっ
ている適切な電圧によって設定される。その結果、電流Ｉ２は、約３．５ｍＡ以
上となる。トランジスタＴ６の制御端子Ｔ６Ｇには、反転されない入力ＶEIN+が
印加されている。トランジスタＴ７の制御端子Ｔ７Ｇには、反転される入力ＶEI N- が印加されている。出力信号ＶAUSは、トランジスタＴ６およびＴ７のドレイ
ン端子Ｔ６Ｄ，Ｔ７Ｄにおいてタップされる。この際、トランジスタＴ６のドレ
イン端子Ｔ６Ｄにおいて、反転された出力信号ＶAUS+がタップされ、トランジス
タＴ７のドレイン端子Ｔ７Ｄにおいて、反転されていない出力信号ＶAUS-がタッ
プされる。
【００１２】 トランジスタＴ６のドレイン端子Ｔ６Ｄには、更にｎチャネルＭＯＳトランジ
スタＴ４のソース端子Ｔ４Ｓが接続されている。トランジスタＴ７のドレイン端
子Ｔ７Ｄには、ｎチャネルＭＯＳトランジスタＴ５のソース端子Ｔ５Ｓが接続さ
れている。同様に、同じ形態のトランジスタＴ４およびＴ５のドレイン端子Ｔ４
Ｄ，Ｔ５Ｄは、供給電圧電位ＶDDに接続されている。トランジスタＴ４およびＴ
５の制御端子Ｔ４Ｇ，Ｔ５Ｇには、差動増幅器ＤＶ２から生じる差動信号が存在
している。
【００１３】 差動増幅器ＤＶ２は、３つのｎチャネルＭＯＳトランジスタＴ１，Ｔ２，Ｔ３
、２つの同じ値の抵抗器Ｒ１、および電圧制御回路ＶCCを備えている。差動増幅
器ＤＶ２は、入力信号ＶEIN+およびＶEIN-を増幅し、反転させ、オフセット電圧
を供給するのに役立つ。差動増幅器ＤＶ２では、各トランジスタＴ１，Ｔ２のソ
ース端子Ｔ１Ｓ，Ｔ２Ｓは、相互に接続されて、電流源に接続されており、その
電流源の電流Ｉ１は、トランジスタＴ３の制御端子Ｔ３Ｇによって決定される。
トランジスタＴ４の制御端子Ｔ４Ｇと、２つの同値な抵抗器Ｒ１のうち一方の端
子とに、トランジスタＴ１のドレイン端子Ｔ１Ｄは接続されている。トランジス
タＴ５の制御端子Ｔ５Ｇと、２つの同値な抵抗器Ｒ１のうちの他方の端子とに、
トランジスタＴ２のドレイン端子Ｔ２Ｄは接続されている。２つの同値な抵抗器
Ｒ１のそれぞれ端子の一方には、電圧制御回路ＶCCによって決定される電圧ＶGh och が印加されている。ＶGhoch、同じ値の抵抗器Ｒ１、および差動増幅器ＤＶ２
の電流Ｉ１の設定により、トランジスタＴ１もしくはＴ２のドレイン端子Ｔ１Ｄ
，Ｔ２Ｄで生じている信号ＶＲ１＋、ＶＲ１−の高レベルおよび低レベルは、夫
々が正確に設定される。この際、ＶGhochは、高レベルを示し、ＶGniedrig＝ＶG hoch −Ｒ１・Ｉ１は、低レベルを示す。差動増幅器ＤＶ２の高レベルおよび低レ
ベルを用いて、出力段の出力部の望ましい出力電圧ＶAUSを（トランジスタＴ４
およびＴ５のゲート−ソース電圧ＶGSを考慮して）設定することができる。
【００１４】 ＬＶＤＳ規格の場合、出力段の出力部ＶAUSでのオフセット電圧もしくは電圧
の振れは、１．２Ｖである必要がある。３５０ｍＶの電圧の振れは、ＬＶＤＳ段
に要求される約３．５ｍＡの出力電流ＩAusと、ＬＶＤＳ用に通常用いられる１
００オームの負荷抵抗ＲAusとから生じる。トランジスタＴ４またはＴ５が完全
に遮断している場合、出力信号のより低いレベルは、電流源Ｔ８を介した電圧降
下によって決定される。この場合、トランジスタＴ４またはＴ５のどちらか一方
には電流が流れていないので、出力抵抗ＲAusは、高いままである。トランジス
タＴ８の制御端子Ｔ８Ｇの適切な電圧によって、ＶAus／ＲAus（３．５ｍＡ）よ
りも高い電流で、電流Ｉ２が選択されると、電圧ＶContr＝ＶGhoch−Ｒ１・Ｉ１
に設定される限り、各トランジスタＴ４またはＴ５（より低い電圧レベルを有す
る一方）は、ある程度の誘電性を保持する。より低い制御信号が伝達する各トラ
ンジスタＴ４またはＴ５を通って電流ＩR＝Ｉ２−ＩAが、流れるようにする電流
Ｉ２の値を電流源Ｔ８に割り当てることにより、相当する出力抵抗ＲAusは、設
定されうる。従って、出力抵抗ＲAusは、トランジスタＴ４およびＴ５のソース
ならびにドレイン端子Ｔ４Ｓ，Ｔ５Ｓ，Ｔ４Ｄ，Ｔ５Ｄの中の電圧降下と、そこ
を流れる部分電流ＩR，ＩAusとにより上述のように定義される。このことから、
ＬＶＤＳ信号に対して必要な約５０オームの出力抵抗ＲAusは、トランジスタＴ
４およびＴ５の規格と、電流Ｉ２の設定とによって実現される。
【００１５】 図２は、図１に示す出力段に加えて、ミラー回路を示す。ミラー回路は、出力
段をシミュレートし、適切なＶGhochと電流Ｉ２を調節するための適切な制御信
号とを、電流源Ｔ８の制御端子Ｔ８Ｇに搬送する。ミラー回路は、トランジスタ
Ｔ４またはＴ５と同じタイプのトランジスタＴ４'、電流源を構成するトランジ
スタＴ８と同じタイプのトランジスタＴ８'、負荷抵抗ＲAusと同じ１００オーム
の抵抗ＲF、ならびに、２つの演算増幅器ＯＰ１およびＯＰ２を備えている。
【００１６】 トランジスタＴ４'のドレイン端子Ｔ４'Ｄは、供給電圧電位ＶDDと接続されて
いる。トランジスタＴ４'のソース端子Ｔ４'Ｓは、抵抗器ＲFの一方の端子と接
続されている。抵抗器ＲFの他方の端子は、トランジスタＴ８'のドレイン端子Ｔ
８'Ｄと接続されている。トランジスタＴ８'のソース端子Ｔ８'Ｓは、アース端
子が適用される。高レベルＶRefhoch用の基準電圧入力部は、演算増幅器ＯＰ１
の反転されない入力部に接続している。演算増幅器ＯＰ１の反転される入力部は
、トランジスタＴ４'のソース端子Ｔ４'Ｓと接続されている。演算増幅器ＯＰ１
の出力部は、トランジスタＴ４'の制御入力部Ｔ４'Ｇと、ＶGhochとして差動増
幅器ＤＶ２の２つの等価抵抗器Ｒ１とに隣接している。トランジスタＴ８'のド
レイン端子Ｔ８'Ｄは、演算増幅器ＯＰ２の反転されない入力部に接続されてお
り、その時、演算増幅器ＯＰ２の反転される入力部には、低レベルＶRefniedrig 用の基準電圧が印加されている。演算増幅器ＯＰ２の出力部は、電流源Ｉ２を構
成するトランジスタＴ８の制御入力部Ｔ８Ｇ、および、ミラー回路のトランジス
タＴ８'の制御入力部Ｔ８'Ｇに接続されている。
【００１７】 ミラー回路は、基準電圧が抵抗器ＲFに印加されるように作動している。その
結果、抵抗器ＲFのＲF1端子でＶRefhochは印加されており、抵抗器ＲFのＲF2端
子でＶRefniedrigは印加されている。この際、トランジスタＴ４'を有する演算
増幅器ＯＰ１は、制御部を示している。抵抗器ＲFの端子ＲF1にかかる電圧電位
が、ＶRefhochに正確に一致しているように、この制御部は、トランジスタＴ４'
の制御電圧、つまりVGhochを設定する。両方のトランジスタＴ４およびＴ４'は
同じであり、互いに平行に接続されているので、出力抵抗器ＲAUSにも、レベル
ＶRefhochが存在することとなる。同じく、演算増幅器ＯＰ２およびトランジス
タＴ８'は、制御部を示している。制御部は、抵抗器ＲFの端子ＲF2で、トランジ
スタＴ８´の制御端子Ｔ８´Ｇを経由して流れる特定の電流の印加によるＶRefn iedrig に、正確に電圧電位を保持し、電流は、抵抗器ＲFを通って特定の電圧降
下を引き起こす。トランジスタＴ８'の制御端子Ｔ８'Ｇの電圧は、同様に、電流
源のトランジスタＴ８に印加され、結果として、トランジスタＴ８'を通るのと
同様に、電流が、トランジスタＴ８を通って流れる。
【００１８】 表１および表２に、トランジスタおよび信号の状態とレベルとをまとめた（図
１関連）：
【００１９】
【表１】
【００２０】
【表２】
【００２１】 大抵の集積された設計が有する長所により、ほぼ同じ形態のトランジスタは、
回路基盤上に組み立てられるが、パラメータは、プロセスの振れに基づく大きな
許容値によってのみ調整できる。
【００２２】 既述のミラー回路（Spiegelschaltung）を用いることにより、トランジスタの
正確なパラメータを知らなくても、ＶGhochとトランジスタＴ８の制御電圧、す
なわちＶGniedrigとは設定され得る。
【００２３】 ミラー回路の電流消費を減少するため、トランジスタならびに抵抗器を、スケ
ーリング要素に相当してスケールすることが可能である。
【図面の簡単な説明】
【図１】 ＬＶＤＳ出力段を示す図である。
【図２】 ミラー回路を有する図１のＬＶＤＳ出力段を示す図である。
【手続補正書】
【提出日】平成１４年９月２７日（２００２．９．２７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA43 CA13 CA32 CA36 CA81 FA10 HA10 HA25 KA01 MA21 ND01 ND12 ND22 ND24 PD02 SA00 5J500 AA01 AA12 AA43 AC13 AC32 AC36 AC81 AF10 AH10 AH25 AK01 AM21 AS00 DN01 DN12 DN22 DN24 DP02

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 差動入力信号（ＶEIN+、ＶEIN-）、特に、高周波の上記入力信号、を増幅する
    ための電子出力段であって、 第１および第２トランジスタ（Ｔ６、Ｔ７）と、第３および第４トランジスタ
    （Ｔ４、Ｔ５）とを備え、 上記第１トランジスタ（Ｔ６）の第１端子（Ｔ６Ｓ）と、上記第２トランジス
    タ（Ｔ７）の第１端子（Ｔ７Ｓ）とは、電流源（Ｔ８）に接続され、上記第１ト
    ランジスタ（Ｔ６）の制御端子（Ｔ６Ｇ）は、第１入力端子に接続され、第２ト
    ランジスタ（Ｔ７）の制御端子（Ｔ７Ｇ）は、第２入力端子に接続され、 上記第３トランジスタ（Ｔ４）の第１端子（Ｔ４Ｄ）と、上記第４トランジス
    タ（Ｔ５）の第１端子（Ｔ５Ｄ）とは、第１供給電位（ＶDD）に接続され、上記
    第３トランジスタ（Ｔ４）の第２端子（Ｔ４Ｓ）は、上記第１トランジスタ（Ｔ
    ６）の第２端子（Ｔ４Ｄ）と第１出力端子（ＶAUS+）とに接続され、上記第４ト
    ランジスタ（Ｔ５）の第２端子（Ｔ５Ｓ）は、上記第２トランジスタ（Ｔ７）の
    第２端子（Ｔ７Ｄ）と第２出力端子（ＶAUS-）とに接続され、 さらに、上記入力信号（ＶEIN+、ＶEIN-）の増幅と、該入力信号へのオフセッ
    ト電圧の付与とによって、上記入力信号（ＶEIN+、ＶEIN-）から形成される駆動
    信号は、上記第３および第４トランジスタ（Ｔ４、Ｔ５）の制御端子（Ｔ４Ｇ、
    Ｔ５Ｇ）へ、夫々供給され、 それによって、上記入力信号（ＶEIN+、ＶEIN-）および上記駆動信号の電圧変
    動を、上記第１および第３トランジスタ（Ｔ６、Ｔ４）と、上記第２および第４
    トランジスタ（Ｔ７、Ｔ５）とで、夫々反対になるようにする電子出力段。
  2. 【請求項２】 上記オフセット電圧を用いて、出力端子の出力電圧のうちの少なくとも１つを
    調整することができ、上記電流源（Ｔ８）と、上記第３および第４トランジスタ
    （Ｔ４，Ｔ５）の規格とによって、上記出力端子（ＶAUS+、ＶAUS-）を流れる電
    流（ＩAUS）および出力抵抗（ＲAUS）を調節することができることを特徴とする
    、請求項１に記載の出力段。
  3. 【請求項３】 上記第１および第２トランジスタ（Ｔ６，Ｔ７）、ならびに、第３および第４
    トランジスタ（Ｔ４，Ｔ５）が、それぞれ同じ規格を有することを特徴とする、
    請求項１または２のいずれか１つに記載の出力段。
  4. 【請求項４】 上記第１、第２、第３および第４トランジスタ（Ｔ４，Ｔ５，Ｔ６，Ｔ７）は
    、それぞれ、ＭＯＳトランジスタであることを特徴とする、上記請求項１〜３の
    いずれか１つに記載の出力段。
  5. 【請求項５】 上記オフセット電圧は、上記第３および第４トランジスタ（Ｔ４，Ｔ５）が少
    なくとも部分的に導通するように、差動増幅器回路を用いて調節されていること
    を特徴とする、請求項４に記載の出力段。
  6. 【請求項６】 上記電流源（Ｔ８）は、出力電流（ＩAUS）が約３．５ｍＡとなるように調節
    されていることを特徴とする、上記請求項１〜５のいずれか１つに記載の出力段
    。
  7. 【請求項７】 上記第３および第４トランジスタ（Ｔ４，Ｔ５）は、上記第１出力端子と第２
    出力端子（ＶAUS+、ＶAUS-）との間の出力抵抗（ＲAUS）が、約５０オームとな
    るように規格化されていることを特徴とする、上記請求項１〜６のいずれか１つ
    に記載の出力段。
  8. 【請求項８】 上記オフセット電圧は、約１．２Ｖの電圧オフセット値が、上記第１出力端子
    と第２出力端子（ＶAUS+、ＶAUS-）との間にあるように調節されていることを特
    徴とする、上記請求項１〜７のいずれか１つに記載の出力段。
  9. 【請求項９】 入力端子としての２つの基準電圧（ＶＲ１＋，ＶＲ１−）を有し、上記電流源
    （Ｔ８）とオフセット電圧とを、一方の出力端子の低レベルと他方の出力端子の
    高レベルとが、各基準電圧にそれぞれ一致すように制御するミラー回路により、
    上記第１および第２出力端子（ＶAUS+、ＶAUS-）を通る電流ならびに、上記第１
    および第２出力端子（ＶAUS+、ＶAUS-）との間の電圧は、調整されることを特徴
    とする上記請求項１〜８のいずれか１つに記載の出力段。
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