JP2003521180A - ビットストリームのデコーディングのための方法及び装置 - Google Patents

ビットストリームのデコーディングのための方法及び装置

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JP2003521180A
JP2003521180A JP2001554628A JP2001554628A JP2003521180A JP 2003521180 A JP2003521180 A JP 2003521180A JP 2001554628 A JP2001554628 A JP 2001554628A JP 2001554628 A JP2001554628 A JP 2001554628A JP 2003521180 A JP2003521180 A JP 2003521180A
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クウーク ケー チャウ
敏昭 吉野
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Abstract

(57)【要約】 圧縮された、入ってくる中断することができるビットストリームをデコーディングするためのデコーダが開示される。デコーダはラッチ・コマンドを受信する能力があり、さらにラッチ・コマンドを受信する際の特定の状態下で、格納されたデータをラッチする能力がある入力レジスタを含む。デコーダはまた、入力レジスタと通信する、長さが可変のデコーディング・ロジックあるいはラン・レングス・デコーディング・ロジックのようなデコーディング・ロジックを含む。さらにデコーダに含まれるのは、ラッチ・コマンドを受信する能力があり、ラッチ・コマンドを受信する際の特定の状態下で、格納されたデータをラッチする能力があるデコーディング・ロジックと通信する出力レジスタである。最後に、デコーダは入力レジスタ及び出力レジスタと通信をするレジスタ・コントローラを含む。レジスタ・コントローラはシステムから停止コマンドを受信し、停止コマンドを受信した時、ラッチ・コマンドを入力レジスタ及び出力レジスタに送信する能力がある。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は圧縮されたビットストリーム・デコーディングに関する。より具体的
には、本発明は中断ビットストリームのための方法及び装置に関する。
【０００２】 （発明の背景） デジタル映像が提供すべき有利性のために、過去数十年間、アナログ映像技術
はデジタル映像技術へと発展してきた。例えば、デジタル映像は、磁気ディスク
・ドライブ（ハード・ディスク）及びコンパクト（CD）として知られている光学
ディスク・メディアのようなランダムにアクセスできるメディアに格納すること
ができるので、アナログ映像より、より安く格納、流通することができる。 さらに、一度ランダムにアクセスできる媒体に格納されたならば、デジタル映
像は双方向性となり、ゲーム、カタログ、トレーニング、教育及び他の用途に用
いることが可能となる。
【０００３】 デジタル映像技術を基礎とした最新の製品の１つはデジタル映像ディスクであ
り、時としてデジタル・バーサタイル・ディスクあるいは単純にDVDと呼ばれる
。これらディスクのサイズは音楽CDと同じだが、音楽CDの２６倍、１７０億バイ
トまでのデータを持つことができる。 さらに、DVDの格納能力（１７ギガバイト）はCD-ROM（６００メガバイト）よ
りはるかに高く、CD−ROMより高い割合で供給することができる。従って、DVD技
術はテレビ、ビデオ・デッキ、CD−ROMのような伝統的なシステムを超え、映像
及び音楽の品質のとてつもない改良を示す。
【０００４】 DVDは通常圧縮されたMPEGフォーマットで映像データを収容する。映像及び音
声信号を解凍するために、DVDプレイヤーは入ってくるビットストリームをデコ
ーディングするためのデコーディング・ハードウェアを用いる。 図１は従来のデジタル映像システム１００を示すブロック図である。デジタル
映像システム１００はデジタル・ソース１０２、デジタル・プロセッサー１０４
及びデジタル出力１０６を含む。 デジタル・ソース１０４はインターネット・ストリーミング映像接続のような
DVDドライブ及び他のデジタル・ソース・プロバイダーを含む。デジタル・プロ
セッサー１０４は典型的には特定用途向け集積回路（ASIC）であるが、デジタル
出力１０６は通常テレビ・セット及びモニターのようなディスプレイ装置及びス
ピーカーのような音響装置を含む。
【０００５】 図２の次の従来技術を参照すると、従来のデジタル・プロセッサー１０４が示
されている。デジタル・プロセッサー１０４は解凍エンジン２００、コントロー
ラ２０２及びDRAM２０４を含む。本質的に、ビットストリームは、解凍プロセス
の間DRAM２０４及びコントローラ２０２を利用した解凍エンジン２００で解凍さ
れる。 解凍されたデータはそれから、テレビ及びモニターのような、ディスプレイ装
置に解凍された画像を表示するディスプレイ・コントローラ２０６へ送られる。
【０００６】 前述のように、デジタル・プロセッサーは通常ASICで実施される。これらASIC
は通常、専用ハードウェアに対し可変長デコード（VLD）、ラン・レングス・デ
コーディング（RLD）、ジグ・ザグ・スキャン、逆変換（IQ）、逆離散コサイン
変換（IDCT）のような重要な機能的なオペレーションを計画する。 処理スピードを増すために、これらモジュールのパイプライン実施のような技
術が利用可能なサイクル・タイムで計算を実行するために用いられる。
【０００７】 入ってくるビットストリームは常に供給される間、そのようなパイプライン・
メカニズムは効率良く作動する。しかしながら、常に供給されるビットストリー
ムは常により新しい応用が可能というわけではない。 例えば、インターネット・ストリーミング映像は、接続が終了することもあり
、あるいはいつでも中断されることがあるので、いつも一定のビットストリーム
を保証することはできない。 さらに、ビットストリームの中断は例えば、DVDプレイヤーが後りのシステム
に同じ速さになるのに十分な速さでない時、従来のDVD読み取り機で起こる可能
性がある。
【０００８】 ビットストリームが中断された時、従来の解凍エンジン２００はエラー処理方
法を用いて問題を処理することを試みる。しかしながら、従来のエラー処理方法
を用いることは人為的影響を生み出し、それはシステムのユーザによって見るこ
とができる。 さらに、これら人為的影響は通常その後に続く画像に対し広まり、それゆえに
、これを見ることは、ユーザをさらに不快にする。
【０００９】 前記のことを考慮して、必要とされることは、人為的影響を引き起こすことな
くビットストリームの中断を処理することができる、入ってくるビットストリー
ムをデコーディングするための改良された方法及び装置である。さらに、システ
ムは頑丈で、それほど製造コストを追加しないようにするべきである。
【００１０】 （発明の要約） 本発明はビットストリーム・データが利用できないとき、デコーディング・プ
ロセスを停止するデコーダを提供することにより、これら必要性を満たす。１つ
の実施形態において、デコーダはラッチ・コマンドを受信する能力があり、さら
にラッチ・コマンドを受信する際の特定の状態下で、格納されたデータをラッチ
する能力がある入力レジスタを含む。デコーダはまた、入力レジスタと通信する
、長さが可変のデコーディング・ロジックあるいはラン・レングス・デコーディ
ング・ロジックのようなデコーディング・ロジックを含む。 さらにデコーダに含まれるのは、ラッチ・コマンドを受信する能力があり、ラ
ッチ・コマンドを受信する際の特定の状態下で、格納されたデータをラッチする
能力があるデコーディング・ロジックと通信する出力レジスタである。 最後に、デコーダは入力レジスタ及び出力レジスタと通信をするレジスタ・コ
ントローラを含む。レジスタ・コントローラはシステムから停止コマンドを受信
し、ラッチ・コマンドを入力レジスタ及び出力レジスタに送信する能力がある。
【００１１】 他の実施の形態において、入ってくる圧縮されたビットストリームをデコーデ
ィングする方法が提供される。その方法は停止コマンドを入力レジスタ及び出力
レジスタと通信するレジスタ・コントローラに提供することからなる。 次に、ラッチ・コマンドはレジスタ・コントローラが停止コマンドを受信する
とき入力レジスタ及び出力レジスタの両方に提供される。 最後に、入力レジスタ及び出力レジスタに格納されるデータは、これらレジス
タがラッチ・コマンドを受信するときラッチされ、その結果、両方のレジスタと
通信する、デコーディング・ロジックのオペレーションを停止する。
【００１２】 さらに、別の実施の形態において、入ってくる圧縮されたビットストリームを
デコーディングするための、特定用途向け集積回路（ASIC）が開示されている。
ASICはラッチ・コマンドを受信する能力があり、さらにラッチ・コマンドを受信
した特定の状態で、格納されたデータをラッチングする能力があるメモリ・コン
トローラ及び入力レジスタを含む。 ASICはまた、入力レジスタと通信する、長さが可変のデコーディング・ロジッ
クあるいはラン・レングス・デコーディング・ロジックのようなデコーディング
・ロジックを含む。 さらに、ASICに含まれるのは、またラッチ・コマンドを受信する能力があり、
さらにラッチ・コマンドを受信する際の特定の状態下で、格納されたデータをラ
ッチする能力がある、デコーディング・ロジックと通信をする出力レジスタであ
る。 最後に、ASICは入力レジスタ及び出力レジスタと通信する、レジスタ・コント
ローラを含む。レジスタ・コントローラはシステムから停止コマンドを受信し、
停止コマンドを受信した時、ラッチ・コマンドを入力レジスタ及び出力レジスタ
に送信する能力がある。
【００１３】 有利なことに、本発明は入ってくるビットストリームの中止に対し対応して作
り出される人為的影響を避ける、あるいは減少する。データが利用可能であるか
そうでないかに関係なく、継続的なデコードを試みる従来のデコーダとは違い、
本発明はデータがデコーダに対し入手できなくなった時、デコーディング・オペ
レーションを停止することにより、人為的影響を避ける。 さらに、本発明は違ったデコーディング・モジュールによる、メモリ書き込み
の同調を可能とするメカニズムを提供することにより、デコーディングにおいて
より大きな効果を可能とする。 書き込みオペレーションの軋轢が生じるとき、デコーディング及びメモリ書き
込みオペレーションを停止することにより、本発明は、従来メモリ書き込みのコ
ンフリクトを防ぐために用いられた、時間の大きなバッファの必要性を避ける。
【００１４】 （発明の詳細な記載） 本発明はさらにその有利性が付随した図に関連した以下の記載を参照すること
により、最も理解される。 本発明はビットストリーム・フローが中断されるとき、人為的影響を避ける間
に、入ってくるビットストリームをデコーディングするために記載される。以下
の記載において、数々の特定の詳細が本発明の完全な理解を提供するために示さ
れる。 しかしながら、当業者がこれら詳細の全て、あるいはその一部をなしに実施す
ることができるのは明らかである。他の場合において、本発明を不必要にあいま
いにしないために、よく知られているプロセス・ステップは詳細には記載されて
いない。
【００１５】 図１及び図２は従来技術の観点から開示されている。図３は、本発明の１つの
実施の形態に一致したデジタル・プロセッサー３００のブロック図である。 デジタル・プロセッサー３００は、解凍エンジン３０２、コントローラ３０４
及びDRAM３０６を含む。使用に当たって、解凍エンジン３０２は入ってくるビッ
トストリームを受信し、コントローラ３０４及びDRAM３０６を使用してビットス
トリームをデコードする。解凍されたデータは、テレビあるいはコンピュータ・
モニターのようなディスプレイ装置に解凍されたイメージ・データを表すディス
プレイ・コントローラ３０８に送信される。
【００１６】 次の図４を参照し、本発明の実施の形態に沿った解凍エンジン３０２が示され
る。解凍エンジン３０２はメモリ・コントローラ・バッファ４００、メモリ・コ
ントローラ４０２、DRAM i/f４０４、FIFOコントローラ４０５、VLD４０６、RLD
／IZZ４０８及びIQ４１０を含む。さらに、解凍エンジン３０２はIDCT入力ダブ
ル・バッファ４１２、IDCT４１４、マージ及び格納（MS）４１６及び動き補償４
１８を含む。
【００１７】 オペレーションの間、ビットストリーム・データはメモリ・コントローラ・バ
ッファ４００によって受信される。メモリ・コントローラ４０２はそれからパー
サー（図示せず）を用いた解析の後、DRAM４２０にデータを格納する。 その後、データがデコードされた後、デコードされたデータはメモリ・コント
ローラ４０２によって、再びDRAM４２０に格納される。 最後に、データが閲覧される準備ができたとき、メモリ・コントローラ４０２
はDRAM４２０からデコードされたデータを得て、それをテレビあるいはコンピュ
ータ・モニターのような解凍されたイメージ・データを表すディスプレイ・コン
トローラ４２２へ送信する。
【００１８】 通常、MPEGビットストリームはメモリ・コントローラ４０２によってDRAM i/f
４０４に提供され、データを再構築するため、VLD４０６、RLD／IZZ４０８、IQ
４１０及びIDCT４１４に利用可能とされる。 同時に、動き補償４０８は、もし動き補償が現在のデータのために存在するな
らば、実行される。各VLD４０６、RLD／IZZ４０８、IQ４１０及びIDCT４１４は
一定の実行時間を持つが、しかしながら、VLD４０６からIDCT４１４出力メモリ
には２ブロックの待ち時間がある。動き補償４１８及びIDCT４１４がオペレーシ
ョンを終えたとき、各モジュールからの出力データは再構築データになるよう共
に追加される。MS４１６はDRAM４２０に再構築データを格納する。
【００１９】 本発明はデータがデコーディングに利用できない時、パイプライン実行を停止
することにより人為的影響を回避する。より詳細に以下詳述されるように、本発
明はFIFOコントローラ４０５を用いてビットストリーム・データの有用性を決定
する。FIFOコントローラ４０５はビットストリーム・データがデコーディングに
利用できる時、データ有効TRUE信号をVLD４０６、RLD/IZZ４０８、及びIQ４１０
モジュールへ送信する。ビットストリーム・データがデコーディングに利用でき
ない時、FIFOコントローラ４０５はデータ有効FALSE信号をモジュールに送信す
る。データ有効FALSE信号はその後各モジュールを「フリーズ」させる。従って
、全てのデコーディング・オペレーションは、データがデコーディングに利用で
きない時停止される。
【００２０】 IDCT入力ダブル・バッファ４１２と共に、VLD４０６、RLD/IZZ ４０８、IQ４
１０が、１つのブロックの処理が終わる時、ダブル・バッファ４１２の１つのバ
ッファへ１つのデータ・ブロックを交互に書き込むことが注目されるのが重要で
ある。それらは次にIDCT開始信号をIDCT４１４に送信する。これはIDCT４１４が
処理するための全体的なデータ・ブロックを保持することを確実にする。従って
、FIFOコントローラ４０５からのデータ有効信号はIDCT４１４へ伝播しない。有
利なことに、上述された設計は本発明の実施を比較的容易で費用効率的なものに
する。
【００２１】 図５は本発明の１つの側面に従った、先入れ先出し（FIFO）コントローラ４０
５を示すブロック図である。FIFOコントローラ４０５はメモリ５００、コントロ
ーラ５０２、及びコンパレータ５０４を含む。コントローラ５０２は入力５０６
、出力５０８、書き込みポインタ５１０、及び読み取りポインタ５１２を含む。
最後に、コンパレータ５０４はデータ有効フラッグ５１４を含む。
【００２２】 使用において、入力データはコントローラ５０２の入力５０６によって受信さ
れる。コントローラ５０２はそのデータを読み取りポインタ５１２及び書き込み
ポインタ５１０を用いて、メモリ５００へ読み取り及び書き込みをする。データ
は次に出力５０８を介してコントローラ５０２から出力される。
【００２３】 FIFOコントローラ４０５の重要なオペレーションは、デコーディング・システ
ムのためにデコードするためのデータがメモリ５００中にあるかどうかを決定す
ることである。利用できるデータがあるかどうか決定するために、コントローラ
５０２は、書き込みポインタ５１０を読み取りポインタ５１２と比較するために
コンパレータ５０４を使用する。利用できるデータを維持するために、書き込み
ポインタ５１０は読み取りポインタ５１２を進めるべきである。この場合、FIFO
コントローラ４０５はシステムに、データ有効フラッグ５１４をTRUEにセットす
ることによって、利用できるデータがあるとの情報を与える。一方、読み取りポ
インタ５１２が書き込みポインタ５１０に追いつく時、デコーディング・システ
ムにとってデコードする有効なデータは存在しない。この場合、FIFOコントロー
ラ４０５はシステムに、データ有効フラッグ５１４をFALSEにセットすることに
よって、利用できるデータが無いとの情報を与える。
【００２４】 図６は本発明の１つの側面に従ったVLDモジュール４０６を示すブロック図で
ある。VLDモジュール４０６は、コントローラ６００、入力レジスタ６０２、VLD
ロジック６０４、及び出力レジスタ６０６を含む。VLDロジック６０４はVLDモジ
ュール４０６のための計算ロジックを含む。入力レジスタ６０２及び出力レジス
タ６０４はモジュールの実行をストールするために用いられる。
【００２５】 通常のオペレーションでは、ビットストリーム・データは入力レジスタ６０２
を介してVLDロジック６０４へ入力される。データはそして出力レジスタ６０６
を介して他のモジュールにパスされる。通常のオペレーションは、コントローラ
６０６がデータ有効TRUE信号を受信する限り生じる。しかしながら、コントロー
ラ６００がデータ有効FALSE信号を受信する時、コントローラ６００は入力レジ
スタ６０２及び出力レジスタ６０６に現在の状態でフリーズするように信号を送
る。従って、VLDモジュール６０４の現在の状態は、データ有効FALSE信号がモジ
ュールに送信される時は常に固定される。これらの状態コントロール・メカニズ
ムはRLD/IZZ及びIQモジュールにもまた存在する。
【００２６】 従って、図４に戻って参照すると、VLD４０６、RLD/IZZ４０８、及びIQ４１０
は全て、図６の状態コントロール・メカニズムを含む。それゆえ、FIFOコントロ
ーラ４０５がビットストリーム・データがデコーディングに利用できないと決定
する時は常に、そのFIFOコントローラ４０５はVLD４０６、RLD/IZZ４０８、及び
IQ４１０へ、それらの現在の状態で留まるように信号を送る。
【００２７】 上述されたように、VLD４０６、RLD/IZZ４０８、及びIQ４１０モジュールから
返されたデータは、IDCT入力ダブル・バッファ４１２に入力され、そしてIDCT４
１４に入力される。IDCTからの出力は復元されたデータを作るために、動き補償
４１８の出力に結合される。MS４１６は次に復元されたデータをDRAM４２０に保
存する。
【００２８】 次に図７を参照すると、それは本発明の1つの実施の形態に従った、中断可能
なビットストリームをデコーディングするためのプロセス１０００を示すフロー
チャートである。このプロセスは前プロセス・オペレーションが実行される、開
始オペレーション１００２で始まる。前プロセス・オペレーションは、入ってく
るビットストリーム・データをDRAMに一時的に格納すること、及び当業者に明白
であろう他の前プロセス・オペレーションを含む。
【００２９】 受信ビットストリーム・オペレーション１００４において、システムはDRAMか
ら圧縮されたビットストリーム・データを受信する。通常のオペレーションでは
、システムは入ってくるビットストリーム・データをDRAMに格納する。そして、
システムがそのデータをデコードする準備ができた時、ビットストリーム・デー
タはDRAMから読み取られ、FIFOそして次にデコーディング・モジュールへとパス
される。
【００３０】 次に、有用性決定オペレーション１００６において、FIFO中のビットストリー
ム・データの有用性が決定される。一般的に、ビットストリーム・データは、デ
コーディングのためのデコーディング・モジュールへ継続的にパスされる。しか
しながら、この継続的なビットストリーム・データのフローは、インターネット
・ビットストリーム・データあるいはDRAMアクセス状態でしばしば生じるように
、全てのモジュールが1つのDRAMアクセスを共有する時に中断される。従って、
システムがデコーディング・オペレーションを開始する前に、まず現在デコーデ
ィングするために利用できるデータがあるかどうかが決定される。
【００３１】 プロセスは次にオペレーション１００８で枝分かれする。データが現在利用で
きる場合、プロセスはデコーディング・オペレーション１０１０で続行する。デ
コーディングに利用できるデータが現在無い場合、プロセスは停止オペレーショ
ン１０１２で続行する。
【００３２】 デコーディング・オペレーション１０１０で、圧縮されたビットストリーム・
データはデコードされる。このオペレーションは一般的に、VLD、RLD/IZZ、IQ及
びIDCTを、ビットストリーム・データをデコードするために用いることを含む。
現在のビットストリーム・データをデコーディングした後、プロセスは別の受信
ビットストリーム・オペレーション１００４で続行する。
【００３３】 停止オペレーション１０１２において、デコーディング・オペレーションは停
止される。本発明はデータがデコーディングに利用できない時、パイプライン実
行を停止することによって人為的影響を回避する。より詳細に以下詳述されるよ
うに、本発明はFIFOコントローラを用いて、ビットストリーム・データの有用性
を決定する。ビットストリーム・データがデコーディングに利用できない時、FI
FOコントローラはデータ有効FALSE信号をモジュールへ送信する。データ有効FAL
SE信号は次に各モジュールをフリーズさせる。従って、全てのデコーディング・
オペレーションは、データがデコーディングに利用できない時停止される。
【００３４】 各デコーディング・モジュールはコントローラ、入力レジスタ、オペレーショ
ナル・ロジック、及び出力レジスタを含む。オペレーショナル・ロジックは特定
のモジュールのための計算ロジックを含む。入力レジスタ及び出力レジスタは、
モジュールの実行をストールさせるために用いられる。
【００３５】 通常のオペレーションでは、ビットストリーム・データは入力レジスタを介し
て、モジュールのオペレーショナル・ロジックへ入力される。ビットストリーム
は次に出力レジスタを介して他のモジュールへパスされる。通常のオペレーショ
ンは、コントローラがデータ有効TRUE信号を受信する限り生じる。しかしながら
、コントローラがデータ有効FALSE信号を受信する時、そのコントローラは入力
レジスタ及び出力レジスタへ、その現在の状態でフリーズするように信号を送る
。従って、各モジュールの現在の状態は、データ有効FALSE信号がモジュールに
送信される時は常に固定される。これらの状態コントロール・メカニズムは好ま
しくは全てのデコーディング・モジュールに存在する。
【００３６】 デコーディング・オペレーションが停止されると、プロセスは別のビットスト
リーム有用性オペレーション１００６で続行する。ビットストリーム・データが
現在利用できると決定されると、プロセスはデコーディング・オペレーション１
０１０において、ビットストリーム・データをデコーディングすることにより続
行する。
【００３７】 図８は、本発明の１つの側面に従った、現在のビットストリーム・データの有
用性を決定するためのプロセス１００６を示すフローチャートである。開始オペ
レーション１１００において、前プロセス・オペレーションが実行される。前プ
ロセス・オペレーションは、入ってくるビットストリーム・データをDRAMに一時
的に格納すること、及び当業者に明白であろう他の前プロセス・オペレーション
を含む。
【００３８】 受信ビットストリーム・オペレーション１１０２において、システムはDRAMか
ら圧縮されたビットストリーム・データを受信する。通常のオペレーションでは
、システムは入ってくるビットストリーム・データをDRAMへ格納する。そして、
システムがデータをデコードする準備ができた時、ビットストリーム・データは
DRAMから読み取られ、様々なデコーディング・モジュールへパスされる。このデ
ータは次に、システムがデータの有用性を決定するのを助けるFIFOコントローラ
によって受信される。
【００３９】 書き込みオペレーション１１０４において、FIFOコントローラは入ってくるビ
ットストリーム・データをFIFOメモリ・バッファへ書き込む。FIFOは、そのメモ
リ書き込み及び読み取りオペレーションを、メモリにおけるデータ・アドレスを
含むメモリ・ポインタを使用して実行する。一般的に、書き込みポインタは、デ
ータが格納される次の利用可能なメモリ位置のアドレスを含み、読み取りポイン
タは読み取りされる必要のあるデータを含む、次のメモリ・アドレスのアドレス
を含む。FIFOコントローラが格納された順番と同じ順番でデータを読み取るので
、読み取りポインタは常に、データ・ブロック・アドレスをとばすことなく、格
納されたデータを格納された順番と同じ順番で処理する。
【００４０】 次に、比較オペレーション１１０６において、読み取り及び書き込みポインタ
はお互いに比較される。データが現在FIFOメモリ・バッファに格納されている時
、書き込みポインタは読み取りポインタを進める。書き込みポインタは利用でき
る次のメモリ位置のアドレスを含み、読み取りポインタは次の読み取りされるデ
ータ・アイテムのアドレスを含む。一方、FIFOメモリ・バッファに格納されたデ
ータが現在ない場合、書き込みポインタ及び読み取りポインタは同じアドレスを
含む。
【００４１】 従って、システムは比較オペレーション１１０６の間、書き込み及び読み取り
ポインタを比較することによって、データが現在利用できるかどうかを決定する
。ポインタが等しくない場合、デコードするためのデータが現在存在し、プロセ
ス１００６はデータ有効オペレーション１１０８で続行する。しかしながら、書
き込み及び読み取りポインタが等しい場合、デコーディングするためのデータは
現在無く、プロセス１００６はデータ無効オペレーション１１１２で続行する。
【００４２】 データが現在デコードされるために存在する場合、データ有効フラッグはデー
タ有効オペレーション１１０８においてTRUEにセットされる。上述されたように
、データ有効フラッグはシステムによって、デコーディング・パイプラインのオ
ペレーションを停止するかどうか決定するために用いられる。データ有効フラッ
グがTRUEにセットされる時、デコーディング・オペレーションは以下詳述される
ように続行する。
【００４３】 デコーディング・オペレーション１１１０において、圧縮されたビットストリ
ームはデコードされる。このオペレーションは一般的には、VLD,RLD/IZZ,IQ及び
IDCTをビットストリーム・データをデコードするために用いることを含む。現在
のビットストリーム・データをデコーディングした後、プロセスは別の受信ビッ
トストリーム・オペレーション１１０２で続行する。
【００４４】 データが現在デコーディングに利用できない時、データ無効オペレーション１
１１２において、データ有効フラッグはFALSEにセットされる。上述されたよう
に、データ有効フラッグはシステムによって、デコーディング・パイプラインの
オペレーションを停止するかどうかを決定するために用いられる。データ有効フ
ラッグがFALSEにセットされる時、デコーディング・オペレーションは以下詳述
されるように停止される。
【００４５】 停止オペレーション１１１４において、コーディング・オペレーションは停止
され、読み取りポインタが前に移動することを妨げられ、従って正しいデータ・
フローが維持される。本発明はデータがデコーディングに利用できない時、パイ
プライン実行を停止することにより人為的影響を回避する。より詳細に以下詳述
されるように、本発明はビットストリーム・データの有用性を、FIFOコントロー
ラを用いて決定する。FIFOコントローラはデータ有効TRUE信号をVLD、RLD/IZZ及
びIQモジュールへ、ビットストリーム・データがデコーディングに利用できる時
送信する。ビットストリーム・データがデコーディングに利用できない時、FIFO
コントローラはデータ有効FALSE信号をモジュールへ送信する。データ有効FALSE
信号は次に各モジュールをフリーズさせる。従って、全てのデコーディング・オ
ペレーションは、データがデコーディングのために利用できない時停止される。
【００４６】 各デコーディング・モジュールはコントローラ、入力レジスタ、オペレーショ
ナル・ロジック、及び出力レジスタを含む。オペレーショナル・ロジックは特定
のモジュールのための計算ロジックを含む。入力レジスタ及び出力レジスタはモ
ジュールの実行をストールするために用いられる。
【００４７】 通常のオペレーションにおいては、ビットストリーム・データは入力レジスタ
を介してモジュールのオペレーショナル・ロジックへ入力される。ビットストリ
ームは次に出力レジスタを介して他のモジュールへ送信される。通常のオペレー
ションは、コントローラがデータ有効TRUE信号を受信する限り生じる。しかしな
がら、コントローラがデータ有効FALSE信号を受信する時、コントローラは入力
レジスタ及び出力レジスタへ、それらの現在の状態でフリーズするように信号を
送る。従って、各モジュールの現在の状態は、データ有効FALSE信号がモジュー
ルへ送信される時は常に固定される。これらの状態コントロール・メカニズムは
好ましくは全てのデコーディング・モジュールに存在する。
【００４８】 一旦デコーディング・オペレーションが停止されると、プロセスは別のビット
ストリーム有用性オペレーション１１０２で続行する。この方法で、システムは
データ有効TRUE信号を受信するまで、その現在の状態を保ち続け、そこにおいて
現在の圧縮されたデータはデコードされる。
【００４９】 本発明はいくつかの好ましい実施の形態の観点から詳述されたが、この発明の
範囲内にある多くの代替、置換え、及び同等物が存在する。本発明の方法及び装
置を実施するための多くの代替的な方法があることがまた注目されるべきである
。それゆえ以下に添付された請求項が、本発明の真の精神及び範囲内にある、こ
のような全ての代替、置換え、及び同等物を含むと解釈されることが意図される
。
【図面の簡単な説明】
【図１】 従来技術の、デジタル映像システムを示したブロック図である。
【図２】 従来技術の、デジタル・プロセッサーを示したブロック図である。
【図３】 本発明の実施の形態の１つに沿ったデジタル・プロセッサーを示したブロック
図である。
【図４】 本発明の他の実施の形態の１つに沿った解凍エンジンを示したブロック図であ
る。
【図５】 本発明が示されている実施の形態の１つに基づいた先入れ先出し（FIFO）コン
トローラを示した略図である。
【図６】 本発明の１つの側面に沿った、VLDモジュールを示したブロック図である。
【図７】 本発明の１つの実施の形態に沿った、中止可能なビットストリームのデコーデ
ィングのためのプロセスを示したフローチャートである。
【図８】 本発明の１つの実施の形態に沿った、ビットストリーム・データの現在の有用
性を決定するためのプロセスを示したフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ， ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，Ｌ Ｒ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ， ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，Ｔ Ｒ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ Ｆターム(参考） 5C053 FA24 GB37 HB07 JA30 5D044 AB07 EF03 GK08 HL11

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 入ってくる、圧縮されたビットストリームのためのデコーダで
    あって、デコーダは不連続に入ってくるビットストリームの操作の能力があり、
    そのデコーダは、 ラッチ・コマンドを受信する能力がある入力レジスタ、さらに、ラッチ・コマ
    ンドを受信した際の特定の状態下で格納されたデータをラッチする能力がある入
    力レジスタ、 入力レジスタと通信するデコーディング・ロジック、 デコーディング・ロジックと通信する出力レジスタ、ラッチ・コマンドを受信
    する能力がある出力レジスタ、さらに、ラッチ・コマンドを受信した際の特定の
    状態下で格納されたデータをラッチする能力がある出力レジスタ、 入力レジスタ及び出力レジスタと通信するレジスタ・コントローラであって、
    出力レジスタ、停止コマンドを受信する際、レジスタ・コントローラが入力レジ
    スタ及び出力レジスタに対しラッチ・コマンドを送信することを特徴とし、停止
    コマンドを受信する能力があるレジスタ・コントローラ、 からなる。
  2. 【請求項２】 レジスタ・コントローラによって、入ってくるビットストリー
    ムが利用できないとき、停止コマンドが受信されることを特徴とする、請求項１
    記載のデコーダ。
  3. 【請求項３】 停止コマンドが先入れ先出し（FIFO）コントローラによって作
    り出されることを特徴とする、請求項２記載のデコーダ。
  4. 【請求項４】 FIFOコントローラが書き込みポインタ及び読み取りポインタを
    含むことを特徴とする、請求項３記載のデコーダ。
  5. 【請求項５】 書き込みポインタ及び読み取りポインタが同じメモリ・アドレ
    スを含むとき、FIFOコントローラが停止コマンドを作り出すことを特徴とする、
    請求項４記載のデコーダ。
  6. 【請求項６】 有益な情報がメモリ書き込みオペレーションによって上書きさ
    れるとき、停止コマンドがレジスタ・コントローラに提供されることを特徴とす
    る、請求項１記載のデコーダ。
  7. 【請求項７】 マージ及び格納モジュールによって、有益なデータがメモリに
    対し書き込まれたデータであることを特徴とする、請求項６記載のデコーダ。
  8. 【請求項８】 入ってくる、圧縮されたビットストリームをデコーディングす
    るための方法、不連続に入ってくるビットストリームをオペレーティングする能
    力がある方法であり、その方法が、 レジスタ・コントローラが入力レジスタ及び出力レジスタと通信し、デコーデ
    ィング・ロジックが入力レジスタからデータ入力を受信し、出力レジスタに対し
    データ出力を提供することを特徴とし、レジスタ・コントローラに対し、停止コ
    マンドを提供する、 レジスタ・コントローラが停止コマンドを受信するとき、入力レジスタ及び出
    力レジスタに対し、ラッチ・コマンドを提供する、 ラッチ・コマンドが入力レジスタ及び出力レジスタによって受信されるとき、
    入力レジスタ及び出力レジスタに格納されるラッチング・データ、 からなる。
  9. 【請求項９】 入ってくるビットストリームが利用できないとき、停止コマン
    ドがレジスタ・コントローラに対し提供されることを特徴とする、請求項８記載
    の方法。
  10. 【請求項１０】 停止コマンドが先入れ先出し（FIFO）コントローラによって
    作り出されることを特徴とする、請求項８記載の方法。
  11. 【請求項１１】 FIFOコントローラが書き込みポインタ及び読み取りポインタ
    を含むことを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 書き込みポインタ及び読み取りポインタが同じメモリ・アド
    レスを含む時、FIFOコントローラが停止コマンドを出すことを特徴とする請求項
    １１記載の方法。
  13. 【請求項１３】 メモリ書き込みオペレーションによって、有用なデータが上
    書きされる時、停止コマンドがレジスタ・コントローラへ提供されることを特徴
    とする請求項８記載の方法。
  14. 【請求項１４】 有用なデータが、マージ及び格納モジュールによってメモリ
    へ書き込みされることを特徴とする請求項１３記載の方法。
  15. 【請求項１５】 入ってくる圧縮されたビットストリーム・データをデコーデ
    ィングするためのデコーダを有し、このデコーダは不連続ビットストリーム上で
    オペレーティング可能な特定用途向け集積回路（ASIC）であって、このASICは、 メモリ・コントローラと、 前記メモリ・コントローラと通信する入力レジスタであって、ラッチ・コマン
    ドを受信することができ、このラッチ・コマンドを受信する際に特定の状態にお
    いて格納されたデータをラッチすることが更にできる前記入力レジスタと、 前記入力レジスタと通信するデコーディング・ロジックと、 前記デコーディング・ロジックと通信する出力レジスタであって、前記ラッチ
    ・コマンドを受信する際に特定の状態において格納されたデータをラッチするこ
    とが更にできる前記出力レジスタと、 前記入力レジスタと通信するレジスタ・コントローラであって、停止コマンド
    を受信することができ、この停止コマンドを受信する際に前記入力レジスタ及び
    出力レジスタへラッチ・コマンドを送信する前記レジスタ・コントローラと、 を含む。
  16. 【請求項１６】 入ってくるビットストリーム・データが利用できない時、停
    止コマンドを出すことを特徴とするFIFOコントローラを更に含む請求項１５記載
    のASIC。
  17. 【請求項１７】 FIFOコントローラが書き込みポインタ及び読み取りポインタ
    を含むことを特徴とする請求項１６記載のASIC。
  18. 【請求項１８】 書き込みポインタ及び読み取りポインタが同じメモリ・アド
    レスを含む時、FIFOコントローラが停止コマンドを出すことを特徴とする請求項
    １７記載のASIC。
  19. 【請求項１９】 マージ及び格納モジュールを更に含む、請求項１５記載のAS
    IC。
  20. 【請求項２０】 マージ及び格納モジュールによって書き込まれた有用データ
    が、メモリ書き込みオペレーションによって上書きされる時、停止コマンドが出
    されることを特徴とする請求項１９記載のASIC。
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