JP2003520468A - コヒーレント信号干渉減少のための符号化／復号システム - Google Patents
コヒーレント信号干渉減少のための符号化／復号システムInfo
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- G07C9/20—Individual registration on entry or exit involving the use of a pass
- G07C9/28—Individual registration on entry or exit involving the use of a pass the pass enabling tracking or indicating presence
Abstract
(57)【要約】
共通クロック信号でフレーミングされる少なくとも２つのビット・ストリーム間のコヒーレント信号干渉を減少するための装置が説明される。この装置は、共通クロック信号から生成される内部クロック信号及び一意のシグニチャーにより内部クロック信号を符号化するためのマンチェスター符号器を含む。また、符号化された出力信号を作るために２つのビット・ストリームの内、１つのビット・ストリームを符号化されたクロック信号と結合するための論理ＡＮＤゲートも含まれる。符号化出力信号が伝送中に２つのビット・ストリームの内、別の１つのビット・ストリームと結合されるとき、結合されたビット・ストリームの個々のビットは、受信端で識別可能である。受信端は、結合されたビット・ストリームを復号して、ＯＮＥとＺＥＲＯを適切に弁別する。
Description
【０００１】
〔発明の属する技術分野〕
本発明は、一般的に言ってデータを送受信するシステムに関するものであり、
より明確に言うとコヒーレント信号干渉を減少するためにデータを符号化/復号
するためのシステム及び方法に関するものである。
より明確に言うとコヒーレント信号干渉を減少するためにデータを符号化/復号
するためのシステム及び方法に関するものである。
【０００２】
〔従来の技術〕
質問／識別（Ｉ／Ｉ）システムにおけるデータ通信リンクとして無線周波数を
使用することは周知である。米国特許第 5,491,482号は、銀行クレジットカード
、従業員識別（ＩＤ）バッジ、符号化タグなど、質問／読み取り器（Ｉ／Ｒ）に
よって数フィート離れたところから移動中に読み取ることのできる符号化された
物品について説明している。前記特許におけるＩ／Ｉシステムについての説明の
一部が、以下に含まれている。
使用することは周知である。米国特許第 5,491,482号は、銀行クレジットカード
、従業員識別（ＩＤ）バッジ、符号化タグなど、質問／読み取り器（Ｉ／Ｒ）に
よって数フィート離れたところから移動中に読み取ることのできる符号化された
物品について説明している。前記特許におけるＩ／Ｉシステムについての説明の
一部が、以下に含まれている。
【０００３】
図１を参照すると、１台またはそれ以上のＩ／Ｒユニット１２、１つまたはそ
れ以上のバッジ１４、それぞれの送信及び受信アンテナ１８及び１９、及び中央
コンピュータ２２を含むＩ／Ｉシステム１０が示されている。Ｉ／Ｒユニット１
２は、適切な無線周波数またはマイクロ波周波数（例えば、９１５ＭＨｚまたは
５．８ＧＨｚ）で動作し、マイクロ波（無線周波数）ビーム１６を伝送する。（
個々の従業員を一意に識別する）バッジ１４は、内部電源を有し、選択された場
所に配置されるＩ／Ｒユニット１２の指向性アンテナ１８から送られるそれぞれ
のビーム１６の質問を受ける。各Ｉ／Ｒユニット１２は、送信アンテナ１８と非
常に類似する受信アンテナ１９を有する。Ｉ／Ｒユニット１２は、それぞれのケ
ーブル２０を通じてデスクトップ・コンピュータ２２に接続される。Ｉ／Ｒユニ
ット１２からマイクロ波ビーム１６を通じて質問を受ける過程で、単数又は複数
のバッジ１４は、このビーム１６の一部を反射してＩ／Ｒユニット１２の受信ア
ンテナ１９に返すことによって電子的に応答する。バッジ１４は、このようにし
て、それぞれに符号化され電子的に記憶されるＩＤ番号に従って自身を一意に識
別する。
れ以上のバッジ１４、それぞれの送信及び受信アンテナ１８及び１９、及び中央
コンピュータ２２を含むＩ／Ｉシステム１０が示されている。Ｉ／Ｒユニット１
２は、適切な無線周波数またはマイクロ波周波数（例えば、９１５ＭＨｚまたは
５．８ＧＨｚ）で動作し、マイクロ波（無線周波数）ビーム１６を伝送する。（
個々の従業員を一意に識別する）バッジ１４は、内部電源を有し、選択された場
所に配置されるＩ／Ｒユニット１２の指向性アンテナ１８から送られるそれぞれ
のビーム１６の質問を受ける。各Ｉ／Ｒユニット１２は、送信アンテナ１８と非
常に類似する受信アンテナ１９を有する。Ｉ／Ｒユニット１２は、それぞれのケ
ーブル２０を通じてデスクトップ・コンピュータ２２に接続される。Ｉ／Ｒユニ
ット１２からマイクロ波ビーム１６を通じて質問を受ける過程で、単数又は複数
のバッジ１４は、このビーム１６の一部を反射してＩ／Ｒユニット１２の受信ア
ンテナ１９に返すことによって電子的に応答する。バッジ１４は、このようにし
て、それぞれに符号化され電子的に記憶されるＩＤ番号に従って自身を一意に識
別する。
【０００４】
各バッジは、６００億を超える、異なる数の内、任意の１つで符号化すること
ができる。例えば、５個ほどの異なるバッジが、同時に２０ミリ秒未満でそれぞ
れのＩ／Ｒユニット１２による質問を受け、（検出範囲内にある場合）これによ
って識別される。バッジ１４が識別されたら、その電子回路は、非活動または「
パワー・ダウン」状態になるので、このバッジ１４は、（ひとたび識別されたら
）それぞれのビーム１６の範囲内にとどまる限りＩ／Ｒユニット１２に対する応
答を継続することはない。バッジ１４がビーム１６の範囲から外れると、バッジ
１４の電子回路は、自動的に、内部電源からごくわずかな電流を引き出す静止状
態に戻る。しかし、静止状態においても、バッジ１４は、充分な入力感度を持つ
ので、バッジは、依然としてビーム１６の非常に低い出力密度を検出しこれに応
答することができる。例として、Ｉ／Ｒユニット１２の送信アンテナ１８のすぐ
前のビーム１６の出力密度は、わずか０．３ｍＷ／ｃｍ２であり、これは、健康
安全基準が定めるレベルの１０分の１である。バッジ１４の位置でのビーム１６
の出力密度は、これよりかなり低い。
ができる。例えば、５個ほどの異なるバッジが、同時に２０ミリ秒未満でそれぞ
れのＩ／Ｒユニット１２による質問を受け、（検出範囲内にある場合）これによ
って識別される。バッジ１４が識別されたら、その電子回路は、非活動または「
パワー・ダウン」状態になるので、このバッジ１４は、（ひとたび識別されたら
）それぞれのビーム１６の範囲内にとどまる限りＩ／Ｒユニット１２に対する応
答を継続することはない。バッジ１４がビーム１６の範囲から外れると、バッジ
１４の電子回路は、自動的に、内部電源からごくわずかな電流を引き出す静止状
態に戻る。しかし、静止状態においても、バッジ１４は、充分な入力感度を持つ
ので、バッジは、依然としてビーム１６の非常に低い出力密度を検出しこれに応
答することができる。例として、Ｉ／Ｒユニット１２の送信アンテナ１８のすぐ
前のビーム１６の出力密度は、わずか０．３ｍＷ／ｃｍ２であり、これは、健康
安全基準が定めるレベルの１０分の１である。バッジ１４の位置でのビーム１６
の出力密度は、これよりかなり低い。
【０００５】
典型的なバッジは、小型絶縁ＰＣ板に配置されるバッジ集積回路（ＢＩＣ）、
アンテナ及び極薄電池を含む。ＢＩＣは、単一のＩＣチップとして相補型金属酸
化膜半導体（ＣＭＯＳ）技術で完全に実現することができる。バッジの厚みは電
池の厚みよりわずかに大きいだけである。例えば、電池は、厚み約０．７６ミリ
（３０ｍｉｌ）、定格３ボルト、容量５０ｍＡ−ｈｒのリチウム電池とすること
ができる。ＢＩＣの平均電流ドレインは１マイクロアンペア未満であり、電池の
耐用寿命は、事実上その貯蔵寿命（例えば、４年またはそれ以上）である。
アンテナ及び極薄電池を含む。ＢＩＣは、単一のＩＣチップとして相補型金属酸
化膜半導体（ＣＭＯＳ）技術で完全に実現することができる。バッジの厚みは電
池の厚みよりわずかに大きいだけである。例えば、電池は、厚み約０．７６ミリ
（３０ｍｉｌ）、定格３ボルト、容量５０ｍＡ−ｈｒのリチウム電池とすること
ができる。ＢＩＣの平均電流ドレインは１マイクロアンペア未満であり、電池の
耐用寿命は、事実上その貯蔵寿命（例えば、４年またはそれ以上）である。
【０００６】
次に図２を参照すると、Ｉ／Ｉシステム１０の単純化された略図が示されてい
る。このシステムは、ビーム１６を有するＩ／Ｒユニット１２、送信アンテナ１
８、受信アンテナ１９、ＢＩＣ３０、アンテナ３２及び電池３４を含む。ビーム
１６はアンテナ３２によって受信され、ＲＦ電圧がＢＩＣ３０の端子４２に対す
る入力信号として与えられる。電池３４のプラス端子は、端子＋ＶＤＤに結合さ
れるリード線４８に接続され、電池３４のマイナス端子は、図において地電位に
結合されている基準端子（ＲＥＦ）に結合されるリード線４９に接続される。Ｂ
ＩＣの回路構成は、検出／復調器ブロック５０、リセット／ウェイクアップ・ブ
ロック５２、制御／ロジック、データ・メモリ及びデータ・レジスタ・ブロック
５４、及び変調器５６を含む。
る。このシステムは、ビーム１６を有するＩ／Ｒユニット１２、送信アンテナ１
８、受信アンテナ１９、ＢＩＣ３０、アンテナ３２及び電池３４を含む。ビーム
１６はアンテナ３２によって受信され、ＲＦ電圧がＢＩＣ３０の端子４２に対す
る入力信号として与えられる。電池３４のプラス端子は、端子＋ＶＤＤに結合さ
れるリード線４８に接続され、電池３４のマイナス端子は、図において地電位に
結合されている基準端子（ＲＥＦ）に結合されるリード線４９に接続される。Ｂ
ＩＣの回路構成は、検出／復調器ブロック５０、リセット／ウェイクアップ・ブ
ロック５２、制御／ロジック、データ・メモリ及びデータ・レジスタ・ブロック
５４、及び変調器５６を含む。
【０００７】
ビーム１６上の着信符号化信号（米国特許第 5,491,482号において詳しく説明
されている）は、ブロック５０において検出されて復調される。ブロック５０は
、常にオンにされる。ＢＩＣ３０の他の部分は、ビーム１６の範囲にないときオ
フにされる。Ｉ／Ｒユニット１２からの「リセット」命令がブロック５０によっ
て検出され復調されると、ブロック５０は、パス６０を通じてリセット／ウェイ
クアップ・ブロック５２に「リセット」データ・ワードを送る。一方、リセット
／ウェイクアップ・ブロックは、パス６２を通じて制御／ロジック、データ・メ
モリ及びデータ・レジスタ・ブロック５４にパワーオン信号を送る。Ｉ／Ｒユニ
ット１２からＢＩＣ３０が受信する命令及び符号化ワードに応答して、ブロック
５０からのビット・データ及びクロック信号が、パス６４及び６６を通じてブロ
ック５４に与えられる。
されている）は、ブロック５０において検出されて復調される。ブロック５０は
、常にオンにされる。ＢＩＣ３０の他の部分は、ビーム１６の範囲にないときオ
フにされる。Ｉ／Ｒユニット１２からの「リセット」命令がブロック５０によっ
て検出され復調されると、ブロック５０は、パス６０を通じてリセット／ウェイ
クアップ・ブロック５２に「リセット」データ・ワードを送る。一方、リセット
／ウェイクアップ・ブロックは、パス６２を通じて制御／ロジック、データ・メ
モリ及びデータ・レジスタ・ブロック５４にパワーオン信号を送る。Ｉ／Ｒユニ
ット１２からＢＩＣ３０が受信する命令及び符号化ワードに応答して、ブロック
５０からのビット・データ及びクロック信号が、パス６４及び６６を通じてブロ
ック５４に与えられる。
【０００８】
例として、特定のバッジ１４が割り当てられるある従業員の識別番号は、ＢＩ
Ｃ３０のブロック５４の６つのメモリ・レジスタ（ＡからＦとして識別される）
に記憶される６つの６ビット・ワードの形式である。この３６ビットの番号を識
別するために、Ｉ／Ｒユニット１２は、各バッジ１４に１ワードずつ質問する。
ＢＩＣ３０は、バッジ１４が完全に自身を識別するまで、パス６９を通じてその
変調器ブロック５６の動作によって適切な間隔でＩ／Ｒユニット１２に応答する
。この反復的プロシージャについては、米国特許第 5,491,482号に詳しく説明さ
れている。
Ｃ３０のブロック５４の６つのメモリ・レジスタ（ＡからＦとして識別される）
に記憶される６つの６ビット・ワードの形式である。この３６ビットの番号を識
別するために、Ｉ／Ｒユニット１２は、各バッジ１４に１ワードずつ質問する。
ＢＩＣ３０は、バッジ１４が完全に自身を識別するまで、パス６９を通じてその
変調器ブロック５６の動作によって適切な間隔でＩ／Ｒユニット１２に応答する
。この反復的プロシージャについては、米国特許第 5,491,482号に詳しく説明さ
れている。
【０００９】
Ｉ／Ｒユニットは、適切な周波数で命令及びデータ・ワードのバイナリ・ビッ
トのストリームをタグに送信し、各タグから応答を受信する。タグは各々識別コ
ード番号をデジタル・ビットとして記憶するための回路構成を有する。各タグの
回路構成は、Ｉ／Ｒユニットからの着信ビット・ストリームを検出し復調して、
ビット・ストリームに従属するクロック信号及びタイミング信号を生成すること
によって、着信デジタル・ワードをフレーミングする。回路構成は、ビット・ス
トリームの命令及びデータ・ワードに内部的に応答するため及びあるタグのコー
ド番号が一意に識別されて、そのように識別されるときだけ多くの中でそのタグ
だけがＩ／Ｒユニットと通信するように選択されたときにＩ／Ｒユニットに外部
的に応答するためのロジックを有する。
トのストリームをタグに送信し、各タグから応答を受信する。タグは各々識別コ
ード番号をデジタル・ビットとして記憶するための回路構成を有する。各タグの
回路構成は、Ｉ／Ｒユニットからの着信ビット・ストリームを検出し復調して、
ビット・ストリームに従属するクロック信号及びタイミング信号を生成すること
によって、着信デジタル・ワードをフレーミングする。回路構成は、ビット・ス
トリームの命令及びデータ・ワードに内部的に応答するため及びあるタグのコー
ド番号が一意に識別されて、そのように識別されるときだけ多くの中でそのタグ
だけがＩ／Ｒユニットと通信するように選択されたときにＩ／Ｒユニットに外部
的に応答するためのロジックを有する。
【００１０】
タグが一意に識別されるためにはいくつかのステップが必要である。第一のス
テップは、少なくとも１つのタグの有無を判定するために、存在する各々全ての
タグに命令及びデータ・ワードのビット・ストリームを送信することを含む。次
のステップは、各々全てのタグに記憶される複数の符号化ワードの可能な全ての
組み合わせを順次ソートすることである。次のステップは、各々全てのタグの送
信されたワードと記憶されるワードの間に見つかった一致を作表し、一致が見つ
かった場合にはタグが応答することである。次のステップは、少なくとも１つの
タグがその記憶されるワードの全てとの一致を有するか否かを判定することであ
り、次のステップは、応答したタグのすべてにおいて一致したワードの可能な全
ての組み合わせをソートするために命令及びデータ・ワードをタグに送信するこ
とである。最後のステップは、各タグが一意に識別される場合に１つずつタグが
応答することである。
テップは、少なくとも１つのタグの有無を判定するために、存在する各々全ての
タグに命令及びデータ・ワードのビット・ストリームを送信することを含む。次
のステップは、各々全てのタグに記憶される複数の符号化ワードの可能な全ての
組み合わせを順次ソートすることである。次のステップは、各々全てのタグの送
信されたワードと記憶されるワードの間に見つかった一致を作表し、一致が見つ
かった場合にはタグが応答することである。次のステップは、少なくとも１つの
タグがその記憶されるワードの全てとの一致を有するか否かを判定することであ
り、次のステップは、応答したタグのすべてにおいて一致したワードの可能な全
ての組み合わせをソートするために命令及びデータ・ワードをタグに送信するこ
とである。最後のステップは、各タグが一意に識別される場合に１つずつタグが
応答することである。
【００１１】
米国特許第 5,491,482号において説明されるタグは、Ｉ／Ｒが送信する搬送波
信号と一切関係のない内部クロック信号を独自に生成する。しかし、他の従来の
Ｉ／Ｉシステムは、Ｉ／Ｒ送信の搬送波信号から内部クロック信号を生成する。
例えば、Ｉ／Ｉシステム１０の各タグ（またはカード）は、Ｉ／Ｒ１２からの搬
送波信号を固定数で割ることによって、Ｉ／Ｒ送信の搬送波信号から自身のクロ
ック信号６６を生成することができる。各タグが質問器の搬送波信号から自身の
内部クロック信号を生成するとき、タグの内部クロック信号は搬送波信号と「コ
ヒーレント（整合的）」である。Ｉ／Ｒは同時に複数のタグに質問する場合があ
るので、コヒーレント信号は相互に干渉する可能性がある。
信号と一切関係のない内部クロック信号を独自に生成する。しかし、他の従来の
Ｉ／Ｉシステムは、Ｉ／Ｒ送信の搬送波信号から内部クロック信号を生成する。
例えば、Ｉ／Ｉシステム１０の各タグ（またはカード）は、Ｉ／Ｒ１２からの搬
送波信号を固定数で割ることによって、Ｉ／Ｒ送信の搬送波信号から自身のクロ
ック信号６６を生成することができる。各タグが質問器の搬送波信号から自身の
内部クロック信号を生成するとき、タグの内部クロック信号は搬送波信号と「コ
ヒーレント（整合的）」である。Ｉ／Ｒは同時に複数のタグに質問する場合があ
るので、コヒーレント信号は相互に干渉する可能性がある。
【００１２】
コヒーレント信号干渉の問題については、図３（ａ）−（ｆ）及び４（ａ）−
（ｆ）を参照して説明する。これらの図は、８０−８５のラベルが付けられる各
種の波形を図解している。第一の波形８０は、共通クロック信号（質問器の搬送
波）である。波形８１及び８２は、内部生成されるクロック信号であり、それぞ
れタグＡ及びＢにおけるクロックＡ及びＢである。クロックＡまたはクロックＢ
は、図２に示される通りブロック５０からパス６６により出力できる。Ｉ／Ｉシ
ステムにおける各タグは、共通質問器搬送波信号を予め決められた数で割ること
によってそのクロック信号を生成することができる。図３及び４に示される例に
おいては、予め決められた数は２である。
（ｆ）を参照して説明する。これらの図は、８０−８５のラベルが付けられる各
種の波形を図解している。第一の波形８０は、共通クロック信号（質問器の搬送
波）である。波形８１及び８２は、内部生成されるクロック信号であり、それぞ
れタグＡ及びＢにおけるクロックＡ及びＢである。クロックＡまたはクロックＢ
は、図２に示される通りブロック５０からパス６６により出力できる。Ｉ／Ｉシ
ステムにおける各タグは、共通質問器搬送波信号を予め決められた数で割ること
によってそのクロック信号を生成することができる。図３及び４に示される例に
おいては、予め決められた数は２である。
【００１３】
図には示されていないが、各タグは、論理ＯＮＥ及びＺＥＲＯのデータ・スト
リームで応答すると理解するものとする。論理ＯＮＥまたはＺＥＲＯのビット時
間周期は、一般にクロック・サイクルより長い。例えば、１ビット時間周期に３
６のクロック・サイクルがある。例えば、図３及び４において、１ビット時間周
期の持続時間は、各図に示される結合クロック・パルス全ての持続時間より長い
。
リームで応答すると理解するものとする。論理ＯＮＥまたはＺＥＲＯのビット時
間周期は、一般にクロック・サイクルより長い。例えば、１ビット時間周期に３
６のクロック・サイクルがある。例えば、図３及び４において、１ビット時間周
期の持続時間は、各図に示される結合クロック・パルス全ての持続時間より長い
。
【００１４】
タグ間の許容差の変化に応じて、各タグは、異なる時点で搬送波信号の分割を
開始するかも知れない。例えば、図３において、タグＡのクロックＡとタグＢの
クロックＢは、同位相である。しかし、図４においては、クロックＡとクロック
Ｂは、位相が不一致である。
開始するかも知れない。例えば、図３において、タグＡのクロックＡとタグＢの
クロックＢは、同位相である。しかし、図４においては、クロックＡとクロック
Ｂは、位相が不一致である。
【００１５】
タグは、予め決められたクロック・ピリオド数の間、オン／オフ・キー変調に
よってブロック５４（図２）によって作られる応答を生成することができる。タ
グＡ及びタグＢからの応答は、それぞれ８３及び８４で示されている。前述の通
り、タグＡ応答８３及びタグＢ応答８４は、実際には１ビット時間周期内のクロ
ック変調である。応答信号がＩ／Ｒに向かって伝搬するとき、信号は相互に干渉
する。図３に示される通り応答信号が同位相のとき、応答信号は、結合して、結
果８５として示される強力な信号を作る。しかし、応答信号の位相が不一致の場
合、結果は図４に示される通りであり、Ｉ／Ｒは全く信号を受信しない。
よってブロック５４（図２）によって作られる応答を生成することができる。タ
グＡ及びタグＢからの応答は、それぞれ８３及び８４で示されている。前述の通
り、タグＡ応答８３及びタグＢ応答８４は、実際には１ビット時間周期内のクロ
ック変調である。応答信号がＩ／Ｒに向かって伝搬するとき、信号は相互に干渉
する。図３に示される通り応答信号が同位相のとき、応答信号は、結合して、結
果８５として示される強力な信号を作る。しかし、応答信号の位相が不一致の場
合、結果は図４に示される通りであり、Ｉ／Ｒは全く信号を受信しない。
【００１６】
〔発明が解決しようとする課題〕
このように、いくつかのタグが同時に質問器の質問に応答するとき、コヒーレ
ント信号干渉が存在する。タグからの応答信号間の位相シフトに応じて、結果と
してＩ／Ｒが受信する信号の振幅は変動する。場合によっては、振幅はゼロに近
づいて、Ｉ／Ｒによる検出が不可能であるかも知れない。いくつかのカードから
の同時応答を防止するためのアルゴリズムを開発することは可能であるが、この
種のアルゴリズムは時間が掛かり、タグ母集団全体（アドレス・スペース）にお
けるタグの数が増大するにつれてさらに時間が掛かることになる。
ント信号干渉が存在する。タグからの応答信号間の位相シフトに応じて、結果と
してＩ／Ｒが受信する信号の振幅は変動する。場合によっては、振幅はゼロに近
づいて、Ｉ／Ｒによる検出が不可能であるかも知れない。いくつかのカードから
の同時応答を防止するためのアルゴリズムを開発することは可能であるが、この
種のアルゴリズムは時間が掛かり、タグ母集団全体（アドレス・スペース）にお
けるタグの数が増大するにつれてさらに時間が掛かることになる。
【００１７】
コヒーレント信号干渉の問題は、コヒーレント信号間の信号干渉を減少するた
めの装置及び方法を提供する必要があることを示している。
めの装置及び方法を提供する必要があることを示している。
【００１８】
〔課題を解決するための手段〕
本発明は、共通クロック信号でフレーミングされる少なくとも２つのビット・
ストリーム間のコヒーレント信号干渉を減少するための装置を提供する。この装
置は、共通クロック信号からローカル・クロック信号を生成するものであり、一
意のシグニチャーでクロック信号を符号化するためのマンチェスター符号器を含
んでいる。また、符号化された出力信号を作るために、前記の２つのビット・ス
トリームの内、一方のビット・ストリームを符号化されたクロック信号と結合す
るための論理ＡＮＤゲートも含む。符号化された出力信号が送信中に２つのビッ
ト・ストリームの内、別の１つと結合されると、結合されたビット・ストリーム
の個々のビットは受信端で識別可能である。
ストリーム間のコヒーレント信号干渉を減少するための装置を提供する。この装
置は、共通クロック信号からローカル・クロック信号を生成するものであり、一
意のシグニチャーでクロック信号を符号化するためのマンチェスター符号器を含
んでいる。また、符号化された出力信号を作るために、前記の２つのビット・ス
トリームの内、一方のビット・ストリームを符号化されたクロック信号と結合す
るための論理ＡＮＤゲートも含む。符号化された出力信号が送信中に２つのビッ
ト・ストリームの内、別の１つと結合されると、結合されたビット・ストリーム
の個々のビットは受信端で識別可能である。
【００１９】
例示される符号器は、直列出力、直列入力、並列入力及びクロック入力を有す
る再循環シフト・レジスタを含む。シフト・レジスタの直列出力は、直列入力に
フィードバックされる。クロック信号は、シフト・レジスタのクロック入力に送
られ、一意のシグニチャーが並列入力に送られる。排他的ＯＲ回路は、シフト・
レジスタの直列出力信号とクロック信号を結合して、符号化クロック信号を作る
。一意のシグニチャーは、ユーザーが選択するビット・パターンであり、タグ母
集団の各タグに一意であり、初期化中に１回シフト・レジスタの並列入力にロー
ドされる。シフト・レジスタは、ユーザー選択ビット・パターンの長さに等しい
長さを有し、ビット・パターンは、各ビット時間周期中に１回再循環される。ビ
ット時間周期は、ｎ＝Ｆ／ＤＰとして定義され、ここで、Ｆはクロック信号の周
波数（単位、Ｈｚ）であり、ＤＰはビット・ストリームのビット転送速度（単位
、ビット／秒）である。
る再循環シフト・レジスタを含む。シフト・レジスタの直列出力は、直列入力に
フィードバックされる。クロック信号は、シフト・レジスタのクロック入力に送
られ、一意のシグニチャーが並列入力に送られる。排他的ＯＲ回路は、シフト・
レジスタの直列出力信号とクロック信号を結合して、符号化クロック信号を作る
。一意のシグニチャーは、ユーザーが選択するビット・パターンであり、タグ母
集団の各タグに一意であり、初期化中に１回シフト・レジスタの並列入力にロー
ドされる。シフト・レジスタは、ユーザー選択ビット・パターンの長さに等しい
長さを有し、ビット・パターンは、各ビット時間周期中に１回再循環される。ビ
ット時間周期は、ｎ＝Ｆ／ＤＰとして定義され、ここで、Ｆはクロック信号の周
波数（単位、Ｈｚ）であり、ＤＰはビット・ストリームのビット転送速度（単位
、ビット／秒）である。
【００２０】
別の実施態様においては、ＯＮＥ及びＺＥＲＯを含むビット・ストリームを復
号するための弁別器回路が開示される。各ＯＮＥまたはＺＥＲＯはビット時間周
期を有する。この弁別器回路は、ビット・ストリームを受信し、ビット・ストリ
ームは共通クロック信号でフレーミングされるパルス、及び共通クロック信号か
ら生成されるローカル・クロック信号を含む。第一のカウンタはこのビット・ス
トリームを受信し、クロック信号によって刻時される。第一のカウンタは、ビッ
ト時間周期中に少なくとも１つのパルスが検出される場合、ビット・ストリーム
にＯＮＥが存在すると判定する。第二のカウンタはビット・ストリームを受信し
、クロック信号によって刻時される。第二のカウンタは、ビット時間周期中、パ
ルスが検出されない場合は、ＺＥＲＯが存在すると判定する。
号するための弁別器回路が開示される。各ＯＮＥまたはＺＥＲＯはビット時間周
期を有する。この弁別器回路は、ビット・ストリームを受信し、ビット・ストリ
ームは共通クロック信号でフレーミングされるパルス、及び共通クロック信号か
ら生成されるローカル・クロック信号を含む。第一のカウンタはこのビット・ス
トリームを受信し、クロック信号によって刻時される。第一のカウンタは、ビッ
ト時間周期中に少なくとも１つのパルスが検出される場合、ビット・ストリーム
にＯＮＥが存在すると判定する。第二のカウンタはビット・ストリームを受信し
、クロック信号によって刻時される。第二のカウンタは、ビット時間周期中、パ
ルスが検出されない場合は、ＺＥＲＯが存在すると判定する。
【００２１】
上記の一般的説明及び以下の詳細な説明は、本発明の例示的説明であって、制
限的説明ではないことを理解されたい。
限的説明ではないことを理解されたい。
【００２２】
〔発明の実施の形態〕
本発明は、添付図面と関連して以下の詳細な説明を読むことにより最も良く理
解できる。
解できる。
【００２３】
本発明の実施態様において、図５は、全体が９０で指定されるシグニチャー生
成器を示している。シグニチャー生成器は、保持レジスタ９２、シフト・レジス
タ９３及び排他的ＯＲロジック・ブロック９４を含む。シグニチャー生成器９０
への入力信号としてシグニチャーパターン９１、クロック信号６６及びビット・
データ６４が与えられる。シグニチャー生成器からの出力信号として符号化され
た出力信号６８が与えられる。
成器を示している。シグニチャー生成器は、保持レジスタ９２、シフト・レジス
タ９３及び排他的ＯＲロジック・ブロック９４を含む。シグニチャー生成器９０
への入力信号としてシグニチャーパターン９１、クロック信号６６及びビット・
データ６４が与えられる。シグニチャー生成器からの出力信号として符号化され
た出力信号６８が与えられる。
【００２４】
タグ母集団の各タグ（またはカード）がシグニチャー生成器を含むことが理解
される。例えば、図６に示されるタグ１４にシグニチャー生成器を含むことがで
きる。図に示される通り、シグニチャー生成器９０は、制御／ロジック、データ
・メモリ及びデータ・レジスタ・ブロック５４に含まれる。シグニチャーパター
ン９１はシグニチャーパターン選択器９２によって与えられ、ユーザーによって
制御される。例えば、ユーザーは、認可されるプログラミング・シーケンスを通
じて一意のシグニチャーを選択することができる。シグニチャーパターン９１は
、３６ビットＩＤコードとしてもよいし、他のどのような長さのコードでもよい
。このように、任意のＩ／Ｒユニットが検出できるタグ母集団の中の各タグには
一意のシグニチャーパターンを示す２進数が割り当てられる。
される。例えば、図６に示されるタグ１４にシグニチャー生成器を含むことがで
きる。図に示される通り、シグニチャー生成器９０は、制御／ロジック、データ
・メモリ及びデータ・レジスタ・ブロック５４に含まれる。シグニチャーパター
ン９１はシグニチャーパターン選択器９２によって与えられ、ユーザーによって
制御される。例えば、ユーザーは、認可されるプログラミング・シーケンスを通
じて一意のシグニチャーを選択することができる。シグニチャーパターン９１は
、３６ビットＩＤコードとしてもよいし、他のどのような長さのコードでもよい
。このように、任意のＩ／Ｒユニットが検出できるタグ母集団の中の各タグには
一意のシグニチャーパターンを示す２進数が割り当てられる。
【００２５】
図６には、それぞれシグニチャー生成器９０への入力信号及びシグニチャー生
成器からの出力信号であるクロック信号６６及び符号化出力信号６８も示されて
いる。上記の信号は、図２に示される信号と同じであるので、同様の番号で示さ
れている。下に説明する通り、クロック信号６６は、符号化出力信号６８を作る
ために、マンチェスター（二相）符号化方式を使って、シグニチャーパターン９
１により変調される。符号化出力信号は、その後、従来どおり変調器５６によっ
て変調されて、アンテナ３２から質問器／読み取り器に送信される。このように
、各タグの応答は一意のパターンを有する。
成器からの出力信号であるクロック信号６６及び符号化出力信号６８も示されて
いる。上記の信号は、図２に示される信号と同じであるので、同様の番号で示さ
れている。下に説明する通り、クロック信号６６は、符号化出力信号６８を作る
ために、マンチェスター（二相）符号化方式を使って、シグニチャーパターン９
１により変調される。符号化出力信号は、その後、従来どおり変調器５６によっ
て変調されて、アンテナ３２から質問器／読み取り器に送信される。このように
、各タグの応答は一意のパターンを有する。
【００２６】
次に図５を参照すると、タグまたはカードによる応答の符号化は、シグニチャ
ー生成器９０によって行なわれる。シグニチャーパターン９１は、例えばＥＰＲ
ＯＭなどの保持レジスタ９２に記憶される。保持レジスタ９２の出力端子は、並
列相互接続９７によってシフト・レジスタ９３の入力端子１０１に接続される。
シフト・レジスタ９３の直列出力端子１００は、ライン９８によってシフト・レ
ジスタ９３の直列入力端子１０２に戻り接続される。ライン９８は、また、排他
的ＯＲ回路９４の入力端子Ａにも接続される。クロック信号６６は、シフト・レ
ジスタ９３のクロック入力端子ＣＫ及び排他的ＯＲ回路９４の入力端子Ｂに与え
られる。最後に、排他的ＯＲ回路９４の出力端子Ｃは、ライン９６によってマン
チェスター方式で符号化されたクロック信号を与える。符号化クロック信号及び
ビット・データ６４は、符号化出力信号６８を作るために、ＡＮＤゲート１０３
によってＡＮＤ演算される。変調後、符号化出力信号は、タグの応答信号となる
。
ー生成器９０によって行なわれる。シグニチャーパターン９１は、例えばＥＰＲ
ＯＭなどの保持レジスタ９２に記憶される。保持レジスタ９２の出力端子は、並
列相互接続９７によってシフト・レジスタ９３の入力端子１０１に接続される。
シフト・レジスタ９３の直列出力端子１００は、ライン９８によってシフト・レ
ジスタ９３の直列入力端子１０２に戻り接続される。ライン９８は、また、排他
的ＯＲ回路９４の入力端子Ａにも接続される。クロック信号６６は、シフト・レ
ジスタ９３のクロック入力端子ＣＫ及び排他的ＯＲ回路９４の入力端子Ｂに与え
られる。最後に、排他的ＯＲ回路９４の出力端子Ｃは、ライン９６によってマン
チェスター方式で符号化されたクロック信号を与える。符号化クロック信号及び
ビット・データ６４は、符号化出力信号６８を作るために、ＡＮＤゲート１０３
によってＡＮＤ演算される。変調後、符号化出力信号は、タグの応答信号となる
。
【００２７】
動作において、タグの初期化中、シグニチャーパターンはシフト・レジスタ９
３に一度ロードされる。シグニチャーパターンは、その後タグの応答時間周期ご
とに一度再循環する。クロック信号６６の周波数は、応答搬送波信号の周波数と
等しい場合がある。例えば、搬送周波数がＦｃ[Ｈｚ]であり、ビット転送速度が
ＤＰ[ｂｐｓ]である場合、ビット時間周期は、クロック信号６６のｎ＝Ｆｃ／Ｄ
Ｐサイクルである。１回のビット時間周期内にｎクロック・サイクルがあること
が理解されるだろう。例えば、論理ＯＮＥ又はＺＥＲＯで応答するためにタグが
使用する１ビット時間周期内に３６クロック・サイクルがある。さらに、シグニ
チャーパターンの長さは、再循環シフト・レジスタ９３の長さに等しく、それは
ｋ≦である。ｋ＜ｎが選択される場合、クロック信号６６はｐ＝ｎ−ｋサイクル
の間、オフに切り替えられなければならない。
３に一度ロードされる。シグニチャーパターンは、その後タグの応答時間周期ご
とに一度再循環する。クロック信号６６の周波数は、応答搬送波信号の周波数と
等しい場合がある。例えば、搬送周波数がＦｃ[Ｈｚ]であり、ビット転送速度が
ＤＰ[ｂｐｓ]である場合、ビット時間周期は、クロック信号６６のｎ＝Ｆｃ／Ｄ
Ｐサイクルである。１回のビット時間周期内にｎクロック・サイクルがあること
が理解されるだろう。例えば、論理ＯＮＥ又はＺＥＲＯで応答するためにタグが
使用する１ビット時間周期内に３６クロック・サイクルがある。さらに、シグニ
チャーパターンの長さは、再循環シフト・レジスタ９３の長さに等しく、それは
ｋ≦である。ｋ＜ｎが選択される場合、クロック信号６６はｐ＝ｎ−ｋサイクル
の間、オフに切り替えられなければならない。
【００２８】
タグの一意のシグニチャーパターンによりタグの応答をマンチェスター方式で
符号化することによって、Ｉ／Ｒに同時に応答するタグ間のコヒーレント信号干
渉の問題は減少する。図７（ａ）−（ｆ）及び８（ａ）−（ｆ）は、２つの応答
信号が空中で結合するとき、マンチェスター符号化方式を使用することによって
干渉が減少することを示している。図７及び８は、それぞれ図３及び４に示され
るのと同じ信号を示している。タグＡのクロックＡ及びタグＢのクロックＢは、
質問器の搬送波信号８０から生成される。クロックＡ及びクロックＢは、搬送周
波数の可分数とすることができる。図７及び８において、タグのクロック信号は
、搬送波信号を固定数例えば２で割ることによって得られる。
符号化することによって、Ｉ／Ｒに同時に応答するタグ間のコヒーレント信号干
渉の問題は減少する。図７（ａ）−（ｆ）及び８（ａ）−（ｆ）は、２つの応答
信号が空中で結合するとき、マンチェスター符号化方式を使用することによって
干渉が減少することを示している。図７及び８は、それぞれ図３及び４に示され
るのと同じ信号を示している。タグＡのクロックＡ及びタグＢのクロックＢは、
質問器の搬送波信号８０から生成される。クロックＡ及びクロックＢは、搬送周
波数の可分数とすることができる。図７及び８において、タグのクロック信号は
、搬送波信号を固定数例えば２で割ることによって得られる。
【００２９】
一意のシグニチャーパターンによりタグＡのクロックＡ及びタグＢのクロック
Ｂをマンチェスター方式で符号化することによって、その結果得られる空中の結
合信号は存続する。例えば、タグＡのシグニチャーパターン９１が１２３４５６ HEX で、タグＢのシグニチャーパターン９１が７８９ＡＢＣHEXであるとする。図
７は、クロックＡ信号８１及びクロックＢ信号８２が同位相であり、それぞれの
シグニチャーパターンを使って符号化されている場合の、タグＡ応答信号８３及
びタグＢ応答信号８４を示している（１応答ビット時間周期の一部だけが図解さ
れている）。同様に、図８は、クロックＡ信号８１及びクロックＢ信号８２の位
相が不一致の場合の同じ応答信号を示している。結果として得られる信号８５は
、タグＡ及びタグＢの一意のパターンに依存し、２つのタグが同位相で動作する
か異なる位相で動作するかによって異なるが、結果として得られる信号は質問器
によって検出でき、認識できる。この信号を正確に検出し認識するための回路構
成については、図９を参照して、以下に説明する。
Ｂをマンチェスター方式で符号化することによって、その結果得られる空中の結
合信号は存続する。例えば、タグＡのシグニチャーパターン９１が１２３４５６ HEX で、タグＢのシグニチャーパターン９１が７８９ＡＢＣHEXであるとする。図
７は、クロックＡ信号８１及びクロックＢ信号８２が同位相であり、それぞれの
シグニチャーパターンを使って符号化されている場合の、タグＡ応答信号８３及
びタグＢ応答信号８４を示している（１応答ビット時間周期の一部だけが図解さ
れている）。同様に、図８は、クロックＡ信号８１及びクロックＢ信号８２の位
相が不一致の場合の同じ応答信号を示している。結果として得られる信号８５は
、タグＡ及びタグＢの一意のパターンに依存し、２つのタグが同位相で動作する
か異なる位相で動作するかによって異なるが、結果として得られる信号は質問器
によって検出でき、認識できる。この信号を正確に検出し認識するための回路構
成については、図９を参照して、以下に説明する。
【００３０】
図７及び８に示されるタグＡ応答８３及びタグＢ応答８４は、実際には、１回
のビット時間周期未満における符号化クロック信号変調を表す（ビット時間周期
はタグＡ応答８３及びタグＢ応答８４として示される符号化より長い）。このこ
とは図５を参照することによっても理解できる。ビット・データ６４が単一のビ
ット時間周期中に論理ＯＮＥであるとき、符号化出力信号６８（タグＡ応答８３
またはタグＢ応答８４）は、符号化クロック信号９６の変調である。
のビット時間周期未満における符号化クロック信号変調を表す（ビット時間周期
はタグＡ応答８３及びタグＢ応答８４として示される符号化より長い）。このこ
とは図５を参照することによっても理解できる。ビット・データ６４が単一のビ
ット時間周期中に論理ＯＮＥであるとき、符号化出力信号６８（タグＡ応答８３
またはタグＢ応答８４）は、符号化クロック信号９６の変調である。
【００３１】
図８のタグＢ応答８４が図７のタグＢ応答８４と同一であることも認められる
であろう。しかし、クロックが１８０度シフトされるので、図８のタグＡ応答８
３は、図７のタグＡ応答８３の逆である。
であろう。しかし、クロックが１８０度シフトされるので、図８のタグＡ応答８
３は、図７のタグＡ応答８３の逆である。
【００３２】
図９には復号回路構成が示されており、全体が２００で示されている。図に示
される通り、復号器２００は、３つの入力信号、すなわち符号化応答信号２０２
、トリガー信号２０３及びクロック信号２０４を有する。復号器２００を離散コ
ンポーネントによって構成するか、またはプログラマブル・ゲート配列の一部と
することができ、質問／読み取り（Ｉ／Ｒ）ユニット１２（図１）に含まれるこ
とが理解できるだろう。符号化された応答２０２は、受信され増幅された後、Ｒ
Ｆセクション（図には示されていない）によって与えることができる。当然、符
号化応答信号は、ここにおいては１つまたはそれ以上のタグによって送信される
結合信号である。第二の入力信号であるトリガー信号２０３は、プロセッサ（図
には示されていない）によって与えられ、第三の入力信号であるクロック信号２
０４はクロック生成器（図には示されていない）によって与えられることができ
る。本発明の実施態様において、クロック信号２０４は、符号化応答信号２０２
とコヒーレントである。
される通り、復号器２００は、３つの入力信号、すなわち符号化応答信号２０２
、トリガー信号２０３及びクロック信号２０４を有する。復号器２００を離散コ
ンポーネントによって構成するか、またはプログラマブル・ゲート配列の一部と
することができ、質問／読み取り（Ｉ／Ｒ）ユニット１２（図１）に含まれるこ
とが理解できるだろう。符号化された応答２０２は、受信され増幅された後、Ｒ
Ｆセクション（図には示されていない）によって与えることができる。当然、符
号化応答信号は、ここにおいては１つまたはそれ以上のタグによって送信される
結合信号である。第二の入力信号であるトリガー信号２０３は、プロセッサ（図
には示されていない）によって与えられ、第三の入力信号であるクロック信号２
０４はクロック生成器（図には示されていない）によって与えられることができ
る。本発明の実施態様において、クロック信号２０４は、符号化応答信号２０２
とコヒーレントである。
【００３３】
再び図９を参照すると、閾値比較器２０１は、受信した符号化応答信号２０２
をロジックと両立する電圧レベルに変換する。変換済みまたは成形済み信号は、
信号２０５として閾値比較器によって出力され、例えば図１０（ｂ）において信
号２０５として示される。図には示されていないが、比較器の閾値は、信号雑音
レベルのわずかに上に設定することができる。
をロジックと両立する電圧レベルに変換する。変換済みまたは成形済み信号は、
信号２０５として閾値比較器によって出力され、例えば図１０（ｂ）において信
号２０５として示される。図には示されていないが、比較器の閾値は、信号雑音
レベルのわずかに上に設定することができる。
【００３４】
制御シーケンサ２１４は、復号器の動作を符号化応答信号の予期される着信に
同期化する。図１０（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、それぞれ制御シーケ
ンサ２１４の入力信号として与えられる変換済み信号２０５、トリガー信号２０
３及びクロック信号２０４、及び制御シーケンサ２１４の出力信号であるシーケ
ンサ出力信号２１２の間の関係を示す。制御シーケンサ２１４の機能は、符号化
された応答が予期されないときに、復号器２００を初期化（またはリセット）す
ることである。別の実施態様においては、制御シーケンサ２１４の機能は、符号
化された応答が予期される直前に復号器２００を初期化することである。
同期化する。図１０（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、それぞれ制御シーケ
ンサ２１４の入力信号として与えられる変換済み信号２０５、トリガー信号２０
３及びクロック信号２０４、及び制御シーケンサ２１４の出力信号であるシーケ
ンサ出力信号２１２の間の関係を示す。制御シーケンサ２１４の機能は、符号化
された応答が予期されないときに、復号器２００を初期化（またはリセット）す
ることである。別の実施態様においては、制御シーケンサ２１４の機能は、符号
化された応答が予期される直前に復号器２００を初期化することである。
【００３５】
後述する通り、復号器２００は、符号化応答信号においてＯＮＥとＺＥＲＯを
弁別し、各ＯＮＥ又はＺＥＲＯはビット時間周期を有する。ランプ・カウンタ２
０６及びアップ・カウンタ２０７は、第一の復号出力信号２１０を与える。第一
の復号出力信号は、図１０（ｉ）に示されており、符号化応答信号２０２の少な
くとも１つのパルスがビット時間周期（図１０ａ）内にある場合アクティブであ
る。アップ・カウンタ２１１は、第二の復号出力信号２１３を与える。第二の復
号出力信号は図１０（ｋ）に示されており、ビット時間周期中に符号化応答信号
２０２にパルスが存在しない場合アクティブである。
弁別し、各ＯＮＥ又はＺＥＲＯはビット時間周期を有する。ランプ・カウンタ２
０６及びアップ・カウンタ２０７は、第一の復号出力信号２１０を与える。第一
の復号出力信号は、図１０（ｉ）に示されており、符号化応答信号２０２の少な
くとも１つのパルスがビット時間周期（図１０ａ）内にある場合アクティブであ
る。アップ・カウンタ２１１は、第二の復号出力信号２１３を与える。第二の復
号出力信号は図１０（ｋ）に示されており、ビット時間周期中に符号化応答信号
２０２にパルスが存在しない場合アクティブである。
【００３６】
ランプ・カウンタ２０６及びアップ・カウンタ２０７は、ここでは、合わせて
第一のカウンタと呼ばれ、アップ・カウンタ２１１はここでは第二のカウンタと
も呼ばれる。
第一のカウンタと呼ばれ、アップ・カウンタ２１１はここでは第二のカウンタと
も呼ばれる。
【００３７】
図に示される通り、変換済み信号２０５は、ランプ・カウンタ２０６、アップ
・カウンタ２１１及び制御シーケンサ２１４に入力信号として与えられる。クロ
ック信号２０４は、ランプ・カウンタ２０６、アップ・カウンタ２０７、アップ
・カウンタ２１１及び制御シーケンサ２１４に入力信号として与えられる。トリ
ガー信号２０３は、制御シーケンサ２１４に入力信号として与えられる。制御シ
ーケンサ２１４の出力信号は、ランプ・カウンタ２０６、アップ・カウンタ２０
７及びアップ・カウンタ２１１のリセット（ＲＳＴ）入力端子に入力信号として
与えられる。閾値比較器２０１の出力信号は、ランプ・カウンタ２０６及びアッ
プ・カウンタ２１１の他方のリセット（ＲＳＴ）入力端子に入力信号として与え
られる。最後に、ランプ・カウンタ２０６の出力信号２０９は、アップ・カウン
タ２０７の他方のリセット（ＲＳＴ）入力端子に入力信号として与えられる。カ
ウンタの内、任意の１つが単一のリセット入力端子しか持たない場合、図９に示
される２つのリセット入力端子に与えられる信号を論理的にＯＲ演算して、単一
のリセット信号を生成することができる。
・カウンタ２１１及び制御シーケンサ２１４に入力信号として与えられる。クロ
ック信号２０４は、ランプ・カウンタ２０６、アップ・カウンタ２０７、アップ
・カウンタ２１１及び制御シーケンサ２１４に入力信号として与えられる。トリ
ガー信号２０３は、制御シーケンサ２１４に入力信号として与えられる。制御シ
ーケンサ２１４の出力信号は、ランプ・カウンタ２０６、アップ・カウンタ２０
７及びアップ・カウンタ２１１のリセット（ＲＳＴ）入力端子に入力信号として
与えられる。閾値比較器２０１の出力信号は、ランプ・カウンタ２０６及びアッ
プ・カウンタ２１１の他方のリセット（ＲＳＴ）入力端子に入力信号として与え
られる。最後に、ランプ・カウンタ２０６の出力信号２０９は、アップ・カウン
タ２０７の他方のリセット（ＲＳＴ）入力端子に入力信号として与えられる。カ
ウンタの内、任意の１つが単一のリセット入力端子しか持たない場合、図９に示
される２つのリセット入力端子に与えられる信号を論理的にＯＲ演算して、単一
のリセット信号を生成することができる。
【００３８】
アップ・カウンタ２１１は、２つの同期リセット入力端子を有する自走ラップ
アラウンド・バイナリ・カウンタである。第一のリセット入力信号は、変換済み
符号化応答信号２０５によって与えられる。第二のリセット入力信号は、シーケ
ンサ出力信号２１２によって与えられる。カウント値は、リセット入力信号の一
方または両方がアクティブのときリセットされ、ゼロ値に保持される。アップ・
カウンタ２１１の出力信号は、カウント値がターミナル・カウント（後述）に等
しいときアクティブである。
アラウンド・バイナリ・カウンタである。第一のリセット入力信号は、変換済み
符号化応答信号２０５によって与えられる。第二のリセット入力信号は、シーケ
ンサ出力信号２１２によって与えられる。カウント値は、リセット入力信号の一
方または両方がアクティブのときリセットされ、ゼロ値に保持される。アップ・
カウンタ２１１の出力信号は、カウント値がターミナル・カウント（後述）に等
しいときアクティブである。
【００３９】
ランプ・カウンタ２０６は、ターミナル・カウント値に達したときカウントを
停止する自走バイナリ・カウンタである。ランプ・カウンタは、２つの同期リセ
ット入力端子を有する。ランプ・カウンタ値は、リセット入力信号の一方または
両方がアクティブのときリセットされ、ゼロ値に保持される。出力信号２０９は
、図１０（ｇ）に示され、カウント値がターミナル・カウントに等しいときアク
ティブである。
停止する自走バイナリ・カウンタである。ランプ・カウンタは、２つの同期リセ
ット入力端子を有する。ランプ・カウンタ値は、リセット入力信号の一方または
両方がアクティブのときリセットされ、ゼロ値に保持される。出力信号２０９は
、図１０（ｇ）に示され、カウント値がターミナル・カウントに等しいときアク
ティブである。
【００４０】
最後に、アップ・カウンタ２０７は、２つの同期リセット入力端子を有する自
走ラップアラウンド・バイナリ・カウンタである。リセット入力信号の一方又は
両方がアクティブのときカウント値はリセットされ、ゼロ値に保持される。この
場合にも、カウント値がターミナル・カウントに等しいとき、出力信号はアクテ
ィブである。
走ラップアラウンド・バイナリ・カウンタである。リセット入力信号の一方又は
両方がアクティブのときカウント値はリセットされ、ゼロ値に保持される。この
場合にも、カウント値がターミナル・カウントに等しいとき、出力信号はアクテ
ィブである。
【００４１】
ランプ・カウンタ２０６、アップ・カウンタ２０７及びアップ・カウンタ２１
１のターミナル・カウント値は同一であり、クロック信号２０４の周波数及び応
答ビット時間周期によって左右される。例えば、クロック信号２０４の周波数が
タグのクロック信号６６の周波数の２倍に等しく、応答ビット時間周期がタグの
クロック信号６６のｎサイクルに等しい場合、ターミナル・カウント値は、２ｎ
−１に等しい。図１０（ａ）に示される例において、ビット時間周期は、クロッ
ク信号６６の４サイクルに等しい。これは、図１０（ｂ）の変換済み信号２０５
（符号化応答信号から生成される）が１ビット時間周期に丸４サイクルを持つこ
とから分かる。従って、ターミナル・カウントは２・４−１＝７である。また、
クロック信号２０４（図１０（ｄ））が変換済み信号２０５（即ちタグのクロッ
ク信号６６）の周波数の２倍であることも分かる。
１のターミナル・カウント値は同一であり、クロック信号２０４の周波数及び応
答ビット時間周期によって左右される。例えば、クロック信号２０４の周波数が
タグのクロック信号６６の周波数の２倍に等しく、応答ビット時間周期がタグの
クロック信号６６のｎサイクルに等しい場合、ターミナル・カウント値は、２ｎ
−１に等しい。図１０（ａ）に示される例において、ビット時間周期は、クロッ
ク信号６６の４サイクルに等しい。これは、図１０（ｂ）の変換済み信号２０５
（符号化応答信号から生成される）が１ビット時間周期に丸４サイクルを持つこ
とから分かる。従って、ターミナル・カウントは２・４−１＝７である。また、
クロック信号２０４（図１０（ｄ））が変換済み信号２０５（即ちタグのクロッ
ク信号６６）の周波数の２倍であることも分かる。
【００４２】
ランプ・カウンタ２０６によるカウントは図１０（ｆ）に示される通りである
。アップ・カウンタ２０７によるカウントは図１０（ｈ）に示される通りであり
、アップ・カウンタ２１１によるカウントは図１０（ｊ）に示される通りである
。各カウンタは０から７までカウントする。信号２０９（図１０（ｇ））は、ラ
ンプ・カウンタ２０６が７までカウントすると、アクティブになる。第一の復号
出力（図１０（ｉ）の信号２１０）は、アップ・カウンタ２０７が７までカウン
トするとアクティブになる。最後に、第二の復号出力（図１０（ｋ）の信号２１
３）は、アップ・カウンタ２１１が７までカウントするとアクティブになる。
。アップ・カウンタ２０７によるカウントは図１０（ｈ）に示される通りであり
、アップ・カウンタ２１１によるカウントは図１０（ｊ）に示される通りである
。各カウンタは０から７までカウントする。信号２０９（図１０（ｇ））は、ラ
ンプ・カウンタ２０６が７までカウントすると、アクティブになる。第一の復号
出力（図１０（ｉ）の信号２１０）は、アップ・カウンタ２０７が７までカウン
トするとアクティブになる。最後に、第二の復号出力（図１０（ｋ）の信号２１
３）は、アップ・カウンタ２１１が７までカウントするとアクティブになる。
【００４３】
図１０（ａ）に示される例において、タグの結合応答は、“１００１１００”
である。図１０（ｉ）に示される第一の復号出力信号は、“１−−１１−−”で
あり、結合応答において３つのＯＮＥが検出されたことを表す。図１０（ｋ）の
第二の復号出力信号は、“−１１−−１１”であり、結合応答において４つのＺ
ＥＲＯが検出されたことを表す。
である。図１０（ｉ）に示される第一の復号出力信号は、“１−−１１−−”で
あり、結合応答において３つのＯＮＥが検出されたことを表す。図１０（ｋ）の
第二の復号出力信号は、“−１１−−１１”であり、結合応答において４つのＺ
ＥＲＯが検出されたことを表す。
【００４４】
動作中、出力信号２１２（図１０ｅ）は、３台の自走カウンタをリセットする
。変換済み信号２０５（図１０ｂ）によってリセットされない限り、３台のカウ
ンタは各自０から７（ターミナル・カウント）までクロック・パルス２０４をカ
ウントする。クロック・パルス２０４はビット・データ・ストリームによってフ
レーミングされるかこれとコヒーレントなので、例えば、各ビット時間周期（図
１０ａ）には８クロック・パルスあるはずである。アップ・カウンタ２１１（図
１０ｊ）は、第一のビット時間周期（ＯＮＥ）中変換済み信号２０５によって連
続的にリセットされるが、第二のビット時間周期（ＺＥＲＯ）中７までカウント
し、第三のビット時間周期（ＺＥＲＯ）中再び７までカウントする。従って、第
二の復号出力信号２１３（図１０ｋ）は、アップ・カウンタ２１１がカウント７
に達するたびに論路ＯＮＥになる。
。変換済み信号２０５（図１０ｂ）によってリセットされない限り、３台のカウ
ンタは各自０から７（ターミナル・カウント）までクロック・パルス２０４をカ
ウントする。クロック・パルス２０４はビット・データ・ストリームによってフ
レーミングされるかこれとコヒーレントなので、例えば、各ビット時間周期（図
１０ａ）には８クロック・パルスあるはずである。アップ・カウンタ２１１（図
１０ｊ）は、第一のビット時間周期（ＯＮＥ）中変換済み信号２０５によって連
続的にリセットされるが、第二のビット時間周期（ＺＥＲＯ）中７までカウント
し、第三のビット時間周期（ＺＥＲＯ）中再び７までカウントする。従って、第
二の復号出力信号２１３（図１０ｋ）は、アップ・カウンタ２１１がカウント７
に達するたびに論路ＯＮＥになる。
【００４５】
ランプ・カウンタ２０６（図１０ｆ）は、第一のビット時間周期（ＺＥＲＯ）
中変換済み信号２０５によって連続的にリセットされ、第二のビット時間までカ
ウント７に達しない。その間、アップ・カウンタ２０７（図１０ｈ）はランプ・
カウンタ２０６によってリセットされていないので、アップ・カウンタ２０７は
カウント７に達し、第一のビット時間周期をＯＮＥとして認識する。しかし、第
二及び第三のビット時間周期中、ランプ・カウンタはカウント７に達して、出力
信号２０９（図１０ｇ）でアップ・カウンタ２０７をリセットでする。従って、
第二及び第三のビット時間周期中、アップ・カウンタ２０７は、第一の復号出力
信号２１０（図１０ｉ）をアクティブにしない。
中変換済み信号２０５によって連続的にリセットされ、第二のビット時間までカ
ウント７に達しない。その間、アップ・カウンタ２０７（図１０ｈ）はランプ・
カウンタ２０６によってリセットされていないので、アップ・カウンタ２０７は
カウント７に達し、第一のビット時間周期をＯＮＥとして認識する。しかし、第
二及び第三のビット時間周期中、ランプ・カウンタはカウント７に達して、出力
信号２０９（図１０ｇ）でアップ・カウンタ２０７をリセットでする。従って、
第二及び第三のビット時間周期中、アップ・カウンタ２０７は、第一の復号出力
信号２１０（図１０ｉ）をアクティブにしない。
【００４６】
図には示されていないが、第一及び第二の復号出力信号が、応答を識別するた
めにＩ／ＲのＣＰＵに与えられることができることが理解できるであろう。図９
に示される実施態様においては、２つの復号出力信号はＣＰＵに送られる。出力
信号は相互に排他的ではないので（第一の復号出力信号の不在が第二の復号出力
信号の存在を意味しないので）、２つの出力信号が必要である。別の実施態様に
おいては、出力信号を修正することができる。例えば、第一の復号出力信号は、
ＯＮＥまたはＺＥＲＯを表すのに対して、第二の復号出力信号は、「第一の復号
出力信号が現在有効である」ことを表すことができる。このようにして、復号器
２００は、ＯＮＥとＺＥＲＯの間を弁別することができる。
めにＩ／ＲのＣＰＵに与えられることができることが理解できるであろう。図９
に示される実施態様においては、２つの復号出力信号はＣＰＵに送られる。出力
信号は相互に排他的ではないので（第一の復号出力信号の不在が第二の復号出力
信号の存在を意味しないので）、２つの出力信号が必要である。別の実施態様に
おいては、出力信号を修正することができる。例えば、第一の復号出力信号は、
ＯＮＥまたはＺＥＲＯを表すのに対して、第二の復号出力信号は、「第一の復号
出力信号が現在有効である」ことを表すことができる。このようにして、復号器
２００は、ＯＮＥとＺＥＲＯの間を弁別することができる。
【００４７】
本出願においては特定の実施態様を参照して図解され説明されているが、本発
明は、示される詳細に限定されるものではない。そうではなく、本発明の精神か
ら逸脱することなくクレームの同等物の範囲内で各種の修正を加えることができ
る。例えば、本発明は図２に示されるＩ／Ｉシステムに限定されないものと理解
されたい。そうではなく、本発明は、電波、ワイヤ・リンクまたは光ファイバー
・リンクなどの通信媒体を通じて伝搬する複数の応答信号を有するどのようなシ
ステムにも拡大することができる。
明は、示される詳細に限定されるものではない。そうではなく、本発明の精神か
ら逸脱することなくクレームの同等物の範囲内で各種の修正を加えることができ
る。例えば、本発明は図２に示されるＩ／Ｉシステムに限定されないものと理解
されたい。そうではなく、本発明は、電波、ワイヤ・リンクまたは光ファイバー
・リンクなどの通信媒体を通じて伝搬する複数の応答信号を有するどのようなシ
ステムにも拡大することができる。
【図１】
Ｉ／Ｒユニット及び複数の電子的に符号化されたタグを採用する従来のＩ／Ｉ
システムの略図である。
システムの略図である。
【図２】
図１のシステムの従来のＩ／Ｒユニット及び単一のタグを部分的に略図で示す
ブロック図である。
ブロック図である。
【図３】
Ｉ／Ｒ搬送波信号に応答する２つの従来のタグの結果を示し、２つの応答は同
位相であるタイミング図である。
位相であるタイミング図である。
【図４】
Ｉ／Ｒ搬送波信号に応答する２つの従来のタグの結果を示し、２つの応答の位
相が不一致であり結合されてゼロ信号となっているタイミング図である。
相が不一致であり結合されてゼロ信号となっているタイミング図である。
【図５】
本発明の実施態様における符号器を示す略図である。
【図６】
図２のタグにおいて実施される図５の符号器を示す略図である。
【図７】
Ｉ／Ｒ搬送波信号に応答する、各自図５の符号器を含む２つのタグの結果を示
し、２つの応答は同位相であるタイミング図である。
し、２つの応答は同位相であるタイミング図である。
【図８】
Ｉ／Ｒ搬送波信号に応答する、各自図５の符号器を含む２つのタグの結果を示
し、２つの応答の位相は不一致であるタイミング図である。
し、２つの応答の位相は不一致であるタイミング図である。
【図９】
本発明の別の実施態様における弁別復号器を示す略図である。
【図１０】
図９の弁別復号器の動作を示すタイミング図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 リン，ミン−ロン
アメリカ合衆国，ニュージャージー
08540，プリンストン，セイア ドライブ
500
(72)発明者 シェップス，ジョナサン
アメリカ合衆国，ニュージャージー
08550，プリンストン ジャンクション，
マーブルヘッド ドライブ 10
(72)発明者 ザルード，ピーター
アメリカ合衆国，ニュージャージー
08648，ウエスト ウインザー，トラビス
コート 17232
Ｆターム(参考） 5K014 CA03 EA04
Claims (10)
- 【請求項１】 少なくとも２つのビット・ストリーム間のコヒーレント信号
干渉を減少するための装置であり、各ビット・ストリームが共通クロック信号で
フレーミングされた装置において、 共通クロック信号から生成される内部クロック信号と、 一意のシグニチャーにより内部クロック信号を符号化するための符号器と、 符号化された出力信号を作るために、前記少なくとも２つのビット・ストリー
ムの内、１つのビット・ストリームを前記符号化された内部クロック信号と結合
するための論理ＡＮＤゲートと、 を備え、 前記符号化出力信号が伝送中前記少なくとも２つのビット・ストリームの内、
別の１つのビット・ストリームと結合されるとき、前記結合されたビット・スト
リームの個々のビットが受信端で識別可能であること、 を特徴とする装置。 - 【請求項２】 前記符号器が、前記内部クロック信号を符号化するためのマ
ンチェスター符号器を含む、請求項１に記載の装置。 - 【請求項３】 前記符号器が、直列出力端子、直列入力端子、並列入力端子
及びクロック入力端子を有する再循環シフト・レジスタを含み、 前記シフト・レジスタの前記直列出力端子の直列出力信号が、前記直列入力端
子にフィードバックされ、 前記内部クロック信号が前記クロック入力端子に与えられ、 前記一意のシグニチャーが前記並列入力端子に与えられ、 排他的ＯＲ回路が、符号化されたクロック信号を作るために、前記シフト・レ
ジスタの前記直列出力信号と前記内部クロック信号を結合する、請求項１に記載
の装置。 - 【請求項４】 複数の符号化されたタグを質問／識別するための装置におい
て、 搬送周波数でタグにデータのビット・ストリームを送信し、前記タグからデー
タの応答ビット・ストリームを受信するための質問／読み取り器（Ｉ／Ｒ）と、 前記複数の符号化されたタグであり、各タグが、（ａ）一意のシグニチャーパ
ターンを記憶し、（ｂ）Ｉ／Ｒに応答するためにデータのビット・ストリームを
生成する、複数のタグと、 各タグによって搬送周波数から生成されるクロック信号と、 前記一意のシグニチャーパターンにより前記クロック信号を符号化するための
各タグの中の符号器と、 各タグからの応答ビット・ストリームを作るために前記生成されたビット・ス
トリームにより前記符号化クロック信号を変調するための各タグの中の回路と、 を備えることを特徴とする装置。 - 【請求項５】 前記符号器が、前記クロック信号を符号化するためのマンチ
ェスター符号器を含む、請求項４に記載の装置。 - 【請求項６】 前記符号器が、直列出力端子、直列入力端子、並列入力端子
及びクロック入力端子を有する再循環シフト・レジスタを含み、 前記シフト・レジスタの前記直列出力端子の直列出力信号が、前記直列入力端
子にフィードバックされ、 前記クロック信号が前記クロック入力端子に与えられ、 前記シグニチャーパターンが前記並列入力端子に与えられ、 排他的ＯＲ回路が、前記符号化されたクロック信号を作るために前記シフト・
レジスタの前記直列出力信号及び前記クロック信号を結合する、請求項４に記載
の装置。 - 【請求項７】 前記シフト・レジスタが、前記シグニチャーパターンの長さ
に等しい長さを有し、 前記シグニチャーパターンが各ビット時間周期に１回再循環される、請求項６
に記載の装置。 - 【請求項８】 共通クロック信号でフレーミングされるパルスのビット・ス
トリームを復号するための弁別器回路において、 前記パルスのビット・ストリームを受信するための受信器であり、前記パルス
のビット・ストリームの予め決められた数のパルスがＯＮＥ及びＺＥＲＯの１ビ
ット時間周期に含まれる受信器と、 前記共通クロック信号から生成され、前記共通クロック信号の周波数の倍数値
である周波数値を有するクロック・パルスと、 前記パルスのビット・ストリームを受信しかつ前記クロック・パルスをカウン
トする第一のカウンタであり、該第一のカウンタが、予め決められた値までカウ
ントすると前記パルスのビット・ストリームにＯＮＥが存在すると判定する、第
一のカウンタと、 前記パルスのビット・ストリームを受信しかつ前記クロック・パルスをカウン
トする第二のカウンタであり、該第二のカウンタが、予め決められた値までカウ
ントすると前記パルスのビット・ストリームにＺＥＲＯが存在すると判定する第
二のカウンタと、 を備えることを特徴とする回路。 - 【請求項９】 前記受信器が、前記パルスのビット・ストリームを前記第一
及び第二のカウンタに適合するロジック・レベルに変換するための閾値比較器を
含む、請求項８に記載の回路。 - 【請求項１０】 搬送周波数でデータのビット・ストリームをタグに送信し
、各タグからデータの応答ビット・ストリームを受信するための質問／読み取り
器（Ｉ／Ｒ）を含む、符号化されたタグを質問／識別するための装置であり、前
記データの応答ビット・ストリームがＯＮＥ及びＺＥＲＯを含む装置において、 前記データの応答ビット・ストリームを受信するための受信器であり、前記応
答ビット・ストリームが共通クロック信号でフレーミングされるデータを含む受
信器と、 前記共通クロック信号から生成され、前記共通クロック信号の周波数の倍数値
である周波数値を有する内部クロック信号と、 前記データの応答ビット・ストリームを受信しかつ前記クロック信号に応答す
る第一のカウンタであり、予め決められたインターバル中前記データの応答ビッ
ト・ストリームに少なくとも１つのデータ・ビットが存在するとき出力信号を送
出する、第一のカウンタと、 前記データの応答ビット・ストリームを受信しかつ前記クロック信号によって
刻時される第二のカウンタであり、前記予め決められたインターバル中前記デー
タの応答ビット・ストリームにデータ・ビットが存在しないとき出力信号を送出
する、第二のカウンタと、 を備え、 前記第一のカウンタが前記出力信号を送出するとき、前記データのビット・ス
トリームにＯＮＥが存在し、前記第二のカウンタが前記出力信号を送出するとき
、前記データのビット・ストリームにＺＥＲＯが存在すること、 を特徴とする装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/480,776 US6452980B1 (en) | 2000-01-10 | 2000-01-10 | Encoding/decoding system for coherent signal interference reduction |
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| PCT/US2001/000718 WO2001052213A1 (en) | 2000-01-10 | 2001-01-10 | Encoding/decoding system for coherent signal interference reduction |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP2006279868A (ja) * | 2005-03-30 | 2006-10-12 | Sharp Corp | 半導体装置、および、それを備えるｉｃカード |
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| US5491482A (en) | 1992-12-29 | 1996-02-13 | David Sarnoff Research Center, Inc. | Electronic system and method for remote identification of coded articles and the like |
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2001
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