KR100689048B1

KR100689048B1 - 코히어런트 신호 간섭 감소를 위한 부호화/복호화 시스템

Info

Publication number: KR100689048B1
Application number: KR1020027008877A
Authority: KR
Inventors: 로버트 에반스; 민롱 린; 피터 자루드; 조나단 셉스
Original assignee: 세콤 가부시키가이샤; 산오프 코포레이션
Priority date: 2000-01-10
Filing date: 2001-01-10
Publication date: 2007-03-02
Also published as: DE60140519D1; KR20020075885A; US6452980B1; CN1225718C; CA2397107A1; EP1261952B1; CA2397107C; JP4108978B2; TW525105B; EP1261952A1; CN1395717A; MY118061A; WO2001052213A1; JP2003520468A

Abstract

본 발명에 따른 장치는 공통 클록 신호에 의해 프레임되는 2 이상의 비트 스트림간에 코히어런트 신호 간섭을 감소시키기 위한 장치에 관한 것이다. 본 장치는 상기 공통 클록 신호에서 발생되는 내부 클록 신호 및 상기 내부 클록 신호를 고유 서명으로 부호화하기 위한 Manchester 부호기를 포함한다. 또한 본 장치는 부호화된 출력 신호를 생성하기 위해 상기 2 이상의 비트 스트림 중에서 한 비트 스트림을 상기 부호화된 내부 클록 신호와 결합하기 위한 로직 AND 게이트를 포함한다. 상기 부호화 출력 신호가 전송 중 상기 2 이상의 비트 스트림 중에서 다른 비트와 결합될 경우, 상기 결합된 비트 스트림 중에서 각 비트들은 수신단에서 식별가능하다. 수신단은 결합된 비트 스트림을 복조하고 1s 과 0s 사이에서 적절히 판별한다.

비트 스트림, 코히어런트 신호 간섭, Manchester 부호기

Description

코히어런트 신호 간섭 감소를 위한 부호화/복호화 시스템{ENCODING/DECODING SYSTEM FOR COHERENT SIGNAL INTERFERENCE REDUCTION}

본 발명은 일반적으로 데이터의 전송/수신 시스템에 관한 것으로서, 특히 코히어런트 신호 간선을 줄이기 위해 데이터를 부호화/복호화하는 방법 및 시스템에 관한 것이다.

I/I (interrogation/identification) 시스템에서 데이터 통신 링크로서 무선 주파수를 사용하는 것은 공지의 사실이다. 미국 특허 제5,491,482호에서는 I/R (interrogator/reader)에 의해 가까운 거리에서 즉시 판독될 수 있는 부호화된 오브젝트, 예를 들어 은행 신용 카드, 고용자 식별 (identification : ID) 배지(badges), 부호화된 태그 등이 기술되어 있다. 상기 언급된 미국 특허에 기술하고 있는 I/I 시스템에 대한 설명 부분은 아래에서 포함된다.

도 1 을 참조하면, 하나 이상의 I/R 유닛(12), 하나 이상의 배지(14), 별도의 전송 및 수신 안테나 (18, 및 19), 그리고 중앙 컴퓨터(22)를 포함하는 I/I 시스템(10)이 도시되어 있다. I/R 유닛(12)은 적절한 무선 주파수 또는 마이크로웨이브 주파수(예를 들어, 915 MHz 또는 5.8GHz)에서 도작하고 마이크로웨이브(무선 주파수) 빔(16)을 전송한다. 직원 각각을 고유하게 인식하는 배지(14)는 소정 위 치에 위치한 I/R 유닛(12)의 지향성 안테나(18)로부터 전송되는 개별 빔(16)에 의해 내부적으로 전원이 가해지고 조사된다. 각각의 I/R 유닛(12)은 전송 안테나(18)와 매우 유사한 수신 안테나(19)을 가진다. I/R 유닛(12)은 개별 케이블(20)을 통하여 데스트탑 컴퓨터(22)에 연결된다. I/R 유닛(12)의 마이크로웨이브 빔(16)을 통해 조사되는 동안에, 배지(14)는 I/R 유닛(12)의 수신 안테나(19)에 동일한 빔(16)을 반사함으로써 전기적으로 반응한다. 따라서 배지(14)는 개별적인 부호화되고 전기적으로 저장된 자기의 ID 번호에 따라서 자기자신을 고유하게 인식한다.

각 배지는 600억개 이상의 서로 다른 번호중에서 임의의 하나로 부호화될 수 있다. 예를 들어, 5개 정도의 다른 배지(14)는 검사영역에서 각 I/R 유닛(12)에 의해 20 밀리초 이내에 즉시 조사되어 식별될 수 있다. 배지(14)가 식별되는 순간, 배지의 전자회로는 비활성화되거나 전원이 다운상태로 되어 일단 식별된 배지(14)가 개별 빔(16)의 영역내에 있을 동안에는 I/R 유닛(12)에 반응하지 않는다. 일단 배지(14)가 빔(16)의 영역밖으로 이동하면, 배지(14)의 전자 회로는 자기의 내부 전원으로부터 무시할 수 있는 전류를 이끌어내 자동으로 대기 상태로 복귀한다. 그러나, 대기 상태에서 조차도 배지(14)는 충분한 입력 감도를 가지기 때문에 배지는 빔(16)의 매우 낮은 전력 밀도 레벨에도 검출되고 반응할 수 있다. 예를 들어, I/R 유닛(12)의 전송 안테나(18) 바로 앞의 빔(16)의 전력 밀도는 단지 약 0.3 mW/cm²이고, 이것은 건강 안전 표준으로 설정된 레벨의 십분의 일 수준이 다. 배지(14) 위치에서의 빔(16)의 전력 밀도는 실질적으로 더 낮다고 할 것이다.

전형적인 배진는 배지 집적 회로(badge integrated circuit : BIC), 안테나 및 매우 소형의 절연된 PC 보드에 위치한 매우 얇은 배터리를 포함한다. BIC 는 단일 IC칩으로서 CMOS 기술에 의해 완전히 구현될 수 있다. 배지의 두께는 배터리의 두께보다는 조금 두껍다. 예를 들어, 배터리는 두께가 30 mils이고 3 V, 50 mA-hr 용량 수준인 리튬 배터리일 수 있다. BIC의 평균 전류 드레인은 1 마이크로암페어이하이고, 배터리 서비스 수명은 효율적으로는 배터리의 보관수명(즉, 4년이상)이다.

도 2 를 참고하면, I/I 시스템(10)의 간략화한 개략도를 도시한다. 본 시스템은 자신의 빔(16)을 구비하는 I/R 유닛(12), 전송 안테나(18), 수신 안테나(19), BIC(30), 안테나(32), 및 배터리(34)를 포함한다. 빔(16)은 안테나(32)에 의해 수신되고 RF 전압은 입력신호로서 BIC(30)의 단자(42)에 인가된다. 배터리(34)의 + 단자는 +VDD에 연결된 리드(48)에 연결되고 배터리(34)의 - 단자는 기준 전위에 연결된 기준 단자(REF)에 연결된 리드(49)에 연결된다. BIC 회로는 검출기/복조기 블록(50), 리셋/활성화 블록(52), 제어/로직, 데이터메모리 및 데이터 레지스터 블록(54), 및 변조기(56)을 포함한다.

빔(16)에서 입력되는 부호화 신호(미국 특허 제5,491,482호에서 상세히 기술됨)는 항상 켜져있는 블록(50)에서 검출되고 복조된다. BIC(30)의 다른 부분은 빔(16)의 범위가 아닐때에는 꺼진다. I/R 유닛(12)으로부터 리셋 명령이 블록(50)에 의해 검출되고 복조될 때, 블록(50)은 경로(60)를 통해 리셋/활성화 블록(52)에 리셋 데이터 워드를 인가하고, 이것은 차례로 경로(62)를 통해 제어/로직, 데이터메모리 및 데이터 레지스터 블록(54)에 파워 온 신호를 인가한다. I/R유닛(12)으로부터 BIC(30)에 의해 수신되는 명령과 부호화 워드에 응답하여, 블록(50)으로부터 비트 데이터 및 클록 신호가 경로(64 및 66)을 통해 블록(54)에 인가된다.

예를 들어, 특정 배지(14)에 할당되는 고용자의 식별 번호는 BIC(30)의 블록(54)의 6개 메모리 레지스터(A에서 F로 식별)에 저장되는 6개의 6 비트의 워드 형태이다. 이러한 36비트 번호를 식별하기 위해, I/R 유닛(12)는 워드별로 각각의 배지(14)를 조사한다. 그후, 배지(14)가 완전히 자신을 식별할 때까지 BIC(30)는 자신의 변조기 블록(56)을 동작하여 경로(69)를 통해 적절한 간격으로 I/R 유닛(12)에 반응한다. 이러한 반복적인 과정은 미국 특허 제5,491,482호에 상세히 기술되어 있다.

I/R 유닛은 적당한 주파수로 태그에 명령 및 데이터 워드의 이진 비트 스트림을 전송하고 각 태그로부터 응답을 수신한다. 각각의 태그는 디지털 비트로 식별 부호 번호를 저장하기 위한 회로를 구비한다. 각 태그의 회로는 I/R 유닛으로부터 입력되는 비트 스트림을 검출하고 복조하고, 상기 비트 스트림에 종속된 클록 및 타이밍 신호를 생성함으로써 입력 디지털 워드를 작성한다. 상기 회로는 명령어 및 데이터 워드의 비트 스트림에 내부적으로 반응하기 위한 로직과 수정 시간에 I/R 유닛에 외부적으로 반응하기 한 로직을 구비함으로써 태그의 부호 번호는 고유 하게 식별되고, 많은 태그 중 이렇게 식별되는 태그는 I/R 유닛과 유일하게 통신한다.

태그가 고유하게 식별되기 전에 몇 단계가 필요하다. 첫 단계는 적어도 하나의 태그의 존재를 결정하기 위해 존재하는 각 태그 및 모든 태그에 명령어와 데이터 워드의 비트 스트림을 전송하는 것을 포함한다. 다음 단계는 각 태그 및 모든 태그에 저장된 복수의 부호화 워드 값의 모든 가능한 조합을 연속적으로 소팅한다. 다음 단계는 각 태그 및 모든 태그의 전송된 워드와 저장된 워드간에 일어나는 매칭을 표로 만들고, 매칭이 일어날때 태그에 의해 반응하는 단계이다. 다음 단계는 적어도 하나의 태그가 모든 저장된 워드와 매칭을 가진다는 것을 결정하는 것이다. 다음 단계는 반응하는 모든 태그에서 매칭된 워드의 모증 가능한 조합을 소팅하기 위해 태그에 명령어 및 데이터 워드를 전송하는 단계이다. 마지막 단계는 태그가 하나씩 반응하여 각각의 태그가 고유하게 식별되는 단계이다.

미국 특허 제5,491,482호에 기재된 태그는 캐리어 신호가 전송되는 I/R과 관계가 없는 내부 클록 신호를 독립적으로 생성한다. 그러나, 다른 종래의 I/I 시스템은 캐리어 신호가 전송되는 I/R 로부터 내부 클록 신호를 생성한다. 예를 들어, I/I 시스템(10)에서 각각의 태그(또는, 카드)는 캐리어 신호를 I/R로부터 고정 번호로 나누어 자기 자신의 클록 신호(66)를 캐리어 신호가 전송된 I/R로부터 생성할 수 있다. 각각의 태그가 자신의 내부 클록 신호를 조사자의 캐리어 신호로부터 생성할 때, 각 태그의 내부 클록 신호는 캐리어 신호와 "코히어런트"이다. 복수의 태그가 I/R에 의해 동시에 조사될 수 있으므로, 코히어런트 신호는 서로 간섭 할 수 있다.

코히어런트 신호 간섭의 문제점은 도 3의 (a)내지(f) 및 도 4의 (a)내지(f)를 참고로 하여 설명된다. 상기 도면들은 다양한 파형, 즉 80 내지 85로 표시된 파형을 도시한다. 제 1 파형(80)은 일반적인 클록 신호(조사 캐리어: interrogator's carrier)이다. 파형(81 및 82)은 내부에서 생성되는 클록신호이고, 클록A는 태그A에서 생성되는 것이고 클록B는 태그B에서 각각 생성되는 것이다. 클록A 및 클록B는 도 2에 도시된 바와 같이 블록(50)으로부터 경로(66)로의 출력일 수 있다. I/I 시스템에서의 각 태그는 소정의 번호로 일반적인 질문 캐리어 신호를 분할하여 자신의 클록 신호를 생성할 수 있다. 도 3 및 도 4에 도시된 예에서, 소정 번호는 2 이다.

도시되지는 않았지만, 각 태그는 로직 1s 및 0s 의 데이터 스트림에 반응하는다는 것은 이해될 수 있을 것이다. 전형적으로 각 로직 1 또는 0의 비트 타임 주기는 클록 사이클보다는 더 길다. 예를 들어, 한 비트 타임 주기내에 36 클록 사이클이 있을 수 있다. 예를 들어, 도 3 및 도 4 에서는 비트 타임 주기의 지속 시간이 각 도면에 도시된 모든 조합된 클록 펄스의 지속시간보다 더 길다.

태그들 사이의 허용 변이에 따라서, 각 태그는 다른 시간에 캐리어 신호의 분할을 시작할 수 있다. 예를 들어, 도 3에서 태그A의 클록A 및 태그B의 클록B는 위상이 동일하다. 그러나, 도 4에서 클록A 및 클록B는 위상이 상이하다.

태그는 소정의 클록 주기동안 키 변조를 온/오프함으로써 도 2에 도시된 블록(54)에 의해 생성되는 응답을 발생할 수 있다. 태그A 및 태그B로부터의 응답은 각각 도면 부호(83), 도면부호(84)로 지정된다. 전술한 바와 같이, 태그A 응답(83) 및 태그B 응답(84)는 사실상 한 비트 타임주기 내에서의 클록변조이다. 응답 신호가 I/R을 향해 전파되면서, 신호는 서로 간섭한다. 도 3에 도시된 바와 같이, 응답 신호가 동일 위상일 때, 응답 신호들은 결합하여 결과(85)로 표현된 강한 신호를 생성한다. 그러나, 응답 신호들이 서로 상이한 위상일 경우 결과는 도 4에 도시된 바와 같고, I/R은 어떤 신호도 수신하지 않는다.

따라서, 수개의 태그가 질문의 질의에 동시에 반응할 때 코히어런트 신호 간섭이 존재한다. 태그들로부터의 응답 신호가운에 동일위한 전이에 따라, I/R 에 의해 수신되는 결과 신호는 진폭이 변화한다. 어떤 경우에 있어서, 진폭은 0에 근접할 수 있고 I/R 에 의한 검출은 불가능하다. 수개의 카드로부터 동시에 발생하는 응답을 피하기 위한 알고리즘을 개발하는 것이 가능하지만, 이러한 알고리즘은 느리고 전체 태그의 양(어드레스 공간)에 있어서 태그의 수가 증가함에 따라 더욱더 느려진다.

이러한 코히어런트 신호 간섭의 문제점은 코히어런트 신호사이의 신호 간섭을 감소시키기 위한 방법 및 장치의 필요성을 대두시킨다.

본 발명은 공통 클록 신호에 의해 구성되는 적어도 2 개의 비트 스트림간에 코히어런트 신호 간섭을 감소시키기 위한 장치를 제공한다. 본 장치는 공통 클록 신호로부터 로컬 클록 신호를 생성하고 고유 서명으로 클록 신호를 부호화하기 위 한 Manchester 부호기를 포함한다. 또한, 부호화된 출력 신호를 생성하기 위해 2 비트 스트림중 1 비트 스트림을 부호화된 클록 신호와 결합하기 위한 로직 AND 게이트를 포함한다. 상기 부호화된 출력 신호가 전송중 2 비트 스트림중 다른 스트림과 결합될 때, 결합된 비트 스트림의 개별 비트는 수신단에서 식별가능하다.

일실시예로서 부호기는 직렬 출력을 구비한 재회전 전이 레지스터(re-circulating shift register), 직렬 입력, 병렬 입력 및 클록 입력을 포함한다. 전이 레지스터의 직렬 출력은 직렬 입력으로 피드백된다. 클록신호는 전이 레지스터의 클록 입력에 제공되고 고유 서명은 병렬 입력에 제공된다. XOR(exclusive-OR) 회로는 부호화된 클록 신호를 생성하기 위해 전이 레지스터의 직렬 출력 신호와 클록 신호를 결합한다. 고유 서명은 사용자가 선택 비트 태턴이고, 이것은 태그 집단에서 각 태그에 고유하며 일단 초기화 과정에는 전위 레지스터의 병력 입력으로 로드된다. 전이 레지스터의 길이는 사용자 선택 비트 패턴의 길이돠 동일하고, 비트 패턴은 매 비트 타임 주기동안 재회전된다. 비트 타임 주기는 n=F/DP 로 정의되며, 여기서 F는 클록 신호의 주파수 Hz이고, DP는 비트 스트림의 비트 속도 bps(bit per second)이다.

다른 실시예에 있어서, 판별기 회로는 1s 과 0s를 포함하는 비트 스트림을 복호화하기 위해 공개되며, 여기에서 각각의 1 및 0 은 비트 타임 주기를 가진다. 판별기 회로는 비트 스트림을 수신하고, 여기에서 비트 스트림은 공통 클록 신호로 프레임되는 펄스, 및 공통 클록 신호로부터 생성되는 로컬 클록 신호를 포함한다. 제 1 카운터는 비트 스트림을 수신하고 클록 신호에 의해 클록된다. 제 1 카운터 는 적어도 하나의 펄스가 비트 타임 주기동안에 검출되면 1 이 비트 스트림에 존재한다고 결정한다. 제 2 카운터는 비트 스트림을 수신하고 클록 신호에 의해 클록된다. 제 2 카운터는 어떠한 펄스도 비트 타임 주기동안에 검출되지 않으면 0 이 존재한다고 결정한다.

전술한 일반적 설명과 후술하는 상세한 설명은 단지 예시적인 것이며, 본 발명을 제한하는 것은 아님을 이해할 수 있을 것이다.

본 발명은 첨부도면과 함께 실시예를 참조하면 더욱 명확히 이해할 수 있을 것이다.

도 1 은 I/R 유닛 및 다중, 전자 부호화 태그를 채택한 종래의 I/I 시스템에 대한 개념도.

도 2 는 종래 I/R 유닛 및 도 1 에서의 시스템의 단일 태크의 개념도 형태에서 부분적인 블록 다이어그램.

도 3(a) 내지 도 3(f)는 I/R 캐리어 신호에 응답하는 2개의 종래 태그의 결과를 도시하는 타이밍도로서, 여기에서 2개의 응답은 동일 위상을 나타내는 타이밍도.

도 4(a) 내지 도 4(f)는 I/R 캐리어 신호에 응답하는 2개의 종래 태그의 결과를 도시하는 타이밍도로서, 여기에서 2개의 응답은 위상이 상이하고 결합된 결과는 0 신호를 나타내는 타이밍도.

도 5 는 본 발명의 실시예에 따른 부호기를 도시하는 개념도.

도 6 은 도 2 의 태그에 구현된 도 5 의 부호기를 도시하는 개념도.

도 7(a) 내지 도 7(f)는 I/R 캐리어 신호에 응답하는 2개의 태그의 결과를 도시하는 타이밍도로서, 각 태그는 도 5 의 부호기를 포함하고 2개의 응답은 동일 위상을 나타내는 타이밍도.

도 8(a) 내지 도 8(f)는 I/R 캐리어 신호에 응답하는 2개의 태그의 결과를 도시하는 타이밍도로서, 각 태그는 도 5 의 부호기를 포함하고 2개의 응답은 위상이 상이한 것을 나타내는 타이밍도.

도 9 는 본 발명의 다른 실시예에 따른 분별 복호기를 도시하는 개념도

도 10 은 도 9 의 분별 복호기의 동작을 나타내는 타이밍도.

본 발명의 일실시예에 따라, 도 5 는 도면 부호(90)으로 지정된 서명 생성기를 도시한다. 서명 생성기는 홀딩 레지스터(92), 전이 레지스터(93), 및 XOR 로직 블록(94)를 포함한다. 서명 생성기(90)의 입력신호로 서명 패턴(91), 클록 신호(66) 및 비트 데이터(64)가 제공된다. 서명 생성기로부터의 출력 신호로서 부호화된 출력 신호(68)이 제공된다.

태그 집단에서 각 태그(또는 카드)가 서명 생성기를 포함하는 것은 이해될 수 있을 것이다. 예를 들어, 서명 생성기는 도 6에서 도시된 태그(14)에 포함될 수 있다. 도 6 에 도시된 바와 같이, 서명 생성기(90)는 제어/로직, 데이터메모리 및 데이터 레지스터 블록(54)에 포함될 수 있다. 서명 패턴(91)은 서명 패턴 선택기(92)에 의해 제공되고 사용자에 의해 제어된다. 예를 들어, 구유 서명은 공인된 프로그래밍 시퀀스를 통해 사용자에 의해 선택될 수 있다. 서명 패턴(91)은 36 비트 ID 코드일 수 있고, 또는 임의의 길이의 코드일 수 있다. 따라서, 임의의 I/R 유닛에 의해 검출될 수 있는 태그 집단에서 각 태그는 고유한 서명 패턴을 제공하는 이진 번호를 할당받는다.

또한, 도 6에는 서명 생성기(90)의 입력신호인 클록 신호(66) 및 서명 생성기(90)의 출력 신호인 부화화된 출력 신호(68)가 각각 도시된다. 이러한 신호들은 도 2에서 도시하고 있는 신호와 동일한 것이어서 동일한 도면번호로 지정한다. 후술하는 바와 같이, 클록 신호(66)는 Manchester(bi-phase) 부호화 방법을 사용하여 서명 패턴(91과 변조되어 부호화된 출력 신호(68)를 생성한다. 그 후, 부호화된 출력 신호는 통상적으로 변조기(56)에 의해 변조되고 안테나(32)로부터 I/R(interrogator/reader)로 전송된다. 이러한 방법으로, 각 태그의 응답은 고유한 패턴을 가지게 된다.

다시 도 5를 참고하면, 태그 또는 카드에 의한 응답의 부호화는 서명 생성기 (90)에 의해 수행된다. 서명 패턴(91)은 홀딩 레지스터(92)에 저장되는 데, 이것은 예를 들어 EPROM 일 수 있다. 홀딩 레지스터(92)의 출력 단자는 병렬 연결(97)에 의해 전이 레지스터(93)의 입력 단자(101)로 연결된다. 전이 레지스터(93)의 직렬 출력 단자(100)는 라인(98)을 통해 전이 레지스터(93)의 직렬 입력 단자(102)에 피드백된다. 또한, 라인(98)은 XOR 회로(94)의 입력 단자(A)에 연결된다. 클록 신호(66)는 전이 레지스터(93)의 클록 입력 단자(CK)와 XOR 회로(94)의 입력 단자(B)에 연결된다. 마지막으로, XOR 회로(94)의 입력 단자(C)는 라인(96)을 통해 Manchester 부호화 클록 신호를 제공한다. 부호화된 클록 신호 및 비트 데이터(64)는 AND 게이트(103)에 의해 AND 되어 부호화된 출력 신호(68)를 생성한다. 변조후, 부호화된 출력 신호는 태그의 응답 신호가 된다.

동작 중, 서명 패턴은 태그의 초기화중에 전이 레지스터(93)로 로드된다. 그 후, 서명 패턴은 태그의 매 응답 타임 주기동안 다시 재회전한다. 클록 신호(66)의 주파수는 응답 캐리어 신호의 주파수와 동일할 수 있다. 예를 들어, 캐리어 주파수가 F_C[Hz]이고 비트 속도가 DP[bps]이면, 비트 타임주기는 클록 신호(66)의 n=F_C/DP 사이클이다. 1 비트 타임 주기내에 n 클록 사이클이 존재할 것이라는 것을 이해할 수 있을 것이다. 예를 들어, 로직 1 또는 0 로 반응하기 위해 태그에 의해 사용되는 1 비트 타임 주기내에 36클록 사이클이 존재할 수 있다. 더구나, 서명 패턴의 길이는 재회전 전이 레지스터(93)의 길이돠 동일하고 이것은 k ≤n 이다. k < n 이 선택될 경우, 클록 신호(66)는 p=n-k 사이클동안 스위치가 꺼져야만 한다.

태그의 응답을 태그의 고유 서명 태턴으로 Manchester 부호화를 통해, I/R 에 동시에 응답하는 태그 중에서 코히어런트 신호 간섭의 문제는 감소된다. 도 7(a) 내지 도 7(f) 및 도 8(a) 내지 도 8(f)는 2 개의 응답 신호가 공간상에서 결합될 때, Manchester 부호화의 결과로부터 간섭 감소를 나타내고 있다. 상기 도면들은 각각 도 3 및 도 4 에 도시된 것과 동일한 신호를 도시한다. 태그A의 클록A 및 태그B의 클록B는 조사 캐리어 신호(80)로부터 생성된다. 클록A 및 클록B는 캐 리어 주파수의 분할 가능 번호일 수 있다. 도 7 및 도 8에서, 캐그의 클록 신호는 캐리어 신호를 고정된 수 즉, 2 로 나누어 얻을 수 있다.

태그A의 클록A 및 태그B의 클록B를 고유 서명 패턴으로 Manchester 부호화함으로써, 공간에 결합된 신호의 결과는 살아남는다. 예를 들어, 태그A의 서명 패턴(91)은 123456_HEX일 수 있고 태그B의 서명 패턴(91)은 789ABC_HEX일 수 있다. 도 7은 클록A 신호(81) 및 클록B 신호(82)가 동일 위상이고 자기 각각의 서명 패터으로 부호화될 경우에, 태그A 응답 신호(83) 및 태그B 응답 신호(84)를 도시한다(단지 1 응답 비트 타임 주기부분만 표시됨). 유사하게 도 8은 클록A 신호(81) 및 클록B 신호(82)의 위상이 상이할 경우에 동일한 응답 신호를 도시한다. 결과 신호(85)가 태그A 및 태그B의 고유 패턴에 의존하고 2 개의 태그가 동일 위상 또는 상이한 위상에 따라 다름에도 불구하고, 결과 신호는 조사자에 의해 검출되고 인식될 수 있다. 이러한 신호들의 정확한 검출 및 인식에 대한 회로는 도 9를 참고로 하여 아래에서 설명된다.

도 7 및 도 8에 도시된 태그A 응답(83) 및 태그B 응답(84)는 사실상 단일 비트 타임 주기내에서 부호화된 클록 신호 변조를 표시한다(비트 타임 주기는 태그A 응답(83) 및 태그B 응답(84)로 도시된 부호화보다 더 길다). 이것 또한 도 5를 참고로 하면 이해될 수 있을 것이다. 비트 데이터(64)가 단일 비트 타임 주기동안 로직 1 일때, 그 후 부호화된 출력 신호(68)(태그A 응답 : 83, 태그B 응답 : 84 )는 부호화된 클록 신호(96)의 변조이다.

도 8에서의 태그B의 응답(84)은 도 7에서의 태그B의 응답(84)과 동일함을 인식할 수 있을 것이다. 그러나, 도 8에서의 태그A 응답(83)은 클록은 180도로 전이되기 때문에, 도 7에서의 태그A 응답(83)의 역(inverse)이다.

복조 회로는 도 9에 도시되고 도면 부호(200)으로 지정된다. 도시된 바와 같이, 복호기(200)는 3 개의 입력 신호, 즉 부호화된 응답 신호(202), 트리거 신호(203), 및 클록 신호(204)를 구비한다. 복호기(200)는 이산 요소로 구성될 수도 있고 프로그램 가능한 게이트 어레이의 부분이 될 수도 있어며, 이것은 도 1 의 I/R 유닛에 포함된다. 부호화 응답(202)은 RF 섹션(도시되지는 않음)에 의해 수신되고 증폭된 이후 제공될 수 있다. 당연히, 보호화 응답 신호는 여기에서 하나이상의 태그에 으해 전송된 결합된 신호이다. 제 2 입력 신호, 트리거 신호(203)는 프로세서(도시되지는 않음)에 의해 제공될 수 있고, 제 3 입력신호, 클록 신호는 클록 발생기(도시되지는 않음)에 의해 제공될 수 있다. 본 발명의 실시예에서, 클록 신호(204)는 부호화 응답 신호(202)와 코히어런트한다.

다시 도 9를 참고하면, 임계 비교기(201)는 수신된 부호화 응답 신호(202)를 로직과 호환할 수 있는 전압 레벨로 변환한다. 변환되거나 형상화된 실가 신호(205)로서 임계 비교기(201)에 의해 출력되며 도 10(b)에서는 예를들어 신호(205)로 도시된다. 도시되지는 않았지만, 비교기의 입계값은 신호 잡음 레벨 바로 위로 설정될 수 있다.

제어 시퀀서(214)는 복호기의 동작을 부호화 응답 신호의 기대 도착과 동기화한다. 도 10(b), (c), (d), 및 (e)는 제어 시퀀서(214)에 입력 신호로 제공되는 변환 신호(205), 트리거 신호(203), 및 클록 신호(204) 사이의 관계를 각각 도시한다. 제어 시퀀서(214)의 기능은 부호화 응답이 기대되지 않을 때에는 언제나 복호기(200)를 초기화(또는 리셋)하는 것이다. 다른 실시예에서, 제어 시퀀서(214)의 기능은 부호화 응답이 기대되기 바로 직전에 복호기(200)를 초기화하는 것이다.

후술하는 바와 같이, 복호기(200)는 부호화 응답 신호에서 각각 비트 타임 주기를 가지는 1s 와 0s사이에서 판별한다, 램프 카운터(Ramp counter : 206) 및 UP 카운터(207)는 제 1 복호화 출력 신호(210)를 제공한다. 제 1 복호화 출력 신호는 도 10(i)에서 도시하고 있고, 부호화 응답 신호(202)내에 적어도 하나으 ㅣ펄스가 비트 타임 주기(도 10(a)) 내에 존재할 때는 언제나 활성화 된다. UP 카운터(211)ㄴ 제 2 복호화 출력 신호(213)를 제공한다. 제 2 복호화 출력 신호는 도 10(k)에 도시되어 있고, 부호화 응답 신호(202)내에 어떤 펄스도 비트 타임 주기내에 존재하지 않을 경우에 활성화된다.

여기에서 램프 카운터(206) 및 UP 카운터(207)는 모두 제 1 카운터로 언급되고, 또한 UP 카운터(211)는 제 2 카운터로 언급된다.

도시된 바와 같이, 변환 신호(205)는 램프 카운터(206), UP 카운터(207), 및 제어 시퀀서(214)에 입력 신호로 제공된다. 클록 신호(204)는 램프 카운터(206), UP 카운터(207), UP 카운터(211) 및 제어 시퀀서(214)에 입력으로 제공된다. 트리거 신호(203)는 제어 시퀀서(214)에 입력 신호로 제공된다. 제어 시퀀서(214)의 출력 신호는 램프 카운터(206)의 리셋(RST) 입력 단자, UP 카운터(207) 및 UP 카운터(211)에 입력 신호로 제공된다. 임계 비교기(201)의 출력 신호는 램프 카운터(206)의 다른 리셋 입력 단자 및 UP 카운터(211)에 입력신호로 제공된다. 마지막으로, 램프 카운터(206)의 출력 신호(209)는 UP 카운터(207)의 다른 리셋 입력 단자에 입력 신로로 제공된다. 여러 카운터중 임의의 하나가 단자 하나의 리셋 입력 단자를 가진다면, 도 9 에 도시된 2 개의 리셋 입력 단자에 인가되는 신호는 단일 리셋 신호를 생성하기 위해 논지적으로 OR 될 수 있다.

UP 카운터(211)는 2 개의 동기 리셋 입력 단자로 프리 러닝 랩 어라운드(wrap-around) 이진 카운터이다. 제 1 리셋 입력 신호는 변환된 부호화 응답 신호(205)에 의해 제공된다. 제 2 리셋 입력 신호는 시퀀서 출력 신호(212)에 의해 제공된다. 카운트 값은 리셋 입력 신호들중 임의의 하나 또는 모두가 활성될 때는 언제나 리셋되고 0 값으로 유지된다. UP 카운터(211)의 출력 신호는 카운트 값이 단자 카운트(후술함)와 동일할 때는 언제나 활성화된다.

램프 카운터(206)는 단자 카운트 값이 도달하면 카운트를 멈추는 프리 러닝 이진 카운터이다. 램프 카운터는 두개의 동기 리셋입력 단자를 가진다. 램프 카운터 값은 리셋 입력 신로들 중 임의의 하나 또는 양자가 활성화될 때는 언제나 리셋되고 0 값으로 유지된다. 출력 신호(209)는 도 10(g)에 도시되어 있고, 카운트 값이 단자 카운트와 동일할 때에는 언제나 활성화된다.

마지막으로, UP 카운터(207)는 2개의 동기 리셋 입력 단자를 구비한 ㅍ리 러닝 랩 어라운드 이진 카운터이다. 카운트 값은 리셋 입력 신로들중 임이의 하나 또는 모두가 활성화될 때는 언제나 리셋되고 0 값으로 유지된다. 또한, 카운트 값 이 단자 카운트와 동일할 때에는 언제나 출력 신호가 활성화된다.

램프 카운터(206), UP 카운터(207) 및 UP 카운터(211)의 단자 카운트 값은 동일하고 클록 신호(204)의 주파수 및 응답 비트 타임 주기에 의존한다. 예를 들어, 클록 신호(204)의 주파수는 태그 클록 신호(66) 주파수의 2배와 동일하고 응답 비트 타임 주기는 태그 클록 신호(66)의 n 사이클과 동일하고, 단자 카운트 값은 2n-1과 동일하다. 도 10(a)에 도시된 예에 있어서, 비트 타임 주기는 클록 신호(66)의 4 사이클과 동일하다. 이것은 도 10(b)의 (부호화 응답 신호로부터 생성된) 변환 신호(205)가 1 비트 타임 주기에서 완전한 4 개의 사이클을 가진다.따라서, 단자 카운트는 2 ×4 - 1 = 7 이다. 또한, 도 10(d)의 클록 신호(204)는 변환 신호(205)(또는 태그의 클록 신호(66))의 주파수의 2 배이다.

램프 카운터(206)에 의한 카운팅은 도 10(f)에 도시된다. UP 카운터(207)에 의한 카운팅은 도 10(h)에 도시되고 UP 카운터(207)에 의한 카운팅은 도 10(j)에 도시된다. 각 카운터는 0 에서 7 까지이다. 도 10(g)의 신호(209)는 램프 카운터(206)가 7 까지 카운트될 때 활성화된다. 제 1 복호 출력(도 10(i)에서 신호(210))은 UP 카운터(207)가 7까지 카운트될 때 활성화된다. 마지막으로 제2 복호 출력(도 10(k)에서 신호(213))는 UP 카운터(207)가 7까지 카운트될 때 활성화된다.

도 10(a)에 도시된 예에서, 태그의 결합된 응답은 "1001100"이다. 도 10(i)에 도시된 제 1 복호 출력신호는 결합 응답에서 3개의 1s의 검출을 나타내는 "1__11__"이다. 도 10(k)에 도시된 제 2 복호 출력신호는 결합 응답에서 4개의 0s의 검출을 나타내는 "_11__11"이다.

동작중에, 도 10(e)의 출력 신호(212)는 3개의 프리 러닝 카운터를 리셋한다. 도 10(b)의 변환 신호(205)에 리셋되지 않으면, 3 개의 카운터는 각각 클록펄스(204)를 0 에서 7(단자 카운트)까지 카운트한다. 클록 펄스(204)가 비트 데이터 스트림에 의해 구성되거나 코히어런트함으로, 각 비트 타임 주기(도 10(a))에는 예를 들어 8개의 클록 펄스가 있어야만 한다. 도 10(j)의 UP 카운터(207)는 제 1 비트 타임 주기(1)동안 변환 신호(205)에 의해 지속적르로 리셋되지만, 그 후 제 2 비트 타임 주기(0)동안 카운트 7을 달성하고 제 3 비트 타임 주기(0)동안 다시 7까지 카운트한다. 따라서, 도 10(k)의 제 2 복호 출력 신호(213)는 UP 카운터(207)가 7을 카운트할 때는 언제난 로직 1이 된다.

도 10(f)의 램프 카운터(206)는 변환 신호(205)에 의해 제 1 비트 타임 주기(1)동안 지속적으로 리셋되고 제 2 비트 타임까지 카운트 7을 달성한다. 한편, 도 10(h)의 UP 카운터(207)는 램프 카운터(206)에 의해 리셋되지 않기 때문에 7까지 카운트되고 제 1 비트 타임 주기를 1 로 인식한다. 그러나, 제 2 및 제 3 비트 타임 주기동안, 램프 카운터(206)는 카운트 7를 달성하고 도 10(g)의 출력 신호(209)로 UP 카운터(207)를 리셋한다. 결과적으로, 제 2 및 제 3 비트 주기동안에, UP 카운터(207)는 도 10(i)의 제 1 복호 출력 신호(210)를 활성화 시키지 않는다.

도시되지는 않았지만, 제 1 및 제 2 복호 출력 신호는 응답을 식별하기 위해 I/R에서 CPU에 제공될 수 있음을 이해할 수 있을 것이다. 도 9에 도시된 실시예 에서, 2 개의 복호 출력 신호가 CPU에 제공된다. 출력 신호가 상호 배타적이 아니기 때문에(제 1 복호 출력 신호의 부재는 데 2 복호 출력 신호의 존재를 의미하는 것은 아니다) 2 개의 출력신호는 필요하다. 또 다른 실시예에서, 출력 신호은 조정될 수 있다. 예를 들어, 제 2 복호 출력 신호가 "제 1 복호 출력신호가 현재 유효하다"는 것을 나타낼 동안에, 제 1 복호 출력 신호는 1 이나 0 를 나타낼 수 있다. 이러한 방법으로, 복호기(200)는 1 과 0 사이를 판별할 수 있다.

이상에서 특정 실시예를 참고하여 기술되었지만, 본 발명을 이러한 실시예에 한정하고자 하는 것은 아니다. 오히려, 본 발명의 정신을 벗어나지 않는 한도에서 그리고 청구범위의 균등론의 범위에서 다양한 변경이나 변형이 있을 수 있다. 예를 들어, 본 발명은 도 2 에 도시된 I/I 시스템에만 한정되는 것이 아님을 이해할 수 있을 것이다. 오히려, 본 발명은 가령 공기, 와이어 링크, 광섬유 링크 등 통신 매체를 통하여 전파하는 다중 응답 신호들을 가지는 임의의 시스템에 확장될 수 있다.

Claims

각 비트 스트림이 공통 클록 신호에 의해 구성되는 2 이상의 비트 스트림간에 코히어런트 신호 간섭을 감소시키기 위한 장치에 있어서,

상기 공통 클록 신호에서 발생되는 내부 클록 신호;

상기 내부 클록 신호를 고유 서명으로 부호화하기 위한 부호기; 및

부호화된 출력 신호를 생성하기 위해 상기 2 이상의 비트 스트림 중에서 한 비트 스트림을 상기 부호화된 내부 클록 신호와 결합하기 위한 로직 AND 게이트를 포함하고,

상기 부호화 출력 신호가 전송 중 상기 2 이상의 비트 스트림 중에서 다른 비트와 결합될 경우, 상기 결합된 비트 스트림 중에서 각 비트들은 수신단에서 식별가능한 것을 특징으로 하는 코히어런트 신호 간섭 감소 장치.
제 1 항에 있어서,

상기 부호기는 상기 내부 클록 신호를 부호화하기 위해 Manchester 부호기를 포함하는 것을 특징으로 하는 코히어런트 신호 간섭 감소 장치.
제 1 항에 있어서,

상기 부호기는

직렬 출력 단자, 직렬 입력 단자, 병렬 입력 단자 및 클록 입력 단자를 구비 한 재회전 전이 레지스터로서, 상기 전이 레지스터의 직렬 출력 단자의 직렬 출력 신호는 상기 직렬 입력 단자에 피드백되고, 상기 내부 클록 신호는 상기 클록 입력 단자에 제공되고, 상기 고유 서명은 상기 병렬 입력 단자에 제공되는 재회전 전이 레지스터, 및

상기 부호화 클록 신호를 생성하기 위해 상기 전이 레지스터의 상기 직렬 출력 신호와 상기 내부 클록 신호를 결합하는 XOR 회로를 포함하는 것을 특징으로 하는 코히어런트 신호 간섭 감소 장치.
복수의 부호화된 태그를 조사/식별하기 위한 장치에 있어서,

캐리어 주파수로 상기 태그에 데이터 비트 스트림을 전송하고 상기 태그로부터 응답 데이터 비트 스트림을 수신하기 위한 I/R (interrogator/reader)유닛;

각각의 태그가 (a) 고유 서명 패턴을 저장하고, (b) 상기 I/R에 응답하기 위한 데이터 비트 스트림을 생성하는 복수의 부호화 태그;

상기 캐리어 주파수로부터 각 태그에 의해 생성되는 클록 신호;

상기 클록 신호를 상기 고유 서명 패턴으로 부호화하기 위한 각 태그에서의 부호기; 및

각 태그로부터 상기 응답 비트 스트림을 생성하기 위해 상기 부호화 클록 신호를 상기 생성된 비트 스트림으로 변조하기 위한 각 태그에서의 회로를 포함하는 것을 특징으로 하는 복수의 부호화 태그 조사/식별하기 위한 장치.
제 4 항에 있어서,

상기 부호기는 상기 클록 신호를 부호화하기 위한 Manchester 부호기를 포함하는 것을 특징으로 하는 복수의 부호화 태그 조사/식별 장치.
제 4 항에 있어서,

상기 부호기는

직렬 출력 단자, 직렬 입력 단자, 병렬 입력 단자 및 클록 입력 단자를 구비한 재회전 전이 레지스터로서, 상기 전이 레지스터의 직렬 출력 단자의 직렬 출력 신호는 상기 직렬 입력 단자에 피드백되고, 상기 클록 신호는 상기 클록 입력 단자에 제공되고, 상기 고유 서명은 상기 병렬 입력 단자에 제공되는 재회전 전이 레지스터, 및

상기 부호화 클록 신호를 생성하기 위해 상기 전이 레지스터의 상기 직렬 출력 신호와 상기 클록 신호를 결합하는 XOR 회로를 포함하는 것을 특징으로 하는 복수의 부호화 태그 조사/식별 장치.
제 6 항에 있어서,

상기 전이 레지스터는 상기 서명 패턴의 길이와 동일한 길이를 가지고, 상기 서명 패턴은 매 비트 타임 주기동안 재회전되는 것을 특징으로 하는 복수의 부호화 태그 조사/식별 장치.
공통 클록 신호 구성되는 펄스 비트 스트림을 복조하기위한 판별기 회로에 있어서,

상기 펄스 비트 스트림을 수신하기 위한 수신기로서, 펄스들의 상기 비트 스트림에서 소정수의 펄스가 1s 과 0s의 비트 타임 주기에 포함되는 수신기;

상기 공통 클록 신호로부터 생성되고 상기 공통 클록 신호의 주파수의 다중값인 주파수를 가지는 클록 펄스;

펄스 비트 스트림을 수신하고 상기 클록 펄스를 카운트하는 카운터로서, 소정값까지 카운트될 때 1 이 펄스 비트 스트림에 존재하는 것으로 결정하는 제 1 카운터; 및

펄스 비트 스트림을 수신하고 상기 클록 펄스를 카운트하는 카운터로서, 소정값까지 카운트될 때 0 이 펄스 비트 스트림에 존재하는 것으로 결정하는 제 2 카운터를 포함하는 것을 특징으로 하는 판별기 회로.
제 8 항에 있어서,

상기 수신기는 상기 펄스들의 비트 스트림을 상기 제 1 및 제 2 카운터와 양립할 수 있는 로직 레벨로 변환하기 위한 임계 비교기를 포함하는 것을 특징으로 하는 판별기 회로.
캐리어 주파수에서 태그들에 데이터 비트 스트림을 전송하고 각 태그로부터 1s 및 0s 를 포함하는 데이터의 응답 비트 스트림을 수신하기 위환 조사/판독기(I/R : interrogator/reader)를 포함하는 부호화된 태그들의 조사/식별을 위한 장치에 있어서,

공통 클록 신호로 프레임되는 데이터를 포함하는 데이터의 응답 비트 스트림을 수신하기 위한 수신기;

상기 공통 클록 신호로부터 생성되고 상기 공통 클록 신호 주파수의 다중값인 주파수 값을 가지는 내부 클록 신호;

상기 데이터 응답 비트 스트림을 수신하고 상기 클록 신호에 응답하는 카운터로서, 소정의 간격동안에 적어도 하나의 데이터 비트 스트림이 데이터의 응답 비트 스트림에 존재하는 경우 출력 신호를 제공하는 제 1 카운터; 및

상기 데이터 응답 비트 스트림을 수신하고 상기 클록 신호에 의해 클록되는카운터로서, 상기 소정의 간격동안에 어떤 데이터 비트 스트림도 데이터의 응답 비트 스트림에 존재하지 않는 경우 출력 신호를 제공하는 제 2 카운터를 포함하며,

상기 제 1 카운터가 상기 출력 신호를 제공할 때, 1 이 상기 데이터 비트 스트림에 존재하고, 제 2 카운터가 상기 출력 신호를 제공할 때, 0 가 상기 데이터 비트 스트림에 존재하는 것을 특징으로 하는 부호화 태그 조사/식별 장치.