JP2003519414A - プログラム可能フレキシブル電源管理ユニット - Google Patents

Abstract

(57)【要約】 電力管理ユニット（ＰＭＵ）は、多数の異なる電力状態、すなわち、通常電力状態、ソフトウェア制御スリープ電力状態、ハードウェア制御スリープ電力状態、および２つのレジスタプログラム可能電力状態に対応する。通常電力状態では、集積回路内の全ての回路がイネーブルされる。ソフトウェア制御スリープ電力状態では、集積回路内の回路が、フレームバッファメモリリフレッシュロジック、およびバスインターフェースの一部を除いて、全てディセーブルされる。ハードウェア制御スリープ電力状態では、集積回路内の回路が、メモリインターフェースロジックを除いて、全てディセーブルされる。２つのレジスタプログラム可能電力状態では、回路が、単一の電力配列内で、所望により選択的にパワーアップ／ダウンされることが可能である。

Description

【発明の詳細な説明】

【０００１】 （発明の分野） 本発明は、概して、コンピュータシステム、より具体的には、回路をディセー
ブルおよびイネーブルする電源シーケンスの管理に関する。

【０００２】 （発明の背景） 半導体およびコンピュータ技術の進歩によって、コンピュータシステムは、よ
り速くなり、同時にサイズがより小さくなる。今日では、デスクトップコンピュ
ータシステム、ラップトップコンピュータシステムでさえ、かつて小さい部屋を
一杯にしていたメインフレームコンピュータの処理速度を有する。普及してきて
いる携帯用情報端末（ＰＤＡ）のような携帯型コンピュータシステムでさえ、よ
り強力になってきている。コンピュータシステムがより小型化し、かつ安価にな
ってきているので、より多くの要求が常に求められている。このような要求の１
つに速度または性能がある。

【０００３】 同時に、コンピュータシステムが、より強力になり、かつ小型化するにつれて
、電力を節約することが、克服の困難な問題として現れる。サイズが小さいので
、携帯型コンピュータシステムは、限定された動作時間を有するバッテリーによ
って電力供給される。より速く、より強力なプロセッサに関してより大きい電力
が必要とされるので、電力の節約、およびそれによって延長されるバッテリー動
作時間のために、革新的な解決策が必要とされる。

【０００４】 各コンピュータシステム内には、メモリコントローラ、ハードディスクコント
ローラ、グラフィックス／映像コントローラ、通信コントローラ、および他の周
辺コントローラのような、異なる機能を行うように設計された多くの集積回路が
ある。周知であるように、これらの集積回路の各々は、集積回路の動作の同期化
において、タイミング基準として用いられる、クロック信号を供給される。概し
て、電力消費は、より速くクロックされる集積回路の結果として増加する。

【０００５】 システム機能性に関する限り、集積回路は、周期的には必要なく、利用されて
いない。他のときは、集積回路においてデータ処理および転送を行うサブ回路（
例えば、ロジックおよびデータ経路の組合せ）が、未だ実行している間、集積回
路において他のサブ回路が利用されていない。これらのサブ回路がクロック信号
を受信し続けるので、それぞれの内部サブ回路が、利用されていないにも関わら
ず実行され、大きい電力を消費し続ける。従って、電力を節約するために、利用
されていないサブ回路へのクロック信号は、ディセーブルされる。これらのサブ
回路へのクロック信号は、その後、必要に応じてイネーブルされる。集積サブ回
路において、選択されたサブ回路のパワーアップ（イネーブル）、およびパワー
ダウン（ディセーブル）は、必要なシーケンスにおいて発生し得る。このような
電源シーケンスは、いくつかのサブ回路が他のサブ回路に依存するので、必要と
なる。例えば、サブ回路は、他のサブ回路のパワーアップされ得る前に、パワー
アップされる必要がある。電源シーケンスは、また、同期ダイナミックランダム
アクセスメモリ（ＲＡＭ）または液晶表示（ＬＣＤ）フラットパネルモニタの場
合と同様に、入力信号のシーケンスがオンになったりオフになったりすることを
サブ回路が必要とする場合に必要とされる。電源シーケンスが適切に行われない
場合、いくつかの回路部ブロックが適切にイネーブルされないので、このような
電源シーケンスが重要である。

【０００６】 電源管理機器（ＰＭＵ）は、典型的には、所望の電源シーケンスを提供するた
めに用いられる。しかし、従来のＰＭＵは、１つのシーケンスにおいて、選択さ
れたサブ回路のパワーアップ、パワーダウンしたりすることしかできなかった。
すなわち、従来のＰＭＵは、同じシーケンスにおいて、選択されたサブ回路がパ
ワーアップしたり、他の選択されたサブ回路をパワーダウンしたりする能力を有
していなかった。このように融通がきかないことにより、従来のＰＭＵの電源シ
ーケンス適用例が大幅に限定される。さらに、従来のＰＭＵにおける電源シーケ
ンスは、通常、前もって定められ、従来のＰＭＵの適用例をさらに限定する。

【０００７】 従って、１つの電源シーケンスにおいて、パワーアップシーケンス、およびパ
ワーダウンシーケンスを可能にするＰＭＵ、ならびに、電源シーケンスにおいて
、選択的に回路のパワーアップ、パワーダウンしたりすることを可能にするＰＭ
Ｕが必要とされている。

【０００８】 （発明の要旨） 本発明は、プログラマブルかつフレキシブルな電源管理機器（ＰＭＵ）によっ
て、上記の必要性を満たす。ＰＭＵは、カウンタ回路、状態装置、デコーダ、お
よび複数のイネーブル回路を備える。カウンタ回路は、間隔制御信号を、入力と
して受信する。カウンタ回路は、間隔制御信号に応答して、電源シーケンス間隔
をモニタリングする。カウンタ回路は、電源シーケンス間隔が終了したかどうか
を示す信号を発生する。状態装置は、電源シーケンス間隔ステータス信号および
状態制御信号を、入力として受信する。状態制御信号に応答して、状態装置は、
ＰＭＵの主な電源状態を選択する。主な電源状態の各々は、シーケンスに配列さ
れたＮ個のサブ状態を有する。電源シーケンス間隔状態信号に応答して、状態装
置は、ＰＭＵのサブ状態を選択する。状態装置は、ステートマシンが現在取る主
な電源状態およびサブ状態を示す信号を発生する。

【０００９】 デコーダ回路は、状態装置から信号を入力として受信する。状態装置からの信
号に応答して、デコーダ回路は、状態装置が現在取る主な電源状態およびサブ状
態のステータスをモニタリングし、ステータス信号を発生して主な電源状態およ
びサブ状態のステータスを示す。複数のイネーブル回路は、入力として、状態装
置から信号を受信し、デコーダ回路からステータス信号を受信し、信号を選択す
る。複数のイネーブル回路は、信号を発生して、選択された回路をイネーブルす
る。

【００１０】 本発明の全ての特徴および利点は、添付の図面を参照しながら、好適な実施形
態についての以下の詳細な説明を考慮することにより、明らかになる。

【００１１】 （発明の詳細な説明） 以下の本発明の詳細な説明において、本発明を完全な理解のために、多くの特
定の細部について述べられる。しかし、当業者にとって、本発明がこれらの特定
の細部なしに実施され得ることが明らかである。他の場合において、本発明の局
面を不必要に不明瞭にしないため、周知の方法、手順、構成要素、および回路が
、詳細には説明されない。以下の本発明の詳細な説明において、グラフィックス
／表示コントローラを含む領域における適用例が説明されるが、本発明が、通信
、コアロジック、中央処理装置（ＣＰＵ）等のような複数のデータ経路を含む任
意の適用例に適用され得ることが理解される。

【００１２】 本発明の好適な実施形態によると、電源管理機器（ＰＭＵ）は、５つの異なる
電源状態を支持する。すなわち、通常電源状態、ソフトウェア制御スリープ電源
状態、ハードウェア制御スリープ電源状態、および２つのレジスタープログラマ
ブル電源状態である。通常電源状態において、集積回路内の全ての回路（例えば
、グラフィックス／表示コントローラ）は、イネーブルされ得る。ソフトウェア
制御スリープ電源状態において、集積回路内の全ての回路は、フレームバッファ
メモリリフレッシュロジック（任意にイネーブルされ得る）、およびバスインタ
ーフェースの一部を除いて、ディセーブルされる。ハードウェア制御スリープ電
源状態において、集積回路内の全ての回路は、任意にイネーブルされ得るフレー
ムバッファメモリリフレッシュロジックを除いて、ディセーブルされる。２つの
レジスタープログラマブル電源状態において、回路は、所望されるように、選択
的にイネーブルまたはディセーブルされ得る。本発明において、さらなる所定の
電源状態、およびプログラマブル電源状態が、上述の５つの電源状態を越えて加
えられ得る。

【００１３】 従って、本発明において、プログラマブル電源状態は、どのモジュールがディ
セーブルされ、どのモジュールがディセーブルされないか（すなわち、どのモジ
ュールがイネーブルされ、どのモジュールがイネーブルされ得るか）を、ユーザ
が完全に決定することを可能にする。さらに、本発明によると、電源シーケンス
において、ディセーブルまたはイネーブルされる回路間の間隔も、プログラマブ
ルである。

【００１４】 次に、図１を参照すると、例えば、本発明が実現または実施され得るコンピュ
ータシステム１００のハイレベル図が示される。より具体的には、コンピュータ
システム１００は、ラップトップまたは携帯型コンピュータシステムであり得る
。コンピュータシステム１００は、例示に過ぎず、本発明は、デスクトップコン
ピュータシステム、汎用コンピュータシステム、埋め込みコンピュータシステム
を含む複数の異なるコンピュータシステム内で動作し得る。

【００１５】 図１に示すように、コンピュータシステム１００は、集積プロセッサ回路１０
１、周辺コントローラ１０２、読出し専用メモリ（ＲＯＭ）１０３、およびラン
ダムアクセスメモリ（ＲＡＭ）１０４を含む高集積システムである。高集積アー
キテクチャは、電力の節約を可能にする。コンピュータシステムアーキテクチャ
１００は、また、集積プロセッサ回路１０１において提供されない、複雑、かつ
／または高いピンカウントの周辺部とインターフェースする必要がある場合、周
辺コントローラを含む。

【００１６】 周辺コントローラ１０２が、集積プロセッサ回路１０１に、一方の端部で接続
され、ＲＯＭ１０３およおびＲＡＭ１０４が、集積プロセッサ回路１０１に他方
の端部で接続される。集積プロセッサ回路１０１は、処理機器１０５、メモリイ
ンターフェース１０６、グラフィックス／表示コントローラ１０７、ダイレクト
メモリアクセス（ＤＭＡ）コントローラ１０８、ならびに、エンコーダ／デコー
ダ（コーデック）インターフェース１０９、パラレルインターフェース１１０、
シリアルインターフェース１１１、入力機器インターフェース１１２、およびフ
ラットパネルインターフェース（ＦＰＩ）１１３を含むコアロジック機能を備え
る。処理機器１０５は、命令／データキャッシュと共に、中央処理装置（ＣＰＵ
）、メモリ管理機器（ＭＭＵ）を集積する。

【００１７】 ＣＯＤＥＣインターフェース１０９は、音声ソース、および／またはモデムが
集積プロセッサ１０１に接続されるためのインターフェースを提供する。パラレ
ルインターフェース１１０は、ハードディスク、プリンタ等のようなパラレル入
力／出力（Ｉ／Ｏ）機器が集積プロセッサ回路１０１に接続されることを可能に
する。シリアルインターフェース１１１は、ユニバーサル非同期型レシーバート
ランスミッター（ＵＡＲＴ）のようなシリアルＩ／Ｏ機器が集積プロセッサ回路
１０１に接続されるためのインターフェースを提供する。入力機器インターフェ
ース１１２は、キーボード、マウス、およびタッチパッドのような入力機器が集
積プロセッサ回路１０１に接続されるためのインターフェースを提供する。

【００１８】 ＤＭＡコントローラ１０８は、メモリインターフェース１０６を介して、ＲＡ
Ｍ１０４に格納されたデータにアクセスし、ＣＯＤＥＣインターフェース１０９
、パラレルインターフェース１１０、シリアルインターフェース１１１、または
入力機器インターフェース１１２に接続された周辺機器にデータを提供する。グ
ラフィックス／表示コントローラ１０７は、ＲＡＭ１０４からメモリインターフ
ェース１０６を介して、映像／グラフィックスデータをリクエストし、かつ映像
／グラフィックスデータにアクセスする。グラフィックス／表示コントローラ１
０７は、その後、データを処理し、処理されたデータをフォーマットし、フォー
マットされたデータを、液晶ディスプレイ（ＬＣＤ）、陰極線管（ＣＲＴ）、ま
たはテレビ（ＴＶ）モニタのような表示機器に送信する。コンピュータシステム
１００において、１つのメモリバスが用いられて、集積プロセッサ回路１０１を
ＲＯＭ１０３およびＲＡＭ１０４に接続する。

【００１９】 好適な実施形態において、本発明は、グラフィックス／表示コントローラ１０
７の一部として実現される。より正確に言うと、本発明は、グラフィックス／表
示コントローラ１０７の構成要素であるＰＭＵ２０５の内部で実現される。次に
、図２を参照すると、グラフィックス／表示コントローラ１０７がより詳細に示
されている。概して、グラフィックス／表示コントローラ１０７は、ＣＰＵイン
ターフェース機器（ＣＩＦ）２０１、フレームバッファ２０２、位相ロックルー
プ（ＰＬＬ）回路２０３、発振器２０４、電源管理機器（ＰＭＵ）２０５、グラ
フィックスエンジン（ＧＥ）２０６、メモリインターフェース機器（ＭＩＵ）２
０７、表示コントローラ１および２（ＤＣ１およびＤＣ２）２０８、フラットパ
ネルインターフェース（ＦＰＩ）２０９、ＣＲＴデジタル−アナログ変換器（Ｄ
ＡＣ）２１０、およびマスターモードモジュール２１１を備える。ＣＩＦ２０１
は、処理装置１０５およびＤＭＡコントローラ１０８に対するインターフェース
を提供する。従って、ＣＩＦ２０１は、処理装置１０５から受信したリクエスト
およびデータを所望の目的地に転送する。特に、ＣＩＦ２０１は、レジスター読
み出し／書き込みリクエスト、およびメモリ読み出し／書き込みリクエストを、
ホストＣＰＵ処理装置１０５およびＤＭＡコントローラ１０８から、グラフィッ
クス／表示コントローラ１０７の中の適切なモジュールに送出する。例えば、メ
モリ読み出し／書き込みリクエストは、ＭＩＵ２０７に伝達され、ＭＩＵ２０７
は、データを、フレームバッファ２０２から読み出し、フレームバッファ２０２
に書き込む。ＣＩＦ２０１は、システムメモリ（ＲＯＭ１０３およびＲＡＭ１０
４）からデータを取り出すように、ＤＭＡコントローラ１０８との接触部分（ｌ
ｉａｉｓｏｎ）として機能し、ＧＥ２０６およびＭＩＵ２０７にデータを提供す
る。さらに、ＣＩＦ２０１は、グラフィックス／表示コントローラ１０７の電源
状態を制御する、中央処理装置１０５内のホストＣＰＵによってプログラマブル
である、電源モードレジスターＰＭＣＳＲを有する。

【００２０】 フレームバッファ２０２は、表示画像を格納するために用いられ、様々な目的
の一時的バッファとして機能を果たす。発振器２０４は、基準クロック信号をＰ
ＬＬ回路２０３に提供し、ＰＬＬ回路２０３は、グラフィックス／表示コントロ
ーラ１０７の異なるモジュールについて、３つのプログラマブル位相ロックルー
プクロック信号、ＰＬＬ１、ＰＬＬ２、およびＰＬＬ３を発生する。より具体的
には、クロック信号ＰＬＬ１が、ＧＥ２０６およびＭＩＵ２０７について用いら
れ、クロック信号ＰＬＬ２およびＰＬＬ３が、表示コントローラ１および２（Ｄ
Ｃ１およびＤＣ２）２０８について用いられる。ＰＭＵ２０５は、外部信号ＰＤ
ＷＮＬＩと共に、ＣＩＦ２０１内のＰＭＣＳＲレジスターをモニタリングして、
所望の電源状態を決定する。その後、ＰＭＵ２０５は、異なるモジュールをイネ
ーブルまたはディセーブルし、特定の電源状態に関して、異なるモジュールの必
要なパワーアップおよびパワーダウンシーケンスを行う。ＧＥ２０６は、ホスト
ＣＰＵが発するコマンドに基づいて、フレームバッファ２０２に格納されている
グラフィックス画像データを処理する。マスターモードモジュール２１１は、ホ
ストＣＰＵが発する、システムメモリ（ＲＯＭ１０３およびＲＡＭ１０４）内の
待ち状態のコマンドを、ＧＥ２０６が取り出すことを可能にする。

【００２１】 ＭＩＵ２０７は、フレームバッファ２０２からの、およびフレームバッファ２
０２への、読み出しおよび書き込みトランザクションの全てを制御する。このよ
うな読み出しおよび書き込みリクエストは、ＣＩＦ２０１、ＧＥ２０６、表示コ
ントローラ１および２（ＤＣ１およびＤＣ２）２０８、ＦＰＩ２０９等を介して
、ホストＣＰＵから到達し得る。表示コントローラ２０８は、フレームバッファ
２０２から、ＭＩＵ２０７を介して、画像データを取り出し、ＦＰＩ２０９また
はＣＲＴ ＤＡＣ２１０に出力する前に、画像データをピクセルにシリアル化す
る。従って、表示コントローラ１および２ ２０８は、必要な水平および垂直表
示タイミング信号を発生する。含まれるディスプレイ機器がＬＣＤである場合、
表示コントローラ２０８からのピクセルデータが、ＬＣＤに伝達される前に、Ｆ
ＰＩ２０９に送出される。好適な実施形態において、表示コントローラ１および
２ ２０８は、通常フラットパネルディスプレイ（ＦＰＤ）用に用いられる表示
コントローラ１（ＤＣ１）、および、通常ＣＲＴ用に用いられる表示コントロー
ラ２（ＤＣ２）を備える。ＦＰＩ２０９は、表示のために、異なる色相または濃
淡をさらに加えることによって、データをさらに処理する。さらに、薄膜トラン
ジスタ（ＴＦＴ）ＬＣＤ（アクティブマトリクスＬＣＤとしても公知である）、
または超ねじれネマチック（ＳＴＮ）ＬＣＤ（パッシブマトリクスＬＣＤとして
も公知である）が用いられるかどうかに依存して、ＦＰＩ２０９は、ディスプレ
イのタイプに適するように、データをフォーマットする。さらに、単色ＬＣＤが
用いられる場合、ＦＰＩ２０９はカラーデータが単色データに変換されることを
可能にする。反対に、表示機器が陰極線管（ＣＲＴ）である場合、ピクセルデー
タは、ＣＲＴに送出される前に、ＣＲＴデジタル−アナログ変換器（ＤＡＣ）２
１０に提供される。ＣＲＴ ＤＡＣ２１０は、表示コントローラ２０８からのデ
ジタルピクセルデータを、アナログ赤、緑、および青（ＲＧＢ）信号に変換して
、ＣＲＴモニタに表示する。

【００２２】 次に、図３を参照すると、本発明を実施するＰＭＵ２０５がより詳細に示され
る。図３に示すように、ＰＭＵ２０５は、状態装置回路３０１、カウンタ回路３
０２、デコーダ３０３、クロックイネーブル回路３０４、メモリイネーブル回路
３０５、表示イネーブル回路３０６、フラットパネルイネーブル回路３０７、バ
ッファ３０８〜３０９、およびインバータ３１０を含む。チップリセット信号Ｃ
ＣＲＳＴＬは、出力信号ＰＭＳＴＬを状態装置をＤ３状態にリセットするために
用いられるバッファ３０８によってバッファリングされる。信号ＰＭＳＴＬは、
状態装置回路３０１およびカウンタ回路３０２に入力として提供される。電源管
理クロック信号ＰＭＣＬＫＩは、バッファ３０９および３１０に入力として提供
され、バッファ３０９および３１０は、その後、それぞれＰＭＣＬＫおよびＰＭ
ＣＬＫＬを出力する。従って、信号ＰＭＣＬＫＬは、信号ＰＭＣＬＫＩおよびＰ
ＭＣＬＫの反転である。本発明において、電源管理クロック信号ＰＭＣＬＫＩは
、約１６．３８４ｋＨｚである。クロック信号ＰＭＣＬＫＬおよびＰＭＣＬＫは
、入力として、状態装置回路３０１、およびカウンタ回路３０２にそれぞれ提供
される。状態装置回路３０１は、クロック信号の立ち上がりでクロックされる。
状態装置回路３０１の全ての入来信号は、クロック信号ＰＭＣＬＫの立ち上がり
エッジにおいて発生される。信号ＰＭＣＬＫの立ち上がりエッジは、クロック信
号ＰＭＣＬＫＬの立ち上がりエッジより、１８０°遅れている。このようにして
、状態装置回路３０１に十分なセットおよび待機時間が提供され、クロックスキ
ューに関連する問題を最小化して、入来信号によって搬送される有効な情報がラ
ッチされることを可能にする。さらに、状態装置回路３０１の出力信号、および
デコーダ出力３０３によって発生される復号化された出力信号は、イネーブル回
路３０４〜３０７によって、クロックＰＭＣＬＫの立ち上がりエッジでラッチさ
れる。

【００２３】 カウンタ回路３０２が用いられて、電源シーケンスにおける、２つの回路また
はモジュールのディセーブルまたはイネーブルの間の時間の間隔を決定する。こ
のような時間間隔は、回路／モジュールが適切にイネーブルまたはディセーブル
されることを確実にするために、必要とされる。本発明によると、このような時
間の間隔は、プログラマブルである。好適には、電源シーケンス間隔には、２つ
の主なタイプ、全体電源シーケンス間隔（以下、Ｔ_iと呼ばれる）およびフラッ
トパネル電源シーケンス間隔（以下、Ｔ_jと呼ばれる）がある。概して、フラッ
トパネル電源シーケンスは、全体電源シーケンス間隔の一部として必要とされる
。フラットパネルディスプレイ（ＦＰＤ）は、通常、ある特定の順序でイネーブ
ルされる必要のある２つか３つの電源を有するので、このようなフラットパネル
電源シーケンスが必要とされる。例えば、２つの電源を有するＦＰＤについて、
第１の電源はイネーブルされる必要があり、フラットパネル制御信号およびフラ
ットパネルデータ出力信号は、第２の電源がイネーブルされる前に、イネーブル
される必要がある。両方のタイプの電源シーケンス間隔が、異なる時間に起こる
ので、両方について、同じカウンタが用いられ得る。Ｔ_iは、１６、３２、６４
、または１２８ＰＭＣＬＫクロックサイクルの持続時間を有するように、ビット
ＰＭ００Ｒ［１９：１８］によって制御される。Ｔ_jは、５１２、１０２４、２
０４８、または４０９６ＰＭＣＬＫクロックサイクルの持続時間を有するように
、ビットＰＭ００Ｒ［２１：２０］によって制御される。好適な実施形態におい
て、カウンタ回路３０２は、パワーアップ／パワーダウンシーケンスの終了と、
次のパワーアップ／パワーダウンシーケンスとの間の最小限の待ち時間である、
電源シーケンス設定時間を決定するようにさらに用いられる。電源設定時間は、
４ＰＭＣＬＫクロックサイクルに固定される。

【００２４】 状態装置回路３０１は、信号ＰＭＣＥを発生して、カウンタ回路３０２をイネ
ーブルまたはディセーブルする。イネーブル信号ＰＭＣＥがハイでアサートされ
る場合、カウンタ回路３０２がイネーブルされる。そうではない場合、イネーブ
ル信号ＰＭＣＥがローでアサートされ、カウンタ回路３０２は、リセットされた
後、ディセーブルされる。クロック信号ＰＭＣＬＫが用いられて、カウンタ回路
３０２を駆動する。ビットＰＭ００Ｒ［１９：１８］の値が用いられて、Ｔ_iが
１６、３２、６４、または１２８ＰＭＣＬＫクロックサイクルの持続時間を有す
るかどうか判定される。ビットＰＭ００Ｒ［２１：２０］が用いられて、Ｔ_jが
５１２、１０２４、２０４８、または４０９６ＰＭＣＬＫクロックサイクルの持
続時間を有するかどうか判定される。従って、状態装置回路３０１に入力として
提供され、それぞれ、Ｔ_iおよびＴ_jが終了したことを状態装置回路３０１に示す
信号ＰＭＣＩおよびＰＭＣＪを、カウンタ回路３０２がアサートする。カウンタ
回路３０２は、同様に状態装置回路３０１に入力として提供され、カウンタ回路
３０２が３ＰＭＣＬＫクロックサイクルをイネーブルしたことを状態装置３０１
に示す信号ＰＭＣ２をさらにアサートし得る。

【００２５】 概して、状態装置回路３０１が用いられて、ＰＭＵ２０５について電源状態を
決定およびモニタリングする。状態装置回路３０１に入力として提供される、電
源状態ビットＰＭＣＳＲ［１：０］および信号ＰＤＷＮＬＩは、ＰＭＵ２０５が
取る電源状態を命ずる。ビットＰＭＣＳＲ［１：０］および信号ＰＤＷＮＬＩは
、状態装置回路３０１において、復号化され、状態装置回路３０１への実際の入
力である電源状態信号ＰＭＤ［４：０］を発生する。ＰＭＤ［４：０］の値が変
化する場合、電源状態に変化があること示し、結果として、電源シーケンスＰＭ
状態装置は、古い電源状態から新たな電源状態への遷移の電源シーケンスを実行
するようにトリガされる。

【００２６】 次に、図３Ａを参照すると、状態装置回路３０１がより詳細に示されている。
図３Ａに示すように、状態装置回路３０１は、ＰＭ状態装置３５１、ＡＮＤゲー
ト３５２〜３５５、およびインバータ３５６を備える。状態装置回路３０１は、
入力信号ＦＰＰＳ、ＭＩＵＰＳ、ＰＭＣＩ、ＰＭＣＪ、ＰＭＣ２、ＰＭＣＳＲ［
１：０］、ＰＤＷＮＬＩ、ＰＭＳＴＬ、およびＰＭＣＬＫＬを受信し、出力信号
ＰＭＤ［４：０］、ＰＭＳ［５：０］、ＰＭＳＱＤＯＮＥ、およびＰＭＳＱＡＣ
Ｔを提供する。ＡＮＤゲート３５２〜３５５、およびインバータ３５６は、共に
、ビットＰＭＣＳＲ［１：０］および信号を復号化して、電源状態信号ＰＭＤ［
４：０］を発生する。より具体的には、ビットＰＭＣＳＲ［０］の反転、ビット
ＰＭＣＳＲ［１］の反転、およびビットＰＤＷＮＬＩは、ビットＰＭＤ［０］を
出力するＡＮＤゲート３５２への入力として提供される。ビットＰＭＣＳＲ［０
］、ビットＰＭＣＳＲ［１］の反転、およびビットＰＤＷＮＬＩは、ビットＰＭ
Ｄ［１］を出力するＡＮＤゲート３５３への入力として提供される。ビットＰＭ
ＣＳＲ［０］の反転、ビットＰＭＣＳＲ［１］、およびビットＰＤＷＮＬＩは、
ビットＰＭＤ［２］を出力するＡＮＤゲート３５４への入力として提供される。
ビットＰＭＣＳＲ［０］、ビットＰＭＣＳＲ［１］、およびビットＰＤＷＮＬＩ
は、ビットＰＭＤ［３］を出力するＡＮＤゲート３５５への入力として提供され
る。ビットＰＤＷＮＬＩは、ビットＰＭＤ［４］を出力するインバータ３５６に
提供される。ＰＭ状態装置３５１は、信号ＰＭＲＳＴＬ、ＰＭＣＬＫＬ、ＦＰＰ
Ｓ、ＭＩＵＰＳ、ＰＭＣＪ、ＰＭＣＩ、ＰＭＣ２、および電源状態信号ＰＭＤ［
４：０］を、入力として受信する。以下でより詳細に説明するように、ＰＭ状態
装置３５１は、信号ＰＭＣＥ、ＰＭＳＱＤＯＮＥ、ＰＭＳＱＡＣＴ、およびＰＭ
Ｓ［５：０］を出力として発生する。

【００２７】 以下の表１に、電源状態ビットＰＭＣＳＲ［１：０］および信号ＰＤＷＮＬＩ
を復号化することによって発生される異なる電源状態を示す。

【００２８】

【表１】

【００２９】 図１に示すように、本発明によると、ＰＭＵ２０５によって支持される５つの
可能な電源状態Ｄ０〜Ｄ４がある。好適な実施形態において、Ｄ０（すなわち、
ＰＭＤ［４：０］は００００１）は、通常電源状態であり、Ｄ１は、第１のレジ
スター制御プログラマブル電源状態（すなわち、ＰＭＤ［４：０］は０００１０
）であり、Ｄ２は、第２のレジスター制御プログラマブル電源状態（すなわち、
ＰＭＤ［４：０］は００１００）であり、Ｄ３は、ソフトウェア制御スリープ電
源状態（すなわち、ＰＭＤ［４：０］は０１０００）であり、Ｄ４は、ハードウ
ェア制御スリープ電源状態（すなわち、ＰＭＤ［４：０］は１００００）である
。名前が示すように、通常電源状態Ｄ０の間、表示／グラフィックスコントロー
ラ１０７は、回路およびモジュールが全てイネーブルされ得る（パワーアップさ
れ得る）通常動作モードである。電源状態Ｄ１は、ＣＩＦ２０１およびＰＭＵ２
０５がイネーブルされ、表示／グラフィックスコントローラ１０７内の他の回路
およびモジュールが、ＰＭ０１Ｒレジスターによって制御されてイネーブルまた
はディセーブルされ得る、プログラマブル省電力モードである。ＰＭ０１Ｒレジ
スターが、ユーザによってプログラマブルであるので、本発明によると、この電
源状態に関連する電源シーケンスはフレキシブルである。電源状態Ｄ２は、ＣＩ
Ｆ２０１およびＰＭＵ２０５がイネーブルされ、表示／グラフィックスコントロ
ーラ１０７内の他の回路およびモジュールが、ＰＭ０２Ｒレジスターによって制
御されてイネーブルまたはディセーブルされ得る、第２のプログラマブル省電力
モードである。本発明によると、ＰＭ０２Ｒレジスターが、ユーザによってプロ
グラマブルであるので、この電源状態に関連する電源シーケンスはフレキシブル
である。

【００３０】 電源状態Ｄ３は、電力の節約を目的としたソフトウェア制御スリープモードで
ある。従って、ＣＩＦ２０１内の殆どのサブ回路を含む、表示／グラフィックス
コントローラ１０７内の殆どの回路およびモジュールは、ディセーブルされる（
パワーダウンされる）。電源状態Ｄ３の間イネーブルされたままの回路およびモ
ジュールは、ＰＭＳＣＲ［１：０］を含むＣＩＦ２０１内の構成レジスター、お
よびＰＭＵ２０５のみである。さらに、ＭＩＵ２０７の一部であるメモリリフレ
ッシュ回路部は、Ｄ３状態において、プログラマブルレジスタービットによって
制御されて、任意にイネーブルされ得る。好適には、表示／グラフィックスコン
トローラ１０７がリセットされる場合、電源状態Ｄ３がデフォルト状態である。
電源状態Ｄ４は、ハードウェア制御スリープモードであり、最も低い省電力モー
ドである。電力を節約するため、ＣＩＦ２０１内の全てのサブ回路を含む、表示
／グラフィックスコントローラ１０７内の、実質的に全ての回路およびモジュー
ルは、ディセーブルされる（パワーダウンされる）。電源状態Ｄ４の間イネーブ
ルされたままのモジュールは、ＰＭＵ２０５のみである。さらに、ＭＩＵ２０７
の一部であるメモリリフレッシュ回路部は、Ｄ４状態において、プログラマブル
レジスタービットによって制御されて、任意にイネーブルされ得る。

【００３１】 表１に示すように、入力信号ＰＷＤＮＬＩが用いられて、ハードウェア制御ス
リープモードＤ４を制御する。信号ＰＷＤＮＬＩがハイである場合、異なる順列
のビットＰＭＳＣＲ［１：０］と結合されて、４つの異なる電源状態（Ｄ０〜Ｄ
３）を形成する。信号ＰＷＤＮＬＩがローである場合、任意の順列のビットＰＭ
ＳＣＲ［１：０］と結合され得、残りの電源状態（Ｄ４）を形成する。

【００３２】 ＰＭ状態装置回路３５１は、入力として、信号ＭＩＵＰＳ、ＦＰＰＳ、および
ＰＭＲＳＴＬをさらに受信する。それぞれ、ＭＩＵ２０７またはＦＰＩ２０９が
イネーブル／ディセーブルされる場合、信号ＭＩＵＰＳおよびＦＰＰＳが用いら
れて、電源シーケンスがトリガされる。ＰＭ状態装置３５１は、カウンタ回路３
０２の出力である、信号ＰＭＣＩ、ＰＭＣＪ、およびＰＭＣ２をも受信する。ア
クティブローである信号ＰＭＲＳＴＬが用いられて、ＰＭ状態装置３５１をリセ
ットする。前述した出力信号ＰＭＣＥおよび電源状態信号ＰＭＤ［４：０］に加
えて、ＰＭ状態装置３５１は、信号ＰＭＳ［５：０］、ＰＭＳＱＤＯＮＥ、およ
びＰＭＳＱＡＣＴをさらに出力する。信号ＰＭＳＱＡＣＴは、電流全体電源シー
ケンスが発生していることを示し、信号ＰＭＳＱＤＯＮＥは、電流全体電源シー
ケンスが完了したことを示す。状態符号化信号［５：０］が用いられて、ＰＭ状
態装置３５１における全ての状態を示す。表２に、ＰＭ状態装置３５１の装置状
態を示す。

【００３３】

【表２】

【００３４】 表２に示すように、５つの主な状態Ｓ００（Ｄ０）、Ｓ１０（Ｄ１）、Ｓ２０
（Ｄ２）、Ｓ３０（Ｄ３）、およびＳ４０（Ｄ４）がある。これらは、強調する
ため、強調表示されている。好適な実施形態において、５つの主な状態が、３つ
の最上位ＰＭＳビット（すなわち、ＰＭＳ［５：３］）によって表される（符号
化される）。この実施形態において、これらの主な状態について、７つの関連す
るサブ状態Ｓｘ１〜Ｓｘ７がある。ここで、ｘ＝０〜４である。しかし、当業者
にとって、他のサブ状態が主な電源状態の各々に関連し得ることが明らかである
。全てのサブ状態Ｓｘ１〜Ｓｘ７は、３つの最下位（ＰＭＳ）ビット（すなわち
、ＰＭＳ［２：０］）によって表される（符号化される）。状態符号化信号ＰＭ
Ｓ［５：０］によって搬送される、この実施形態における主な状態およびサブ状
態に対応する状態符号化値も、表２に示されている。

【００３５】 状態符号化信号ＰＭＳ［５：０］およびイネーブル信号ＰＣＭＥが、これらの
信号を復号化して、信号ＰＭＰ［７：１］、ＰＭＤ０Ｘ、ＰＭＤ１Ｘ、およびＰ
ＭＤ２Ｘを発生するデコーダに入力として提供される。ステータス信号ＰＭＰ［
７：１］は、対応するサブ状態Ｓｘ１〜Ｓｘ７（ｘ＝０〜４）の開始を示す１ク
ロックパルス信号である。ステータス信号ＰＭＤ０Ｘは、ＰＭ状態装置３５１が
状態Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３、Ｓ０４、Ｓ０５、Ｓ０６、およびＳ０７
にある場合、アサートされる。ステータス信号ＰＭＤ１Ｘは、ＰＭ状態装置３５
１が状態Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、およびＳ
１７にある場合、アサートされる。ステータス信号ＰＭＤ２Ｘは、ＰＭ状態装置
３５１が状態Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６、およ
びＳ２７にある場合、アサートされる。ステータス信号ＰＭＰ［７：１］は、ク
ロックイネーブル回路３０４、メモリイネーブル回路３０５、表示イネーブル回
路３０６、およびフラットパネルイネーブル回路３０７に、入力として提供され
る。ステータス信号ＰＭＤ０Ｘ、ＰＭＤ１Ｘ、およびＰＭＤ２Ｘは、表示イネー
ブル回路３０６に入力として提供される。

【００３６】 本発明によると、補助（ｍｉｓｃｅｌｌａｎｅｏｕｓ）制御レジスターＰＭ０
０Ｒ、Ｄ１制御レジスターＰＭ０１Ｒ、およびＤ２制御レジスターＰＭ０２Ｒが
用いられて、パワーシーケンスの間、特定の回路またはモジュールが、イネーブ
ルまたはディセーブルされるかを制御する。概して、これらの制御レジスター内
のビットは、イネーブルされるか、またはディセーブルされる、特定の回路／モ
ジュールに割り当てられている。例えば、補助制御レジスターＰＭ００Ｒのビッ
ト０〜３が用いられて、それぞれ、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１
、ＰＬＬ２、およびＰＬＬ３をイネーブルする（パワーアップする）か、または
ディセーブルする（パワーダウンする）。制御レジスターは、ユーザにとってプ
ログラマブルであり、所望の電源シーケンスにおいて、選択された回路／モジュ
ールがイネーブルまたはディセーブルされることを可能にする。

【００３７】 一般的に、クロックイネーブル回路３０４は、発振器ＰＬＬ１、ＰＬＬ２およ
びＰＬＬ３用のイネーブル信号を生成する。クロックイネーブル回路３０４は、
信号ＰＭＣＬＫ、ＰＮＲＳＴＬ、ＰＭ００Ｒ［１７：１６、３：０］、ＰＭ０１
Ｒ［３：０］およびＰＭ０２Ｒ［３：０］を入力として受け取る。加えて、クロ
ックイネーブル回路３０４はまた、信号ＰＭＤ［４：０］、ＰＭＰ［７］および
ＰＭＰ［ｌ］を入力として受け取る。好適な実施形態において、補助制御レジス
タＰＭ００Ｒのビット０〜３（すなわち、ＰＭ００Ｒ［０：３］）を用いて、ク
ロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬＬ３をそれぞれ
イネーブル（パワーアップ）またはディセーブル（パワーダウン）する。レジス
タＰＭ００Ｒのビット１６〜１７（すなわち、ＰＭ００Ｒ［ｌ７：１６］）を用
いて、状態Ｄ３および状態Ｄ４のそれぞれの間、フレームバッファ２０２のメモ
リリフレッシュをイネーブル／ディセーブルする。Ｄｌ状態の制御レジスタＰＭ
０１Ｒのビット０〜３を用いて、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、
ＰＬＬ２およびＰＬＬ３をそれぞれＤｌパワー状態にイネーブル／ディセーブル
する。Ｄ２状態の制御レジスタＰＭ０２Ｒのビット０〜３を用いて、クロック発
振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬＬ３をそれぞれＤ２パワ
ー状態にイネーブル／ディセーブルする。

【００３８】 所望のＰＭＵパワー状態（例えば、主要状態）を表すパワー状態信号ＰＭＤ［
４：０］と、サブ状態Ｓｘ７およびＳｘ１（ｘ＝０〜４）の開始部分を表すステ
ータスビットＰＭＰ［７、１］とを用いて、クロックイネーブル回路３０４は、
イネーブル信号ＰＭＯＳＣＥＮ、ＰＭＰＬＬ１ＥＮ、ＰＭＰＬＬ２ＥＮおよびＰ
ＭＰＬＬ３ＥＮをアサートするかどうかを判定する。さらに、これらのイネーブ
ル信号をアサートする場合、クロックイネーブル回路３０４は、これらのイネー
ブル信号をアサートする適切なを判定する。信号ＰＭＲＳＴＬは、クロックイネ
ーブル回路３０４をリセットするために用いられる。クロック信号ＰＭＣＬＫは
、クロックイネーブル回路３０４中の伝搬信号の同期化およびラッチを行うため
に用いられる。

【００３９】 メモリイネーブル回路３０５は、ＭＩＵ、内部メモリリフレッシュおよび内部
メモリ限定リフレッシュ用のイネーブル信号を生成する。メモリイネーブル回路
３０５は、信号ＰＭＣＬＫ、ＰＭＲＳＴＬ、ＰＭ０１Ｒ［４］、ＰＭ０２Ｒ［４
］およびＭＩＵＥＮＡ信号を入力として受け取る。加えて、メモリイネーブル回
路３０５はまた、信号ＰＭＤ［２：０］、ＰＭＰ［６］およびＰＭＰ［２］を入
力として受け取る。好適な実施形態において、ＭＩＵＥＮＡはレジスタビットで
ある。ビットＭＩＵＥＮＡがハイの場合、これは、（ＭＩＵ２０７が現在のパワ
ー状態においてイネーブル可能な場合に）ＭＩＵ２０７がイネーブルされること
を示す。ビットＭＩＵＥＮＡがローの場合、これは、ＭＩＵ２０７がディセーブ
ルされることを意味する。Ｄｌ状態の制御レジスタＰＭ０１Ｒのビット４を用い
て、ＭＩＵ２０７をＤｌパワー状態にイネーブル／ディセーブルする。Ｄ２状態
の制御レジスタＰＭ０２Ｒのビット４を用いて、ＭＩＵ２０７をＤ２パワー状態
にイネーブル／ディセーブルする。

【００４０】 所望のパワー状態（例えば、主要状態）を表すパワー状態信号ＰＭＤ［２：０
］ならびにサブ状態Ｓｘ６およびＳｘ２（ｘ＝０〜４）のステータスを表すステ
ータスビットＰＭＰ［６、２］とＭＩＵＥＮＡ信号とを用いて、メモリイネーブ
ル回路３０５は、イネーブル信号ＰＭＭＩＵＥＮをアサートするかどうかを判定
する。メモリイネーブル回路３０５はさらに、信号ＭＩＵＰＳを生成する。ＭＩ
Ｕ２０７がイネーブル／ディセーブルされると、信号ＭＩＵＰＳがハイにアサー
トされ、ＭＩＵパワーの順序付け（ｓｅｑｕｅｎｃｉｎｇ）が必要であることが
示される。より詳細には、ＭＩＵ２０７がイネーブルされると、パワーアップの
順序付けが必要となり、ＭＩＵ２０７がディセーブルされると、パワーダウンの
順序付けが必要となる。信号ＰＭＲＳＴＬは、メモリイネーブル回路３０５をリ
セットするために用いられる。クロック信号ＰＭＣＬＫは、メモリイネーブル回
路３０５中の伝搬信号の同期化およびラッチを行うために用いられる。

【００４１】 表示イネーブル回路３０６は、ＧＥ２０６、表示コントローラ２０８およびＣ
ＲＴ ＤＡＣ２１０用のイネーブル信号を生成する。表示イネーブル回路３０６
は、信号ＰＭＣＬＫ、ＰＭＲＳＴＬ、ＰＭ００Ｒ［８］、ＰＭ０１Ｒ［２７、２
５、２４、１９、１７、１６、８、６］およびＰＭ０２Ｒ［２７、２５、２４、
１９、１７、１６、８、６］を入力として受け取る。加えて、表示イネーブル回
路３０６はまた、信号ＰＭＤ［２：０］、ＰＭＰ［３、５］、ＰＭＤ０Ｘ、ＰＭ
Ｄ１ＸおよびＰＭＤ２Ｘを入力として受け取る。好適な実施形態において、ＧＥ
２０６が現在のパワー状態においてイネーブル可能である場合、補助制御レジス
タＰＭ００Ｒのビット８（すなわち、ＰＭ００Ｒ［８］）を用いて、ＧＥ２０６
をイネーブル／ディセーブルする。Ｄｌ状態の制御レジスタＰＭ０１Ｒのビット
６、８、１６、１７、１９、２４、２５および２７を用いて、ＧＥ２０６、ＣＲ
Ｔ ＤＡＣ２１０、表示コントローラ１、ウィンドウ１のサブモジュール、カー
ソル１のサブモジュール、表示コントローラ２、ウィンドウ２のサブモジュール
およびカーソル２のサブモジュールをＤｌパワー状態にイネーブル／ディセーブ
ルする。同様に、Ｄ２状態の制御レジスタＰＭ０２Ｒのビット６、８、１６、１
７、１９、２４、２５および２７を用いて、ＧＥ２０６、ＣＲＴ ＤＡＣ２１０
、表示コントローラ１、ウィンドウ１のサブモジュール、カーソル１のサブモジ
ュール、表示コントローラ２、ウィンドウ２のサブモジュールおよびカーソル２
のサブモジュールをＤ２パワー状態にイネーブル／ディセーブルする。ビットＰ
ＭＤ０Ｘ、ＰＭＤ１ＸおよびＰＭＤ２Ｘはそれぞれ、アサートされると、状態装
置回路３０１が主要状態にあるかまたはＤ０、ＤｌおよびＤ２の主要状態へ遷移
しているところであるかを示す。

【００４２】 所望のＰＭＵパワー状態（例えば、主要状態）を表すパワー状態信号ＰＭＤ［
２：０］、サブ状態Ｓｘ３およびＳｘ５（ｘ＝０〜４）の開始部分を表すステー
タスビットＰＭＰ［３、５］、信号ＤＣＤＡＣＥＮＡ、信号ＤＣ１ＥＮＡおよび
信号ＤＣ２ＥＮＡを用いて、表示イネーブル回路３０６は、イネーブル信号ＰＭ
ＧＥＥＮ、ＰＭＤＡＣＥＮ、ＰＭＤＣ１ＥＮおよびＰＭＤＣ２ＥＮをアサートす
るかどうかを判定する。さらに、ステータス信号ＰＭＤ０Ｘ、ＰＭＤ１Ｘ、ＰＭ
Ｄ２Ｘを用いて、表示イネーブル回路３０６は、イネーブル信号ＰＭＤＣ１ＷＥ
Ｎ、ＰＭＤＣ１ＣＥＮ、ＰＭＤＣ２ＷＥＮおよびＰＭＤＣ２ＣＥＮをアサートす
るかどうかを判定する。より詳細には、表示コントローラ２０８の表示コントロ
ーラ１用のイネーブル信号は、ＰＭＤＣ１ＥＮと、ＰＭＤＣ１ＷＥＮと、ＰＭＤ
Ｃ１ＣＥＮとを含む。表示コントローラ２０８の表示コントローラ２用のイネー
ブル信号は、ＰＭＤＣ２ＥＮと、ＰＭＤＣ２ＷＥＮと、ＰＭＤＣ２ＣＥＮとを含
む。上記のイネーブル信号がアサートまたはデアサートされることになると、表
示イネーブル回路３０６は、これらのイネーブル信号をアサートする適切なシー
ケンスを判定する。ＣＲＴ ＤＡＣ２１０が現在のパワー状態においてイネーブ
ル可能である場合、信号ＤＣＤＡＣＥＮＡを用いて、ＣＲＴ ＤＡＣ２１０をイ
ネーブルする。信号ＤＣ１ＥＮＡおよびＤＣ２ＥＮＡはそれぞれ、表示コントロ
ーラ１および表示コントローラ２をイネーブルするかどうかを示す。信号ＰＭＲ
ＳＴＬは、表示イネーブル回路３０６をリセットするために用いられる。クロッ
ク信号ＰＭＣＬＫは、表示イネーブル回路３０６中の伝搬信号の同期化およびラ
ッチを行うために用いられる。

【００４３】 フラットパネルイネーブル回路３０７は、ＦＰＩ２０９、フラットパネルパワ
ーの順序付けおよびＰＷＭのイネーブル用のイネーブル信号を生成する。フラッ
トパネルイネーブル回路３０７は、信号ＰＭＣＬＫ、ＰＭＲＳＴＬ、ＰＭ０１Ｒ
［９］、ＰＭ０２Ｒ［９］、ＦＰＩＥＮＡおよびＤＣＦＰＩＥＮＡを入力として
受け取る。加えて、フラットパネルイネーブル回路３０７はまた、信号ＰＭＤ［
２：０］およびＰＭＰ［５：３］を入力として受け取る。好適な実施形態におい
て、Ｄｌの制御レジスタＰＭ０１Ｒのビット９（すなわち、ＰＭ０１Ｒ［９］）
を用いて、フラットパネル表示をＤｌパワー状態においてイネーブル／ディセー
ブルする。同様に、Ｄ２の制御レジスタＰＭ０２Ｒのビット９（すなわち、ＰＭ
０２Ｒ［９］）を用いて、フラットパネル表示をＤ２パワー状態においてイネー
ブル／ディセーブルする。ＦＰＩＥＮＡおよびＤＣＦＰＩＥＮＡは制御ビットで
ある。ビットＦＰＩＥＮＡがハイの場合、これは、ＦＰＩ２０９が現在のパワー
状態においてイネーブル可能であるときにＦＰＩ２０９がイネーブルされること
を示す。ビットＤＣＦＰＩＥＮＡがハイの場合、これは、ＦＰＩ２０９を駆動す
るために選択される表示コントローラ２０８の１および２のＤＣ１またはＤＣ２
のどちらかがイネーブルされることを示す。

【００４４】 所望のパワー状態（例えば、主要状態）、信号ＦＰＩＥＮＡ、信号ＤＣＦＰＩ
ＥＮＡを示すパワー状態信号ＰＭＤ［２：０］と、サブ状態Ｓｘ３、Ｓｘ４およ
びＳｘ５（ｘ＝０〜４）の開始部分を表すステータスビットＰＭＰ［５：３］と
を用いて、フラットパネルイネーブル回路３０７は、イネーブル信号ＰＭＥＮＶ
ＤＤ、ＰＭＥＮＣＴＬおよびＰＭＥＮＶＥＥをアサートするかどうかを判定する
。ＦＰＩ２０９用のイネーブル信号はＰＭＥＮＣＴＬである。フラットパネルの
パワーの順序付け用のイネーブル信号は、ＰＭＥＮＶＤＤ、ＰＭＥＮＣＴＬおよ
びＰＭＥＮＶＥＥを含む。これらのイネーブル信号がアサートされることになる
と、フラットパネルイネーブル回路３０７は、これらのイネーブル信号をアサー
トする適切なシーケンスを判定する。フラットパネルイネーブル回路３０７はさ
らに、信号ＦＰＰＳを生成し、この信号ＦＰＰＳは、フラットパネル表示がイネ
ーブルまたはディセーブルされると、ハイでアサートされて、フラットパネルの
パワーの順序付けが必要であることを示す。信号ＰＭＲＳＴＬは、フラットパネ
ルイネーブル回路３０７をリセットするために用いられる。クロック信号ＰＭＣ
ＬＫは、フラットパネルイネーブル回路３０７中の伝搬信号の同期化およびラッ
チを行うために用いられる。

【００４５】 図４は、表２に示すＰＭ状態装置３５１内の関連する状態のいくつかを示す状
態図である。好適な実施形態において、その時のＰＭ状態装置３５１がどんな状
態であっても、状態Ｓ３０（Ｄ３）は、リセット信号ＰＭＲＳＴＬがローでアサ
ートされるたびにデフォルト状態になる。状態Ｓ３０から、ＰＭ状態装置３５１
は、パワー状態信号ＰＮＤ［４：０］をモニタリングしてパワー状態が変化した
かどうかを判定する。信号ＰＭＤ［４：０］が、所望のパワー状態がＤ３である
ことを示すバイナリ値０１０００を有する場合、ＰＭ状態装置３５１は状態Ｓ３
０に留まる。信号ＰＭＤ［４：０］が、所望のパワー状態がＤ４であることを示
すバイナリ値１００００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥを
デアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ４１に切り換わる
。信号ＰＭＤ［４：０］が、所望のパワー状態がＤ０であることを示すバイナリ
値００００１に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサート
してカウンタ回路３０２をディセーブルし、状態Ｓ０１に切り換わる。信号ＰＭ
Ｄ［４：０］が、所望のパワー状態がＤｌであることを示すバイナリ値０００１
０に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウン
タ回路３０２をディセーブルし、状態Ｓｌｌに切り換わる。最後に、信号ＰＭＤ
［４：０］が、所望のパワー状態がＤ２であることを示すバイナリ値００１００
に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ
回路３０２をディセーブルし、状態Ｓ２１に切り換わる。

【００４６】 現在、ＰＭ状態装置３５１が状態Ｓ４０（Ｄ４）である場合、ＰＭ状態装置３
５１は、パワー状態信号ＰＭＤ［４：０］をモニタリングして、パワー状態が変
化したかどうかを判定する。信号ＰＭＤ［４：０］が、所望のパワー状態がＤ４
であることを示すバイナリ値１００００を有する場合、ＰＭ状態装置３５１は、
状態Ｓ４０に留まる。信号ＰＭＤ［４：０］が、所望のパワー状態がＤ０である
ことを示すバイナリ値００００１に変化すると、ＰＭ状態装置３５１は、信号Ｐ
ＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ０１に切
り換わる。信号ＰＭＤ［４：０］が、所望のパワー状態がＤｌであることを示す
バイナリ値０００１０に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデ
アサートしてカウンタ回路３０２をディセーブルし、状態Ｓ１１に切り換わる。
信号ＰＭＤ［４：０］が、所望のパワー状態がＤ２であることを示すバイナリ値
００１００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートし
てカウンタ回路３０２をディセーブルし、状態Ｓ２ｌに切り換わる。最後に、信
号ＰＭＤ［４：０］が、所望のパワー状態がＤ３であることを示すバイナリ値０
１０００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートして
カウンタ回路３０２をディセーブルし、状態Ｓ３１に切り換わる。

【００４７】 現在、ＰＭ状態装置３５１が状態Ｓ００（Ｄ０）である場合、ＰＭ状態装置３
５１は、パワー状態信号ＰＭＤ［４：０］をモニタリングしてパワー状態が変化
したかどうかを判定し、信号ＭＩＵＰＳおよびＦＰＰＳをモニタリングしてＭＩ
Ｕまたはフラットパネルパワーの順序付けを開始する必要があるかどうかを判定
する。信号ＰＭＤ［４：０］が、所望のパワー状態がＤ０であることを示すバイ
ナリ値００００１を有する場合、ＰＭ状態装置３５１は次いで、信号ＭＩＵＰＳ
およびＦＰＰＳをモニタリングして、ＭＩＵまたはＦＰＩがイネーブル／ディセ
ーブルされ、パワーの順序付けを必要とするのかどうかを判定する。ＭＩＵパワ
ーの順序付けまたはフラットパネルパワーの順序付けが必要な場合、ＰＭ状態装
置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブル
し、状態Ｓ０１に切り換わる。そうでない場合、信号ＰＭＤ［４：０］が所望の
パワー状態がＤ０であることを示すバイナリ値００００１を有し、信号ＭＩＵＰ
ＳおよびＦＰＰＳがデアサートされてＭＩＵの順序付けまたはフラットパネルの
順序付けのいずれも必要ないことが示されると、ＰＭ状態装置３５１は状態Ｓ０
０に留まる。

【００４８】 信号ＰＭＤ［４：０］が、所望のパワー状態がＤ４であることを示すバイナリ
値１００００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサート
してカウンタ回路３０２をディセーブルし、状態Ｓ４１に切り換わる。信号ＰＭ
Ｄ［４：０］が、所望のパワー状態がＤ３であることを示すバイナリ値０１００
０に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウン
タ回路３０２をディセーブルし、状態Ｓ３１に切り換わる。信号ＰＭＤ［４：０
］が所望のパワー状態がＤ２であることを示すバイナリ値００１００に変化する
と、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２
をディセーブルし、状態Ｓ２１に切り換わる。最後に、信号ＰＭＤ［４：０］が
所望のパワー状態がＤｌであることを示すバイナリ値０００１０に変化すると、
ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をデ
ィセーブルし、状態Ｓ１１に切り換わる。

【００４９】 現在、ＰＭ状態装置３５１が状態Ｓ１０（Ｄｌ）である場合、ＰＭ状態装置３
５１は、パワー状態信号ＰＭＤ［４：０］をモニタリングしてパワー状態が変化
したかどうかを判定し、信号ＭＩＵＰＳおよびＦＰＰＳをモニタリングして、Ｍ
ＩＵまたはフラットパネルパワーの順序付けを開始する必要があるかどうかを判
定する。信号ＰＭＤ［４：０］が所望のパワー状態がＤｌであることを示すバイ
ナリ値０００１０を有する場合、ＰＭ状態装置３５１は次いで、信号ＭＩＵＰＳ
およびＦＰＰＳをモニタリングして、ＭＩＵのパワーの順序付けまたはフラット
パネルのパワーの順序付けが必要かどうかを判定する。ＭＩＵのパワーの順序付
けまたはフラットパネルのパワーの順序付けのいずれかが必要な場合、ＰＭ状態
装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブ
ルし、状態Ｓ１１に切り換わる。そうでない場合、信号ＰＭＤ［４：０］が所望
のパワー状態がＤｌであることを示すバイナリ値０００１０を有し、信号ＭＩＵ
ＰＳおよびＦＰＰＳがデアサートされてＭＩＵの順序付けまたはフラットパネル
の順序付けのいずれも不要であることが示されると、ＰＭ状態装置３５１は状態
Ｓｌ０に留まる。

【００５０】 信号ＰＭＤ［４：０］が、所望のパワー状態がＤ０であることを示すバイナリ
値００００１に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサート
してカウンタ回路３０２をディセーブルし、状態Ｓ０１に切り換わる。信号ＰＭ
Ｄ［４：０］が所望のパワー状態がＤ４であることを示すバイナリ値１００００
に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ
回路３０２をディセーブルし、状態Ｓ４ｌに切り換わる。信号ＰＭＤ［４：０］
が所望のパワー状態がＤ３であることを示すバイナリ値０１０００に変化すると
、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２を
ディセーブルし、状態Ｓ３１に切り換わる。最後に、信号ＰＭＤ［４：０］が所
望のパワー状態がＤ２であることを示すバイナリ値００１００に変化すると、Ｐ
Ｍ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディ
セーブルし、状態Ｓ２ｌに切り換わる。

【００５１】 現在、ＰＭ状態装置３５１が状態Ｓ２０（Ｄ２）である場合、ＰＭ状態装置３
５１は、パワー状態信号ＰＭＤ［４：０］をモニタリングしてパワー状態が変化
したかどうかを判定し、信号ＭＩＵＰＳおよびＦＰＰＳをモニタリングしてフラ
ットパネルのパワーの順序付けを開始する必要があるかどうかを判定する。信号
ＰＭＤ［４：０］が所望のパワー状態がＤ２であることを示すバイナリ値００１
００を有する場合、ＰＭ状態装置３５１は次いで、信号ＭＩＵＰＳおよびＦＰＰ
Ｓをモニタリングして、ＭＩＵのパワーの順序付けまたはフラットパネルのパワ
ーの順序付けが必要かどうかを判定する。ＭＩＵのパワーの順序付けまたはフラ
ットパネルのパワーの順序付けが必要な場合、ＰＭ状態装置３５１は、信号ＰＭ
ＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ２１に切り
換わる。別の場合、信号ＰＭＤ［４：０］が所望のパワー状態がＤ２であること
を示すバイナリ値００１００を有し、信号ＭＩＵＰＳおよびＦＰＰＳがデアサー
トされてＭＩＵの順序付けまたはフラットパネルの順序付けのいずれも必要ない
ことが示されると、ＰＭ状態装置３５１は状態Ｓ２０に留まる。

【００５２】 信号ＰＭＤ［４：０］が所望のパワー状態がＤ３であることを示すバイナリ値
０１０００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートし
てカウンタ回路３０２をディセーブルし、状態Ｓ３１に切り換わる。信号ＰＭＤ
［４：０］が所望のパワー状態がＤ４であることを示すバイナリ値１００００に
変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回
路３０２をディセーブルし、状態Ｓ４１に切り換わる。信号ＰＭＤ［４：０］が
所望のパワー状態がＤ０であることを示すバイナリ値００００１に変化すると、
ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をデ
ィセーブルし、状態Ｓ０１に切り換わる。最後に、信号ＰＭＤ［４：０］が所望
のパワー状態がＤｌであることを示すバイナリ値０００１０に変化すると、ＰＭ
状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセ
ーブルし、状態Ｓ１１に切り換わる。

【００５３】 ここで、図５を参照する。図５は、ＰＭ状態装置３５１内の状態の継続状態図
を示す。より詳細には、図５では、図４においてサブ状態Ｓ０１、Ｓ１１、Ｓ２
１、Ｓ３ｌおよびＳ４ｌに達した後の状態を取り上げる。図４〜５中の状態は全
て、ＰＭ状態装置３５１によって実行されることが理解される。しかし、分かり
易くするために、これらの状態を２つの別個の図４および図５に分けて示す。図
５において、変数ｘは、０〜４の任意の値であり得る。例えば、Ｓｘ１は、ｘの
値に応じて、サブ状態Ｓ０１、Ｓ１１、Ｓ２１、Ｓ３１およびＳ４１であり得る
。図５に示すように、図５中のサブ状態は、主要状態（Ｓｘ０）に戻る前に、順
次的なシーケンス（Ｓｘ１〜Ｓｘ７）を構成する。すなわち、図５に示すサブ状
態は、対応する主要パワー状態（例えば、Ｓ００（Ｄ０）、Ｓ１０（Ｄｌ）、Ｓ
２０（Ｄ２）、Ｓ３０（Ｄ３）およびＳ４０（Ｄ４））に遷移する際の一般的な
パワーの順序付けを表す。

【００５４】 このようなものとして、図４中の状態図による主要状態からサブ状態Ｓｘ１に
到達すると、ＰＭ状態装置３５１は、一般的なパワー順序付け間隔Ｔ_iが終了し
たかどうかを示す信号ＰＭＣＩをモニタリングする。ＰＭ状態装置３５１は、パ
ワー順序付け間隔Ｔ_i終了するまで、サブ状態Ｓｘ１に留まる。上述したように
、一般的なパワー順序付け間隔Ｔ_iは、フラットパネルのパワーの順序付けと無
関係の回路／モジュールが適切にディセーブルまたはイネーブルされるために必
要な時間を提供する。信号ＰＭＣＩがデアサートされてパワー順序付け間隔Ｔ_i
がまだ続いていることが示されると、ＰＭ状態装置３５１は、信号ＰＭＣＥをハ
イに設定してカウンタ回路３０２をイネーブルすることを確実にし、サブ状態Ｓ
ｘ１に留まる。そうでない場合、信号ＰＭＣＩがアサートされてパワー順序付け
間隔Ｔ_iが終了したことが示されると、ＰＭ状態装置３５１は、信号ＰＭＣＥを
ローに設定してカウンタ回路３０２をディセーブルおよびリセットし、パワー順
序付けにおいて次のサブ状態Ｓｘ２に切り換わる。先行のサブ状態Ｓｘ１の場合
と同様に、ＰＭ状態装置３５１は、パワー順序付け間隔Ｔ_iが終了するまで、サ
ブ状態Ｓｘ２に留まる。ハイでアサートされている信号ＰＭＣＩで示すようにパ
ワー順序付け間隔Ｔ_iが終了すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをロ
ーに設定してカウンタ回路３０２をディセーブルおよびリセットし、一般的なパ
ワー順序付け状態において次のサブ状態Ｓｘ３に切り換わる。

【００５５】 一般的なパワー順序付けの間、フラットパネルのパワー順序付けが必要になり
得る。このようなものとして、サブ状態Ｓｘ３において、ＰＭ状態装置３５１は
、信号ＰＭＣＩに加えて信号ＦＰＰＳおよびＰＭＣＪをモニタリングする。上述
したように、信号ＦＰＰＳは、ハイにアサートされると、フラットパネルのパワ
ー順序付けが必要であることを示す。信号ＰＭＣＪは、ハイにアサートされると
、フラットパネルのパワー順序付け間隔Ｔ_jが終了したことを示す。信号ＦＰＰ
Ｓがハイであるが信号ＰＭＣＪはローである場合、ＰＭ状態装置３５１は状態Ｓ
ｘ３に留まる。同様に、信号ＦＰＰＳおよびＰＭＣＩが両方ともローの場合、Ｐ
Ｍ状態装置３５１は状態Ｓｘ３に留まる。逆に、信号ＦＰＰＳおよびＰＭＣＪが
両方ともハイの場合、装置状態３０１は、パワー順序において中の次のサブ状態
Ｓｘ４に切り換わる。信号ＦＰＰＳがローであるが信号ＰＭＣＩはハイである場
合、ＰＭ状態装置３５１は、サブ状態Ｓｘ５にスキップする。信号ＰＭＣＥは、
ＰＭ状態装置３５１がＳｘ３状態に留まっている場合はハイに設定され、ＰＭ状
態装置３５１が状態Ｓｘ３からＳｘ４状態またはＳｘ５状態のいずれかに移動す
る場合、ローに設定される。

【００５６】 サブ状態Ｓｘ４は、フラットパネルのパワー順序付けのみのために用いられる
。従って、サブ状態Ｓｘ４の間、ＰＭ状態装置３５１は、信号ＰＭＣＪをモニタ
リングしてフラットパネルのパワー順序付け間隔Ｔ_jが終了する時期を判定する
。ローの信号ＰＭＣＪによって示すようにフラットパネルのパワー順序付け間隔
Ｔ_jが終了する前は、ＰＭ状態装置３５１はサブ状態Ｓｘ４に留まる。ハイであ
る信号ＰＭＣＪによって示すようにフラットパネルパワーの順序付け間隔Ｔ_jが
終了した後、ＰＭ状態装置３５１は、パワー順序付け状態において次のサブ状態
に切り換わる前に、信号ＰＭＣＥをローにリセットする。サブ状態Ｓｘ５におい
て、ＰＭ状態装置３５１は。一般的なパワー順序付けを継続する。ＰＭ状態装置
３５１は、パワー順序付け間隔Ｔ_iが終了するまで、サブ状態Ｓｘ５に留まる。
ハイにアサートされる信号ＰＭＣＩによって示すようにパワー順序付け間隔Ｔ_i
が終了すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをローに設定して、一般的
なパワー順序付けにおいて次のサブ状態Ｓｘ６に切り換わる前に、カウンタ回路
３０２をディセーブルおよびリセットする。サブ状態Ｓｘ６は、ＰＭ状態装置３
５１がパワー順序付け間隔Ｔ_iが終了するまでサブ状態Ｓｘ５に留まる点におい
てサブ状態Ｓｘ５と実質的に類似する。ハイにアサートされている信号ＰＭＣＩ
で示すように、パワー順序付け間隔Ｔ_iが終了すると、ＰＭ状態装置３５１は、
一般的なパワー順序付け状態において次のサブ状態Ｓｘ７に切り換わる前は、信
号ＰＭＣＥをローに設定してカウンタ回路３０２をディセーブルする。

【００５７】 サブ状態Ｓｘ７は、ＰＭ状態装置３５１が対応する主要状態に切り換わって戻
ってくる前に一般的なパワー順序付け状態において最後のサブ状態である。従っ
て、ＰＭ状態装置３５１は、サブ状態Ｓｘ７からサブ状態Ｓｘ０に戻る遷移のた
めに用いられる信号ＰＭＣ２をモニタリングする。好適な実施形態において、サ
ブ状態Ｓｘ７の継続時間は４クロックであり、この４クロックの長さは、ＰＭ状
態装置３５１がパワー順序付けを終えた後のＰＭ状態装置３５１が再活性化され
るタイミングが早過ぎないようにすることを確実にするよう、サブ状態Ｓｘ７と
サブ状態Ｓｘ０との間に十分な間隔を提供し、これにより、関連ステータス信号
を更新する時間を得ることができる。従って、ＰＭＣ２がローであり、４クロッ
ク間隔が終了していないことが示されると、ＰＭ状態装置３５１はサブ状態Ｓｘ
７に留まる。ハイである信号ＰＭＣ２で示すように４クロック間隔が終了すると
、ＰＭ状態装置３５１は、信号ＰＭＣＥをローに設定して、カウンタ回路３０２
および信号ＰＭＳＱＤＯＮＥをハイにディセーブルおよびリセットし、主要状態
Ｓｘ０に切り換わって戻る前に現在の一般的なパワー順序付けが完了したことを
示す。

【００５８】 ここで図６を参照する。図６は、カウンタ回路３０２の実施形態をより詳細に
示す。カウンタ回路３０２は、ＡＮＤゲート６０１と、１３ビットのカウンタ６
０２と、マルチプレクサ６０３〜６０４とを含む。ＡＮＤゲート６０１は、ＰＭ
状態装置３５１から、クロック信号ＰＭＣＬＫおよびイネーブル信号ＰＭＣＥを
入力として受け取る。ＡＮＤゲート６０１の出力は、カウンタ６０２に接続され
る。カウンタ６０２のビット４〜７は、マルチプレクサ６０３に入力として供給
される。カウンタ６０２のビット９〜１２は、マルチプレクサ６０４に入力とし
て供給される。カウンタ６０２のビット２は、信号ＰＭＣ２を提供する。従って
、信号ＰＭＣＥが３クロックにわたってアクティブのとき、信号ＰＭＣ２はハイ
である。マルチプレクサ６０３および６０４はそれぞれ、信号ＰＭＣＩおよびＰ
ＭＣＪを出力する。クロック信号ＰＭＣＬＫは、イネーブル信号ＰＭＣＥがアサ
ートされたときのみにカウンタ６０２に送られ、これにより、カウンタ６０２が
トリガされて各クロックサイクルを計数する。カウンタ６０２は、（１）イネー
ブル信号ＰＭＣＥがデアサートされるたびに１にリセットされる。ビットＰＭ０
０Ｒ［１９：ｌ８］およびＰＭ００Ｒ［２１：２０］は、マルチプレクサ６０３
および６０４が出力する計数値を制御するために用いられる。

【００５９】 図７は、デコーダ回路３０３の実施形態をより詳細に示す。デコーダ回路は、
インバータ７０１およびＡＮＤゲート７０３〜７１９を含む。イネーブル信号Ｐ
ＭＣＥは、入力としてインバータ７０１に提供され、インバータ７０１の出力は
、入力としてＡＮＤゲート７１３〜７１９にそれぞれ提供される。ビットＰＭＳ
［０］と、ビットＰＭＳ［１］の反転と、ビットＰＭＳ［２］の反転とは、入力
としてＡＮＤゲート７０３に提供される。ＡＮＤゲート７０３の出力は、第２の
入力としてＡＮＤゲート７１３に提供される。そうするうちに、ＡＮＤゲート７
０３および７１３は、ビットＰＭＳ［２：０］がバイナリ値「００１」を有し、
かつイネーブル信号ＰＭＣＥがデアサートされる場合のみに、結合してビットＰ
ＭＰ［ｌ］をハイに活性化する。ビットＰＭＳ［０］の反転と、ビットＰＭＳ［
１］と、ビットＰＭＳ［２］の反転とは、入力としてＡＮＤゲート７０４に提供
される。ＡＮＤゲート７０４の出力は、第２の入力としてＡＮＤゲート７１４に
提供される。そうするうちに、ＡＮＤゲート７０４および７１４は、ビットＰＭ
Ｓ［２：０］がバイナリ値「０１０」を有し、かつイネーブル信号ＰＭＣＥがデ
アサートされる場合のみに、結合してビットＰＭＰ［２］を活性化する。ビット
ＰＭＳ［０］と、ビットＰＭＳ［１］と、ビットＰＭＳ［２］の反転とが、入力
としてＡＮＤゲート７０５に提供される。ＡＮＤゲート７０５の出力は、第２の
入力としてＡＮＤゲート７１５に提供される。そうするうちに、ＡＮＤゲート７
０５および７１５は、ビットＰＭＳ［２：０］がバイナリ値「０１１」を有し、
かつイネーブル信号ＰＭＣＥがデアサートされる場合のみに結合してビットＰＭ
Ｐ［３］を活性化する。ビットＰＭＳ［０］の反転と、ビットＰＭＳ［１］の反
転と、ビットＰＭＳ［２］とが、入力としてＡＮＤゲート７０６に提供される。
ＡＮＤゲート７０６の出力は、第２の入力としてＡＮＤゲート７１６に提供され
る。そうするうちに、ＡＮＤゲート７０６および７１６は、ビットＰＭＳ［２：
０］がバイナリ値「１００」を有し、かつイネーブル信号ＰＭＣＥがデアサート
される場合のみに、結合してビットＰＭＰ［４］を活性化する。ビットＰＭＳ［
０］と、ビットＰＭＳ［１］の反転と、ビットＰＭＳ［２］とが、入力としてＡ
ＮＤゲート７０７に提供される。ＡＮＤゲート７０７の出力は、第２の入力とし
てＡＮＤゲート７１７に提供される。そうするうちに、ＡＮＤゲート７０７およ
び７１７は、ビットＰＭＳ［２：０］がバイナリ値「１０１」を有し、かつイネ
ーブル信号ＰＭＣＥがデアサートされる場合のみに、結合してビットＰＭＰ［５
］を活性化する。ビットＰＭＳ［０］の反転と、ビットＰＭＳ［１］と、ビット
ＰＭＳ［２］とが、入力としてＡＮＤゲート７０８に提供される。ＡＮＤゲート
７０８の出力は、第２の入力としてＡＮＤゲート７１８に提供される。そうする
うちに、ＡＮＤゲート７０８および７１８は、ビットＰＭＳ［２：０］がバイナ
リ値「１１０」を有し、かつイネーブル信号ＰＭＣＥがデアサートされる場合の
みに、結合してビットＰＭＰ［６］を活性化する。最後に、ビットＰＭＳ［０］
と、ビットＰＭＳ［１］と、ビットＰＭＳ［２］とが、入力としてＡＮＤゲート
７０９に提供される。ＡＮＤゲート７０９の出力は、第２の入力としてＡＮＤゲ
ート７１９に提供される。そうすうるうちに、ＡＮＤゲート７０９および７１９
は、ビットＰＭＳ［２：０］がバイナリ値「１１１」を有し、かつイネーブル信
号ＰＭＣＥがデアサートされる場合のみに、結合してビットＰＭＰ［７］を活性
化する。そうするうちに、ＰＭＰ［ｌ］は、サブ状態Ｓｘ１（ｘ＝０、１、２、
３および４）における第１のクロックサイクルにおいて生成される１クロックの
パルスとなる。同様に、ＰＭＰ［２］〜ＰＭＰ［７］もそれぞれ、サブ状態Ｓｘ
２〜Ｓｘ７（ｘ＝０、１、２、３および４）における第１のクロックサイクルに
おいて生成される１クロックのパルスとなる。

【００６０】 ビットＰＭＳ［３］、ＰＭＳ［４］およびＰＭＳ［５］の反転が、出力が信号
ＰＭＤ０ＸであるＡＮＤゲート７１０に入力として提供される。従って、信号Ｐ
ＭＤ０Ｘは、状態Ｓ０ｘ（ｘ＝０、１、２、３、４、５、６および７）において
アクティブハイである。ビットＰＭＳ［３］と、ビットＰＭＳ［４］の反転と、
ビットＰＭＳ［５］の反転とは、信号ＰＭＤ１Ｘを出力するＡＮＤゲート７１１
に入力として提供される。従って、信号ＰＭＤ１Ｘは、状態Ｓ１ｘ（ｘ＝０、１
、２、３、４、５、６および７）においてアクティブハイである。最後に、ビッ
トＰＭＳ［３］の反転と、ＰＭＳ［４］と、ビットＰＭＳ［５］の反転とが、信
号ＰＭＤ２Ｘを出力するＡＮＤゲート７１２に入力として提供される。従って、
信号ＰＭＤ２Ｘは、状態Ｓ２ｘ（ｘ＝０、１、２、３、４、５、６および７）に
おいてアクティブハイである。

【００６１】 図８は、クロックイネーブル回路３０４の実施形態をより詳細に示す。クロッ
クイネーブル回路３０４は、発振器イネーブル信号（すなわち、ＰＭＯＳＣＥＮ
、ＰＬＬ１のイネーブル信号ＰＭＰＬＬ１ＥＮ、ＰＬＬ２のイネーブル信号ＰＭ
ＰＬＬ２ＥＮ、およびＰＬＬ３のイネーブル信号ＰＭＰＬＬ３ＥＮ）を生成する
ように設計された４つのサブ回路からなる。ＰＬＬ１イネーブル信号ＰＭＰＬＬ
１ＥＮ、ＰＬＬ２イネーブル信号ＰＭＰＬＬ２ＥＮ、およびＰＬＬ３イネーブル
信号ＰＭＰＬＬ３ＥＮを生成するために用いられるこれら３つのサブ回路は、構
造上では互いに同一である。このようなものとして、簡潔かつ分かり易くするた
め、本明細書中、ＰＬＬ１イネーブル信号ＰＭＰＬＬ１ＥＮを生成するために用
いられるサブ回路のみについて詳細に説明する。なぜならば、このサブ回路につ
いての説明は、入力が異なる点以外は、ＰＬＬ２イネーブル信号ＰＭＰＬＬ２Ｅ
ＮおよびＰＬＬ３イネーブル信号ＰＭＰＬＬ３ＥＮを生成するために用いられる
サブ回路にも同様に当てはまるからである。

【００６２】 ＰＬＬ１イネーブル信号ＰＭＰＬＬ１ＥＮを生成するサブ回路は、ＡＮＤゲー
ト８１３〜８１４、ＯＲゲート８１５、Ｄタイプのフリップフロップ８１６、Ａ
ＮＤゲート８１７〜８１８、ＯＲゲート８１９、ＡＮＤゲート８２０、Ｄタイプ
のフリップフロップ８２１、およびＡＮＤゲート８２２を含む。ＡＮＤゲート８
１３は、ビットＰＭＤ１およびＰＭ０１Ｒ［１］を入力として受け取る。ビット
ＰＭＤ１は、現在ＰＭ状態装置３５１が状態Ｄ１であるかまたは状態Ｄ１に遷移
しているかを示すために用いられる。ビットＰＭ０１Ｒ［ｌ］は、ＰＬＬ１が状
態Ｄ１においてイネーブル可能かどうかを示す。従って、ＰＭ状態装置３５１が
現在Ｄ１であるかまたはＤ１に遷移しているところでありかつＰＬＬ１が状態Ｄ
１においてイネーブル可能である場合のみに、ＡＮＤゲート８１３はハイ信号を
出力する。ＡＮＤゲート８１４は、ビットＰＭＤ２およびＰＭ０２Ｒ［１］を入
力として受け取る。ビットＰＭＤ２は、現在ＰＭ状態装置３５１が状態Ｄ２であ
るかまたは状態Ｄ２に遷移しているかを示すために用いられる。ビットＰＭ０２
Ｒ［ｌ］は、ＰＬＬ１が状態Ｄ２においてイネーブル可能かどうかを示す。従っ
て、ＰＭ状態装置３５１が現在Ｄ２であるかまたはＤ２に遷移しており、かつＰ
ＬＬ１が状態Ｄ２においてイネーブル可能である場合のみに、ＡＮＤゲート８１
４はハイ信号を出力する。

【００６３】 ＡＮＤゲート８１３〜８１４の出力は、ＯＲゲート８１５に入力として提供さ
れる。ＯＲゲート８１５は、ビットＰＭＤ０を第３の入力として受け取る。ビッ
トＰＭＤ０は、ＰＭ状態装置３５１が現在状態Ｄ０であるのかまたは状態Ｄ０に
遷移していることを示すために用いられる。従って、現在ＰＭ状態装置３５１が
状態Ｄ０であるかまたは状態Ｄ０に遷移している場合、もしくは現在ＰＭ状態装
置３５１が状態Ｄ１であるかまたは状態Ｄ１に遷移しており、かつＰＬＬ１が状
態Ｄ１においてイネーブル可能である場合、もしくはＰＭ状態装置３５１が現在
状態Ｄ２であるかまたは状態Ｄ２に遷移しており、かつＰＬＬ１が状態Ｄ２にお
いてイネーブル可能である場合、ＯＲゲート８１５は、クロック信号ＰＭＣＬＫ
によってクロックされるＤタイプのフリップフロップ８１６の入力にハイ信号を
出力する。クロック信号ＰＭＣＬＫの各立ち上がりエッジにおいて、フリップフ
ロップ８１６は、その現在の入力をラッチし、ラッチした入力をその出力に提供
する。従って、ＯＲゲート８１５の出力がハイになると、フリップフロップ８１
６の出力がハイになる。信号ＰＭＲＳＴＬは、リセット信号としてフリップフロ
ップ８１６に提供される。フリップフロップ８１６の出力は、入力としてＡＮＤ
ゲート８１７に提供され、フリップフロップ８１６の出力の反転は、入力として
ＡＮＤゲート８１８に提供される。

【００６４】 ＡＮＤゲート８１７は、ビットＰＭＰ１をその第２の入力として受け取る。こ
のビットＰＭＰ１は、サブ状態Ｓｘ１（ｘ＝０、１、２、３および４）の開始部
分を示す。ＡＮＤゲート８１７の出力は、入力としてＤタイプのフリップフロッ
プ８２１およびＯＲゲート８１９に提供される。ＡＮＤゲート８１８は、ビット
ＰＭＰ７をその第２の入力として受け取る。このビットＰＭＰ７は、サブ状態Ｓ
ｘ７（ｘ＝０、１、２、３および４）の開始部分を示す。ＡＮＤゲート８１８の
出力は、第２の入力としてＯＲゲート８１９に提供される。ＯＲゲート８１９の
出力は、入力としてＡＮＤゲート８２０に提供される。このＡＮＤゲート８２０
は、クロック信号ＰＭＣＬＫを第２の入力として受け取る。ＡＮＤゲート８２０
の出力は、フリップフロップ８２１をクロックするために用いられる。ＡＮＤゲ
ート８２０は、フリップフロップ８２１がクロック信号ＰＭＣＬＫの立ち上がり
エッジにおいてその入力をラッチすることを可能にする。ＡＮＤゲート８２０の
出力は、ＡＮＤゲート８１７の出力がハイである場合またはＡＮＤゲート８１８
の出力がハイである場合のみに、イネーブルされる。ＰＭＰ１およびＰＭＰ７が
同時に活性化されることはないため、１つの出力のみがハイになり得る点に留意
されたい。ＡＮＤゲート８１７の出力がハイになると、信号ＰＭＣＬＫの次の立
ち上がりエッジにおいてＤタイプのフリップフロップ８２１の出力が設定される
。ＡＮＤゲート８１８の出力がハイになると、ＡＮＤゲート８１７の出力はロー
となり、信号ＰＭＣＬＫの次の立ち上がりエッジにおいてＤタイプのフリップフ
ロップ８２１の出力がリセットされる。フリップフロップ８２１の出力は、入力
としてＡＮＤゲート８２２に提供される。このＡＮＤゲート８２２は、ビットＰ
Ｍ００Ｒ［ｌ］をその第２の入力として受け取る。ビットＰＭ００Ｒ［１］は、
ＰＬＬ１がイネーブルされるかどうかを示す。信号ＰＭＲＳＴＬは、リセット信
号としてフリップフロップ８２１に提供される。そうするうちに、ＰＬＬ１イネ
ーブル信号ＰＭＰＬＬ１ＥＮは、フリップフロップ８０６の出力に応じて、ビッ
トＰＭＰ１がアクティブのときに活性化され、ＰＭＰ７がアクティブのときに非
活性化される。

【００６５】 ＰＬＬ２イネーブル信号ＰＭＰＬＬ２ＥＮおよびＰＬＬ３イネーブル信号ＰＭ
ＰＬＬ３ＥＮを生成するために用いられるサブ回路は、上述したＰＬＬ１イネー
ブル信号ＰＭＰＬＬ１ＥＮを生成するために用いられるサブ回路と同一である。
しかし、予想されるように、ＰＬＬ２イネーブル信号ＰＭＰＬＬ２ＥＮを生成す
るために用いられるサブ回路は、ＰＬＬ２が状態Ｄ１およびＤ２においてそれぞ
れイネーブル可能かどうかを示す２つの異なる入力ビットＰＭ０１Ｒ［２］およ
びＰＭ０２Ｒ［２］を受け取る。同様に、ＰＬＬ２イネーブル信号ＰＭＰＬＬ３
ＥＮを生成するために用いられるサブ回路は、ＰＬＬ３が状態Ｄ１およびＤ２に
おいてそれぞれイネーブル可能であるかどうかを示す２つの異なる入力ビットＰ
Ｍ０１Ｒ［３］およびＰＭ０２Ｒ［３］を受け取る。

【００６６】 発振器イネーブル信号ＰＭＯＳＣＥＮを生成するために用いられるサブ回路は
、ＰＬＬ１イネーブル信号ＰＭＰＬＬ１ＥＮ、ＰＬＬ２イネーブル信号ＰＭＰＬ
Ｌ２ＥＮ、およびＰＬＬ３イネーブル信号ＰＭＰＬＬ３ＥＮを生成するために用
いられるサブ回路とほとんど同じである。しかし、発振器イネーブル信号ＰＭＯ
ＳＣＥＮを生成するために用いられるサブ回路は、２つの別のＡＮＤゲートを含
む。従って、ＯＲゲート８０５は、他のサブ回路の場合はその相対物が３つ（例
えば、ＯＲゲート８１５、８２５および８３５）であるのとは異なり、５つの入
力を有する。その理由は、ＯＲゲート８０５は、状態Ｓ０ｘ〜Ｓ４ｘ（ｘ＝０、
１、２、３、４、５、６、７）全てにおいて、発振器を選択的にイネーブルする
能力を提供しなければならないためである。Ｄ３状態およびＤ４状態でディセー
ブルされるＰＬＬ１、ＰＬＬ２およびＰＬＬ３とは異なり、この実施形態におい
て、発振器は、ＰＭ００Ｒ［１６］およびＰＭ００Ｒ［１７］による制御通りに
Ｄ３状態およびＤ４状態でイネーブルされ得る。この違い以外は、発振器イネー
ブル信号ＰＭＯＳＣＥＮを生成するために用いられるサブ回路は、上述したサブ
回路とほとんど同じである。この理由のため、本明細書中、発振器イネーブル信
号ＰＭＯＳＣＥＮを生成するために用いられるサブ回路はについてはこれ以上言
及しない。

【００６７】 図９Ａは、メモリイネーブル回路３０５の実施形態のより詳細な実施形態を示
す。図９Ａに示すように、メモリイネーブル回路３０５は、ＡＮＤゲート９００
〜９０２、Ｄタイプのフリップフロップ９０３、ＡＮＤゲート９０４〜９０５、
ＯＲゲート９０６、ＡＮＤゲート９０７、Ｄタイプのフリップフロップ９０８、
ＯＲゲート９０９、およびＸＯＲゲート９１０を含む。ＡＮＤゲート９００は、
ビットＰＭＤ１およびＰＭ０１Ｒ［４］を入力として受け取る。ビットＰＭＤ１
は、ＰＭ状態装置３５１が現在状態Ｄ１であるかまたは状態Ｄ１に遷移している
かどうかを示すために用いられる。ビットＰＭ０１Ｒ［４］は、ＭＩＵ２０７が
状態Ｄ１においてイネーブル可能かどうかを示す。従って、現在ＰＭ状態装置３
５１が状態Ｄ１であるかまたは状態Ｄ１に遷移している場合でありかつＭＩＵ２
０７が状態Ｄ１においてイネーブル可能である場合にのみ、ＡＮＤゲート９００
は、ハイ信号を出力する。ＡＮＤゲート９０１は、ビットＰＭＤ２およびＰＭ０
２Ｒ［４］を入力として受け取る。ビットＰＭＤ２は、現在ＰＭ状態装置３５１
が状態Ｄ２であるかまたは状態Ｄ２に遷移しているところかどうかを示すために
用いられる。ビットＰＭ０２Ｒ［４］は、ＭＩＵ２０７が状態Ｄ２においてイネ
ーブル可能かどうかを示す。従って、現在ＰＭ状態装置３５１が状態Ｄ２である
かまたは状態Ｄ２に遷移している場合でありかつＭＩＵ２０７が状態Ｄ２におい
てイネーブル可能である場合にのみ、ＡＮＤゲート９０１は、ハイ信号を出力す
る。

【００６８】 ＡＮＤゲート９００〜９０１の出力が、ビットＰＭＤ０と共にＯＲゲート９０
９に入力として提供される。ビットＰＭＤ０は、現在ＰＭ状態装置３５１が状態
Ｄ０であるかまたは状態Ｄ０に遷移しているかどうかを示すために用いられる。
従って、ＰＭ状態装置３５１が状態Ｄ０であるかまたは状態Ｄ０に遷移している
場合、もしくは現在ＰＭ状態装置３５１が状態Ｄ１であるかまたは状態Ｄ１に遷
移しており、かつＭＩＵ２０７が状態Ｄ１においてイネーブル可能である場合、
もしくは現在ＰＭ状態装置３５１が状態Ｄ２であるかまたは状態Ｄ２に遷移して
おり、かつＭＩＵ２０７が状態Ｄ２においてイネーブル可能である場合、ＯＲゲ
ート９０９は、ＡＮＤゲート９０２の入力にハイ信号を出力する。ＡＮＤゲート
９０２は、信号ＭＩＵＥＮＡを第２の入力として受取り、この信号ＭＩＵＥＮＡ
は、ＭＩＵ２０７をイネーブル／ディセーブルするプログラム可能なレジスタビ
ットである。ＡＮＤゲート９０２の出力は、Ｄタイプのフリップフロップ９０３
の入力として提供される。このＤタイプのフリップフロップ９０３は、クロック
信号ＰＭＣＬＫによってクロックされる。クロック信号ＰＭＣＬＫの各立ち上が
りエッジにおいて、フリップフロップ９０３は、その現在の入力をラッチし、ラ
ッチした入力をその出力として提供する。従って、信号ＭＩＵＥＮＡがアサート
されると、ＡＮＤゲート９０２の出力がハイになると、フリップフロップ９０３
の出力はハイになる。信号ＰＭＲＳＴＬは、リセット信号としてフリップフロッ
プ９０３に提供される。フリップフロップ９０３の出力は、入力としてＡＮＤゲ
ート９０４およびＸＯＲゲート９１０に提供される。フリップフロップ９０３の
反転も、ＡＮＤゲート９０５の入力として提供される。

【００６９】 ＡＮＤゲート９０４は、第２の入力として、サブ状態Ｓｘ２（ここで、ｘ＝０
、１、２、３および４である）の始まりを示すビットＰＭＰ２を受信する。ＡＮ
Ｄゲート９０４の出力は、Ｄ型フリップフロップ９０８およびＯＲゲート９０６
の入力として提供される。ＡＮＤゲート９０５が、第２の入力として、サブ状態
Ｓｘ６（ここで、ｘ＝０、１、２、３および４である）の始まりを示すビットＰ
ＭＰ６を受信する。ＡＮＤゲート９０５の出力が、第２の入力として、ＯＲゲー
ト９０６に提供される。ＯＲゲート９０６の出力は、入力として、クロック信号
ＰＭＣＬＫを第２の入力として受信する、ＡＮＤゲート９０７に提供される。Ａ
ＮＤゲート９０７の出力は、フリップフロップ９０８をクロックさせるために用
いられる。ＡＮＤゲート９０７が、フリップフロップ９０８がクロック信号ＰＭ
ＣＬＫの立ち上がりエッジで、入力をラッチすることを可能にする。フリップフ
ロップ９０８の出力は、ＭＩＵイネーブル信号ＰＭＭＩＵＥＮとして提供される
。信号ＰＭＲＳＴＬが、リセット信号として、フリップフロップ９０８に提供さ
れる。この間に、ＭＩＵイネーブル信号ＰＭＭＩＵＥＮが、ビットＰＭＰ２がア
クティブである場合にアクティブ化され、ビットＰＭＰ６がフリップフロップ９
０３の出力に依存してアクティブである場合にイナクティブ化される。イネーブ
ル信号ＰＭＭＩＵＥＮが、出力が信号ＭＩＵＰＳである、ＸＯＲゲート９１０の
第２の入力として提供される。よって、ＭＩＵ２０７がイネーブルされている場
合、またはＭＩＵ２０７がディセーブルされて、ＭＩＵ電力配列（ｐｏｗｅｒ
ｓｅｑｕｅｎｃｉｎｇ）が必要とされることを示す場合に、信号ＭＩＵＰＳがハ
イにアサートされる。

【００７０】 図９Ｂは、ＭＩＵ２０７がイネーブル／ディセーブルされている場合には電力
配列が必要とされないため、図９Ａの相対物のメモリイネーブル回路３０５とは
異なって、信号ＭＩＵＰＳを生成しない、メモリイネーブル回路３０５’の代替
的な実施形態をより詳細に示す。図９Ｂにおいて、素子は、図９Ａの相対物に対
応する、ダッシュが付された参照番号を有する。図９Ａで示したように、メモリ
イネーブル回路３０５’は、ＡＮＤゲート９００’〜９０２’、Ｄ型フリップフ
ロップ９０３’、ＡＮＤゲート９０４’および９０５’、ＯＲゲート９０６’、
ＡＮＤゲート９０７’、Ｄ型フリップフロップ９０８’、ならびにＯＲゲート９
０９’を含む。メモリイネーブル回路３０５とは異なって、メモリイネーブル回
路３０５’は、信号ＭＩＵＰＳを生成するための対応するＯＲゲート９１０を有
さない。また、入力として、ＯＲゲート９００’の出力を受信せずに、ＡＮＤゲ
ート９０２’は、入力として、フリップフロップ９０８’の出力を受信する。残
りの素子および関連づけられた接続は、図９Ａのものと等しい。図９Ａに関して
提供されるメモリイネーブル回路３０５を詳細に説明したので、図９Ｂの代替的
なメモリイネーブル回路３０５’の動作および構成は、当業者には明白である。
この理由および簡潔さのために、代替的なメモリイネーブル回路３０５’の詳細
な説明はしない。

【００７１】 図１０は、ディスプレイイネーブル回路３０６の１つの実施形態をさらに詳細
に示す。ディスプレイイネーブル回路３０６は、グラフィックスイネーブル信号
ＰＭＧＥＥＮ、ＤＡＣイネーブル信号ＰＭＤＡＣＥＮ、グラフィックスディスプ
レイコントローラ１イネーブル信号ＰＭＤＣ１ＥＮ、ディスプレイコントローラ
１に対するウインドーイネーブル信号ＰＭＤＣ１ＷＥＮ、ディスプレイコントロ
ーラ１に対するカーソルイネーブル信号ＰＭＤＣ１ＣＥＮ、グラフィックスディ
スプレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮ、ディスプレイコントロ
ーラ２に対するウインドーイネーブル信号ＰＭＤＣ２ＷＥＮ、およびディスプレ
イコントローラ２に対するカーソルイネーブル信号ＰＭＤＣ２ＣＥＮを生成する
ように設計された、８個のサブ回路から成る。グラフィックスイネーブル信号Ｐ
ＭＧＥＥＮ、ＤＡＣイネーブル信号ＰＭＤＡＣＥＮ、グラフィックスディスプレ
イコントローラ１イネーブル信号ＰＭＤＣ１ＥＮ、およびグラフィックスディス
プレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮを生成するために用いられ
る４個のサブ回路は、構成の点において、相互に等しい。よって、簡潔さおよび
明瞭さのために、ここでは、グラフィックスイネーブル信号ＰＭＧＥＥＮを生成
するために用いられるサブ回路のみを詳細に説明するが、この説明は、入力が異
なる以外は、ＤＡＣイネーブル信号ＰＭＤＡＣＥＮ、グラフィックスディスプレ
イコントローラ１イネーブル信号ＰＭＤＣ１ＥＮ、およびグラフィックスディス
プレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮを生成するために用いられ
るサブ回路にも等しく適用できる。

【００７２】 グラフィックスイネーブル信号ＰＭＧＥＥＮを生成するサブ回路は、ＡＮＤゲ
ート１００１および１００２、ＯＲゲート１００３、Ｄ型フリップフロップ１０
０４、ＡＮＤゲート１００５および１００６、ＯＲゲート１００７、ＡＮＤゲー
ト１００８、Ｄ型フリップフロップ１００９、ならびにＡＮＤゲート１０１０を
含む。ＡＮＤゲート１００１は、入力として、ビットＰＭＤ１およびＰＭ０１Ｒ
［６］を受信する。ビットＰＭＤ１は、ＰＭ状態装置３５１が、現在、状態Ｄ１
にあるか、または状態Ｄ１に遷移していることを示すために用いられる。ビット
ＰＭ０１Ｒ［６］は、ＧＥ２０６が状態Ｄ１でイネーブルされることが可能であ
るかどうかを示す。よって、ＰＭ状態装置３５１が、現在、状態Ｄ１にあるか、
または状態Ｄ１に遷移しており、且つＧＥ２０６が状態Ｄ１でイネーブルされる
ことが可能である場合、ＡＮＤゲート１００１は、ハイ信号を出力する。ＡＮＤ
ゲート１００２は、入力として、ビットＰＭＤ２およびＰＭ０２Ｒ［６］を受信
する。ビットＰＭＤ２は、ＰＭ状態装置３５１が、現在、状態Ｄ２にあるか、ま
たは状態Ｄ２に遷移していることを示すために用いられる。ビットＰＭ０２Ｒ［
６］は、ＧＥ２０６が状態Ｄ２でイネーブルされることが可能であるかどうかを
示す。よって、状態装置が、現在、状態Ｄ２にあるか、または状態Ｄ２に遷移し
ており、且つＧＥ２０６が状態Ｄ２でイネーブルされることが可能である場合、
ＡＮＤゲート１００２は、ハイ信号を出力する。

【００７３】 ＡＮＤゲート１００１および１００２の出力が、ビットＰＭＤ０を第３の入力
として受信する、ＯＲゲート１００３の入力として提供される。ビットＰＭＤ０
は、ＰＭ状態装置３５１が、現在、状態Ｄ０にあるか、または状態Ｄ０に遷移し
ていることを示すために用いられる。よって、ＰＭ状態装置３５１が、現在、状
態Ｄ０にあるか、または状態Ｄ０に遷移している場合、あるいはＰＭ状態装置３
５１が、現在、状態Ｄ１にあるか、または状態Ｄ１に遷移しており、且つＧＥ２
０６が状態Ｄ１でイネーブルされることが可能である場合、もしくはＰＭ状態装
置３５１が、現在、状態Ｄ２にあるか、または状態Ｄ２に遷移しており、且つＧ
Ｅ２０６が状態Ｄ２でイネーブルされることが可能である場合、ＯＲゲート１０
０３は、クロック信号ＰＭＣＬＫによってクロックされるＤ型フリップフロップ
１００４に、ハイ信号を出力する。クロック信号ＰＭＣＬＫの各立ち上がりエッ
ジで、フリップフロップ１００４が、電流入力をラッチし、出力に提供する。従
って、ＯＲゲート１００３の出力がハイである場合、フリップフロップ１００４
の出力はハイである。信号ＰＭＲＳＴＬが、リセット信号として、フリップフロ
ップ１００４に提供される。フリップフロップ１００４の出力が、入力として、
ＡＮＤゲート１００５に提供され、フリップフロップ１００４の反転出力が、入
力として、ＡＮＤゲート１００６に提供される。

【００７４】 ＡＮＤゲート１００５は、第２の入力として、サブ状態Ｓｘ３の始まりを示す
ビットＰＭＰ３を受信する。ＡＮＤゲート１００５の出力が、入力として、Ｄ型
フリップフロップ１００９およびＯＲゲート１００７に提供される。ＡＮＤゲー
ト１００６は、第２の入力として、サブ状態Ｓｘ５の始まりを示すビットＰＭＰ
５を受信する。ＡＮＤゲート１００６の出力は、第２の入力として、ＯＲゲート
１００７に提供される。ＯＲゲート１００７の出力は、入力として、クロック信
号ＰＭＣＬＫを第２の入力として受信する、ＡＮＤゲート１００８に提供される
。ＡＮＤゲート１００８の出力が、フリップフロップ１００９をクロックさせる
ために用いらる。ＡＮＤゲート１００８は、フリップフロップ１００９がクロッ
ク信号ＰＭＣＬＫの立ち上がりエッジで、入力をラッチすることを可能にする。
フリップフロップ１００９の出力は、入力として、ビットＰＭ００Ｒ［８］を第
２の入力として受信する、ＡＮＤゲート１０１０に提供される。ビットＰＭ００
Ｒ［８］は、ＧＥ２０６がイネーブルされるかどうかを示す。信号ＰＭＲＳＴＬ
が、リセット信号として、フリップフロップ１００９に提供される。この間に、
ＰＭ００Ｒ［８］がハイである場合、ＧＥ２０６イネーブル信号ＰＭＧＥＥＮが
、ビットＰＭＰ３およびフリップフロップ１００４の出力がアクティブである場
合にアクティブ化され、ビットＰＭＰ５がアクティブであり、フリップフロップ
１００４の出力がイナクティブである場合にイナクティブ化される。

【００７５】 ＤＡＣイネーブル信号ＰＭＤＡＣＥＮ、グラフィックスディスプレイコントロ
ーラ１イネーブル信号ＰＭＤＣ１ＥＮ、およびグラフィックスディスプレイコン
トローラ２イネーブル信号ＰＭＤＣ２ＥＮを生成するために用いられるサブ回路
は、上述のＧＥイネーブル信号ＰＭＧＥＥＮを生成するために用いられるサブ回
路と等しい。しかしながら、予期されることであるが、ＤＡＣイネーブル信号Ｐ
ＭＤＡＣＥＮを生成するために用いられるサブ回路が、異なる入力、すなわち、
ＤＡＣ２１０がイネーブルされるかどうかを示すビットＤＣＤＡＣＥＮＡ、ＣＲ
Ｔディスプレイが状態Ｄ１でイネーブルされることが可能であるかどうかを示す
ビットＰＭ０１Ｒ［８］、およびＣＲＴディスプレイが状態Ｄ２でイネーブルさ
れることが可能であるかどうかを示すＰＭ０２Ｒ［８］を受信する。同様に、グ
ラフィックスディスプレイコントローラ１イネーブル信号ＰＭＤＣ１ＥＮを生成
するために用いられるサブ回路が、異なる入力、すなわち、ディスプレイコント
ローラ１がイネーブルされるかどうかを示すＤＣ１ＥＮＡ、ディスプレイコント
ローラ１が状態Ｄ１でイネーブルされることが可能であるかどうかを示すＰＭ０
１Ｒ［１６］、およびディスプレイコントローラ１が状態Ｄ２でイネーブルされ
ることが可能であるかどうかを示すＰＭ０２Ｒ［１６］を受信する。同様に、グ
ラフィックスディスプレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮを生成
するために用いられるサブ回路が、異なる入力、すなわち、ディスプレイコント
ローラ２がイネーブルされるかどうかを示すＤＣ２ＥＮＡ、ディスプレイコント
ローラ２が状態Ｄ１でイネーブルされることが可能であるかどうかを示すＰＭ０
１Ｒ［２４］、およびディスプレイコントローラ２が状態Ｄ２でイネーブルされ
ることが可能であるかどうかを示すＰＭ０２Ｒ［２４］を受信する。簡潔さのた
め、これらのサブ回路に関しては、ここではさらには論じない。

【００７６】 ディスプレイコントローラ１は、ウインドーコントローラ１サブ回路、および
カーソル１サブ回路からなる。イネーブル信号ＰＭＤＣ１ＷＥＮがアクティブで
ある場合、ウインドーコントローラ１サブ回路がイネーブルされることが可能で
ある。同様に、イネーブル信号ＰＭＤＣ１ＣＥＮがアクティブである場合、カー
ソルコントローラ１サブ回路がイネーブルされることが可能である。信号ＰＭＤ
Ｃ１ＷＥＮおよびＰＭＤＣ１ＣＥＮがともに、信号ＰＭＤＣ１ＥＮがアクティブ
であり、且つウインドーコントローラ１およびカーソル１サブ回路が相応してイ
ネーブルされる場合にのみ有効であることに留意されたい。

【００７７】 ディスプレイコントローラ１に対するウインドーイネーブル信号ＰＭＤＣ１Ｗ
ＥＮを生成するために用いられるサブ回路は、ＡＮＤゲート１０４１および１０
４２、ＯＲゲート１０４３、ならびにＡＮＤゲート１０５２から成る。ＡＮＤゲ
ート１０４１は、入力として、状態Ｓ１ｘ（ここで、ｘ＝１、２、３、４、５、
６および７）に関連する電力配列が発生しているかどうかを示すビットＰＭＤ１
Ｘ、およびウインドーが状態Ｄ１でイネーブルされることが可能であるかどうか
を示すビットＰＭ０１Ｒ［１７］を受信する。ＡＮＤゲート１０４１の出力が、
入力として、ＯＲゲート１０４３に提供される。ＡＮＤゲート１０４２は、入力
として、状態Ｓ２ｘ（ここで、ｘ＝１、２、３、４、５、６および７）に関連す
る電力配列が発生しているかどうかを示すビットＰＭＤ２ｘ、およびウインドー
が状態Ｄ２でイネーブルされることが可能であるかどうかを示すビットＰＭ０２
Ｒ［１７］を受信する。ＡＮＤゲート１０４２の出力が、入力として、ＯＲゲー
ト１０４３に提供される。ＯＲゲート１０４３は、第３の入力として、状態Ｓ０
ｘ（ここで、ｘ＝１、２、３、４、５、６および７）に関連する電力配列が発生
しているかどうかを示すビットＰＭＤ０ｘを受信する。ＯＲゲート１０４３の出
力が、グラフィックスディスプレイコントローラ１イネーブル信号ＰＭＤＣ１Ｅ
Ｎと共に、入力として、ＡＮＤゲート１０５２に提供される。ＡＮＤゲート１０
５２の出力は、ディスプレイコントローラ１に対するウインドーイネーブル信号
ＰＭＤＣ１ＷＥＮである。

【００７８】 ディスプレイコントローラ１に対するカーソルイネーブル信号ＰＭＤＣ１ＣＥ
Ｎ、ディスプレイコントローラ２に対するウインドーイネーブル信号ＰＭＤＣ２
ＷＥＮ、およびディスプレイコントローラ２に対するカーソルイネーブル信号Ｐ
ＭＤＣ２ＣＥＮを生成するために用いられるサブ回路は、上述のディスプレイコ
ントローラ１に対するウインドーイネーブル信号ＰＭＤＣ１ＷＥＮを生成するた
めに用いられるサブ回路と等しい。しかしながら、予期されることであるが、デ
ィスプレイコントローラ２に対するウインドーイネーブル信号ＰＭＤＣ２ＷＥＮ
を生成するために用いられるサブ回路が、異なる入力、すなわち、グラフィック
スディスプレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮ、ならびにウイン
ドーが状態Ｄ１でイネーブルされることが可能であるかどうかを示すビットＰＭ
０１Ｒ［２５］、およびウインドーが状態Ｄ２でイネーブルされることが可能で
あるかどうかを示すビットＰＭ０２Ｒ［２５］を受信する。同様に、ディスプレ
イコントローラ１に対するカーソルイネーブル信号ＰＭＤＣ１ＣＥＮを生成する
ために用いられるサブ回路が、異なる入力、すなわち、カーソルが状態１でイネ
ーブルされるかどうかを示すビットＰＭ０１Ｒ［１９］、およびカーソルが状態
Ｄ２でイネーブルされることが可能であるかどうかを示すＰＭ０２Ｒ［１９］を
受信する。同様に、ディスプレイコントローラ２に対するカーソルイネーブル信
号ＰＭＤＣ２ＣＥＮを生成するために用いられるサブ回路が、異なる入力、すな
わち、カーソルが状態Ｄ１でイネーブルされることが可能であるかどうかを示す
ビットＲＭ０１Ｒ［２７］、およびカーソルが状態Ｄ２でイネーブルされること
が可能であるかどうかを示すＰＭ０２Ｒ［２７］を受信する。簡潔さのため、こ
れらのサブ回路に関しては、ここではさらには論じない。

【００７９】 図１１は、フラットパネルイネーブル回路３０７の１つの実施形態をより詳細
に示す。図１１に示すとおり、フラットパネルイネーブル回路３０７は、電源１
イネーブル信号ＰＭＥＮＶＤＤ、電源２イネーブル信号ＰＭＥＮＶＥＥ、フラッ
トパネルインターフェースイネーブル信号ＰＭＥＮＣＴＬ、および信号ＦＰＰＳ
を生成する。信号ＰＭＥＮＣＴＬが、ＦＰＩ２０９がイネーブルされるかどうか
を示し、信号ＦＰＰＳが、フラットパネル電力配列が必要であるかどうか（すな
わち、フラットパネルディスプレイがイネーブルまたはディセーブルされている
場合に）を示し、電源１イネーブル信号ＰＭＥＮＶＤＤが、電源１がイネーブル
されるかどうかを示し、電源２イネーブル信号ＰＭＥＮＶＥＥが、電源２がイネ
ーブルされるかどうかを示す。フラットパネルイネーブル回路３０７は、ＡＮＤ
ゲート１１０１および１１０２、ＯＲゲート１１０３、ＡＮＤゲート１１０４、
Ｄ型フリップフロップ１１０５、ＡＮＤゲート１１０６および１１０７、ＯＲゲ
ート１１０８、ＡＮＤゲート１１０９、Ｄ型フリップフロップ１１１０、ＡＮＤ
ゲート１１１１および１１１２、ＯＲゲート１１１３、ＡＮＤゲート１１１４お
よび１１１５、ＯＲゲート１１１６、ＡＮＤゲート１１１７、Ｄ型フリップフロ
ップ１１１８、ＡＮＤゲート１１１９、インバータ１１２０、ＡＮＤゲート１１
２１、ならびにＤ型フリップフロップ１１２２を含む。

【００８０】 ＡＮＤゲート１１０１は、入力として、ＰＭ状態装置３５１が、現在，状態Ｄ
１にあるか、または状態Ｄ１に遷移していることを示すビットＰＭＤ１、および
ＦＰＩ２０９が状態Ｄ１でイネーブルされることが可能であるかどうか示すビッ
トＰＭ０１Ｒ［９］を受信する。よって、ＰＭ状態装置３５１が、現在、状態Ｄ
１にあるか、または状態Ｄ１に遷移しており、ＦＰＩ２０９が状態Ｄ１でイネー
ブルされることが可能である場合にのみ、ＡＮＤゲート１１０１はハイ信号を出
力する。ＡＮＤゲート１１０２は、入力として、ビットＰＭＤ２およびＰＭ０２
Ｒ［９］を受信する。ビットＰＭＤ２は、ＰＭ状態装置３５１が、現在、状態Ｄ
２にあるか、または状態Ｄ２に遷移していることを示すために用いられる。ビッ
トＰＭ０２Ｒ［９］は、ＦＰＩ２０９が状態Ｄ２でイネーブルされることが可能
であるかどうかを示す。ＡＮＤゲート１１０１および１１０２の出力は、入力と
して、ＯＲゲート１１０３に提供される。ＯＲゲート１１０３の第３の入力は、
ＰＭ状態装置３５１が、現在、状態Ｄ０にあるか、または状態Ｄ０に遷移してい
ることを示すビットＰＭＤ０である。ＯＲゲート１１０３は、入力として、ＡＮ
Ｄゲート１１０４に出力を提供する。信号ＦＰＩＥＮＡは、ＦＰＩ２０９がイネ
ーブル／ディセーブルされることを示し、信号ＤＣＦＰＩＥＮＡは、データをＦ
ＰＩ２０９に提供している、ディスプレイコントローラ１および２ ２０８もイ
ネーブルされることを示す。

【００８１】 よって、ＰＭ状態装置３５１が、現在、状態Ｄ０にあるか、または状態Ｄ０に
遷移している場合、ＰＭ状態装置３５１が、現在、状態Ｄ１にあるか、または状
態Ｄ１に遷移しており、且つＦＰＩ２０９が状態Ｄ１でイネーブルされることが
可能である場合、もしくはＰＭ状態装置３５１が、現在、状態Ｄ２にあるか、ま
たは状態Ｄ２に遷移しており、且つＦＰＩ２０９が状態Ｄ２でイネーブルされる
ことが可能である場合、ＡＮＤゲート１１０４がハイ信号を、クロック信号ＰＭ
ＣＬＫによってクロックされるＤ型フリップフロップ１１０５に出力する。クロ
ック信号ＰＭＣＬＫの各立ち上がりエッジで、フリップフロップ１１０５が、電
流入力をラッチし、出力に提供する。従って、信号ＦＰＩＥＮＡおよびＤＣＦＰ
ＩＥＮＡが共にハイである場合、ＡＮＤゲート１１０４の出力がハイであるとき
に、フリップフロップ１１０５の出力はハイである。信号ＰＭＲＳＴＬが、リセ
ット信号として、フリップフロップ１１０５に提供される。フリップフロップ１
１０５の出力は、入力として、ＡＮＤゲート１１０６に提供され、フリップフロ
ップ１１０５の反転が、入力として、ＡＮＤゲート１１０７に提供される。

【００８２】 ＡＮＤゲート１１０６が、第２の入力として、サブ状態Ｓｘ３（ここで、ｘ＝
０、１、２、３および４である）の始まりを示すビットＰＭＰ３を受信する。Ａ
ＮＤゲート１１０６の出力は、入力として、Ｄ型フリップフロップ１１１０およ
びＯＲゲート１１０８に提供される。ＡＮＤゲート１１０７は、第２の入力とし
て、サブ状態Ｓｘ５（ここで、ｘ＝０、１、２、３および４である）が完了した
かどうかを示すビットＰＭＰ５を受信する。ＡＮＤゲート１１０７の出力は、第
２の入力として、ＯＲゲート１１０８に提供される。ＡＮＤゲート１１０８の出
力は、入力として、クロック信号ＰＭＣＬＫを第２の入力として受信する、ＯＲ
ゲート１１０９に提供される。ＡＮＤゲート１１０９の出力は、フリップフロッ
プ１１１０をクロックさせるために用いられる。ＡＮＤゲート１１０９は、フリ
ップフロップ１１１０が、クロック信号ＰＭＣＬＫの立ち上がりエッジで、入力
をラッチすることを可能にする。フリップフロップ１１１０の出力は、電源１イ
ネーブル信号ＰＭＥＮＶＤＤである。信号ＰＭＲＳＴＬは、リセット信号として
、フリップフロップ１１１０に提供される。この間に、電源１イネーブル信号Ｐ
ＭＥＮＶＤＤは、ビットＰＭＰ３およびフリップフロップ１１０５の出力がアク
ティブである場合にアクティブ化され、ビットＰＭＰ５がアクティブであり、且
つフリップフロップ１１０５の出力がイナクティブである場合にイナクティブ化
される。

【００８３】 フリップフロップ１１０５の出力はまた、入力として、ＡＮＤゲート１１１４
に提供され、フリップフロップ１１０５の反転は、入力として、ＡＮＤゲート１
１１５に提供される。ＡＮＤゲート１１１４は、第２の入力として、サブ状態Ｓ
ｘ５（ここで、ｘ＝０〜４である）の始まりを示すビットＰＭＰ５を受信する。
ＡＮＤゲート１１１４の出力は、入力として、Ｄ型フリップフロップ１１１８お
よびＯＲゲート１１１６に提供される。ＡＮＤゲート１１１５は、第２の入力と
して、サブ状態Ｓｘ３（ここで、ｘ＝０〜４である）の始まりを示すビットＰＭ
Ｐ３を受信する。ＡＮＤゲート１１１５の出力は、第２の出力として、ＯＲゲー
ト１１１６に提供される。ＯＲゲート１１１６の出力は、入力として、クロック
信号ＰＭＣＬＫを第２の入力として受信する、ＡＮＤゲート１１１７に提供され
る。ＡＮＤゲート１１１７の出力は、フリップフロップ１１１８をクロックさせ
るために用いられる。ＡＮＤゲート１１１７は、フリップフロップ１１１８が、
クロック信号ＰＭＣＬＫの立ち上がりエッジで、入力をラッチすることを可能に
する。フリップフロップ１１１８の出力は、電源２イネーブル信号ＰＭＥＮＶＥ
Ｅである。信号ＰＭＲＳＴＬは、リセット信号として、フリップフロップ１１１
８に提供される。この間に、電源２イネーブル信号ＰＭＥＮＶＥＥが、ビットＰ
ＭＰ５およびフリップフロップ１１０５の出力がアクティブである場合にアクテ
ィブ化され、ビットＰＭＰ３がアクティブであり、且つフリップフロップ１１０
５の出力がイナクティブである場合にイナクティブ化される。

【００８４】 電源１イネーブル信号ＰＭＥＮＶＤＤは、入力として、フリップフロップ１１
０５の反転出力を第２の入力として受信する、ＡＮＤゲート１１１１に提供され
る。ＡＮＤゲート１１１１の出力は、入力として、ＯＲゲート１１１３に提供さ
れる。電源２イネーブル信号ＰＭＥＮＶＥＥの反転は、入力として、フリップフ
ロップ１１０５の出力を第２の入力として受信する、ＡＮＤゲート１１１２に提
供される。ＡＮＤゲート１１１２の出力は、第２の入力として、ＯＲゲート１１
１３に提供される。ＯＲゲート１１１３の出力は、イネーブル信号ＦＰＰＳであ
る。従って、信号ＦＰＰＳは、フラットパネルディスプレイがイネーブルまたは
ディセーブルされている場合にアクティブ化される。

【００８５】 イネーブル信号ＦＰＰＳは、入力として、サブ状態Ｓｘ４（ここで、ｘ＝０、
１、２、３および４である）の始まりを示すビットＰＭＰ４を第２の入力として
受信する、ＡＮＤゲート１１１９に提供される。ＡＮＤゲート１１１９の出力は
、入力として、ＡＮＤゲート１１２１に提供される。ＡＮＤゲート１１２１は、
第２の入力として、クロック信号ＰＭＣＬＫを受信する。ＡＮＤゲート１１２１
の出力は、フリップフロップ１１２２をクロックさせるために用いられる。ＡＮ
Ｄゲート１１２１は、フリップフロップ１１２２が、クロック信号ＰＭＣＬＫの
立ち上がりエッジで、入力をラッチすることを可能にする。フリップフロップ１
１２２の出力は、フラットパネルインターフェースイネーブル信号ＰＭＥＮＣＴ
Ｌである。フラットパネルインターフェースイネーブル信号ＰＭＥＮＣＴＬの反
転は、フリップフロップ１１２２の入力に提供される。信号ＰＭＲＳＴＬは、リ
セット信号として、フリップフロップ１１１８に提供される。この間に、フラッ
トパネルインターフェースイネーブル信号ＰＭＥＮＣＴＬは、イネーブル信号Ｆ
ＰＰＳがアサートされた後に、ビットＰＭＰ４がアクティブである場合に反転さ
れる。

【００８６】 次に、例として、フラットパネルイネーブル回路３０７と関連づけられたパワ
ーアップ配列（ｐｏｗｅｒ−ｕｐ ｓｅｑｕｅｎｃｅ）のタイミング図を示す図
１１Ａ〜１１Ｇを参照する。さらに詳細には、図１１Ａ〜１１Ｃは、それぞれ、
信号ＰＭＰ３〜ＰＭＰ５に関するタイミング図を示す。図１１Ｄ〜１１Ｇは、そ
れぞれ、信号ＰＭＥＮＶＤＤ、ＰＭＥＮＣＴＬ、ＰＭＥＮＶＥＥ、およびＦＰＰ
Ｓに関するタイミング図を示す。示されるとおり、信号ＦＰＰＳがアサートされ
ており、ビットＰＭＰ３がアクティブである場合に、イネーブル信号ＰＭＥＮＶ
ＤＤがアクティブ化される。信号ＦＰＰＳがアサートされており、ビットＰＭ４
がアクティブである場合に、フラットパネルインターフェースイネーブル信号Ｐ
ＭＥＮＣＴＬがアクティブ化される。信号ＦＰＰＳがアサートされており、ビッ
トＰＭＰ５がアクティブである場合に、イネーブル信号ＰＭＥＮＶＥＥがアクテ
ィブ化される。

【００８７】 逆に、図１１Ｈ〜１１Ｎは、例として、フラットパネルイネーブル回路３０７
に関連づけられたパワーダウン配列のタイミング図を示す。さらに詳細には、図
１１Ｈ〜１１Ｊは、それぞれ、信号ＰＭＰ３〜ＰＭＰ５に関するタイミング図を
示す。図１１Ｋ〜１１Ｎは、それぞれ、信号ＰＭＥＮＶＤＤ、ＰＭＥＮＣＴＬ、
ＰＭＥＮＶＥＥ、およびＦＰＰＳに関するタイミング図を示す。示されるとおり
、信号ＦＰＰＳがアサートされており、ビットＰＭＰ３がアクティブである場合
に、イネーブル信号ＰＭＥＮＶＥＥがイナクティブ化される。信号ＦＰＰＳがア
サートされており、ビットＰＭ４がアクティブである場合に、フラットパネルイ
ンターフェースイネーブル信号ＰＭＥＮＣＴＬがイナクティブ化される。信号Ｆ
ＰＰＳがアサートされており、ビットＰＭＰ５がアクティブである場合に、イネ
ーブル信号ＰＭＥＮＶＤＤがイナクティブ化される。パワーダウン配列およびパ
ワーアップ配列は、相互に反対の順序で発生する。例えば、パワーアップ配列で
最初にアクティブ化されるイネーブル信号ＰＭＥＮＶＤＤは、パワーダウン配列
では、最後にイナクティブ化され、パワーアップ配列で最後にアクティブ化され
るイネーブル信号ＰＭＥＮＶＥＥは、パワーダウン配列では、最初にイナクティ
ブ化される。

【００８８】 本発明の１つの実施形態において、電力配列内で、選択的に回路をパワーアッ
プおよびパワーダウンすること、および電力配列期間を選択することを可能にす
るＰＭＵが、１つの配列内で、パワーダウン配列およびパワーアップ配列が起こ
ることを可能にするシステム、装置、および方法が提供される。本発明は特定の
実施形態に関して説明されているが、本発明はそのような実施形態によって制限
されるように解釈されるものではなく、以下の請求の範囲に基づいて解釈される
べきものである。

【図面の簡単な説明】

【図１】 図１は、本発明を実現する、典型的なコンピュータシステムを示すハイレベル
ブロック図である。

【図２】 図２は、図１に示すグラフィックス／表示コントローラ１０７をより詳細に示
すブロック図である。

【図３】 図３は、図２に示す電源管理機器２０５をより詳細に示すブロック図である。

【図３Ａ】 図３Ａは、図３の状態装置の回路３０１をより詳細に示す図である。

【図４】 図４は、図３Ａに示すＰＭ状態装置３５１によって行われる、いくつかの関連
状態を示す第１の状態図である。

【図５】 図５は、図３Ａに示すＰＭ状態装置３５１によって行われる、他の関連状態を
示す第２の状態図である。

【図６】 図６は、図３に示すカウンタ回路３０２の実施形態をより詳細に示すブロック
図である。

【図７】 図７は、図３に示すデコーダ回路３０３の実施形態をより詳細に示すブロック
図である。

【図８】 図８は、図３に示すクロックイネーブル回路３０４の実施形態をより詳細に示
すブロック図である。

【図９Ａ】 図９Ａは、図３に示すメモリイネーブル回路３０５の実施形態をより詳細に示
すブロック図である。

【図９Ｂ】 図９Ｂは、図３に示すメモリイネーブル回路３０５’の代替的な実施形態をよ
り詳細に示すブロック図である。

【図１０】 図１０は、図３に示す表示イネーブル回路３０６の実施形態をより詳細に示す
ブロック図である。

【図１１】 図１１は、図３に示すフラットパネルイネーブル回路３０７の実施形態をより
詳細に示すブロック図である。

【図１１Ａ】 図１１Ａは、フラットパネルイネーブル回路３０７に関連するパワーアップシ
ーケンスの例示的なタイミング図である。

【図１１Ｂ】 図１１Ｂは、フラットパネルイネーブル回路３０７に関連するパワーアップシ
ーケンスの例示的なタイミング図である。

【図１１Ｃ】 図１１Ｃは、フラットパネルイネーブル回路３０７に関連するパワーアップシ
ーケンスの例示的なタイミング図である。

【図１１Ｄ】 図１１Ｄは、フラットパネルイネーブル回路３０７に関連するパワーアップシ
ーケンスの例示的なタイミング図である。

【図１１Ｅ】 図１１Ｅは、フラットパネルイネーブル回路３０７に関連するパワーアップシ
ーケンスの例示的なタイミング図である。

【図１１Ｆ】 図１１Ｆは、フラットパネルイネーブル回路３０７に関連するパワーアップシ
ーケンスの例示的なタイミング図である。

【図１１Ｇ】 図１１Ｇは、フラットパネルイネーブル回路３０７に関連するパワーアップシ
ーケンスの例示的なタイミング図である。

【図１１Ｈ】 図１１Ｈは、フラットパネルイネーブル回路３０７に関連するパワーダウンシ
ーケンスの例示的なタイミング図である。

【図１１Ｉ】 図１１Ｉは、フラットパネルイネーブル回路３０７に関連するパワーダウンシ
ーケンスの例示的なタイミング図である。

【図１１Ｊ】 図１１Ｊは、フラットパネルイネーブル回路３０７に関連するパワーダウンシ
ーケンスの例示的なタイミング図である。

【図１１Ｋ】 図１１Ｋは、フラットパネルイネーブル回路３０７に関連するパワーダウンシ
ーケンスの例示的なタイミング図である。

【図１１Ｌ】 図１１Ｌは、フラットパネルイネーブル回路３０７に関連するパワーダウンシ
ーケンスの例示的なタイミング図である。

【図１１Ｍ】 図１１Ｍは、フラットパネルイネーブル回路３０７に関連するパワーダウンシ
ーケンスの例示的なタイミング図である。

【図１１Ｎ】 図１１Ｎは、フラットパネルイネーブル回路３０７に関連するパワーダウンシ
ーケンスの例示的なタイミング図である。

Claims (40)

【特許請求の範囲】
1. 【請求項１】 プログラム可能電源管理ユニット（ＰＭＵ）であって、 入力として、状態制御信号を受信する状態装置であって、該状態制御信号に応
   答して、該状態装置は、該ＰＭＵのための多数の主要電源状態のうちの１つを選
   択し、該選択された主要電源状態がＮ個のサブ状態を有し、制御信号に応答して
   、該状態装置は、該ＰＭＵのための該選択された主要電源状態の該Ｎ個のサブ状
   態を完全に配列し、該状態装置は、該状態装置が現在置かれている該選択された
   主要電源状態およびＮ個のサブ状態を示す信号を生成し、各サブ状態が対応する
   モジュールを制御することにより、該Ｎ個のサブ状態が組み合わされて、所望の
   配列に従って、該対応するモジュールを制御する、状態装置と、 該対応するモジュールに結合される複数のイネーブル回路であって、該複数の
   イネーブル回路は、入力として、該状態装置から該信号を受信し、該複数のイネ
   ーブル回路は、該対応するモジュールを制御する信号を生成する、複数のイネー
   ブル回路と、 を含むＰＭＵ。
2. 【請求項２】 前記Ｎ個のサブ状態が、前記対応するモジュールがディセー
   ブルされているかどうか、および該対応するモジュールがディセーブルされてい
   ないかどうかを制御する、請求項１に記載のＰＭＵ。
3. 【請求項３】 前記対応するモジュールがディセーブルされるかどうか、お
   よび該対応するモジュールがディセーブルされていないかどうかが、予め決めら
   る、請求項２に記載のＰＭＵ。
4. 【請求項４】 前記対応するモジュールがディセーブルされるかどうか、お
   よび該対応するモジュールがディセーブルされないかどうかが、プログラム可能
   である、請求項２に記載のＰＭＵ。
5. 【請求項５】 前記制御信号が、１つの主要電源状態から別の主要電源状態
   への遷移を示す、請求項１に記載のＰＭＵ。
6. 【請求項６】 前記制御信号が、予め決められたイベントが発生したことを
   示す、請求項１に記載のＰＭＵ。
7. 【請求項７】 前記予め決められたイベントが、特定のモジュールがイネー
   ブルされているときである、請求項６に記載のＰＭＵ。
8. 【請求項８】 前記状態装置が、予め決められた配列に従って、前記Ｎ個の
   サブ状態を配列する、請求項１に記載のＰＭＵ。
9. 【請求項９】 前記状態装置が、前記Ｎ個のサブ状態を、どのモジュールが
   イネーブルおよびディセーブルされているかによって決定される配列に従って配
   列する、請求項１に記載のＰＭＵ。
10. 【請求項１０】 前記状態装置が、前記Ｎ個のサブ状態を、どのイベントが
    該Ｎ個のサブ状態の配列をトリガーしているかによって決定される配列に従って
    配列する、請求項１に記載のＰＭＵ。
11. 【請求項１１】 前記状態装置が、前記Ｎ個のサブ状態を、プログラム可能
    レジスタによって決定される配列に従って配列する、請求項１に記載のＰＭＵ。
12. 【請求項１２】 前記状態装置に結合された計数回路をさらに含み、該計数
    回路が、入力として、期間制御信号を受信し、該計数回路が、該期間制御信号に
    応答して、電源配列期間を監視し、該計数回路が、該電源配列期間が終了したか
    どうかを示す信号を生成する、請求項１に記載のＰＭＵ。
13. 【請求項１３】 前記電源配列期間が固定される、請求項１２に記載のＰＭ
    Ｕ。
14. 【請求項１４】 前記計数回路および複数のイネーブル回路に結合されたプ
    ログラム可能レジスタをさらに含み、該プログラム可能レジスタが、電源配列期
    間の継続時間に関する期間制御情報を記憶する、請求項１２に記載のＰＭＵ。
15. 【請求項１５】 入力として、前記状態装置からの信号を受信するデコーダ
    回路をさらに含み、該状態装置からの信号に応答して、該デコーダ回路が、該状
    態装置が現在置かれている前記主要電源状態およびＮ個のサブ状態の状況を監視
    し、該主要電源状態およびサブ状態の該状況を示す状況信号を生成する、請求項
    １２に記載のＰＭＵ。
16. 【請求項１６】 前記状態装置が、通常電源状態Ｄ０、第１のプログラム可
    能電源状態Ｄ１、第２のプログラム可能電源状態Ｄ２、ソフトウェア制御電源状
    態Ｄ３、およびハードウェア制御電源状態Ｄ４の５つの主要電源状態に対応する
    、請求項１に記載のＰＭＵ。
17. 【請求項１７】 前記通常電源状態Ｄ０の間に、回路およびモジュールがデ
    ィセーブルされない、請求項１６に記載のＰＭＵ。
18. 【請求項１８】 前記第１のプログラム可能電源状態Ｄ１が、第１の省力モ
    ードを表わし、その間は、前記複数のプログラム可能レジスタのうちの第１のレ
    ジスタにより制御されるため、選択された回路およびモジュールがディセーブル
    され、他の回路およびモジュールがディセーブルされない、請求項１７に記載の
    ＰＭＵ。
19. 【請求項１９】 前記第２のプログラム可能電源状態Ｄ２が、第２の省力モ
    ードを表わし、その間は、前記複数のプログラム可能レジスタのうちの第２のレ
    ジスタにより制御されるため、選択された回路およびモジュールがディセーブル
    され、他の回路およびモジュールがディセーブルされない、請求項１８に記載の
    ＰＭＵ。
20. 【請求項２０】 前記ソフトウェア制御電源状態Ｄ３が、第１のスリープモ
    ードを表わし、その間は、一番最初に決められた回路およびモジュールがディセ
    ーブルされている、請求項１９に記載のＰＭＵ。
21. 【請求項２１】 前記ハードウェア制御電源状態Ｄ４が、第２のスリープモ
    ードを表わし、その間は、一番最初に決められた回路およびモジュールがディセ
    ーブルされている、請求項２０に記載のＰＭＵ。
22. 【請求項２２】 前記複数のイネーブル回路が、クロックイネーブル回路、
    メモリイネーブル回路、ディスプレイ／グラフィックスエンジンイネーブル回路
    、およびフラットパネルイネーブル回路を含む、請求項２１に記載のＰＭＵ。
23. 【請求項２３】 コンピュータシステムであって、 中央処理装置（ＣＰＵ）と、 該ＣＰＵに結合されたシステムメモリと、 該ＣＰＵおよび該システムメモリに結合されたグラフィックス／ディスプレイ
    コントローラであって、該グラフィックスコントローラが、 該ＣＰＵに結合されたＣＰＵインターフェースユニット（ＣＩＦ）と、 該ＣＩＦに結合されたグラフィックスエンジン（ＧＥ）と、 該ＧＥに結合されたメモリインターフェースユニット（ＭＩＵ）と、 該ＭＩＵに結合されたフレームバッファと、 該ＭＩＵに結合されたディスプレイコントローラと、 該ディスプレイコントローラに結合されたフラットパネルインターフェース
    と、 該ディスプレイコントローラに結合されたＣＲＴデジタル−アナログ変換器
    （ＤＡＣ）と、 複数の位相ロックループ回路と、 プログラム可能電源管理ユニット（ＰＭＵ）であって、 入力として、状態制御信号を受信する状態装置であって、該状態制御信号
    に応答して、前記状態装置が該ＰＭＵのための多数の主要電源状態うちの１つを
    選択し、該選択された主要電源状態がＮ個のサブ状態を有し、制御信号に応答し
    て、該状態装置が該ＰＭＵのための該選択された主要電源状態の該Ｎ個のサブ状
    態を完全に配列し、該状態装置は、該状態装置が現在置かれている該選択された
    主要電源状態およびＮ個のサブ状態を示す信号を生成し、各サブ状態が対応する
    モジュールを制御することにより、該Ｎ個のサブ状態が組み合わされて、所望の
    配列に従って、該対応するモジュールを制御する、状態装置と、 該対応するモジュールに結合される複数のイネーブル回路であって、該複
    数のイネーブル回路が、入力として、該状態装置からの信号を受信し、該複数の
    イネーブル回路が、該対応するモジュールを制御する信号を生成する、複数のイ
    ネーブル回路と、 を含むＰＭＵと、 を含むコンピュータシステム。
24. 【請求項２４】 前記Ｎ個のサブ状態が、前記対応するモジュールがディセ
    ーブルされるかどうか、および該対応するモジュールがディセーブルされないか
    どうかを制御する、請求項２３に記載のコンピュータシステム。
25. 【請求項２５】 前記対応するモジュールがディセーブルされるべきかどう
    か、および該対応するモジュールがディセーブルされないべきかどうかが、予め
    決められる、請求項２４に記載のコンピュータシステム。
26. 【請求項２６】 前記対応するモジュールがディセーブルされるべきかどう
    か、および該対応するモジュールがディセーブルされないべきかどうかが、プロ
    グラム可能である、請求項２４に記載のコンピュータシステム。
27. 【請求項２７】 前記制御信号が、１つの主要電源状態から別の主要電源状
    態への遷移を示す、請求項２３に記載のコンピュータシステム。
28. 【請求項２８】 前記制御信号が、予め決められたイベントが発生したこと
    を示す、請求項２３に記載のコンピュータシステム。
29. 【請求項２９】 前記予め決められたイベントが、特定のモジュールがイネ
    ーブルされているときである、請求項２８に記載のコンピュータシステム。
30. 【請求項３０】 前記状態装置が、前記Ｎ個のサブ状態を、予め決められた
    配列に従って配列する、請求項２３に記載のコンピュータシステム。
31. 【請求項３１】 前記状態装置が、前記Ｎ個のサブ状態を、どのモジュール
    がイネーブルおよびディセーブルされているかによって決定される配列に従って
    配列する、請求項２３に記載のコンピュータシステム。
32. 【請求項３２】 前記状態装置が、前記Ｎ個のサブ状態を、どのイベントが
    前記Ｎ個のサブ状態の配列をトリガーしているかによって決定される配列に従っ
    て配列する、請求項２３に記載のコンピュータシステム。
33. 【請求項３３】 前記状態装置が、前記Ｎ個のサブ状態を、プログラム可能
    レジスタによって決定される配列に従って配列する、請求項２３に記載のコンピ
    ュータシステム。
34. 【請求項３４】 前記状態装置に結合された計数回路をさらに含み、該計数
    回路が、入力として、期間制御信号を受信し、該計数が回路が、該期間制御信号
    に応答して、電源配列期間を監視し、該計数回路が、該電源配列期間が終了した
    かどうかを示す信号を生成する、請求項２３に記載のコンピュータシステム。
35. 【請求項３５】 前記電源配列期間が固定される、請求項３４に記載のコン
    ピュータシステム。
36. 【請求項３６】 前記計数回路および複数のイネーブル回路に結合されたプ
    ログラム可能レジスタをさらに含み、該プログラム可能レジスタが、電源配列期
    間の継続時間に関する期間制御情報を記憶する、請求項３４に記載のコンピュー
    タシステム。
37. 【請求項３７】 入力として、前記状態装置からの信号を受信するデコーダ
    回路をさらに含み、該状態装置からの信号に応答して、該デコーダ回路が、該状
    態装置が現在置かれている前記主要電源状態およびＮ個のサブ状態の状況を監視
    し、該主要電源状態およびサブ状態の該状況を示す状況信号を生成する、請求項
    ３４に記載のコンピュータシステム。
38. 【請求項３８】 前記状態装置が、通常電源状態Ｄ０、第１のプログラム可
    能電源状態Ｄ１、第２のプログラム可能電源状態Ｄ２、ソフトウェア制御電源状
    態Ｄ３、およびハードウェア制御電源状態Ｄ４の５つの主要電源状態に対応する
    、請求項２３に記載のコンピュータシステム。
39. 【請求項３９】 回路の電源を管理する方法であって、 状態制御信号に応答し、多数の主要電源状態のうちの１つを選択する工程であ
    って、該選択された主要電源状態がＮ個のサブ状態を有し、各サブ状態が対応す
    るモジュールを制御することにより、該Ｎ個のサブ状態が組み合わされて、所望
    の配列に従って、該対応するモジュールを制御する、工程と、 制御信号に応答して、該選択された主要電源状態の該Ｎ個のサブ状態を完全に
    配列する工程と、 現在置かれている該主要電源状態およびサブ状態の状況を監視する工程と、 現在置かれている該選択された主要電源状態およびサブ状態の該状況を示す信
    号を生成する工程と、 該選択された主要電源状態およびサブ状態の該状況を示す信号に応答して、該
    回路内の選択されたサブ回路をイネーブルする信号を生成する工程と、 を包含する方法。
40. 【請求項４０】 請求項３９に記載の方法であって、 期間制御信号に応答して、電源配列期間を監視する工程と、 該電源配列期間が終了したかどうかを示す信号を生成する工程と、 をさらに包含する方法。