JP2003515220A - フォールト・トレラント仮想ＶＭＥｂｕｓバックプレーン設計 - Google Patents
フォールト・トレラント仮想ＶＭＥｂｕｓバックプレーン設計Info
- Publication number
- JP2003515220A JP2003515220A JP2001539127A JP2001539127A JP2003515220A JP 2003515220 A JP2003515220 A JP 2003515220A JP 2001539127 A JP2001539127 A JP 2001539127A JP 2001539127 A JP2001539127 A JP 2001539127A JP 2003515220 A JP2003515220 A JP 2003515220A
- Authority
- JP
- Japan
- Prior art keywords
- backplane
- vmebus
- bridge
- failure
- vmebus backplane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000013461 design Methods 0.000 title abstract description 20
- 238000012360 testing method Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 21
- 238000012546 transfer Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000004891 communication Methods 0.000 claims description 5
- 230000000977 initiatory effect Effects 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 3
- 230000009977 dual effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- DDXLVDQZPFLQMZ-UHFFFAOYSA-M dodecyl(trimethyl)azanium;chloride Chemical group [Cl-].CCCCCCCCCCCC[N+](C)(C)C DDXLVDQZPFLQMZ-UHFFFAOYSA-M 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Hardware Redundancy (AREA)
- Fireproofing Substances (AREA)
- Curing Cements, Concrete, And Artificial Stone (AREA)
- Bidet-Like Cleaning Device And Other Flush Toilet Accessories (AREA)
- Debugging And Monitoring (AREA)
- Train Traffic Observation, Control, And Security (AREA)
- Laying Of Electric Cables Or Lines Outside (AREA)
- Insulated Conductors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
本発明は、高信頼性アプリケーションのためのＶｅｒｓａ Ｍｏｄｕｌｅ Ｅｕｒｏｃａｒｄｓバックプレーン・システム設計用のフォールト・トレラント機能を提供する。２つの独立したバックプレーン（１０、１４）を電気的に接続するが、故障が発生した場合に分離機能を提供する１つの手法が開発された。電気接続または一体型ブリッジ設計は、エンド・ユーザに対して透過的な２つのＶＭＥバックプレーン（１０、１４）間に仮想接続を実現する。この一体型仮想ＶＭＥｂｕｓ設計は、同じローカル・バス（１０、１４）に配されるか又は電気的に分離可能なバス（１８）に配されるかに関わらず、モジュール（１２、１６）間に短い待ち時間で高帯域幅の相互接続を提供する。このデュアルＶＭＥフォールト・トレラント・バックプレーン設計は、単一イベント故障に起因する全システム故障を排除する。
Description
【０００１】
発明の背景
本発明は、Ｖｅｒｓａ Ｍｏｄｕｌｅ Ｅｕｒｏｃａｒｄｓ（バーサ・モジュ
ール・ユーロカーズ）（ＶＭＥ）バックプレーンに関し、より詳細には、２つの
独立したＶＭＥバックプレーンを電気的に接続しながらも、故障の場合には絶縁
を実現することに関する。
ール・ユーロカーズ）（ＶＭＥ）バックプレーンに関し、より詳細には、２つの
独立したＶＭＥバックプレーンを電気的に接続しながらも、故障の場合には絶縁
を実現することに関する。
【０００２】
軍事需要における最近の変化により、システム・アーキテクチャは、ポイント
設計から商用ベース技術設計に移行してきた。軍事需要は、将来のシステム設計
のためにＶＭＥベースの技術に特に注目してきた。ＶＭＥバックプレーン技術は
、ある種の軍事的応用、具体的には航空電子工学のためのフォールト・トレラン
ト設計において幾つかの問題を有する。ＶＭＥバックプレーンは、一点故障の影
響を非常に受けやすい。ＶＭＥ技術を使用したフォールト・トレラント設計を実
現する現在使用可能な方法は、システム全体の性能を大幅に低下あるいは損なう
ものである。
設計から商用ベース技術設計に移行してきた。軍事需要は、将来のシステム設計
のためにＶＭＥベースの技術に特に注目してきた。ＶＭＥバックプレーン技術は
、ある種の軍事的応用、具体的には航空電子工学のためのフォールト・トレラン
ト設計において幾つかの問題を有する。ＶＭＥバックプレーンは、一点故障の影
響を非常に受けやすい。ＶＭＥ技術を使用したフォールト・トレラント設計を実
現する現在使用可能な方法は、システム全体の性能を大幅に低下あるいは損なう
ものである。
【０００３】
過去における幾つかの解決方法は以下の通りである。
１つはＣＥＳ製のデバイスであり、それは、２つのＶＭＥシステム間において
データ転送を実現する１０ＭＢ／秒のＶＭＥ対ＶＭＥバス・ブリッジを含む。こ
の解決方法の問題点は、或るものが、他のシステム・モジュールへ直接的にアド
レスできないことである。更に、このシステムは、フォールト・トレラント機能
との直接接続のシステムを提供しない。両方の側とも、複数の独立したシステム
であるように動作すると同時に、１つの仮想システムとして動作することができ
なければならない。
データ転送を実現する１０ＭＢ／秒のＶＭＥ対ＶＭＥバス・ブリッジを含む。こ
の解決方法の問題点は、或るものが、他のシステム・モジュールへ直接的にアド
レスできないことである。更に、このシステムは、フォールト・トレラント機能
との直接接続のシステムを提供しない。両方の側とも、複数の独立したシステム
であるように動作すると同時に、１つの仮想システムとして動作することができ
なければならない。
【０００４】
別の解決方法は、Ｇｅｎｅｒａｌ Ｓｔａｎｄａｒｄｓ（ゼネラル・スタンダ
ーズ）製のデバイスであり、これは、２つのＶＭＥシステム間に高速ＤＭＡカー
ド・ブリッジを含む。このシステムは、他のシステム・モジュールに直接的にア
ドレスすることができず、フォールト・トレラント機能との直接接続のシステム
を提供しないので、不十分である。ここでもまた、両方の側とも、複数の独立し
たシステムであるように動作し、かつ１つの仮想システムとして動作することが
できなければならない。
ーズ）製のデバイスであり、これは、２つのＶＭＥシステム間に高速ＤＭＡカー
ド・ブリッジを含む。このシステムは、他のシステム・モジュールに直接的にア
ドレスすることができず、フォールト・トレラント機能との直接接続のシステム
を提供しないので、不十分である。ここでもまた、両方の側とも、複数の独立し
たシステムであるように動作し、かつ１つの仮想システムとして動作することが
できなければならない。
【０００５】
更に別の解決方法は、ＭＯＤＥＬ４１８および４１８−５０と称されるＳＢＳ
Ｂｉｔ３が作ったシステムである。ＳＢＳ Ｂｉｔ３のＭｏｄｅｌ４１８およ
び４１８−５０は、ＶＭＥｂｕｓシステム用の高性能リピータである。ＳＢＳ
Ｂｉｔ３リピータは、或るシャーシから第２のＶＭＥｂｕｓシャーシへとＶＭＥ
ｂｕｓバックプレーンを延長する。両方のシャーシが１つのユニットとして動作
し、一次（主）シャーシ内のシステム・コントローラの制御を受ける。主シャー
シはスタンドアロン・システムとして動作することができ、二次（副）シャーシ
を必要としない。副シャーシはシステム・コントローラを有さず、従って、主シ
ャーシなしで動作することはできない。このシステムは、フォールト・トレラン
ト機能と直接接続されたシステムを提供しないので、不適当である。ここでもま
た、両方の側は、複数の独立したシステムであるように動作し、また、１つの仮
想システムとして動作することができなければならない。
Ｂｉｔ３が作ったシステムである。ＳＢＳ Ｂｉｔ３のＭｏｄｅｌ４１８およ
び４１８−５０は、ＶＭＥｂｕｓシステム用の高性能リピータである。ＳＢＳ
Ｂｉｔ３リピータは、或るシャーシから第２のＶＭＥｂｕｓシャーシへとＶＭＥ
ｂｕｓバックプレーンを延長する。両方のシャーシが１つのユニットとして動作
し、一次（主）シャーシ内のシステム・コントローラの制御を受ける。主シャー
シはスタンドアロン・システムとして動作することができ、二次（副）シャーシ
を必要としない。副シャーシはシステム・コントローラを有さず、従って、主シ
ャーシなしで動作することはできない。このシステムは、フォールト・トレラン
ト機能と直接接続されたシステムを提供しないので、不適当である。ここでもま
た、両方の側は、複数の独立したシステムであるように動作し、また、１つの仮
想システムとして動作することができなければならない。
【０００６】
最後に、使用可能な製品がＶＭＩＣによって製造されている。この製品は、Ｍ
ｕｌｔｉｍａｓｔｅｒ（マルチマスタ）と称され、すべてのシャーシ・ソフトウ
ェアにおいて複数のＶＭＥｂｕｓマスタを可能にするものである。透過モードで
、このシステムは、主シャーシから副シャーシへの、ソフトウェアのオーバヘッ
ドが一切ない直接通信を可能にする（双方向データ転送による単方向リンク制御
）。非透過モードでは、リンクを横断する単一サイクルまたはバースト・アクセ
スは、各シャーシが別のシャーシを中断することを可能にするソフトウェア・プ
ログラム制御割込みによって選択される。このシステムは、２５フィート（１フ
ィートは約３０ｃｍ）までのケーブルをサポートし、星形構成を成した複数のＶ
ＭＥｂｕｓ（ＶＭＥバス）システムへの拡張を可能にする。このシステムは、メ
ンテナンスのための切替制御絶縁と、ソフトウェア制御絶縁とを有する。これは
、ユーザ選択可能なアクセス・ウィンドウによってメモリ保護されている。１つ
のシャーシ内の任意のアドレス・ウィンドウを、別のシャーシ内の任意のウィン
ドウにマッピングすることができる（例えば、短期間の非特権に対する拡張管理
）。ウィンドウのサイズは、２５６バイトから１６メガバイトまでジャンパ選択
される（２サイズ倍、すなわち、２５６、５１２、１Ｋ、２Ｋなど）。この製品
は、ＶＭＥｂｕｓ Ｒｅｖ．Ｃ．１に準拠しており、８ビット、１６ビット、お
よび３２ビットの転送（双方向）をサポートし、１６ビット、２４ビット、およ
び３２ビットのアドレス指定（双方向）をサポートし、２つのボードと２つのケ
ーブル（ケーブルの長さは多様）とを有し、遠隔シャーシ電源投入（パワー・ア
ップ）自動検出を用いるＶＭＥ対ＶＭＥリンクを形成し、同じシャーシに対する
複数のリンクをサポートする。このシステムは、Ｄ０からＤ３１、Ａ１からＡ２
３、ＬＷＯＲＤ＊、ＡＳ＊、ＤＳ０＊、ＤＳ１＊、ＡＭ０からＡＭ５、ＤＴＡＣ
Ｋ＊、およびＢＥＲＲ＊をリピートする。このデバイスに関する問題点は、フォ
ールト・トレラント機能との直接接続システムを提供せず、両方の側が独立した
システムとして動作できず、また、１つの仮想システムとして動作できないとい
うことである。
ｕｌｔｉｍａｓｔｅｒ（マルチマスタ）と称され、すべてのシャーシ・ソフトウ
ェアにおいて複数のＶＭＥｂｕｓマスタを可能にするものである。透過モードで
、このシステムは、主シャーシから副シャーシへの、ソフトウェアのオーバヘッ
ドが一切ない直接通信を可能にする（双方向データ転送による単方向リンク制御
）。非透過モードでは、リンクを横断する単一サイクルまたはバースト・アクセ
スは、各シャーシが別のシャーシを中断することを可能にするソフトウェア・プ
ログラム制御割込みによって選択される。このシステムは、２５フィート（１フ
ィートは約３０ｃｍ）までのケーブルをサポートし、星形構成を成した複数のＶ
ＭＥｂｕｓ（ＶＭＥバス）システムへの拡張を可能にする。このシステムは、メ
ンテナンスのための切替制御絶縁と、ソフトウェア制御絶縁とを有する。これは
、ユーザ選択可能なアクセス・ウィンドウによってメモリ保護されている。１つ
のシャーシ内の任意のアドレス・ウィンドウを、別のシャーシ内の任意のウィン
ドウにマッピングすることができる（例えば、短期間の非特権に対する拡張管理
）。ウィンドウのサイズは、２５６バイトから１６メガバイトまでジャンパ選択
される（２サイズ倍、すなわち、２５６、５１２、１Ｋ、２Ｋなど）。この製品
は、ＶＭＥｂｕｓ Ｒｅｖ．Ｃ．１に準拠しており、８ビット、１６ビット、お
よび３２ビットの転送（双方向）をサポートし、１６ビット、２４ビット、およ
び３２ビットのアドレス指定（双方向）をサポートし、２つのボードと２つのケ
ーブル（ケーブルの長さは多様）とを有し、遠隔シャーシ電源投入（パワー・ア
ップ）自動検出を用いるＶＭＥ対ＶＭＥリンクを形成し、同じシャーシに対する
複数のリンクをサポートする。このシステムは、Ｄ０からＤ３１、Ａ１からＡ２
３、ＬＷＯＲＤ＊、ＡＳ＊、ＤＳ０＊、ＤＳ１＊、ＡＭ０からＡＭ５、ＤＴＡＣ
Ｋ＊、およびＢＥＲＲ＊をリピートする。このデバイスに関する問題点は、フォ
ールト・トレラント機能との直接接続システムを提供せず、両方の側が独立した
システムとして動作できず、また、１つの仮想システムとして動作できないとい
うことである。
【０００７】
従って、現在、ＶＭＥ技術には、２つの独立したＶＭＥシステムを結合するブ
リッジ設計が存在する。しかし、この使用可能な現行設計はどれも、仮想ＶＭＥ
ｂｕｓ設計を提供しない。その代わり、双方のシステムとも、それらのシステム
間で情報を渡すための共通データ領域を有する複数の独立したシステムとして扱
われる。一体型仮想ＶＭＥｂｕｓブリッジを有する本発明は、１つのＶＭＥｂｕ
ｓバックプレーンとして動作する。
リッジ設計が存在する。しかし、この使用可能な現行設計はどれも、仮想ＶＭＥ
ｂｕｓ設計を提供しない。その代わり、双方のシステムとも、それらのシステム
間で情報を渡すための共通データ領域を有する複数の独立したシステムとして扱
われる。一体型仮想ＶＭＥｂｕｓブリッジを有する本発明は、１つのＶＭＥｂｕ
ｓバックプレーンとして動作する。
【０００８】
発明の概要
以下の本発明の概要は、本発明独自の幾つかの画期的な特徴の理解を容易にす
るために提供されており、完全な記述を意図するものではない。本発明の様々な
面の完璧な理解は、本明細書、特許請求の範囲、図面および要約書の全体を考慮
することによって得ることができる。
るために提供されており、完全な記述を意図するものではない。本発明の様々な
面の完璧な理解は、本明細書、特許請求の範囲、図面および要約書の全体を考慮
することによって得ることができる。
【０００９】
コンピュータ・システムのための好ましいフォールト・トレラント仮想ＶＭＥ
ｂｕｓバックプレーンは、少なくとも２つのＶＭＥｂｕｓバックプレーンを含み
、各ＶＭＥｂｕｓバックプレーンは、電源部と、故障検出装置と、少なくとも２
つのブリッジ・モジュールとを含み、各ブリッジ・モジュールは、ＶＭＥｂｕｓ
バックプレーンのそれぞれの接続および切断（接続解除）用のスイッチを含んで
いる。好ましい少なくとも２つのＶＭＥｂｕｓバックプレーンは、モノリシック
構造を備えている。好ましい故障検出装置は、各ブリッジ・モジュールにおける
フェイル・ディスクリート（fail discrete、故障分離）を含む。この故障検出
装置は、各ＶＭＥｂｕｓバックプレーンに接続された事前選択されたモジュール
においてもフェイル・ディスクリートを含むことができる。故障検出装置は、各
ＶＭＥｂｕｓバックプレーンにおける故障検出装置と、次のＶＭＥｂｕｓバック
プレーンに故障信号を送信するための送信機とを含むことが好ましい。これらの
故障は、モジュール・フェイル・ディスクリートとＶＭＥｂｕｓバックプレーン
通信テストとを含む。好ましいＶＭＥｂｕｓバックプレーン通信テストは、デー
タ転送バス・テスト、アービトレーション・バス・テスト、および優先割込みバ
ス・テストを含む。ブリッジ・モジュールは、ＶＭＥｂｕｓバックプレーンを単
一のＶＭＥｂｕｓバックプレーンのように見えるように接続する構造を含むこと
が好ましい。ＶＭＥｂｕｓバックプレーンを単一のＶＭＥｂｕｓバックプレーン
のように見えるように接続する構造は、少なくとも２つのＶＭＥｂｕｓバックプ
レーン間における直接接続を含む。好ましい装置は、少なくとも２つのＶＭＥｂ
ｕｓバックプレーン間におけるデータ送信待ち時間遅延を最小にする構造を更に
含む。少なくとも２つのＶＭＥｂｕｓバックプレーン間におけるデータ送信待ち
時間遅延を最小にする構造は、少なくとも２つのＶＭＥｂｕｓバックプレーン間
における直接接続を含む。
ｂｕｓバックプレーンは、少なくとも２つのＶＭＥｂｕｓバックプレーンを含み
、各ＶＭＥｂｕｓバックプレーンは、電源部と、故障検出装置と、少なくとも２
つのブリッジ・モジュールとを含み、各ブリッジ・モジュールは、ＶＭＥｂｕｓ
バックプレーンのそれぞれの接続および切断（接続解除）用のスイッチを含んで
いる。好ましい少なくとも２つのＶＭＥｂｕｓバックプレーンは、モノリシック
構造を備えている。好ましい故障検出装置は、各ブリッジ・モジュールにおける
フェイル・ディスクリート（fail discrete、故障分離）を含む。この故障検出
装置は、各ＶＭＥｂｕｓバックプレーンに接続された事前選択されたモジュール
においてもフェイル・ディスクリートを含むことができる。故障検出装置は、各
ＶＭＥｂｕｓバックプレーンにおける故障検出装置と、次のＶＭＥｂｕｓバック
プレーンに故障信号を送信するための送信機とを含むことが好ましい。これらの
故障は、モジュール・フェイル・ディスクリートとＶＭＥｂｕｓバックプレーン
通信テストとを含む。好ましいＶＭＥｂｕｓバックプレーン通信テストは、デー
タ転送バス・テスト、アービトレーション・バス・テスト、および優先割込みバ
ス・テストを含む。ブリッジ・モジュールは、ＶＭＥｂｕｓバックプレーンを単
一のＶＭＥｂｕｓバックプレーンのように見えるように接続する構造を含むこと
が好ましい。ＶＭＥｂｕｓバックプレーンを単一のＶＭＥｂｕｓバックプレーン
のように見えるように接続する構造は、少なくとも２つのＶＭＥｂｕｓバックプ
レーン間における直接接続を含む。好ましい装置は、少なくとも２つのＶＭＥｂ
ｕｓバックプレーン間におけるデータ送信待ち時間遅延を最小にする構造を更に
含む。少なくとも２つのＶＭＥｂｕｓバックプレーン間におけるデータ送信待ち
時間遅延を最小にする構造は、少なくとも２つのＶＭＥｂｕｓバックプレーン間
における直接接続を含む。
【００１０】
第１のコンピュータ・システムが第１のＶＭＥｂｕｓバックプレーンを含み、
次のコンピュータ・システムが次のＶＭＥｂｕｓバックプレーンを含む、少なく
とも２つのコンピュータ・システムを相互接続および接続解除する好ましい方法
は、第１および次のコンピュータ・システムにおける故障状態を検出するステッ
プと、その故障状態を他のコンピュータ・システムへ送信するステップと、故障
が全く検出されない場合は第１のＶＭＥｂｕｓバックプレーンを次のＶＭＥｂｕ
ｓバックプレーンへ接続するステップと、故障が検出された場合は第１のＶＭＥ
ｂｕｓバックプレーンを次のＶＭＥｂｕｓバックプレーンから切断（接続解除）
するステップと、次のＶＭＥｂｕｓバックプレーンで故障が検出された場合は一
次モードで動作するステップと、第１のＶＭＥｂｕｓバックプレーンで故障が検
出された場合はフェールセーフ・モードで動作するステップとを含む。故障状態
を別のコンピュータ・システムへ送信するステップと、故障が全く検出されない
場合は第１のＶＭＥｂｕｓバックプレーンを次のＶＭＥｂｕｓバックプレーンへ
接続するステップとは、第１のＶＭＥｂｕｓバックプレーンを次のＶＭＥｂｕｓ
バックプレーンへ接続する前に、他のコンピュータ・システムによってフェイル
・ディスクリートが検出されるように設定するステップを含む。この方法は、第
１のコンピュータ・システムと次のコンピュータ・システムとの間におけるデー
タ送信待ち時間遅延を最小にするステップを更に含む。
次のコンピュータ・システムが次のＶＭＥｂｕｓバックプレーンを含む、少なく
とも２つのコンピュータ・システムを相互接続および接続解除する好ましい方法
は、第１および次のコンピュータ・システムにおける故障状態を検出するステッ
プと、その故障状態を他のコンピュータ・システムへ送信するステップと、故障
が全く検出されない場合は第１のＶＭＥｂｕｓバックプレーンを次のＶＭＥｂｕ
ｓバックプレーンへ接続するステップと、故障が検出された場合は第１のＶＭＥ
ｂｕｓバックプレーンを次のＶＭＥｂｕｓバックプレーンから切断（接続解除）
するステップと、次のＶＭＥｂｕｓバックプレーンで故障が検出された場合は一
次モードで動作するステップと、第１のＶＭＥｂｕｓバックプレーンで故障が検
出された場合はフェールセーフ・モードで動作するステップとを含む。故障状態
を別のコンピュータ・システムへ送信するステップと、故障が全く検出されない
場合は第１のＶＭＥｂｕｓバックプレーンを次のＶＭＥｂｕｓバックプレーンへ
接続するステップとは、第１のＶＭＥｂｕｓバックプレーンを次のＶＭＥｂｕｓ
バックプレーンへ接続する前に、他のコンピュータ・システムによってフェイル
・ディスクリートが検出されるように設定するステップを含む。この方法は、第
１のコンピュータ・システムと次のコンピュータ・システムとの間におけるデー
タ送信待ち時間遅延を最小にするステップを更に含む。
【００１１】
第１のＶＭＥｂｕｓバックプレーンが一次（主）ブリッジに接続され、第２の
ＶＭＥｂｕｓバックプレーンが二次（副）ブリッジに接続されるコンピュータ・
システムにおいて第１のＶＭＥｂｕｓバックプレーンと第２のＶＭＥｂｕｓバッ
クプレーンを相互接続する方法は、第１のＶＭＥｂｕｓバックプレーンと第２の
ＶＭＥｂｕｓバックプレーンとに故障がないかどうかをテストするステップと、
フォールト／レディ（故障／作動可能）信号を主ブリッジから副ブリッジへ送信
するステップと、主ブリッジおよび副ブリッジがどちらもレディ信号を送信する
場合に、第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプレー
ンへ接続して通常モードで動作するステップと、主ブリッジおよび副ブリッジか
ら故障信号が送信された場合、第１のＶＭＥｂｕｓバックプレーンを第２のＶＭ
Ｅｂｕｓバックプレーンから分離して低下モードで動作するステップと、上記ス
テップを反復するステップとを含む。第１のＶＭＥｂｕｓバックプレーンと第２
のＶＭＥｂｕｓバックプレーンに故障がないかどうかをテストするステップは、
電源投入（パワー・アップ）時に自己テストを開始するステップを含む。第１の
ＶＭＥｂｕｓバックプレーンと第２のＶＭＥｂｕｓバックプレーンに故障がない
かどうかをテストするステップは、主ブリッジおよび副ブリッジにおいてテスト
するステップを含む。第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓ
バックプレーンへ接続するステップは、第１のＶＭＥｂｕｓバックプレーンをシ
ステム・コントローラとしてコンフィギュレーションし、第２のＶＭＥｂｕｓを
非システム・コントローラとしてコンフィギュレーションするステップを更に含
む。第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプレーンへ
接続するステップは、１対１接続によって第１のＶＭＥｂｕｓバックプレーンを
第２のＶＭＥｂｕｓバックプレーンに接続するステップを含む。１対１接続によ
って第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプレーンに
接続する好ましいステップは、第１のＶＭＥｂｕｓバックプレーンと第２のＶＭ
Ｅｂｕｓバックプレーンが単一のＶＭＥｂｕｓバックプレーンのように見えるよ
うに、これらを接続するステップを含む。第１のＶＭＥｂｕｓバックプレーンを
第２のＶＭＥｂｕｓバックプレーンから分離して、低下モードで動作する好まし
いステップは、故障信号が主ブリッジによって送信された場合は第２のＶＭＥｂ
ｕｓバックプレーンをシステム・コントローラとするステップを更に含む。第１
のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプレーンに接続する
ステップと、第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプ
レーンから分離するステップとは、主ブリッジおよび副ブリッジに常駐する意思
決定論理を含む。
ＶＭＥｂｕｓバックプレーンが二次（副）ブリッジに接続されるコンピュータ・
システムにおいて第１のＶＭＥｂｕｓバックプレーンと第２のＶＭＥｂｕｓバッ
クプレーンを相互接続する方法は、第１のＶＭＥｂｕｓバックプレーンと第２の
ＶＭＥｂｕｓバックプレーンとに故障がないかどうかをテストするステップと、
フォールト／レディ（故障／作動可能）信号を主ブリッジから副ブリッジへ送信
するステップと、主ブリッジおよび副ブリッジがどちらもレディ信号を送信する
場合に、第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプレー
ンへ接続して通常モードで動作するステップと、主ブリッジおよび副ブリッジか
ら故障信号が送信された場合、第１のＶＭＥｂｕｓバックプレーンを第２のＶＭ
Ｅｂｕｓバックプレーンから分離して低下モードで動作するステップと、上記ス
テップを反復するステップとを含む。第１のＶＭＥｂｕｓバックプレーンと第２
のＶＭＥｂｕｓバックプレーンに故障がないかどうかをテストするステップは、
電源投入（パワー・アップ）時に自己テストを開始するステップを含む。第１の
ＶＭＥｂｕｓバックプレーンと第２のＶＭＥｂｕｓバックプレーンに故障がない
かどうかをテストするステップは、主ブリッジおよび副ブリッジにおいてテスト
するステップを含む。第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓ
バックプレーンへ接続するステップは、第１のＶＭＥｂｕｓバックプレーンをシ
ステム・コントローラとしてコンフィギュレーションし、第２のＶＭＥｂｕｓを
非システム・コントローラとしてコンフィギュレーションするステップを更に含
む。第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプレーンへ
接続するステップは、１対１接続によって第１のＶＭＥｂｕｓバックプレーンを
第２のＶＭＥｂｕｓバックプレーンに接続するステップを含む。１対１接続によ
って第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプレーンに
接続する好ましいステップは、第１のＶＭＥｂｕｓバックプレーンと第２のＶＭ
Ｅｂｕｓバックプレーンが単一のＶＭＥｂｕｓバックプレーンのように見えるよ
うに、これらを接続するステップを含む。第１のＶＭＥｂｕｓバックプレーンを
第２のＶＭＥｂｕｓバックプレーンから分離して、低下モードで動作する好まし
いステップは、故障信号が主ブリッジによって送信された場合は第２のＶＭＥｂ
ｕｓバックプレーンをシステム・コントローラとするステップを更に含む。第１
のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプレーンに接続する
ステップと、第１のＶＭＥｂｕｓバックプレーンを第２のＶＭＥｂｕｓバックプ
レーンから分離するステップとは、主ブリッジおよび副ブリッジに常駐する意思
決定論理を含む。
【００１２】
本発明の目的は、ＶＭＥバックプレーン用のフォールト・トレラント機能を提
供することである。 本発明の別の目的は、２つのＶＭＥバックプレーン間に仮想ブリッジ接続を提
供することである。
供することである。 本発明の別の目的は、２つのＶＭＥバックプレーン間に仮想ブリッジ接続を提
供することである。
【００１３】
本発明の更に別の目的は、システム全体の性能を低下または損なうことのない
フォールト・トレラントＶＭＥブリッジ設計を提供することである。 本発明の１つの利点は、本発明がユーザに対して透過的であり、単一のＶＭＥ
ｂｕｓバックプレーンのように動作することである。
フォールト・トレラントＶＭＥブリッジ設計を提供することである。 本発明の１つの利点は、本発明がユーザに対して透過的であり、単一のＶＭＥ
ｂｕｓバックプレーンのように動作することである。
【００１４】
本発明の更に別の利点は、短い待ち時間で高帯域のデータ転送を提供すること
である。 本発明の更に別の利点は、システムを様々な方法で構成することができる多様
性である。
である。 本発明の更に別の利点は、システムを様々な方法で構成することができる多様
性である。
【００１５】
本発明の新規の特徴は、当業者ならば、以下の本発明の詳細な説明を検討する
ことによって明らかになるか、または本発明を実施することによって理解するこ
とができよう。しかし、本発明の詳細な説明と提示される具体的な実施例は、本
発明の特定の実施形態を示してはいるが、それは例示的な目的でのみ提供される
ものであることを理解されたい。本発明の詳細な説明と特許請求の範囲から、本
発明の趣旨および範囲内に含まれる様々な変形形態および修正形態が、当業者に
は明らかになるであろう。
ことによって明らかになるか、または本発明を実施することによって理解するこ
とができよう。しかし、本発明の詳細な説明と提示される具体的な実施例は、本
発明の特定の実施形態を示してはいるが、それは例示的な目的でのみ提供される
ものであることを理解されたい。本発明の詳細な説明と特許請求の範囲から、本
発明の趣旨および範囲内に含まれる様々な変形形態および修正形態が、当業者に
は明らかになるであろう。
【００１６】
発明の詳細な説明
本明細書に組み込まれてその一部を成す添付の図面は、本発明の複数の実施形
態を示すものであり、説明と共になり本発明の原理を説明する役割を果たすもの
である。これらの図面は、本発明の好ましい実施形態の説明のみを目的とするも
のであり、本発明を限定するものと解釈されるべきではない。
態を示すものであり、説明と共になり本発明の原理を説明する役割を果たすもの
である。これらの図面は、本発明の好ましい実施形態の説明のみを目的とするも
のであり、本発明を限定するものと解釈されるべきではない。
【００１７】
図１を参照すると、フォールト・トレラントＶＭＥｂｕｓバックプレーンは、
複数の独立したバックプレーンを含み、それらバックプレーンは、各バックプレ
ーン間をブリッジ・モジュール（１または複数）によって電気的に接続される。
図１では、システムは２つの独立したＶＭＥｂｕｓバックプレーン１０および１
４を含む。一次（主）ＶＭＥｂｕｓバックプレーン１０は図面下部に示されてお
り、二次（副）ＶＭＥｂｕｓバックプレーン１４は図面上部に示されている。各
バックプレーンは、ＶＭＥｂｕｓバックプレーンを相互接続するブリッジ・モジ
ュールを含んでいる。主バックプレーン１０は、一次（主）ブリッジ・モジュー
ル１２を含んでいる。主ブリッジ・モジュール１２は、物理的かつ電気的に主バ
ックプレーン１０に接続されている。副バックプレーン１４は、機能的に同一の
二次（副）ブリッジ・モジュール１６を含んでいる。副ブリッジ・モジュール１
６は、物理的かつ電気的に副バックプレーン１４に接続されている。この２つの
ブリッジ・モジュール（主ブリッジ・モジュール１２および副ブリッジ・モジュ
ール１６）は、相互接続バス（ＩＢ）１８を介して直接的に接続されている。相
互接続バス１８は、一組のスイッチ２０および２２（図４）、トランシーバ、ま
たは他の相互接続機構（図示せず）を介してローカルＶＭＥｂｕｓバックプレー
ン１０または１４に直接的に接続することができる。各ＶＭＥｂｕｓバックプレ
ーン用のブリッジ・モジュール１２および１６は、それらそれぞれのＶＭＥｂｕ
ｓバックプレーン１０または１４のスロット１に在り、ＶＭＥｂｕｓバックプレ
ーン規格（ＶＭＥ６４ ＡＮＳＩ／ＶＩＴＡ １−１９９４に関する米国標準規
格）に準拠したそれらのＶＭＥｂｕｓバックプレーンのためのシステム・コント
ローラである。
複数の独立したバックプレーンを含み、それらバックプレーンは、各バックプレ
ーン間をブリッジ・モジュール（１または複数）によって電気的に接続される。
図１では、システムは２つの独立したＶＭＥｂｕｓバックプレーン１０および１
４を含む。一次（主）ＶＭＥｂｕｓバックプレーン１０は図面下部に示されてお
り、二次（副）ＶＭＥｂｕｓバックプレーン１４は図面上部に示されている。各
バックプレーンは、ＶＭＥｂｕｓバックプレーンを相互接続するブリッジ・モジ
ュールを含んでいる。主バックプレーン１０は、一次（主）ブリッジ・モジュー
ル１２を含んでいる。主ブリッジ・モジュール１２は、物理的かつ電気的に主バ
ックプレーン１０に接続されている。副バックプレーン１４は、機能的に同一の
二次（副）ブリッジ・モジュール１６を含んでいる。副ブリッジ・モジュール１
６は、物理的かつ電気的に副バックプレーン１４に接続されている。この２つの
ブリッジ・モジュール（主ブリッジ・モジュール１２および副ブリッジ・モジュ
ール１６）は、相互接続バス（ＩＢ）１８を介して直接的に接続されている。相
互接続バス１８は、一組のスイッチ２０および２２（図４）、トランシーバ、ま
たは他の相互接続機構（図示せず）を介してローカルＶＭＥｂｕｓバックプレー
ン１０または１４に直接的に接続することができる。各ＶＭＥｂｕｓバックプレ
ーン用のブリッジ・モジュール１２および１６は、それらそれぞれのＶＭＥｂｕ
ｓバックプレーン１０または１４のスロット１に在り、ＶＭＥｂｕｓバックプレ
ーン規格（ＶＭＥ６４ ＡＮＳＩ／ＶＩＴＡ １−１９９４に関する米国標準規
格）に準拠したそれらのＶＭＥｂｕｓバックプレーンのためのシステム・コント
ローラである。
【００１８】
フォールト・トレラント仮想バス・バックプレーンの物理的設計は、ＶＭＥｂ
ｕｓと相互接続バスを共に１つのＰＷＢ基板に配したモノリシック設計であって
も、それらの間に相互接続ハーネスを有する物理的に別個のバックプレーン（図
示せず）であってもよい。この説明に関しては、モノリシック・バックプレーン
設計だけを議論する。１４スロットのモノリシック・バックプレーン設計の上面
を図２に、下面を図３に示す。スロットの許容最大数は、ＶＭＥ規格に準拠した
２１スロットに限定される。これらのスロットは、複数のバックプレーンに分割
することができ、ブリッジ・モジュールが１つのバックプレーンにつき１つのス
ロットを使用する。
ｕｓと相互接続バスを共に１つのＰＷＢ基板に配したモノリシック設計であって
も、それらの間に相互接続ハーネスを有する物理的に別個のバックプレーン（図
示せず）であってもよい。この説明に関しては、モノリシック・バックプレーン
設計だけを議論する。１４スロットのモノリシック・バックプレーン設計の上面
を図２に、下面を図３に示す。スロットの許容最大数は、ＶＭＥ規格に準拠した
２１スロットに限定される。これらのスロットは、複数のバックプレーンに分割
することができ、ブリッジ・モジュールが１つのバックプレーンにつき１つのス
ロットを使用する。
【００１９】
ブリッジ・モジュール１２および１６は、ローカルＶＭＥｂｕｓ１０または１
４および／またはブリッジ相互接続バス１８の故障状態を決定するための論理お
よび／または制御を提供する。好ましいブリッジ・モジュール（１６および１４
）の詳細なブロック図を図４に示す。各ブリッジ・モジュール１２および１６は
、３つのバス、即ち、ローカルＶＭＥｂｕｓバックプレーン１０および１４、ロ
ーカル・ブリッジ・バス３０および３２、およびブリッジ相互接続バス１８を含
む。この説明の目的でのみ、ローカルＶＭＥｂｕｓ１０および１４と、ブリッジ
相互接続バス１８とは関連付けられている。ローカル・ブリッジ・バス３０およ
び３２は、ブリッジ・モジュール１２および１６自体においてインストール、処
理、メモリおよび／またはＩ／Ｏの手段３４を提供する。バスおよび／または故
障検出を接続するための意思決定論理は、ブリッジ・モジュール自体に常駐する
必要はない（図示せず）。ローカルＶＭＥｂｕｓ１０および１４上の他のインテ
リジェント・モジュールもこのタスクを達成することができる。この説明の目的
のために、各ブリッジ・モジュール１２および１６は、２つのバックプレーン１
０および１４を相互接続するために必須の意思決定論理のすべてを含むものと想
定する。最初のハンドシェークは、２つのブリッジ・モジュール１２および１６
の間でフェイル・ディスクリートおよびレディ・ディスクリート２６の形で提供
される。フェイル／レディ・ディスクリート２６はまた、バスに故障があった場
合に故障状態を伝達する手段も提供する。
４および／またはブリッジ相互接続バス１８の故障状態を決定するための論理お
よび／または制御を提供する。好ましいブリッジ・モジュール（１６および１４
）の詳細なブロック図を図４に示す。各ブリッジ・モジュール１２および１６は
、３つのバス、即ち、ローカルＶＭＥｂｕｓバックプレーン１０および１４、ロ
ーカル・ブリッジ・バス３０および３２、およびブリッジ相互接続バス１８を含
む。この説明の目的でのみ、ローカルＶＭＥｂｕｓ１０および１４と、ブリッジ
相互接続バス１８とは関連付けられている。ローカル・ブリッジ・バス３０およ
び３２は、ブリッジ・モジュール１２および１６自体においてインストール、処
理、メモリおよび／またはＩ／Ｏの手段３４を提供する。バスおよび／または故
障検出を接続するための意思決定論理は、ブリッジ・モジュール自体に常駐する
必要はない（図示せず）。ローカルＶＭＥｂｕｓ１０および１４上の他のインテ
リジェント・モジュールもこのタスクを達成することができる。この説明の目的
のために、各ブリッジ・モジュール１２および１６は、２つのバックプレーン１
０および１４を相互接続するために必須の意思決定論理のすべてを含むものと想
定する。最初のハンドシェークは、２つのブリッジ・モジュール１２および１６
の間でフェイル・ディスクリートおよびレディ・ディスクリート２６の形で提供
される。フェイル／レディ・ディスクリート２６はまた、バスに故障があった場
合に故障状態を伝達する手段も提供する。
【００２０】
図５Ａ、５Ｂおよび５Ｃに示す流れ図は、初期設定、試験（テスト）、および
バックプレーン相互接続に使用される論理を示す。パワー・アップ（電源投入）
の際、ブリッジ・モジュールは、バックプレーン・レベルでシステムの初期設定
３６を指示する役割を担っている（個々のモジュールはそれら自体を初期設定す
る役割を担っている）。これらの役割には、バックプレーン読取／書込テスト４
０、バス・アービトレーション・テスト４２、割込みアービトレーション・テス
ト４４、およびディスクリート・フェイル・テスト４６を含む、システムの電源
投入自己試験３８が含まれる。システムおよびモジュールのレベルの自己試験の
完了後、各ブリッジ１２および１６は、それらそれぞれのフェイル・ディスクリ
ートおよびレディ・ディスクリート２６および９２を設定する。どちらか一方の
ブリッジ・モジュールが電源投入自己試験３９に失敗した場合、失敗したブリッ
ジ・モジュールは電源投入故障処理ルーチン１１０に入り、そこでその故障モジ
ュールは、故障ディスクリート１１２および作動不可能（非レディ）ディスクリ
ート１１６をセットする。
バックプレーン相互接続に使用される論理を示す。パワー・アップ（電源投入）
の際、ブリッジ・モジュールは、バックプレーン・レベルでシステムの初期設定
３６を指示する役割を担っている（個々のモジュールはそれら自体を初期設定す
る役割を担っている）。これらの役割には、バックプレーン読取／書込テスト４
０、バス・アービトレーション・テスト４２、割込みアービトレーション・テス
ト４４、およびディスクリート・フェイル・テスト４６を含む、システムの電源
投入自己試験３８が含まれる。システムおよびモジュールのレベルの自己試験の
完了後、各ブリッジ１２および１６は、それらそれぞれのフェイル・ディスクリ
ートおよびレディ・ディスクリート２６および９２を設定する。どちらか一方の
ブリッジ・モジュールが電源投入自己試験３９に失敗した場合、失敗したブリッ
ジ・モジュールは電源投入故障処理ルーチン１１０に入り、そこでその故障モジ
ュールは、故障ディスクリート１１２および作動不可能（非レディ）ディスクリ
ート１１６をセットする。
【００２１】
バックプレーン１２のブリッジは、バックプレーン２７の相互接続の前に、シ
ステム・コントローラ（通常はスロット１に確保される）からスロットｎに配さ
れた非システム・コントローラ９８（ｎはバックプレーン１の最終モジュールの
スロット番号に１を加えた数）へと再コンフィギュレーションすることができる
。バックプレーンを接続することができる前に、両方のブリッジは相互のフェイ
ル・ディスクリート９４およびレディ・ディスクリート９６の信号を監視する。
主ブリッジおよび副ブリッジの両方とも自己テスト３８にパス（合格）し、レデ
ィ・ディスクリート９２を信号で伝えた場合、副ブリッジ１００は非システム・
コントローラ９８として再コンフィギュレーションする。次いで副ブリッジ１６
は、ＶＭＥｂｕｓ１４を相互接続バス１８へ接続する。主ブリッジ１２はシステ
ム・コントローラ１００のまま残り、ＶＭＥｂｕｓ１０を相互接続バス１８へ接
続する。どちらかのブリッジが故障１１２を信号で伝えるか、または他のブリッ
ジ・モジュール１１４からの有効なレディ／フェイル状態を待機中に応答タイム
アウトが発生した場合、主および副ＶＭＥｂｕｓは分離されたまま残り、システ
ムは低下モード１０８の動作に入る。
ステム・コントローラ（通常はスロット１に確保される）からスロットｎに配さ
れた非システム・コントローラ９８（ｎはバックプレーン１の最終モジュールの
スロット番号に１を加えた数）へと再コンフィギュレーションすることができる
。バックプレーンを接続することができる前に、両方のブリッジは相互のフェイ
ル・ディスクリート９４およびレディ・ディスクリート９６の信号を監視する。
主ブリッジおよび副ブリッジの両方とも自己テスト３８にパス（合格）し、レデ
ィ・ディスクリート９２を信号で伝えた場合、副ブリッジ１００は非システム・
コントローラ９８として再コンフィギュレーションする。次いで副ブリッジ１６
は、ＶＭＥｂｕｓ１４を相互接続バス１８へ接続する。主ブリッジ１２はシステ
ム・コントローラ１００のまま残り、ＶＭＥｂｕｓ１０を相互接続バス１８へ接
続する。どちらかのブリッジが故障１１２を信号で伝えるか、または他のブリッ
ジ・モジュール１１４からの有効なレディ／フェイル状態を待機中に応答タイム
アウトが発生した場合、主および副ＶＭＥｂｕｓは分離されたまま残り、システ
ムは低下モード１０８の動作に入る。
【００２２】
ブリッジ１２および１６が両方とも、相互接続バス１８を介してＶＭＥｂｕｓ
１０および１４に接続した後、ブリッジ１０２間で更なるＶＭＥｂｕｓ試験が実
施され、それらのテストにパスした場合１０４、システムは通常の動作に入る１
０６。ブリッジ対ブリッジＶＭＥｂｕｓ試験に失敗すると１０４、ブリッジ・モ
ジュール１２および１６の一方または両方は、ＶＭＥｂｕｓ１０および１４を相
互接続バス１８から切断し、主ＶＭＥｂｕｓを副ＶＭＥｂｕｓから分離する。主
ブリッジ１２は低下モードの動作１０８に入る。
１０および１４に接続した後、ブリッジ１０２間で更なるＶＭＥｂｕｓ試験が実
施され、それらのテストにパスした場合１０４、システムは通常の動作に入る１
０６。ブリッジ対ブリッジＶＭＥｂｕｓ試験に失敗すると１０４、ブリッジ・モ
ジュール１２および１６の一方または両方は、ＶＭＥｂｕｓ１０および１４を相
互接続バス１８から切断し、主ＶＭＥｂｕｓを副ＶＭＥｂｕｓから分離する。主
ブリッジ１２は低下モードの動作１０８に入る。
【００２３】
ＶＭＥｂｕｓは、図４に示すように、データ転送バス４８、アービトレーショ
ン・バス５０、および優先割込みバス５２の３つの異なるバスを含む。ブリッジ
・モジュール１２および１６は、ＶＭＥ６４規格に準拠したそれらのバスのそれ
ぞれを相互接続する役割を担っている。図６に、データ転送バスが相互接続され
る方法を示す。データ転送バス用の相互接続機構は、主バックプレーン１０のロ
ーカルＶＭＥｂｕｓと、副バックプレーン１４の他のＶＭＥｂｕｓへの相互接続
バス１８との間の直接１対１接続である。アドレス８０および８６、データ８２
および８８、およびデータ転送バス制御信号８４および９０の全ては、ブリッジ
・モジュール１２および１６に配される相互接続バス１８を介して２つ（または
それ以上）のバックプレーンの間で直接的に結合される。故障が発生した場合、
ブリッジ・モジュール１２および１６の一方または両方は、データ転送バススイ
ッチを介してバックプレーンを接続解除することができる。この２つのバックプ
レーンは、エンド・ユーザによるブリッジ・モジュールのコンフィギュレーショ
ンに応じて、独立して動作することも、または１つの仮想バックプレーンとして
動作することもできる。
ン・バス５０、および優先割込みバス５２の３つの異なるバスを含む。ブリッジ
・モジュール１２および１６は、ＶＭＥ６４規格に準拠したそれらのバスのそれ
ぞれを相互接続する役割を担っている。図６に、データ転送バスが相互接続され
る方法を示す。データ転送バス用の相互接続機構は、主バックプレーン１０のロ
ーカルＶＭＥｂｕｓと、副バックプレーン１４の他のＶＭＥｂｕｓへの相互接続
バス１８との間の直接１対１接続である。アドレス８０および８６、データ８２
および８８、およびデータ転送バス制御信号８４および９０の全ては、ブリッジ
・モジュール１２および１６に配される相互接続バス１８を介して２つ（または
それ以上）のバックプレーンの間で直接的に結合される。故障が発生した場合、
ブリッジ・モジュール１２および１６の一方または両方は、データ転送バススイ
ッチを介してバックプレーンを接続解除することができる。この２つのバックプ
レーンは、エンド・ユーザによるブリッジ・モジュールのコンフィギュレーショ
ンに応じて、独立して動作することも、または１つの仮想バックプレーンとして
動作することもできる。
【００２４】
図７は、アービトレーション・バス相互接続を示す図である。ＶＭＥアービト
レーション・バスは、組合せのデイジーチェーン５３およびバスされた信号バス
５４、５６、および５８である。アービトレーション・バスは、ＶＭＥ６４規格
で規定されている複数のマスター・システムでのデータ転送バス（バス・マスタ
シップ）の制御を調停（アービトレーション）する役割を担っている。アービト
レーション・バス要求（ＢＲ０−３＊）５４、バス・クリア（ＢＣＬＲ＊）５６
、およびバス・ビジー（ＢＢＳＹ＊）５８はバスされた信号であり、主バックプ
レーン１０ＶＭＥｂｕｓ、相互接続バス１８、副バックプレーン１４ＶＭＥｂｕ
ｓの間の直接１対１接続である。アービトレーション・バスのデイジーチェーン
になった信号５３、バス・グラント入力０−３（ＢＧ０ＩＮ＊−ＢＧ３ＩＮ＊）
６０およびバス・グラント出力０−３（ＢＧ０ＯＵＴ＊−ＢＧ３ＯＵＴ＊）６２
は、主バックプレーン１０の最終モジュールからのデイジーチェーン出力信号（
Ｂ０ＯＵＴ＊−ＢＧ３ＯＵＴ＊）がラップアラウンドされて、副バックプレーン
１４のブリッジ・モジュール１６を通じて送られることを要求する。副バックプ
レーン１４（またはｎ番）に配されたブリッジ・モジュール１６は、バックプレ
ーンが相互接続されているときは非システム・コントローラ・モードにある。こ
のモードで、副バックプレーン１４のブリッジ・モジュール１６は、それ自体へ
のバス・グラント入力として、主バックプレーン１０のブリッジ・モジュールか
らラップされたバス・グラント出力信号６４（信号５４、５６、５８および６４
）をとるものであり、このバス・グラント入力は、副バックプレーン１４の後続
のモジュールにデイジーチェーンされるものである。
レーション・バスは、組合せのデイジーチェーン５３およびバスされた信号バス
５４、５６、および５８である。アービトレーション・バスは、ＶＭＥ６４規格
で規定されている複数のマスター・システムでのデータ転送バス（バス・マスタ
シップ）の制御を調停（アービトレーション）する役割を担っている。アービト
レーション・バス要求（ＢＲ０−３＊）５４、バス・クリア（ＢＣＬＲ＊）５６
、およびバス・ビジー（ＢＢＳＹ＊）５８はバスされた信号であり、主バックプ
レーン１０ＶＭＥｂｕｓ、相互接続バス１８、副バックプレーン１４ＶＭＥｂｕ
ｓの間の直接１対１接続である。アービトレーション・バスのデイジーチェーン
になった信号５３、バス・グラント入力０−３（ＢＧ０ＩＮ＊−ＢＧ３ＩＮ＊）
６０およびバス・グラント出力０−３（ＢＧ０ＯＵＴ＊−ＢＧ３ＯＵＴ＊）６２
は、主バックプレーン１０の最終モジュールからのデイジーチェーン出力信号（
Ｂ０ＯＵＴ＊−ＢＧ３ＯＵＴ＊）がラップアラウンドされて、副バックプレーン
１４のブリッジ・モジュール１６を通じて送られることを要求する。副バックプ
レーン１４（またはｎ番）に配されたブリッジ・モジュール１６は、バックプレ
ーンが相互接続されているときは非システム・コントローラ・モードにある。こ
のモードで、副バックプレーン１４のブリッジ・モジュール１６は、それ自体へ
のバス・グラント入力として、主バックプレーン１０のブリッジ・モジュールか
らラップされたバス・グラント出力信号６４（信号５４、５６、５８および６４
）をとるものであり、このバス・グラント入力は、副バックプレーン１４の後続
のモジュールにデイジーチェーンされるものである。
【００２５】
このフォールト・トレラント・バックプレーン設計において優先割り込みバス
がどのように相互接続されるかを図８に示す。優先割り込みバスもまた、アービ
トレーション・バスと同様に、デイジーチェーンされた／バスされた信号バス６
６である。出力ＩＡＣＫ＿ＯＵＴ６８は、主バックプレーン１０の最終モジュー
ルからラップアラウンドされて、優先割り込みバスのための副バックプレーン１
４相互接続機構のスロット１のＩＡＣＫ＿ＩＮ７０へ送られなければならない。
バスされた信号、割り込み１−７（ＩＲＱ１＊−ＩＲＱ７＊）７２および割り込
みアクノレッジ（ＩＡＣＫ＊）７４は、主バックプレーン１０ＶＭＥｂｕｓ、相
互接続バス、および副バックプレーン１４ＶＭＥｂｕｓの間の直接１対１接続で
ある。
がどのように相互接続されるかを図８に示す。優先割り込みバスもまた、アービ
トレーション・バスと同様に、デイジーチェーンされた／バスされた信号バス６
６である。出力ＩＡＣＫ＿ＯＵＴ６８は、主バックプレーン１０の最終モジュー
ルからラップアラウンドされて、優先割り込みバスのための副バックプレーン１
４相互接続機構のスロット１のＩＡＣＫ＿ＩＮ７０へ送られなければならない。
バスされた信号、割り込み１−７（ＩＲＱ１＊−ＩＲＱ７＊）７２および割り込
みアクノレッジ（ＩＡＣＫ＊）７４は、主バックプレーン１０ＶＭＥｂｕｓ、相
互接続バス、および副バックプレーン１４ＶＭＥｂｕｓの間の直接１対１接続で
ある。
【００２６】
本発明の他の変形形態および変更形態は当業者には明らかであり、また、添付
の特許請求の範囲は、そのような変形形態および変更形態をも対象とすることを
意図している。上記の特定の値および構成は変更可能であり、それらは本発明の
特定の実施形態を示すためだけに記載されたものであり、本発明の範囲を限定す
ることを意図するものではない。本発明の用途には、原則のフォールト・トレラ
ント仮想ＶＭＥｂｕｓバックプレーン設計に準拠する限り、様々な特性を有する
構成要素を伴うことができる。本発明の範囲は特許請求の範囲によって規定され
ることを意図する。
の特許請求の範囲は、そのような変形形態および変更形態をも対象とすることを
意図している。上記の特定の値および構成は変更可能であり、それらは本発明の
特定の実施形態を示すためだけに記載されたものであり、本発明の範囲を限定す
ることを意図するものではない。本発明の用途には、原則のフォールト・トレラ
ント仮想ＶＭＥｂｕｓバックプレーン設計に準拠する限り、様々な特性を有する
構成要素を伴うことができる。本発明の範囲は特許請求の範囲によって規定され
ることを意図する。
【００２７】
本発明を、その実施形態を特定的に参照して詳述したが、他の実施形態も同様
の結果を達成することができる。本発明の変形形態および変更形態は当業者に明
らかであり、また、そのような変更形態および等価形態のすべては特許請求の範
囲の対象となることを意図する。すべての参照、応用例、特許、および引用した
出版物は、参照により本明細書に組み込まれるものと意図している。
の結果を達成することができる。本発明の変形形態および変更形態は当業者に明
らかであり、また、そのような変更形態および等価形態のすべては特許請求の範
囲の対象となることを意図する。すべての参照、応用例、特許、および引用した
出版物は、参照により本明細書に組み込まれるものと意図している。
【００２８】
独占的な資産または権利を定める本発明の実施形態を特許請求の範囲で規定す
る。
る。
【図１】
図１は、本発明によるフォールト・トレラント・バックプレーンのトップ・レ
ベルのブロック図である。
ベルのブロック図である。
【図２】
図２は、本発明による上部バックプレーン・ボードの外形を示す図である。
【図３】
図３は、本発明による下部バックプレーン・ボードの外形を示す図である。
【図４】
図４は、本発明によるブリッジ・モジュールのブロック図である。
【図５】
図５（５Ａ〜５Ｃ）は、ブリッジの切り替え制御論理を示す流れ図であり、図
５Ａは、本発明による初期化および電源投入テストを示す流れ図であり、図５Ｂ
は、本発明によるバックプレーン相互接続論理を示す流れ図であり、図５Ｃは、
本発明による故障処理を示す流れ図である。
５Ａは、本発明による初期化および電源投入テストを示す流れ図であり、図５Ｂ
は、本発明によるバックプレーン相互接続論理を示す流れ図であり、図５Ｃは、
本発明による故障処理を示す流れ図である。
【図６】
図６は、本発明によるデータ転送バス相互接続を示す図である。
【図７】
図７は、本発明によるアービトレーション・バス相互接続を示す図である。
【図８】
図８は、本発明による優先割込みバス相互接続を示す図である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ
，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，
ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ
Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ
，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，
ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ
Ｈ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ
，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，
ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ
Ｐ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ
，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，
ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ
Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ
，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ
(72)発明者 ハンセン，ブライアン・ピー
アメリカ合衆国ニューメキシコ州87122，
アルブケルケ，コロナ・ノースイースト
8016
(72)発明者 トーマス，ラリー・ジェイ
アメリカ合衆国ニューメキシコ州87120，
アルブケルケ，メサ・マリポサ・プレイ
ス・ノースウエスト 6512
Ｆターム(参考） 5B061 FF01 GG13 QQ03
5B083 BB01 CD09 DD13 EE11
Claims (22)
- 【請求項１】 コンピュータ・システムのためのフォールト・トレラント仮
想ＶＭＥｂｕｓバックプレーンであって、 各ＶＭＥｂｕｓバックプレーンが電源および故障検出装置を含む、少なくとも
２つのＶＭＥｂｕｓバックプレーンと、 前記ＶＭＥｂｕｓバックプレーンのそれぞれを接続および接続解除するための
スイッチを各ブリッジ・モジュールが含む、少なくとも２つのブリッジ・モジュ
ールと を備える装置。 - 【請求項２】 前記少なくとも２つのＶＭＥｂｕｓバックプレーンがモノリ
シック構造を備える、請求項１に記載の装置。 - 【請求項３】 前記故障検出装置が、前記各ブリッジ・モジュールにおいて
フェイル・ディスクリートを備える、請求項１に記載の装置。 - 【請求項４】 前記故障検出装置が、前記各ＶＭＥｂｕｓバックプレーンに
接続された事前選択されたモジュールにおけるフェイル・ディスクリートを備え
る、請求項１に記載の装置。 - 【請求項５】 前記故障検出装置が、前記各ＶＭＥｂｕｓバックプレーンに
おける故障を検出する手段、および次のＶＭＥｂｕｓバックプレーンへ前記故障
の信号を送信する送信機を備える、請求項１に記載の装置。 - 【請求項６】 前記故障が、モジュール・フェイル・ディスクリートとＶＭ
Ｅｂｕｓバックプレーン通信試験とを含む、請求項５に記載の装置。 - 【請求項７】 前記ＶＭＥｂｕｓバックプレーン通信試験が、データ転送バ
ス試験、アービトレーション・バス試験、および優先割り込みバス試験を含む、
請求項６に記載の装置。 - 【請求項８】 前記少なくとも２つのブリッジ・モジュールが、前記ＶＭＥ
ｂｕｓバックプレーンを単一のＶＭＥｂｕｓバックプレーンのように見えるよう
に接続する手段を備える、請求項１に記載の装置。 - 【請求項９】 前記ＶＭＥｂｕｓバックプレーンを単一のＶＭＥｂｕｓバッ
クプレーンのように見えるように接続する前記手段が、前記少なくとも２つのＶ
ＭＥｂｕｓバックプレーンの間の直接接続を含む、請求項８に記載の装置。 - 【請求項１０】 前記少なくとも２つのＶＭＥｂｕｓバックプレーンの間の
データ送信待ち時間遅延を最小にする手段を更に備える請求項１に記載の装置。 - 【請求項１１】 前記少なくとも２つのＶＭＥｂｕｓバックプレーンの間の
データ送信待ち時間遅延を最小にする手段が、前記少なくとも２つのＶＭＥｂｕ
ｓバックプレーンの間の直接接続を含む、請求項１０に記載の装置。 - 【請求項１２】 第１のコンピュータ・システムが第１のＶＭＥｂｕｓバッ
クプレーンを備え、次のコンピュータ・システムが次のＶＭＥｂｕｓバックプレ
ーンを備える、少なくとも２つのコンピュータ・システムを相互接続および接続
解除する方法であって、 前記第１コンピュータ・システムおよび前記次のコンピュータ・システムにお
ける故障状態を検出するステップと、 前記故障状態を他のコンピュータ・システムへ送るステップと、 故障が全く検出されない場合に、前記第１のＶＭＥｂｕｓバックプレーンを前
記次のＶＭＥｂｕｓバックプレーンへ接続するステップと、 故障が検出された場合に、前記第１のＶＭＥｂｕｓバックプレーンを前記次の
ＶＭＥｂｕｓバックプレーンから接続解除するステップと、 前記次のＶＭＥｂｕｓバックプレーンで故障が検出された場合に、主モードで
動作するステップと、 前記第１のＶＭＥｂｕｓバックプレーンで故障が検出された場合に、フェール
セーフ・モードで動作するステップと を備える方法。 - 【請求項１３】 故障状態を他のコンピュータ・システムに送る前記ステッ
プと、故障が全く検出されなかった場合に、前記第１のＶＭＥｂｕｓバックプレ
ーンを前記次のＶＭＥｂｕｓバックプレーンへ接続する前記ステップとが、前記
第１のＶＭＥｂｕｓバックプレーンを前記次のＶＭＥｂｕｓバックプレーンへ接
続する前に、フェイル・ディスクリートが他のコンピュータ・システムによって
検出されるように設定するステップを備える、請求項１２に記載の方法。 - 【請求項１４】 前記第１のコンピュータ・システムと前記次のコンピュー
タ・システムとの間におけるデータ送信待ち時間遅延を最小にするステップを更
に備える請求項１２に記載の方法。 - 【請求項１５】 第１のＶＭＥｂｕｓバックプレーンが一次ブリッジに接続
され、第２のＶＭＥｂｕｓバックプレーンが二次ブリッジに接続されるコンピュ
ータ・システムにおける前記第１のＶＭＥｂｕｓバックプレーンと前記第２のＶ
ＭＥｂｕｓバックプレーンとを相互接続する方法であって、 前記第１のＶＭＥｂｕｓバックプレーンおよび前記第２のＶＭＥｂｕｓバック
プレーンに関して故障の試験を行うステップと、 故障／作動可能信号を前記一次ブリッジおよび前記二次ブリッジから送信する
ステップと、 前記一次ブリッジおよび前記二次ブリッジが両方とも作動可能信号を送信する
場合、前記第１のＶＭＥｂｕｓバックプレーンを前記第２のＶＭＥｂｕｓバック
プレーンに接続して、通常モードで動作するステップと、 前記送信するステップにおいて故障信号が送信される場合、前記第１のＶＭＥ
ｂｕｓバックプレーンを前記第２のＶＭＥｂｕｓバックプレーンから接続解除し
て、低下モードで動作するステップと、 前述のステップを反復するステップと を備える方法。 - 【請求項１６】 前記第１のＶＭＥｂｕｓバックプレーンおよび前記第２の
ＶＭＥｂｕｓバックプレーンに関して故障の試験を行う前記ステップが、電源投
入時に自己試験を開始するステップを備える、請求項１５に記載の方法。 - 【請求項１７】 前記第１のＶＭＥｂｕｓバックプレーンおよび前記第２の
ＶＭＥｂｕｓバックプレーンに関して故障の試験を行う前記ステップが、前記一
次ブリッジおよび前記二次ブリッジにおいて試験を行うステップを備える、請求
項１５に記載の方法。 - 【請求項１８】 前記第１のＶＭＥｂｕｓバックプレーンを前記第２のＶＭ
Ｅｂｕｓバックプレーンへ接続する前記ステップが、前記第１のＶＭＥｂｕｓバ
ックプレーンをシステム・コントローラとしてコンフィギュレーションし、前記
第２のＶＭＥｂｕｓを非システム・コントローラとしてコンフィギュレーション
するステップを更に備える、請求項１５に記載の方法。 - 【請求項１９】 前記第１のＶＭＥｂｕｓバックプレーンを前記第２のＶＭ
Ｅｂｕｓバックプレーンへ接続する前記ステップが、前記第１のＶＭＥｂｕｓバ
ックプレーンを前記第２のＶＭＥｂｕｓバックプレーンへ１対１接続によって接
続するステップを備える、請求項１５に記載の方法。 - 【請求項２０】 前記第１のＶＭＥｂｕｓバックプレーンを前記第２のＶＭ
Ｅｂｕｓバックプレーンへ１対１接続によって接続する前記ステップが、前記第
１のＶＭＥｂｕｓバックプレーンと前記第２のＶＭＥｂｕｓバックプレーンが単
一のＶＭＥｂｕｓバックプレーンのように見えるように、前記第１のＶＭＥｂｕ
ｓバックプレーンと前記第２のＶＭＥｂｕｓバックプレーンとを接続するステッ
プを備える、請求項１９に記載の方法。 - 【請求項２１】 前記第１のＶＭＥｂｕｓバックプレーンを前記第２のＶＭ
Ｅｂｕｓバックプレーンから接続解除して、低下モードで動作する前記ステップ
は、前記故障の信号が前記一次ブリッジにより送られた場合に、前記第２のＶＭ
Ｅｂｕｓバックプレーンをシステム・コントローラとするステップを更に備える
、請求項１５に記載の方法。 - 【請求項２２】 前記第１のＶＭＥｂｕｓバックプレーンを前記第２のＶＭ
Ｅｂｕｓバックプレーンへ接続する前記ステップと、前記第１のＶＭＥｂｕｓバ
ックプレーンを前記第２のＶＭＥｂｕｓバックプレーンから接続解除する前記ス
テップとが、前記一次ブリッジおよび前記二次ブリッジに常駐する意思決定論理
を備える、請求項１６に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/442,702 US6564340B1 (en) | 1999-11-18 | 1999-11-18 | Fault tolerant virtual VMEbus backplane design |
| US09/442,702 | 1999-11-18 | ||
| PCT/US2000/031405 WO2001037102A2 (en) | 1999-11-18 | 2000-11-15 | FAULT TOLERANT VIRTUAL VMEbus BACKPLANE DESIGN |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003515220A true JP2003515220A (ja) | 2003-04-22 |
Family
ID=23757806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001539127A Withdrawn JP2003515220A (ja) | 1999-11-18 | 2000-11-15 | フォールト・トレラント仮想ＶＭＥｂｕｓバックプレーン設計 |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US6564340B1 (ja) |
| EP (1) | EP1232440B1 (ja) |
| JP (1) | JP2003515220A (ja) |
| KR (1) | KR20020053086A (ja) |
| AT (1) | ATE261144T1 (ja) |
| AU (1) | AU768503B2 (ja) |
| CA (1) | CA2392108A1 (ja) |
| DE (1) | DE60008785T2 (ja) |
| DK (1) | DK1232440T3 (ja) |
| ES (1) | ES2215753T3 (ja) |
| IL (2) | IL149730A0 (ja) |
| NZ (1) | NZ519577A (ja) |
| TW (1) | TW486627B (ja) |
| WO (1) | WO2001037102A2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633996B1 (en) * | 2000-04-13 | 2003-10-14 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus architecture |
| US6708283B1 (en) | 2000-04-13 | 2004-03-16 | Stratus Technologies, Bermuda Ltd. | System and method for operating a system with redundant peripheral bus controllers |
| US6874052B1 (en) * | 2000-09-29 | 2005-03-29 | Lucent Technologies Inc. | Expansion bridge apparatus and method for an I2C bus |
| US7467179B2 (en) * | 2002-05-24 | 2008-12-16 | Radisys Canada Inc. | Backplane architecture for a data server |
| US20050246476A1 (en) * | 2004-04-29 | 2005-11-03 | Wolfe Sarah M | Method and apparatus of regenerating data signal in monolithic VMEbus backplane |
| US6996643B2 (en) * | 2004-04-29 | 2006-02-07 | Motorola, Inc. | Method of VME module transfer speed auto-negotiation |
| US20050246474A1 (en) * | 2004-04-29 | 2005-11-03 | Wolfe Sarah M | Monolithic VMEbus backplane having VME bridge module |
| US20070136631A1 (en) * | 2005-11-19 | 2007-06-14 | Govani Atul V | Method and system for testing backplanes utilizing a boundary scan protocol |
| US10291415B2 (en) * | 2014-05-20 | 2019-05-14 | Bosch Automotive Service Solutions Inc. | Embedded extensible instrumentation bus |
| KR20160011427A (ko) | 2014-07-22 | 2016-02-01 | 대우조선해양 주식회사 | 고장탐지가 가능한 시스템 레셋 독립 원격 제어용 산업용 버스 백플레인 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3206006B2 (ja) * | 1991-01-25 | 2001-09-04 | 株式会社日立製作所 | 二重化バス制御方法及び装置 |
| KR100244836B1 (ko) * | 1995-11-02 | 2000-02-15 | 포만 제프리 엘 | 컴퓨터시스템 및 다수의 기능카드 중 한개의 기능카드를 격리하는 방법 |
| US5901151A (en) | 1996-02-27 | 1999-05-04 | Data General Corporation | System for orthogonal signal multiplexing |
| US6076142A (en) * | 1996-03-15 | 2000-06-13 | Ampex Corporation | User configurable raid system with multiple data bus segments and removable electrical bridges |
| US6052753A (en) * | 1997-01-21 | 2000-04-18 | Alliedsignal Inc. | Fault tolerant data bus |
-
1999
- 1999-11-18 US US09/442,702 patent/US6564340B1/en not_active Expired - Lifetime
-
2000
- 2000-11-15 EP EP00977230A patent/EP1232440B1/en not_active Expired - Lifetime
- 2000-11-15 WO PCT/US2000/031405 patent/WO2001037102A2/en active IP Right Grant
- 2000-11-15 DK DK00977230T patent/DK1232440T3/da active
- 2000-11-15 DE DE60008785T patent/DE60008785T2/de not_active Expired - Lifetime
- 2000-11-15 IL IL14973000A patent/IL149730A0/xx active IP Right Grant
- 2000-11-15 ES ES00977230T patent/ES2215753T3/es not_active Expired - Lifetime
- 2000-11-15 AT AT00977230T patent/ATE261144T1/de not_active IP Right Cessation
- 2000-11-15 AU AU14899/01A patent/AU768503B2/en not_active Ceased
- 2000-11-15 CA CA002392108A patent/CA2392108A1/en not_active Abandoned
- 2000-11-15 KR KR1020027006389A patent/KR20020053086A/ko not_active Withdrawn
- 2000-11-15 NZ NZ519577A patent/NZ519577A/en unknown
- 2000-11-15 JP JP2001539127A patent/JP2003515220A/ja not_active Withdrawn
- 2000-11-17 TW TW089124407A patent/TW486627B/zh not_active IP Right Cessation
-
2002
- 2002-05-19 IL IL149730A patent/IL149730A/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020053086A (ko) | 2002-07-04 |
| NZ519577A (en) | 2004-05-28 |
| CA2392108A1 (en) | 2001-05-25 |
| US6564340B1 (en) | 2003-05-13 |
| DE60008785T2 (de) | 2005-01-20 |
| EP1232440A2 (en) | 2002-08-21 |
| ES2215753T3 (es) | 2004-10-16 |
| AU1489901A (en) | 2001-05-30 |
| DE60008785D1 (de) | 2004-04-08 |
| ATE261144T1 (de) | 2004-03-15 |
| IL149730A (en) | 2007-06-03 |
| WO2001037102A2 (en) | 2001-05-25 |
| TW486627B (en) | 2002-05-11 |
| WO2001037102A3 (en) | 2001-12-13 |
| AU768503B2 (en) | 2003-12-11 |
| EP1232440B1 (en) | 2004-03-03 |
| IL149730A0 (en) | 2002-11-10 |
| DK1232440T3 (da) | 2004-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10417167B2 (en) | Implementing sideband control structure for PCIE cable cards and IO expansion enclosures | |
| US10467111B2 (en) | Implementing cable failover in multiple cable PCI express IO interconnections | |
| US6600739B1 (en) | Method and apparatus for switching among a plurality of universal serial bus host devices | |
| US6070207A (en) | Hot plug connected I/O bus for computer system | |
| EP0674274B1 (en) | Backplane unit isolation system | |
| US20040083324A1 (en) | Large array of mass data storage devices connected to a computer by a serial link | |
| US6035355A (en) | PCI system and adapter requirements following reset | |
| EP1041491A2 (en) | Method and apparatus for adding and removing components without powering down the computer system | |
| CN101557379B (zh) | 一种pcie接口的链路重组方法和装置 | |
| EP1010277A1 (en) | Control processor switchover for a telecommunications switch | |
| JPH05233527A (ja) | バス拡張器及び補助バスを用いたｓｃｓｉインターフェイス | |
| EP0780774B1 (en) | Logical address bus architecture for multiple processor systems | |
| US7000037B2 (en) | Large array of mass data storage devices connected to a computer by a serial link | |
| JP2003515220A (ja) | フォールト・トレラント仮想ＶＭＥｂｕｓバックプレーン設計 | |
| US20060161714A1 (en) | Method and apparatus for monitoring number of lanes between controller and PCI Express device | |
| EP0183431B1 (en) | System control network for multiple processor modules | |
| JP2002269029A (ja) | 高信頼性情報処理装置及びそれに用いる情報処理方法並びにそのプログラム | |
| EP4124966A1 (en) | A peripheral device having an implied reset signal | |
| US9606795B1 (en) | Providing intelligent components access to an external interface | |
| US7574589B1 (en) | Booting intelligent components from a shared resource | |
| CN120315534A (zh) | 电路板 | |
| JPH01209562A (ja) | マルチｃｐｕシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080205 |