JP2003508757A - バスコンテンションを防止する装置および方法 - Google Patents

バスコンテンションを防止する装置および方法

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JP2003508757A JP2001520115A JP2001520115A JP2003508757A JP 2003508757 A JP2003508757 A JP 2003508757A JP 2001520115 A JP2001520115 A JP 2001520115A JP 2001520115 A JP2001520115 A JP 2001520115A JP 2003508757 A JP2003508757 A JP 2003508757A
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ケン、ジャラミロ
ブライアン、ログスドン
フランクリン、エイチ．ストーリー
サブラマニアン、マイヤパン
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Philips Electronics NV
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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    • G—PHYSICS
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    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults

Abstract

(57)【要約】 【課題】 バスコンテンションを防止する装置および方法 【解決手段】 テスト中複合機能集積回路のバスコンテンションを防止するシステム。このシステムは、集積回路の機能性をテストするために作動可能な一連のテスト入力を受け入れるように構成される集積回路で実施される。集積回路は複数の機能ブロックを通信結合する少なくとも１つのバスを含む。少なくとも第１の機能ブロックおよび第２の機能ブロックは集積回路に含まれ、第１の機能ブロックおよび第２の機能ブロックの両方は、バスに結合され、テスト入力を受け入れるために結合される。バスの所有権を許可するバスアービタも集積回路に含まれる。第１の機能ブロックの対応する出力が第１の機能ブロックに対する発生されたバス許可信号を使用することによって起動される場合、バスアービタは、第２の機能ブロックの少なくとも１つの出力をディセーブルするように作動可能である。これは、テスト入力が第１の機能ブロックと第２の機能ブロックとの間のバスに対するコンテンションを生じないで第１の機能ブロックおよび第２の機能ブロックを通して伝播できることを保証する。それとは別に、集中テスト装置コントローラは、バスアービタの許可信号を使用するのとは対照的に、第２の機能ブロックの出力をディセーブルするために使用される。これは、バスアービタのロジックを変更しないで、実行ロジックの組み込みを可能にする。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、集積回路装置の試験性を得るための設計の分野に関する。より詳細
には、本発明は、内部スキャンテスト中集積回路内のバスコンテンションを防止
しようと試みる方法およびシステムに関する。一実施形態では、集中制御リソー
スを使用することによって内部スキャン中内部バスを制御し、バスコンテンショ
ンを防止する方法およびシステムが述べられている。
【０００２】 （背景技術） コンピュータシステム、ソフトウェアアプリケーション、およびそれらの周り
に形成された装置およびプロセスは、性能および複雑さが連続して増大している
。このようなシステムへの社会の信頼は、同様に増加し、このシステムがシステ
ムの設計者が意図した特性に従うことが、重要になってきている。一般的には、
システムがより強力であり、複雑であればあるほど、益々システムの有用性およ
び有効性はより大きくなる。しかしながら、これらのコンピュータおよびソフト
ウェア実行システムおよびプロセスはより強力になり、このシステム内の欠陥を
検出し、訂正することはますます困難になる。
【０００３】 集積回路および特に集積回路のロジック部は、より複雑であり、より密である
ので、これらは、正しく、複雑な機能性を保証するためにテストすることは段々
困難になった。例えば、最新の技術によって、集積回路ダイ内に製造されたトラ
ンジスタの全数が増加するにつれて、製造工程ラインから現れる集積回路がテス
トの際に費やす時間量もまた増加する。したがって、最新および最大の高密度集
積回路に対するテストコストは、非常に顕著であり得る。非常に高性能のテスト
プログラム、すなわち自動テストパターン発生（ＡＴＰＧ）プログラムは、集積
回路設計を示すいろいろのネットリストを分析し、それから自動テスト装置（Ａ
ＴＥ）システムの装置をテストするために使用されるテストパターン（例えば、
テストプログラムあるいはテストベクタとも呼ばれる）を生成するために使用さ
れる。
【０００４】 ＡＴＰＧプログラム、あるいはツールの目的は、このコストを減らすためにで
きるだけ効率的に正確な、高カバレッジ（例えば、集積回路の具体化回路の大部
分をテストする）テストパターンを生成することにある。したがって、ロジック
合成の益々重要な部分は、固有試験性を得るためにＡＳＩＣおよび他の複雑な集
積回路を設計することを含む。これは、試験性を得るための設計、すなわちＤＦ
Ｔと呼ばれる。
【０００５】 ＤＦＴプロセスの１つの問題の態様は、１つあるいはそれ以上の内部バス上の
複数機能ユニットを組み込む高密度複合集積回路を必要とする。内部３状態信号
あるいは複数のドライバを有するバスの使用は、最新システムのオンチップ設計
で普通になった。複雑な設計をテストする内部スキャンテスト方法の使用も普通
である。通常、これらの２つの最新設計の態様は、互いに相いれない設計および
テストの影響を持つ。
【０００６】 最新のＡＴＰＧツールはこのような構造を解釈し、制御する難点を有するが、
それにもかかわらず、唯一のドライバが任意の所定の時間に共有信号をアクティ
ブに駆動することを必要とする。複数のドライバをアクティブにすると、予想外
のテスト結果をもたらすことがあり、製造テスト中に部品をもしかすると損傷す
ることがある。複数のドライバが、機能ブロックのそれぞれのドライバを起動す
る自律回路を含む独自の機能から独立して制御される場合、この問題は解決する
ことをより困難にする。
【０００７】 １つあるいはそれ以上の内部バスを競う複数の機能ブロックの問題を処理する
１つの従来の解決策は、ＡＴＰＧツールに全てのバスコンテンション問題を強制
的に解決させる方法の実行である。しかしながら、これは、より低い故障カバレ
ッジを生じ、パターンを発生するのに物理的により長い時間を生じる。さらに、
多数のＡＴＰＧプログラムおよびツールはこの解決策をサポートしない。
【０００８】 さらに、バスコンテンション解決および防止を支持するツールは、限られた遷
移でこれを行うだけである。このツールは、いかなる信号あるいはバスに対して
もバスコンテンションを生じるＡＴＰＧパターンが発生されなくて、ツールが行
うことがしばしば困難であることを保証する。この結果はしばしば極端に長いコ
ンパイル時間および非常に不十分な故障カバレッジである。
【０００９】 したがって、必要とされるものは、集積回路装置の複数の機能ユニットの中で
のいかなる起こり得るバスコンテンションも除去できる解決策である。必要とさ
れるものは、複数の機能ユニットに対する複数のバスドライバをアクティブに制
御し、バスコンテンションを除去する解決策である。必要とされる解決策は、バ
スコンテンションはＡＴＰＧツールが生成するかもしれない所与の任意のスキャ
ンテストパターンも生じる可能性がない設計によって保証されるべきであるので
、非常に高い故障カバレッジおよび非常に速いコンパイル時間を生じるテストパ
ターンを発生する。必要とされる解決策は、構造を均一に実行することが容易で
あるべきであり、設計に及ぼす最少のゲート領域およびシステム性能の影響を持
つ。
【００１０】 （発明の開示） 本発明は、集積回路装置の複数の機能ユニットの中のいかなる起こり得るバス
コンテンションも除去する方法およびシステムである。本発明は、複数の機能ユ
ニットに対する複数のバスドライバをアクティブに制御し、複数の機能ユニット
が一連のテスト入力（例えば、ＡＴＰＧテストパターン、ベクタ等）によって刺
激されるとき機能ユニットの中のバスコンテンションを除去する解決策を提供す
る。本発明の方法およびシステムは、バスコンテンションがＡＴＰＧツールが発
生するかもしれない所与の任意のスキャンテストパターンを生じる可能性がない
設計によって保証するので、ＡＴＰＧツールは非常に高い故障カバレッジを生じ
るテストパターンを発生できる。さらに、ＡＴＰＧツールはバスコンテンション
が生じる可能性のないことを保証する必要がないので、テストパターンは、非常
に速いコンパイル時間で発生できる。本発明のシステムは、構造を均一に容易に
実行され、集積回路装置の全設計に及ぼす最少ゲート領域およびシステム性能の
影響を持つ。
【００１１】 一実施形態では、本発明は、複合集積回路がテストを行うとき複合集積回路の
バスコンテンションを防止するシステムとして実現される。このシステムは、集
積回路の機能性を試験するために作動可能である一連のテスト入力を受け入れる
ように構成された集積回路で実現される。この集積回路は、複数の機能ブロック
を通信結合する少なくとも１つのバス（例えば、ＰＣＩバス）を含む。少なくと
も第１の機能ブロックおよび第２の機能ブロックは集積回路に含まれる。第１の
機能ブロックおよび第２の機能ブロックは、両方ともバスに結合され、（例えば
、含まれたテストアクセスポートを介して）テスト入力を受け入れるように結合
される。
【００１２】 バスの所有権を許可するバスアービタも、集積回路に含まれる。第１の機能ブ
ロックの対応する出力が第１の機能ブロックに対して発生されたバス許可信号を
使用することによって起動される場合、バスアービタは、第２の機能ブロックの
少なくとも１つの出力をディセーブルするように作動可能である。これは、テス
ト入力が第１の機能ブロックと第２の機能ブロックとの間のバスに対するコンテ
ンションを生じないで第１の機能ブロックおよび第２の機能ブロックを通して伝
播できることを保証する。
【００１３】 他の実施形態では、集中テスト装置コントローラは、バスアービタの許可信号
を使用するのとは対照的に、第２の機能ブロックの出力をディセーブルするため
に使用される。これは、バスアービタのロジックを変更しないで、実行ロジック
の組み込みを可能にする。集中「テスト専用」装置コントローラは、各機能ブロ
ックに対する専用信号を使用し、そのそれぞれの出力ドライバをイネーブルし、
ディセーブルする。
【００１４】 （発明を実施する最良の形態） 次に、本発明の好ましい実施形態に対する参照が詳細に行われると、その例が
添付図面に示される、集中制御リソースを使用することによって内部スキャンテ
スト中バスコンテンションを防止するように内部バスを制御する方法およびシス
テムがある。本発明は好ましい実施形態とともに記載されているが、好ましい実
施形態は本発明をこれらの実施形態に限定することを目的としているのでないこ
とが分かる。これに反して、本発明は添付クレームによって規定される規定され
るように本発明の精神および範囲内に含まれ得る代替物、修正例および等価物を
保護することを目的としている。さらに、本発明の下記の詳細な説明では、多数
の特定の細部は本発明の完全な理解を行うために明らかにされる。しかしながら
、本発明がこれらの特定の細部なしに実行できることが当業者に明らかである。
他の例では、周知の方法、手順、部品、および回路は本発明の態様を必ずしも不
明瞭しないので詳細に記載されていない。
【００１５】 本発明は、集積回路装置の複数の機能ブロック中いかなる起こり得るバスコン
テンションも除去する方法およびシステムである。本発明は、複数の機能ユニッ
トに対する複数のバスドライバをアクティブに制御し、複数の機能ユニットが一
連のテスト入力（例えば、ＡＴＰＧテストパターン、ベクタ等）によって刺激さ
れるとき機能ユニットの中のバスコンテンションを除去する解決策を提供する。
本発明の方法およびシステムは、バスコンテンションがＡＴＰＧツールが発生す
るかもしれない所与の任意のスキャンテストパターンを生じる可能性がない設計
によって保証するので、ＡＴＰＧツールは非常に高い故障カバレッジを生じるテ
ストパターンを発生できる。さらに、ＡＴＰＧツールはバスコンテンションが生
じる可能性のないことを保証する必要がないので、テストパターンは、非常に速
いコンパイル時間で発生できる。本発明のシステムは、構造を均一に容易に実行
され、集積回路装置の全設計に及ぼす最少ゲート領域およびシステム性能の影響
を持つ。本発明および本発明の長所はさらに後述される。
【００１６】 次に、図１を参照すると、本発明の一実施形態による複合機能集積回路１００
の図が示されている。図１は、本発明のＰＣＩ（周辺コンポーネント相互接続）
方式の実施形態の一般図を示す。しかしながら、本発明の方法およびシステムが
他の種類の共通バスおよび／または他の種類のバス規格（例えば、ＡＭＢＡバス
、ＡＳＢ、ＡＨＢ、ＡＰＢ等）で実現できることを理解すべきである。
【００１７】 図１に示されるように、集積回路１００は、各々が共用バス１１０に結合され
る４つの機能ブロック１０１〜１０４を含んでいる。本実施形態では、機能ブロ
ック１０１〜１０４は、ＰＣＩエージェント（例えば、それぞれＰＣＩマスタ／
ターゲット＃１、ＰＣＩマスタ／ターゲット＃２、ＰＣＩターゲット＃３、およ
びＰＣＩマスタ／ターゲット＃４）であり、共用バス１１０はＰＣＩバスである
。機能ブロック１０１〜１０３は、ＰＣＩマスタ／ターゲットエージェント（例
えば、ＰＣＩイニシエータおよびＰＣＩスレーブの両方としての機能を果たす）
である。機能ブロック１０４はＰＣＩターゲット専用エージェントである。ブロ
ック１０１〜１０４およびバス１１０は、集積回路１００内に統合され、ひとま
とめにして集積回路１００の機能性および有用性を提供する。
【００１８】 前述のように、本発明は、機能ブロック１０１〜１０４中のバス１１０に対す
るバスコンテンションを防止するシステムとして実現される。通常オペレーショ
ン中、それに基づいて集積回路１００が作動するＰＣＩプロトコルはブロック１
０１〜１０４中のバスコンテンションを防止する。集積回路１００は、完全ＰＣ
Ｉ準拠システム（例えば、バスアービトレーション、装置構成、インタフェース
および制御等）としてブロック１０１〜１０４およびバス１１０を作動するのに
必要な制御ロジックおよびサポート回路を含んでいる。したがって、通常オペレ
ーション中、バスコンテンションの危険は殆どない。しかしながら、テスト中、
周知のように、集積回路の機能性をテストするために集積回路１００の中にスキ
ャンされるいろいろのテストベクタ、テストパターン、スキャンパターン等によ
って誘起されるバスコンテンションの顕著な危険がある。本発明は、集積回路１
００が受けるいかなるテストパターン、ベクタ等にも関係なく、ブロック１０１
〜１０４の中にバスコンテンションの可能性は全然ないことを保証することによ
って部分的に機能を果たす。
【００１９】 さらに、図１を参照すると、本発明は、機能ブロック１０１〜１０４に対する
それぞれのバスドライバをアクティブに制御する解決策を提供する。このアクテ
ィブ制御は、機能ブロック１０１〜１０４が一連のテスト入力（例えば、ＡＴＰ
Ｇテストパターン、ベクタ等）によって刺激されるので、機能ブロック１０１〜
１０４中のバスコンテンションのいかなる可能性の除去も保証する。アクティブ
制御は、システム１００の設計に組み込まれた制御ロジックを使用して実行され
る。この制御ロジックは、バスコンテンションがＡＴＰＧツールが発生するかも
しれない所与のいかなるスキャンテストパターンも生じる可能性がないことを保
証するように構成される。したがって、集積回路１００に対するテストパターン
発生中、ＡＴＰＧツールは、コンテンションが生じないことを検証するために各
々およびあらゆる起こり得るテストベクタを決定論的に解析する必要がない。こ
のように行う際に、ＡＴＰＧ処理は、非常に効率的に進行する（例えば、典型的
な用途においてより効率的な大きさの順序）。付加された効率によって、ＡＴＰ
Ｇツールは、集積回路１００をより徹底的に処理できる。集積回路１００によっ
て、例えば、ＡＴＰＧツールは、より高い故障カバレッジを生じるテストパター
ンを発生できる。さらに、ＡＴＰＧツールはバスコンテンションが生じないこと
を保証する必要がないので、付加された効率によってテストパターンは、非常に
速いコンパイル時間で発生できる。本発明のもう一つの長所は、実装ロジックは
既存の複合機能集積回路設計に容易に加えることができる。実装ロジックは、構
造が均一であり、複合集積回路装置（例えば、集積回路１００）の全設計に及ぼ
す最少のゲート領域およびシステム性能の影響を持つ。
【００２０】 図２は、より詳細な本発明の一実施形態による集積回路１００の実装を示して
いる。図２に示されるように、本発明の機能ブロック１０１〜１０４および機能
ブロックのそれぞれの相互接続が示されている。ブロック１０１〜１０４の各々
は、通常オペレーション中、バス１１０を駆動でき、バスコンテンションを回避
するためにスキャンテスト中制御されねばならない。ブロック１０１〜１０４の
各々は、矢印２０５（以下、ひとまとめにして出力イネーブル信号２０５と呼ば
れる）によって示されるような一連の出力イネーブル信号を出力し、受信するよ
うに構成される。出力イネーブル信号２０５は、下記の表１によって示されるよ
うなそれぞれの信号あるいは信号のグループに対するブロック１０１〜１０４の
それぞれの出力ドライバをイネーブルあるいはディセーブルすることによる機能
およびバス１１０に固有な特定の信号および信号のグループに対応する。図２に
示されるように、出力イネーブル信号２０５は、出力イネーブル信号２０５のい
くつかがブロック１０３をバイパスし、ブロック１０４に進行するブロック１０
３（ＰＣＩターゲット＃３）を除いて、ブロック１０１からブロック１０４まで
縦続接続する。これは、ブロック１０３がＰＣＩターゲット専用エージェントで
あるので、ＰＣＩ信号ＦＲＡＭＥ＃、ＩＲＤＹ＃、およびＣＢＥ＃を駆動する必
要がないためである。出力イネーブル信号２０５とその対応するＰＣＩ信号との
間の関係が下記の表１に示されている。
【００２１】
【表１】 さらに図２を参照すると、本発明によれば、出力イネーブル信号は、ブロック
１０１〜１０４中の優先度を付けられた階層を生成するために「ＯＲチェーン」
の１つの機能ブロックから次の機能ブロックまで縦続接続される。この優先度を
付けられた階層は、任意の所与の時間に同時にアクティブである異なるブロック
からの出力ドライバを妨害する。この実施形態では、各ブロックの出力イネーブ
ル信号は、図２に示されるようにブロック１０１からブロック１０４までの優先
度を付けられたロジックのチェーンを形成するために一緒に縦続接続される。ブ
ロックの出力イネーブルのアサーションは、必ずより低い優先度を有するいかな
る他のブロックもアサートされることを防止する。同様に、特定の優先度を有す
るブロックが信号あるいはバスをアクティブに駆動し、より高い優先度を有する
ドライバが起動される場合、より低い優先度のドライバは直ちに非起動する。
【００２２】 図２は、スキャンテストモード信号ラインを介してブロック１０１〜１０４の
各々に結合されたＴＡＰ（テストアクセスポート）コントローラ２００も示して
いる。本実施形態では、ＴＡＰコントローラ２００は、スキャンテストモード信
号２０１を発生し、各機能ブロック１０１〜１０４に何時スキャンテストが進行
中であるかを知らせる。前述のように、各機能ブロック１０１〜１０４は、ＰＣ
Ｉバス上の各主要グルーピングの信号（ＡＤ，ＰＡＲ，ＣＢＥ，ＦＲＡＭＥ＃，
ＩＲＤＹ＃，ＴＲＤＹ＃，ＤＥＶＳＥＬ，ＳＴＯＰ＃，ＰＥＲＲ＃，およびＳＥ
ＲＲ＃）に対する１つの出力イネーブル信号入力を有する。これらの出力イネー
ブル信号入力（例えば、出力イネーブル信号２０５）は、それぞれのブロックに
任意のより高い優先度のブロックがＰＣＩバスを駆動しているかどうかを知らせ
る。各機能ブロックもＰＣＩバス上の各主要グルーピングの信号に対する対応す
る出力イネーブル信号出力も有する。図２に示されるように、これらの出力イネ
ーブル信号出力は、次の優先度の機能ブロックの出力イネーブル信号入力に縦続
接続される。
【００２３】 例えば、さらに図２を参照すると、機能ブロック１０１は最高優先度を有し、
機能ブロック１０４は最低優先度を有する。機能ブロック１０１（例えば、ＰＣ
Ｉマスタ／ターゲット＃１）が、スキャンテストモード中バス１１０のＡＤ［３
１：０］信号線、ＦＲＡＭＥ＃信号線、およびＳＴＯＰ＃信号線を駆動した場合
（例えば、ＡＴＰＧツールは機能ブロック１０１を強制的にそのように行ったス
キャンパターンを形成した）、機能ブロック１０１は、そのａｄ ｏｅ １出力
、ｆｒａｍｅ ｏｅ １出力およびｓｔｏｐ ｏｅ １出力をアサートする。た
とえＡＴＰＧツールが機能ブロック１０２にそのように行うように命じるスキャ
ンパターンを形成したとしても、次に、機能ブロック１０２は、アサートされた
これらの信号を調べ、これらの信号を駆動しない。機能ブロック１０２（例えば
、ＰＣＩマスタ／ターゲット＃２）は、そのａｄ ｏｅ ２信号、ｆｒａｍｅ ｏｅ ２信号およびｓｔｏｐ ｏｅ ２信号をアサートすることによってより低
い優先度のブロック上にこの信号を転送する。ブロック１０１は、ロー（論理ゼ
ロ）に結合されたその出力イネーブル信号入力を有することに注目すべきである
。最高の優先度のブロックは決して先に専有されないので、これはブロック１０
１を最高の優先度のブロックにする。ブロック１０４は開いたままその出力イネ
ーブル信号出力を有する。最低の優先度は決して他の装置を先に専有されないの
で、これはブロック１０１を最低の優先度のブロックにする。このように、アサ
ートされたａｄ ｏｅ １出力、ｆｒａｍｅ ｏｅ １出力およびｓｔｏｐ ｏ
ｅ １出力は、一緒により高い優先度のブロックからより低い優先度のブロック
まで縦続接続される。
【００２４】 ブロック１０３はターゲット専用ＰＣＩエージェントであることに注目すべき
である。ブロック１０３は、バスマスタ機能を全然有しないので、ブロック１０
３は、そのインタフェースにおいてバス１１０からのＦＲＡＭＥ＃信号、ＩＲＤ
Ｙ＃信号、およびＣ／ＢＥ（３：０）信号を全然有しない。この場合、出力イネ
ーブル信号ｆｒａｍｅ ｏｅ ２、ｉｒｄｙ ｏｅ ２、およびｃｂｅ ｏｅ ２は、ブロック１０３をバイパスし、ブロック１０４に接続する。
【００２５】 本実施形態では、出力イネーブル信号入力および出力は全アクティブハイ信号
であることにも注目すべきである。例えば、ブロック１０１〜１０４の中の１つ
がスキャンテストモード中その出力イネーブル信号入力の１つを調べて、このブ
ロックは、ＰＣＩバスの対応する部分を駆動しないで、次に対応する出力イネー
ブル信号出力をアサートする。
【００２６】 次に図３を参照すると、本発明の一実施形態による予め存在する機能ブロック
を修正するのに必要なロジックの図が示されている。図３は、本発明と併用され
る相互接続ロジックを示す（例えば、スキャンテスト中バス１１０上のバスコン
テンションは全然ないことを保証するために）。この場合、ブロック１０２が示
されている。図３に示されるようなブロック１０２は、ＰＣＩバスを駆動するト
ライステートドライバのないＰＣＩマスタ／ターゲットを実行する通常のロジッ
クを示す。本発明の実施は、各出力イネーブル信号に対する「テスト用ＯＥ制御
」の付加を必要する。これらのブロックの中の４つ、すなわち、テスト用ＯＥ制
御３０１〜３０４が示される。テストブロック用ＯＥ制御は、スキャンテストモ
ード信号および次のより高い優先度のＰＣＩ装置からの出力イネーブル信号、す
なわちブロック１０１からのｘｘ ｏｅ ｉｎとともに既存のブロック（例えば
、ブロック１０２）から出力イネーブル信号、すなわちｃｒ＿ｘｘ＿ｏｅ＿ｎ（
ここで「ｘｘ」は信号タイプ、すなわちａｄ、ｆｒａｍｅ、ｉｒｄｙなどに対応
する）を得て、トライステートドライバのための実際の出力イネーブルおよび次
のより低い優先度のブロックに対する出力イネーブル信号出力、すなわちブロッ
ク１０３に対するｘ ｏｅ ｏｕｔを生成する。図３は、トライステートドライ
バ（トライステートドライバ３１１〜３１４）のためのアクティブロー出力イネ
ーブルをとることに注目すべきである。
【００２７】 次に図４を参照すると、本発明の一実施形態によるテストコントローラ４００
用ＯＥ制御の一例の内部ロジックが示されている。コントローラ４００は、アク
ティブロー出力イネーブルロジックを有するトライステートドライバ（例えば、
トライステートドライバ４０１）によるロジックを示す。本実施形態では、コン
トローラ４００は、３つの入力および２つの出力を有する。スキャンモード入力
２０１がローである場合、「テスト用出力イネーブル」ロジックはディセーブル
され、ブロックの出力イネーブル信号、すなわちｃｒ ＜ｓｉｇｎａｌ＞ ｏｅ ｎは、トライステートドライバ４０１を制御するために使用される。スキャン
テストモード２０１がハイである場合、「テスト用出力イネーブル」ロジックが
イネーブルされ、次のより高い優先度ブロックからの出力イネーブル信号入力、
すなわち＜ｓｉｇｎａｌ＞ ｏｅ ｉｎはこのブロックの出力イネーブルを制御
するために使用される。＜ｓｉｇｎａｌ＞ ｏｅ ｉｎがハイである場合、前の
ブロックはバス１１０を駆動する。この場合、コントローラ４００は、トライス
テートドライバ４０１をデアサートし、次のより低い優先度のＰＣＩ装置に対す
出力イネーブル制御信号出力、すなわち＜ｓｉｇｎａｌ＞ ｏｅ ｏｕｔをアサ
ートする。＜ｓｉｇｎａｌ＞ ｏｅ ｉｎがローである場合、ブロックの出力イ
ネーブル信号、すなわちｃｒ ＜ｓｉｇｎａｌ＞ ｏｅ ｎはトライステートド
ライバ４０１を制御するために使用される。ｃｒ ＜ｓｉｇｎａｌ＞ ｏｅ ｎ
がローとアサートされる場合、コントローラ４００は、次のより低い優先度のブ
ロックに対する出力イネーブル制御信号出力、すなわち＜ｓｉｇｎａｌ＞ ｏｅ ｏｕｔをアサートし、バス１１０を駆動しないようにコントローラ４００に知
らせる。
【００２８】 図５は、本発明の一実施形態によるアクティブハイ出力イネーブルロジックを
有するトライステートドライバ（例えばドライバ５０１）のために構成される例
のテストコントローラ５００用ＯＥ制御を示している。コントローラ５００は、
図４からのコントローラ４００とほぼ同じように機能を果たす。しかしながら、
アクティブハイ出力イネーブルロジックを有するトライステートドライバのため
に構成される。
【００２９】 このように、図１〜図５に示された実施形態は、バスコンテンションがスキャ
ンテスト中生じないことを保証する。そのように行う際に、ＡＴＰＧツールによ
って実行されたＡＴＰＧ処理は非常に効率的に進行し、高品質テストテストパタ
ーン／ベクタを発生するのにあまり多くの時間を必要としない。さらに、これら
のテストパターン／ベクタは、全バスコンテンション問題を解決することがＡＴ
ＰＧツールに残された従来技術により生成されたテストパターン／ベクタよりも
非常に良い故障カバレッジを提供する。本発明の実装ハードウェアは、予期され
る集積回路の各機能ブロックを修正することによって容易に組み込まれることが
できる。
【００３０】 （第１の他の実施形態） 次に図６を参照すると、本発明の他の実施形態によるシステム６００が示され
る。図１〜図５の実施形態は、バス１１０上の駆動信号に基づいて機能ブロック
１０１〜１０４をディセーブルするために分散解決策を使用するのに対して、シ
ステム６００の他の実施形態は、ブロック６１１〜６１４の中の１つをイネーブ
ルし、バス６１０の全部を駆動するために集中リソースを利用する。しかしなが
ら、図１〜図５の実施形態のように、図６の実施形態はＰＣＩバス実装（例えば
、バス６１０）に関して説明され、システム６００は他の種類のバス構造まで拡
張されてもよいことに注目すべきである。
【００３１】 図６に示されるように、機能ブロック６１１〜６１３はＰＣＩマスタ／ターゲ
ットエージェントであり、機能ブロック６１４はＰＣＩターゲット専用エージェ
ントである。ＰＣＩターゲット専用エージェントは、ＰＣＩバス６１０によって
アクセス可能であるレジスタあるいはメモリリソースを含む。ＰＣＩマスタ専用
エージェントは、バス所有権に対して調停し、バス６１０上のレジスタあるいは
メモリにアクセスする能力を含むが、典型的にはその専用のレジスタあるいはメ
モリを全然持ってない。ＰＣＩマスタ／ターゲット装置は、ターゲットリソース
および他のリソースをアクセスするマスタの能力の両方を含む。
【００３２】 システム６００は、単一ＰＣＩバスアービタ６０１と、ＰＣＩマスタおよびタ
ーゲットインタフェースの両方を有するブロック６１１〜６１３と、ＰＣＩター
ゲット専用エージェントである単一ブロック６１４とを含む一般的なＰＣＩバス
システムである。マスタインタフェースを有するブロックは、アービタ６０１に
対するバスリクエスト信号（例えば、バスリクエスト６０３）を駆動する。アー
ビタ６０１は、各ＰＣＩマスタエージェント（例えば、ブロック６１１〜６１３
）に対するバス許可信号６０２を駆動する。ターゲット専用ＰＣＩエージェント
であるブロック６１４はリクエストあるいは許可信号を使用しない。
【００３３】 図６の他の実施形態は、ブロック６１１〜６１４の中の１つに対するバス６１
０を許可するたＰＣＩバスアービタ６０１を使用することによってスキャンテス
ト中のバスコンテンションを防止する。本実施形態によれば、ブロック６１１〜
６１４は、ブロックサンプリング許可アサート手段が「バスを駆動し」、サンプ
リング許可デアサート手段が「全バスドライバをディセーブルする」ようにスキ
ャンテスト中この許可を受け入れるために修正される。バス許可を生成するため
に使用されるＰＣＩバスアービタ６０１のフリップフロップはスキャンチェーン
上にあるので、ＡＴＰＧツールは、ブロック６１１〜６１４の中の適切ブロック
が所望のようにバス６１０を駆動するようにデータを無理にスキャンできる。
【００３４】 図６の実施形態は、２つの特別の状態を処理するロジックを含む。第１の状態
は、集積回路がバス許可信号を使用しないＰＣＩターゲット専用タイプ機能ブロ
ックを含む場合にどんなロジックが実現するかである。第２の状態は、ＡＴＰＧ
ツールがスキャンテスト中複数の許可信号のアサーションを生じる場合をいかに
処理するかである。これらの特別の状態の解決策は以下に説明する。
【００３５】 さらに図６を参照すると、本実施形態によれば、ＰＣＩバスアービタ６０１は
、スキャンテストモード中各機能ブロックのトライステートドライバをイネーブ
ルする中央リソースの役目を果たす。スキャンテスト中アサートされたそのバス
許可を有するブロック６１１〜６１４のいずれかは、ＰＣＩバス６１０（ＡＤ［
３１：０］、ＣＢＥ、ＰＡＲ、ＰＥＲＲ＃、ＳＥＲＲ＃、ＦＲＡＭＥ＃、ＩＲＤ
Ｙ＃、ＴＲＤＹ＃、ＤＥＶＳＥＬ＃、およびＳＴＯＰ＃）を駆動する。これはＰ
ＣＩターゲット専用エージェントおよびマスタ専用エージェントを含んでいる。
バス許可６０４がターゲット専用エージェント（例えば、ブロック６１４）に付
加されねばならない新しい信号であることに注目すべきである。ターゲット専用
エージェント（例えば、ブロック６１４）に対する「特別」バス許可６０４がス
キャンテストモード中機能を果たすだけであるＰＣＩバスアービタ６０１からの
出力であることにも注目すべきである。
【００３６】 ターゲット専用ブロックが選択される場合、ＰＣＩバスアービタ６０１は、Ｐ
ＣＩマスタタイプ信号、すなわちＣＢＥ、ＦＲＡＭＥ＃、およびＩＲＤＹ＃を駆
動する。これは、ターゲット専用エージェント（例えば、ブロック６１４）は通
常のオペレーションの下でこれらの信号を駆動する必要が全然ないので、そのイ
ンタフェースでこれらの信号を有しないという事実によるものである。同様に、
マスタ専用タイプエージェントが選択される場合、マスタ専用タイプエージェン
トは通常のオペレーション中ＰＣＩターゲットエージェント固有信号を駆動する
必要が全然ないので、ＰＣＩバスアービタ６０１はＰＣＩターゲットエージェン
ト固有信号、すなわちＴＲＤＹ＃、ＤＥＶＳＥＬ＃、およびＳＴＯＰ＃を駆動す
る。
【００３７】 ＦＲＡＭＥ＃、ＩＲＤＹ＃、ＴＲＤＹ＃、ＳＴＯＰ＃、ＤＥＶＳＥＬ＃、ＲＥ
Ｑ＃（０：Ｎ）、ＰＥＲＲ＃、ＳＥＲＲ＃、および／またはＩＮＴ（Ａ：Ｄ）の
信号をトライステートを行わない内部ＰＣＩバス実装がある。このような実装に
おいて、ＰＣＩバスアービタ６０１は、先のパラグラフで述べたようにそれらを
駆動する必要はない。
【００３８】 ターゲットタイプあるいはマスタ専用タイプエージェントが選択される場合、
ＰＣＩバスアービタ６０１をＣＢＥ、ＦＲＡＭＥ＃、ＩＲＤＹ＃、ＴＲＤＹ＃、
ＤＥＶＳＥＬ＃、およびＳＴＯＰ＃の信号を駆動させるよりもむしろ、これらの
信号を駆動しないように選択してもよいがその代わりにこれら信号を浮動させる
実装がある。これは故障カバレッジ減少を生じるが、この故障カバレッジ減少は
、アービタ設計に余分の複雑を加えることを許可するのに十分でないかも知れな
い。
【００３９】 スキャンテスト中、ＰＣＩバスアービタ６０１は、唯一の許可信号をアサート
する責任を負う。ＰＣＩバス許可を発生する責任を負うアービタのフリップフロ
ップは、ＡＴＰＧツールは所望する機能ブロック６１１〜６１４のどれかに対す
るバス６１０を許可するためにデータをフリップフロップにシフトできるように
スキャンチェーン上にある。しかし、ＡＴＰＧツールも、複数のバス許可をアサ
ートしようと試みてもよい。ＰＣＩバスアービタ６０１は、ブロック６１１〜６
１４の１つだけが選択されることをなお保証しなければならない。装置が全然選
択されない場合、ＰＣＩバスアービタ６０１は、「欠陥」ブロックに対するバス
６１０を許可する。この欠陥ブロックは、ブロック６１１〜６１４のいずれかあ
るいはバス６１０上の任意のこのようなブロックであるように選択されてもよい
。
【００４０】 次に図７を参照すると、本発明の他の実施形態によるＰＣＩバスアービタ７０
０の図が示されている。ＰＣＩバスアービタ７００の描写は、許可信号（例えば
、図６の許可信号６０３〜６０４）を実行し、信号ＣＢＥ［３：０］、ＦＲＡＭ
Ｅ＃、ＩＲＤＹ＃、ＴＲＤＹ＃、ＤＥＶＳＥＬ＃、およびＳＴＯＰ＃を発生する
のに必要なロジックを示している。ＰＣＩバスアービタ７００は、４つのＰＣＩ
マスタ／ターゲットタイプエージェントおよび２つのＰＣＩターゲット専用タイ
プエージェントを有する例のアービタである。ターゲット許可信号はｔｇｎｔ（
１：０）として示される。本実施形態では、従来のＰＣＩバスアービタ７０５の
ロジックに加えるのは、ターゲット許可信号を駆動するフリップフロップ７０２
〜７０３、ＣＢＥ［３：０］、ＦＲＡＭＥ＃、ＩＲＤＹ＃、ＴＲＤＹ＃、ＤＥＶ
ＳＥＬ＃、およびＳＴＯＰ＃を発生する組合せロジック７０１、およびただ一つ
の許可がスキャンテスト中アサートされることを保証する組合せロジック７０４
である。通常のオペレーション（スキャンテストモード＝０）中、ＰＣＩバス許
可、すなわちｇｎｔ ｎ（３：０）はフリップフロップ７０６〜７０９から直接
に駆動され、「ターゲット許可」がデアサートされ、ＣＢＥ［３：０］、ＦＲＡ
ＭＥ＃、ＩＲＤＹ＃、ＴＲＤＹ＃、ＤＥＶＳＥＬ＃、およびＳＴＯＰ＃がトライ
ステートされる。スキャンテスト（スキャンテストモード＝１）中、ｇｎｔ ｎ
出力およびｔｇｎｔ ｎ出力は、複数の許可がアサートされない限り、フリップ
フロップ７０６〜７０９および７０２〜７０３それぞれ（すなわち、ＡＴＰＧツ
ールによって）から駆動される。複数の許可がフリップフロップによってアサー
トされる場合、組合せロジック７０４は、全て他の許可をデアサートしている間
アサートする許可の中の１つを選択しなければならない。許可がフリップフロッ
プによって全然アサートされない場合、組合せロジック７０４は、全ての他の許
可をデアサートしている間アサートする許可の中の１つを選択しなければならな
い。アサートされる許可信号が「ターゲット許可」信号の１つである場合、ＣＢ
Ｅ［３：０］、ＦＲＡＭＥ＃、およびＩＲＤＹ＃は一定値（この例ではゼロとし
て示される）に駆動される。アサートされる許可信号がＰＣＩマスタ専用タイプ
エージェントのためのものである場合、ＴＲＤＹ＃、ＤＥＶＳＥＬ＃、およびＳ
ＴＯＰが駆動される。
【００４１】 図８は、本実施形態によるＰＣＩバス６１０のアドレス／データ部に対する出
力イネーブル（例えば、ａｄ（３１：０））を発生するために機能ブロックによ
って使用される典型的なロジックを示している。図８は、全バス６１０のために
発生された１つの出力イネーブルだけを示している。バスの異なる部分に対して
出力イネーブルを発生する複数のフリップフロップを有すことは一般に知られて
いるが、これはこの実装に容易に組み込まれた拡張である。
【００４２】 図９は、スキャンテストモード中少しのバスコンテンションもないことを保証
するのに機能ブロックによって必要とされる本発明によるロジックを示している
。通常のオペレーション（スキャンテストモード＝０）中、機能ブロックの通常
の出力イネーブル信号、すなわちｃｒ ａｄ ｏｅ ｎ は、その出力ドライバ
をイネーブルするために使用される。しかし、本実施形態によれば、スキャンテ
スト（スキャンテストモード＝１）中、許可信号ｇｎｔ ｎは出力ドライバをイ
ネーブルするために使用される。図９の描写は、出力イネーブルはアクティブロ
ーであると仮定する。
【００４３】 図１０は、出力イネーブルはアクティブローとは対照的にアクティブハイであ
る本実施形態によるロジックを示している。したがって、図６〜図１０の他の実
施形態は、バスコンテンションはスキャンテスト中生じないことを保証する。こ
れは、ＡＴＰＧツールのジョブを大いに容易にし、全バスコンテンション問題を
解決することがＡＴＰＧツールに残されている従来技術に比較して、非常に良い
故障カバレッジにより速いコンパイル時間を与える。図１〜図５の実施形態のよ
うに、この他の実施形態は、システムおよび中央ＰＣＩバスアービタの各機能ブ
ロックを修正することによって容易に実施できる。
【００４４】 （第２の他の実施形態） 本発明による第２の他の実施形態も実施できる。この第２の他の実施形態は、
スキャンテストモード中各機能ブロックを制御する集中リソースがＰＣＩバスア
ービタでなく、むしろスタンドアローン「テスト専用」ブロックであるという事
実を除いて、図６〜図１０の第１の他の実施形態とほぼ同様である。本実施形態
に関しては、ＰＣＩバスアービタ設計を変える必要がない。必要とされるロジッ
は、「テスト専用」ブロックに組み込まれる。次に、この「テスト専用」ブロッ
クは、許可信号よりもむしろ「選択」信号を発生する。これらの選択信号は、図
６〜図１０の第１の他の実施形態に示されるように許可信号よりもむしろスキャ
ンテスト中バスを駆動するために各機能ブロックによって使用される。各ＰＣＩ
装置の内部のロジックは、図６〜図１０の第１の他の実施形態のロジックにほぼ
同じである。
【００４５】 図１１は、本発明の第２の他の実施形態によるテスト専用ブロック１１００の
図を示している。テスト専用ブロックは、図７のＰＣＩバスアービタ７０５に加
えられた回路とほぼ同じである。この第２の他の実施形態に関しては、第１の他
の実施形態のターゲットタイプ許可およびマスタタイプ許可の場合があったよう
に、ターゲットタイプ選択信号とマスタタイプ信号との間に全然区別がないこと
に注目すべきである。
【００４６】 次に図１２を参照すると、本発明の一実施形態による処理１２００のフローチ
ャートが示されている。処理１２００は、本発明による複合機能集積回路の一般
的オペレーション工程を示している。処理１２００は、一般的なオペレーション
工程を示すので、処理１２００は、前述された異なる実施形態のオペレーション
を示すものとして、同様に適用可能である（例えば、図１〜図５の実施形態、お
よび第１および第２の他の実施形態）。しかしながら、以下では、処理１２００
は、図１〜図５の実施形態に関して説明する。
【００４７】 処理１２００は工程１２０１で始まり、本発明の一実施形態による複合機能集
積回路（例えば、図１の集積回路１００）は、ＡＴＰＧテストベクタ（例えば、
スキャンチェーン、ピン等を介して）を受信する。前述のように、テストベクタ
／テストパターンは、ＡＴＥ機械によって集積回路１００にシフトされ、ＴＡＰ
（例えば、図２のＴＡＰ２００）は集積回路をテストモードにするために使用さ
れる。
【００４８】 工程１２０２では、工程１２０１で受信されたテストベクタに応じて、スキャ
ンテストモード信号「スキャンテストモード」が、集積回路の各機能ブロックに
対してアサートされる。この信号は、テスト用の機能ブロックを構成し、この機
能ブロックを通常のオペレーションモードからテストモードに変換することによ
って、機能を果たす。前述された実施形態の各々において、「スキャンテストモ
ード」信号は本発明のロジックを起動する。
【００４９】 スキャン１２０３では、集積回路の機能ブロックに加えられた工程１２０１か
らのテストベクタの結果として、機能ブロックの中の１つが、そのオペレーショ
ン特性をテストするためにイネーブルされる。
【００５０】 工程１２０４では、他の全ての機能ブロックは、本発明のロジックによってデ
ィセーブルされる。前述のように、図１〜図５の実施形態では、このロジックは
機能ブロックの各々の間で分配される。第１および第２の他の実施形態では、ロ
ジックの実現は、アービタ（例えば、図６のＰＣＩバスアービタ６０１）あるい
はスタンドアローンテスト専用装置（例えば、図１１のテスト専用装置１１００
）に集中化される。このようにすることにより、加えられた任意のテストベクタ
／テストパターンの結果に関係なく、唯一つの機能ブロックがバスの信号を駆動
できる。
【００５１】 工程１２０５では、本発明の実現するロジックは、シフトインされた新しいテ
ストベクタの結果として、イネーブルされたバスを現在駆動している機能ブロッ
ク以外で、より高い優先度の機能ブロックがあるかどうかを連続して監視する。
【００５２】 工程１２０６では、より高い優先度の機能ブロックがイネーブルされる場合、
現在バスを駆動しているより低い優先度の機能ブロックは直ちにディセーブルさ
れ、一方、より高い優先度の機能ブロックがその出力ドライバにイネーブルされ
る。前述のように、実現されたロジックは、異なる機能ブロックからの２組の出
力ドライバが、バスのそれぞれの信号を同時に駆動できないことを保証する。
【００５３】 工程１２０７および１２１０では、本発明のテスト処理は継続し、集積回路の
機能性が十分にベリファイされるように、新しいテストベクタは連続してシフト
インされ、結果として生じるテストデータは、連続してシフトアウトされる。
【００５４】 工程１２０８では、テスト処理が完了し、スキャンテストモード信号が集積回
路中に、デアサートされる。これは、本発明の機能ブロックおよびロジックを、
テストモードから抜け出させて、通常のオペレーションモードに構成する。
【００５５】 その後、工程１２０９では、集積回路は、通常のオペレーションに進む。前述
のように、通常のオペレーション中、機能ブロックの出力ドライバは、そのそれ
ぞれの通常のオペレーションモードロジック（例えば、ＰＣＩ仕様準拠）によっ
て制御される。本発明の実現するロジックは、他のテスト処理の開始を示す他の
スキャンテストモード信号がアサートされるまで「スリープ」する。
【００５６】 したがって、本発明は、集積回路装置の複数の機能ブロック中のいかなるバス
コンテンションも除去する方法およびシステムを提供する。本発明は、複数の機
能ブロックが一連のテスト入力（例えば、ＡＴＰＧテストパターン、ベクタ等）
によって刺激されるとき複数の機能ブロック中のバスコンテンションを除去する
ために複数の機能ブロックに対する複数のバスドライバをアクティブに制御する
解決策を提供する。本発明の方法およびシステムは、バスコンテンションがＡＴ
ＰＧツールが生成するかもしれない所与の任意のスキャンテストパターンも生じ
得ないので、ＡＴＰＧツールは非常に高い故障カバレッジを生じるテストパター
ンを生じる可能性がある設計によって保証する。さらに、ＡＴＰＧツールは、バ
スコンテンションが生じる可能性がないを保証する必要がないので、テストパタ
ーンは非常に速いコンパイル時間で保証できる。本発明のシステムは、構造が均
一に容易に実行され、集積回路装置の全設計に最少のゲート領域およびシステム
性能の影響を及ぼす。
【００５７】 本発明の特定の実施形態の前述の説明は図示および説明の目的のために示され
た。この説明は、完全であるかあるいは本発明を開示された正確な形式に限定す
ることを意図しないで、明らかに多数の修正および変更は上記の教示を考慮にい
れて可能である。本実施形態は、本発明の原理および本発明の実際の用途を最も
良く説明するために選択され、説明され、それによって当業者は予想された特定
の使用に適するようないろいろの修正を有するいろいろの実施形態および本発明
を最も良く利用できる。本発明の範囲はこれに添付された特許請求の範囲および
特許請求の範囲の等価物によって規定されるべきであることを意図している。
【図面の簡単な説明】
この明細書の一部に組み込まれ、この明細書の一部を形成する添付図面は、本
発明の実施形態を示し、この説明とともに本発明の原理を説明に役立つ。
【図１】 本発明のＰＣＩ（周辺コンポーネント相互接続）方式の実施形態の一般図を示
す。
【図２】 より詳細な本発明の一実施形態による図１からの集積回路の実装を示している
。
【図３】 本発明の一実施形態による既存の機能ブロックを修正するのに必要なロジック
の図を示している。
【図４】 トライステートドライバがアクティブロー出力イネーブルロジックを有する本
発明の一実施形態によるテストブロック用ＯＥ制御の一例の内部ロジックを示し
ている。
【図５】 本発明の一実施形態によるアクティブハイ出力イネーブルロジックを有するト
ライステートドライバのために構成されるテストブロック用のＯＥ制御の一例を
示している。
【図６】 本発明の第１の他の実施形態によるシステムを示している。
【図７】 本発明の第１の他の実施形態によるＰＣＩバスアービタの図を示している。
【図８】 本発明の第１の他の実施形態によるＰＣＩバスのアドレス／データ部のための
出力イネーブルを発生するために機能ブロックによって使用される典型的なロジ
ックを示している。
【図９】 スキャンテストモード中決して少しのバスコンテンションもないことを保証す
るために機能ブロックによって必要とされる第１の他の実施形態によるロジック
を示している。
【図１０】 アクティブローとは対照的に出力イネーブルがアクティブハイである第１の他
の実施形態によるロジックを示している。
【図１１】 本発明の第２の他の実施形態によるテスト専用ブロックの図を示している。
【図１２】 本発明の一実施形態によるオペレーションプロセスの工程のフローチャートを
示している。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 13/00 ３０１ Ｇ０６Ｆ 13/362 ５１０Ｄ 13/362 ５１０ Ｇ０１Ｒ 31/28 Ｖ Ｇ (72)発明者 ケン、ジャラミロ アメリカ合衆国アリゾナ州、フェニック ス、ノース、セブンス、ストリート、ナン バー3060、16220 (72)発明者 ブライアン、ログスドン アメリカ合衆国アリゾナ州、グレンデー ル，ノース、セブンティーサード、アベニ ュ、21118 (72)発明者 フランクリン、エイチ．ストーリー アメリカ合衆国アリゾナ州、チャンドラ ー、ベントラップ、ストリート、708 (72)発明者 サブラマニアン、マイヤパン アメリカ合衆国アリゾナ州、テンプ、ウェ スト、ベイスライン、ロード、ナンバー 1140、505 Ｆターム(参考） 2G132 AC14 AG01 AG09 AK07 5B048 AA06 AA20 DD05 5B061 AA00 BA01 BB01 BC01 QQ05 RR02 5B083 AA05 AA08 BB06 CD09 【要約の続き】 よび第２の機能ブロックを通して伝播できることを保証 する。それとは別に、集中テスト装置コントローラは、 バスアービタの許可信号を使用するのとは対照的に、第 ２の機能ブロックの出力をディセーブルするために使用 される。これは、バスアービタのロジックを変更しない で、実行ロジックの組み込みを可能にする。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 テスト中の複合機能集積回路のバスコンテンションを防止するシステムであっ
    て、 前記集積回路の機能性をテストするために作動可能である一連のテスト入力を
    受け入れるように構成された集積回路と、 前記集積回路に含まれたバスと、 前記集積回路に含まれた少なくとも第１の機能ブロックおよび第２の機能ブロ
    ックであって、前記バスに結合され、かつ前記テスト入力に結合されている前記
    第１の機能ブロックおよび前記第２の機能ブロックと、 前記集積回路に含まれたユニットと、 を備え、 前記第１の機能ブロックと前記第２の機能ブロックとの間のコンテンションが
    防止される間に、前記テスト入力が前記第１の機能ブロックおよび前記第２の機
    能ブロックを介して伝播できるように前記第１の機能ブロックの対応する出力が
    起動される場合、前記ユニットが、前記第２の機能ブロックの出力をディセーブ
    ルにするように、さらに作動可能であることを特徴とするシステム。
  2. 【請求項２】 前記集積回路が、ＰＣＩ（周辺コンポーネント相互接続）方式複合機能集積回
    路であり、 前記バスがＰＣＩバスであり、 前記機能ブロックが一連の機能ブロックであり、 前記ユニットが前記集積回路に含まれ、前記機能ブロックにそれぞれ結合され
    たテスト装置コントローラであり、 前記機能ブロックのより高い優先度の機能ブロックに対応する出力が起動され
    る場合、前記コントローラがそれぞれの前記機能ブロックの少なくとも１つの出
    力をディセーブルするように作動可能であることを特徴とする請求項１のシステ
    ム。
  3. 【請求項３】 前記ユニットがバスアービトレーション装置であり、前記アービトレーション
    装置が前記バスの所有権を調停するために作動可能であることを特徴とする請求
    項１のシステム。
  4. 【請求項４】 前記複合機能集積回路に含まれた前記バスがＰＣＩ（周辺コンポーネント相互
    接続）バスであり、かつ前記第１の機能ブロックおよび前記第２の機能ブロック
    がＰＣＩ機能ブロックであることを特徴とする請求項１または請求項３のシステ
    ム。
  5. 【請求項５】 より高い優先度の機能ブロックが、より低い優先度の機能ブロックより先に、
    前記ＰＣＩバスを駆動するように、前記テスト装置コントローラにより実現され
    る、ことを特徴とする請求項２のシステム。
  6. 【請求項６】 前記ユニットが、前記少なくとも１つの出力のためのそれぞれの機能ブロック
    の出力ドライバをディセーブルすることによって、前記少なくとも１つの出力を
    ディセーブルすることを特徴とする請求項１、請求項２または請求項３のシステ
    ム。
  7. 【請求項７】 前記第１の機能ブロックにアサートされた前記ユニットからの信号が、前記第
    １の機能ブロックに前記バスを駆動させ、かつ、 前記第２の機能ブロックのための選択信号のデアサーションが前記第２の機能
    ブロックのための前記出力ドライバをディセーブルする、 ことを特徴とする請求項２または請求項６のシステム。
  8. 【請求項８】 前記ユニットが、前記複数のテスト入力を受信した場合でも、前記第１の機能
    ブロックあるいは前記第２の機能ブロックのいずれか１つの信号だけが、一度に
    アクティブであり得ることを保証するロジックを含むことを特徴とする請求項７
    のシステム。
  9. 【請求項９】 前記信号が選択信号であることを特徴とする請求項７または請求項８のシステ
    ム。
  10. 【請求項１０】 前記信号がバス許可信号であることを特徴とする請求項７または請求項８のシ
    ステム。
  11. 【請求項１１】 前記複合機能集積回路が、テストモードのために前記テスト装置コントローラ
    を構成するスキャンテストモード信号を生成するために作動可能であるＴＡＰ（
    テストアクセスポート）コントローラをさらに含むことを特徴とする請求項１、
    請求項２または請求項３のシステム。
  12. 【請求項１２】 複合機能集積回路システムにおいて、テスト中の間、前記集積回路のバスコン
    テンションを防止する方法であって、 前記集積回路内に前記集積回路の前記機能性をテストするための作動可能な一
    連のテスト入力を受け入れ、 前記集積回路に含まれた少なくとも第１の機能ブロックおよび第２の機能ブロ
    ックに、前記テスト入力を受け入れ、前記第１の機能ブロックおよび前記第２の
    機能ブロックが前記バスに結合され、 前記第１の機能ブロックと前記第２の機能ブロックとの間の前記バスに対する
    コンテンションが防止される間に、前記テスト入力が前記第１の機能ブロックお
    よび前記第２の機能ブロックを介して伝播できるように前記第１の機能ブロック
    の対応する出力が起動される場合、前記第２の機能ブロックの少なくとも１つの
    出力をディセーブルし、前記ディセーブルすることが、前記集積回路に含まれた
    バスアービタによって実行され、前記バスアービタが、前記第２の機能ブロック
    および前記１の機能ブロックに結合される、 ことを特徴とする方法。
  13. 【請求項１３】 前記複合機能集積回路に含まれた前記バスがＰＣＩ（周辺コンポーネント相互
    接続）バスであり、かつ前記第１の機能ブロックおよび前記第２の機能ブロック
    がＰＣＩ機能ブロックであることを特徴とする請求項１２の方法。
  14. 【請求項１４】 前記第１の機能ブロックに前記バスを駆動させる前記第１の機能ブロックのバ
    ス許可信号をアサートすることによって、前記少なくとも１つの出力をディセー
    ブルし、 前記第２の機能ブロックのための前記出力ドライバをディセーブルする前記第
    ２の機能ブロックの許可信号をデアサートする工程を、 さらに含むことを特徴とする請求項１２の方法。
  15. 【請求項１５】 前記複合機能集積回路が、テストモードのために前記テスト装置コントローラ
    を構成するスキャンテストモード信号を生成するために作動可能であるＴＡＰ（
    テストアクセスポート）コントローラを含むことを特徴とする請求項１２の方法
    。
JP2001520115A 1999-09-02 2000-08-30 バスコンテンションを防止する装置および方法 Withdrawn JP2003508757A (ja)

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Application Number Priority Date Filing Date Title
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