JP2003504876A - 半導体デバイス及びその製造方法 - Google Patents

半導体デバイス及びその製造方法

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Abstract

(57)【要約】 本発明は能動部位（Ａ）を備えた少なくとも１つの半導体エレメント（Ｈ）及びエレメント（Ｈ）に結合されたコイル（２０）を備えた半導体本体（１０）を有する半導体デバイス（１００）に関する。コイル（２０）及び第２のコイル（２１）が共同して変圧器（Ｆ）を形成する。半導体本体（１０）は、電気的絶縁材料を有し、かつ導体軌道（２１）で覆われたキャリアプレート（３０）に固定される。本発明によれば、第２のコイル（２１）はキャリアプレート（３０）上に配置され、導体軌道（２１）によって形成され、かつコイル（２０）から電気的に分離される。このようにして、既知のデバイスよりも製造し易いデバイス（１００）が得られる。更に、エレメント（Ｈ）と外界との通信には導電結合が含まれず、従って、例えば、結線の必要がない。本発明は表面実装用として適切に使用できる（離散型）バイポーラトランジスタ用として特に有利である。更に、本発明は、本発明によるデバイス（１００）を製造する容易な方法を含む。

Description

【発明の詳細な説明】
【０００１】 本発明は半導体本体を有する半導体デバイスに関する。この場合の半導体本体
は、能動領域とコイルを備えた少なくとも１つの半導体エレメントを有し、この
コイルは半導体エレメントに結合されて、第２のコイルを含む変圧器の一部を形
成する。半導体本体は、電気的に絶縁する材料を含み、導体軌道を備えたキャリ
アプレート上に装備される。
【０００２】 半導体エレメントとして例えばバイポーラトランジスタを有するこの種デバイ
スは、とりわけ、電子信号の増幅器として、更に詳細には、高周波電力増幅器と
して用いられる。
【０００３】 この種デバイスは、１９９６年５月２１日付けで公けにされた米国特許第５５
１９５８２号明細書に開示されている。この特許明細書（図１参照）において、
半導体本体（ボディ）を有する半導体デバイスについて記述されている。その場
合、上側面上に能動半導体エレメントが配置され、半導体本体の下側面は導体で
満たされたトレンチを備えている。トレンチはコイルを形成して、半導体エレメ
ントに結合される。半導体本体は、導体軌道を備えたキャリアプレート上に装備
される。キャリアプレートは、例えばＰＣＢ（プリント基板）またはセラミック
基板である。コイルは変圧器の一部を形成することができる。この種デバイスは
主として安定電源として用いられる。
【０００４】 知られているこの種デバイスの欠点は、半導体本体の両面に多くの処理ステッ
プを施さなければならないので、その製造が比較的複雑なことである。変圧器、
ひいては更に別のコイルを半導体本体内に統合することによって、製造は更に複
雑化し、その上、コイルを絡み合わせなければならないので、両方のコイル間に
比較的強力な容量結合が発生する。
【０００５】 従って、本発明の目的は、前述の欠点が完全に、又は少なくとも実質的に取り
除かれ、当該デバイスの製造が容易になり、そこで用いられる変圧器のコイル間
における容量性結合が小さいデバイスを提供することにある。
【０００６】 この目的を達成するために、冒頭で述べたタイプのデバイスは、本発明に従っ
て、第２のコイルがキャリアプレート上に位置し、導体軌道の一部を形成し、第
１のコイルから電気的に分離されることを特徴とする。半導体本体はその片方の
一面のみに多数の処理ステップを適用しなければならないので、第２のコイルを
キャリアプレート上に配置することによって、デバイスの製造は本質的に簡素化
される。第２のコイルの形成に際して、必須部品である導体軌道をキャリアプレ
ート上に配置して使用することにより更なる単純化が達成される。本発明は、更
に、変圧器にとって必要な２つのコイルが両方とも半導体本体内に統合されるこ
と、又は、両方とも半導体本体の外部に位置することは必ずしも必要でないとい
う認識に基づく。実際に、本発明によるデバイスは、両コイルが電気的に分離さ
れているという事実に部分的に起因する重要な追加的利点を有する。即ち、追加
的利点とは、外界から半導体本体への信号伝達が接触無しの仕方で、即ち、例え
ば電気的結線を介することなく両コイルを磁気結合することによって実施可能な
ことである。
【０００７】 好ましい一実施形態の場合、コイルは、半導体本体の、半導体エレメントの能
動領域が所在する面と同一面上に配置される。こうすることによって、コイルと
半導体エレメントの両方（のほとんどの部分）が、同一処理ステップで製造可能
である。例えば、コイルを形成するために必要な導体は、半導体エレメント用の
接続導体としても使用することができる。
【０００８】 好ましくは、半導体エレメントの能動領域とコイルは、半導体本体がキャリア
プレートに固定されている側面とは反対側の側面に配置される。この種の改変を
実施しても、一方のコイルともう一方のコイルの間に満足な磁気結合を生じさせ
ることが可能である。この目的のために、これらコイルの直径は両コイル間の距
離よりも大きくなければならない。この距離は、半導体本体の厚さに等しく、実
際には、例えば５００ｕｍに達する。一方、実際に、コイルの直径は、例えば６
００ｕｍに達することも珍しくない。
【０００９】 更に別の好ましい変形例においては、半導体本体は、コイルの場所において細
くなるか又は中断されるように形成される。磁力線は半導体材料、例えばケイ素
を貫いて伸延するので、上記の仕方は、寄生キャパシタンスを特に小さくし、良
好な磁気結合を生じさせる。
【００１０】 ベースとエミッタとコレクタを備えたバイポーラトランジスタを有する半導体
エレメントを使用するデバイスを本発明に従って非常に魅力的に改変することは
、半導体本体が、その一方の側面で、接着層によって絶縁基板に固定され、少な
くとも３個のメサ形部品を有し、これらの部品は、それぞれ、トランジスタの能
動領域およびコレクタ接続領域、ベース接続領域およびエミッタ接続領域を有し
、これらのメサ形部品によって、半導体本体が、もう一方の側面において、キャ
リアプレート上の第２の導体軌道に固定されることを特徴とする。この変形例に
おいては、半導体本体が絶縁基板に固定されるので、半導体本体の厚さを比較的
薄くすることができる。それにより、磁気結合に悪影響を及ぼすことなしに、コ
イルの直径も比較的小さくすることができる。この場合、デバイスも非常にコン
パクトになる。更に、デバイスは、半導体本体をキャリアプレートに固定するた
めに使用されるＳＭＤ（表面実装デバイス）技法によって容易に製造することが
できる。
【００１１】 半導体本体を有する半導体デバイスを製造する方法の特徴について述べること
とする。この場合、能動領域を備えた少なくとも１つの半導体エレメントがコイ
ルと共に形成され、コイルは半導体エレメントに結合され、コイルは変圧器の一
部を形成し、半導体本体はキャリアプレート上に固定され、キャリアプレートは
電気的絶縁材料を含み、かつ導体軌道を備える。本発明に従うこの方法は、第２
のコイルがキャリアプレート上に備えられ、導体軌道内に形成され、もう一方の
コイルから電気的に分離されることを特徴とする。本発明によるこの方法によれ
ば、デバイスを簡単な方法で製造することができる。
【００１２】 好ましい一実施態様においては、半導体エレメントの能動領域とコイルは半導
体本体の同一側面上に形成される。半導体エレメントの能動領域とコイルは半導
体本体の一方の側面上に形成され、半導体本体はもう一方の側面でキャリアプレ
ートに固定されるのが好ましい。更に別の好ましい一実施態様においては、半導
体本体は、コイルの場所において細くされるか、または中断されるように形成さ
れる。
【００１３】 エミッタとベースとコレクタを備えたバイポーラトランジスタが半導体エレメ
ントとして形成される好ましい一実施形態においては、トランジスタ及びコイル
が半導体本体の一方の側面上に形成された後で、半導体本体がこの側面で絶縁基
板に接着され、その後で、半導体本体の半導体物質を局所的に除去することによ
って、少なくとも３個のメサ形部品が半導体本体から半導体本体のもう一方の側
面上に形成され、メサ形部品の１つがトランジスタの能動領域およびコレクタ接
続領域を有し、他の１つのメサ形部品がベース接続領域を有し、更に別のメサ形
部品がエミッタ接続領域を有し、その後で、半導体本体が、メサ形部品によって
キャリアプレートに固定される。
【００１４】 本発明のこれら及び他の態様は、以下に記述される実施形態に関連して明白に
なり、かつ解明されるであろう。
【００１５】 説明を明瞭にするために、図面は略図的であって縮尺に従って製図されたもの
ではなく、特に厚さ方向の寸法は誇張されている。導電型が同じ半導体領域は一
般に同じ方向に斜線が引かれている。同等の部品にはできるだけ同じ参照番号が
用いられている。
【００１６】 図１は本発明に従った半導体デバイス１００の一実施形態の略図的平面図であ
る。図２は、図１に示すデバイスの線ＩＩ−ＩＩに沿った厚さ方向に直角な略図
的断面図である。図３は図１のデバイスの電気回路を示すものである。デバイス
１００は、（例えば、図２参照）、３つのシリコン製メサ形半導体部品１１，１
２，１３を備えた半導体本体（ボディ）１０を有する。第１メサ形部品１１は、
コレクタ領域１とベース領域２とエミッタ領域３とを含むバイポーラトランジス
タＨの能動領域Ａを含む。この場合、バイポーラトランジスタＨはＮＰＮトラン
ジスタである。第１メサ形部品１１は、第１接続導体４によってコレクタ領域１
に接続されるコレクタ接続領域７も含む。この場合、第１接続導体４はドーピン
グされたシリコン製である。メサ形部品１１，１２，１３の上には、二酸化ケイ
素の絶縁層１５が在る。この絶縁層の上には、第２及び第３の接続導体５，６が
それぞれ配置される。第２接続導体５は、投影図によって図示されるコイルに接
続される。コイルはメサ形部品１１，１３の隣に位置し、第２のコイル２１を有
する変圧器Ｆの一部を形成する。コイル２０の単一ターンはコンデンサ２２内に
おいて開回路を形成する。コンデンサは、この場合には半導体本体１０に統合さ
れ減結合キャパシタンス２２として役立つ（図３も参照）。この場合、コンデン
サ２２は、メサ１３上に局所的に存在し、２ｆＦ／μ２のキャパシタンスを持つ
ＬＯＣＯＳ（シリコンの局部的酸化による）酸化物によって形成され、コンデン
サの容量は１０ｐＦである。これは、コンデンサ２２の寸法が約６０ｘ６０μｍ ２ であることを意味する。第２接続導体５は、更なる接続導体２６を介して、ベ
ース接続領域１２Ｂとして役立つ第２のメサ形部品１２の一部分１２Ｂに接続さ
れる。エミッタ領域３は、第３接続導体６を介して、メサ形部品１３内に位置す
るエミッタ接続領域９に接続される。この場合、第３接続導体６は、第２接続導
体５のそれぞれの側に位置して、これと共に伝送線Ｌを形成する２つの部分６Ａ
，６Ｂを有する。上側側面４０において、半導体本体１０は、接着層５０により
、この例の場合にはガラス製の絶縁基板６０に接続される。第２メサ形部品１２
の両方部分１２Ａ，１２Ｂはコイル２０，２１に隣接してデバイス１００を固定
する。下側側面４１において、半導体本体１０は、この場合にはＰＣＢ製であっ
て、導体軌道２１を備えたキャリアプレート３０上に固定される。
【００１７】 本発明によれば、第２のコイル２１がキャリアプレート３０上に位置し、導体
軌道２１の一部分を形成し、コイル２０から電気的に分離される。コイル２１は
キャリアプレート３０上に位置するので、本発明による本デバイスの製造が簡素
化される。現段階において、半導体本体１０は、半導体エレメントＨが配置され
ている一方の側面４０に多数の処理工程を適用することを必要とするだけである
。コイル２１の形成に際して、キャリアプレート３０上に既に存在する導体軌道
２１が用いられ、その結果として製造工程を更に単純化する。コイル２０，２１
は電気的に分離されているという事実によって、驚異的かつ追加的な利点が得ら
れる。即ち、この段階において、接触しない仕方において、即ち、結線の一形式
として、例えば電気的に接続する代わりに磁気的結合によって、デバイスから外
界への信号伝達およびその逆が実施可能である。本発明によるデバイスは、（離
散型）高周波電力トランジスタＨにおいて極めて適切に使用可能である。
【００１８】 この例において、半導体本体１０はコイル２０の場所においても中断される。
これは、コイル２０と２１の間の寄生容量（キャパシタンス）が非常に小さいこ
とを意味する。その理由は、一方において、空気の誘電率はケイ素の誘電率より
もはるかに小さく、他方において、空気は、ケイ素とは異なり、電流を流さない
ことによる。この例のデバイスの更なる利点は、その製造が容易であることであ
る。その理由は、半導体本体１０がＳＭＤ技法によって実装されることによる。
半導体本体１０が絶縁基板６０に固定されるという事実に起因して、半導体本体
１０の厚さは、例えばこの場合には２００μｍと、比較的小さい。従って、コイ
ルの直径も比較的小さく、結果的に、本発明によるデバイスは非常にコンパクト
であり得る。
【００１９】 また、高い周波数においても、本デバイスは、伝送線Ｔの使用に起因し、例え
ば２０ｄＢのような高い増幅能力を発揮する。特に、このような高度の増幅に際
しては、例えば５０Ωというデバイス１００のインピーダンス差は比較的大きく
、従って本発明によるデバイスは、変圧器Ｆによってインピーダンス整合が非常
にエレガントである。この例において、エミッタ領域３、および、その場所にお
ける第３接続導体６ならびに第２接続導体５は櫛形構造を形成する。両方の櫛形
構造は相互にかみ合い、伝送線Ｌの長さ方向に対して垂直に伸延する。
【００２０】 変圧器Ｆの一次巻線２０が単に１ターンからなっていれば、本発明による方法
は、半導体本体１０全体の製造をただ１回の金属層処理によって可能にする。こ
の例において、この場合には螺旋形であるコイル２１は２回半巻き巻線である。
この例において、キャリアプレート３０は多層金属処理によって製造される。コ
イル２１の接続部２４の一方は、キャリアプレート３０上の（少なくとも２つの
）金属層の１つの層内に位置し、もう一方の接続部は、キャリアプレート３０上
の（図１又は２に図示されていない）別の金属層内に位置する。この例における
離散型デバイス１００は、（離散型）ＲＦ（＝無線周波数）電力用として極めて
適切に使用可能である。この例において、コイル２０と２１の間の結合係数は０
．７１である。半導体本体１０の厚さが例えば５０μｍまで減少されるならば、
前記値は、０．８まで増大するかもしれない。その時、インピーダンス変換係数
は３．０になる。０．５ＷのＲＦ電力トランジスタＨ（ダブルポリプロセスで製
造される）の場合には、入力インピーダンスは約１．５Ωであり、変圧器Ｆによ
って約４．５Ωまで増大させられる。変圧器Ｆによるこの種の「整合」は、キャ
リアプレート３０上の整合回路が簡単であることを意味する。これは、ＬＣセク
ションに関して追加的な利点を提供する。即ち、コイル２０，２１の品質（Ｑ値
）が同じであれば損失が小さくなる。トランジスタＨが出力トランジスタである
場合に、これは非常に重要なことである。
【００２１】 この例におけるデバイスの諸元を次に示す。即ち、メサ形部品１１，１３は幅
２００μｍ、長さ５００μｍ、高さ２００μｍ、両者の間隔２５０μｍである。
メサ形部分１２Ａ，１２Ｂの諸元は１００ｘ１００ｘ２００ｕｍ3である。この
場合、第２接続導体５の幅は７５μｍであり、第２接続導体は隣接副導体６Ａ，
６Ｂから５０μｍ離れて位置する。この場合、副導体の幅は第２接続導体５の幅
の２倍である。コイル２０，２１の（内）径は５００μｍ、幅は５０μｍ、厚さ
は１μｍである。この例において、メサ形部品１１，１２，１３は、キャリアプ
レート２０上の別の導体軌道２３にはんだ玉２７によって固定される。この導体
軌道は、コイル２０およびトランジスタＨの接続点２４，２５，２６を有する。
トランジスタの他の諸元、特に異なる半導体領域のドーピング濃度に関しては、
１９９６年２月８日に公開された国際特許出願ＷＯ９６／０３７７２号明細書に
準拠する。以下に記述される本発明に従った装置の製造に関する詳細については
、上記と同じ特許明細書に準拠する。
【００２２】 この例のデバイスは、本発明に従い、次に示す方法で製造される。ｎタイプの
シリコン基板４はｎタイプのエピタキシャル層１を備える。このように形成され
た半導体本体１０は熱酸化物層１５を備える。この場合、フォトリソグラフィ及
びエッチングによって、メサを形部品１３の場所に開口部が形成され、基板４ま
で達するｎタイプ拡散により、この開口部を貫いてエミッタ接続領域８，９の部
分９Ａが形成される。続いて、ＬＯＧＯＳ（シリコン局所酸化）領域、ｐタイプ
ベース領域２および図示されていない櫛形ベース接触領域、及び、ｎタイプエミ
ッタ領域３を形成するために、例えば酸化、インプランテーション、及び、拡散
などのそれ自体知られている標準的技法が用いられる。次に、例えばスパッタリ
ングなどにより、例えば厚さ１．１ｕｍのＴｉ／Ｐｔ／Ａｕ層５，６のような導
電層５，６が、絶縁層１５上に作成される。この層５，６は、リソグラフィおよ
びエッチングによって、図１に示すパターンを備え、それによって、同時に形成
されたコイル２０に接続される接続導体を備えたベース領域２、即ち正確には、
上記のベース接触領域を提供する。更に、エミッタ領域３がその接続領域９に接
続され、伝送線Ｌが形成される。更に、パターンを備える金属層５，６は、図示
されていない窒化ケイ素の耐スクラッチ層を備える。
【００２３】 続いて、導体本体１０は、この場合にはレキサンジオールジアクリレートグル
ーを含むＵＶ硬化性接着層３０、および、絶縁基板４０を備える。この場合、基
板は厚さ１ｍｍのパイレックス（登録商標）ガラスのプレート４０であり、これ を透過してＵＶ放射に曝すことにより接着剤は硬化される。続いて、基板４の厚 さが、例えば研磨処理によって、この例では、２００μｍまで縮小される。続い て、半導体本体１０の下側面が、例えば、金属層７，９Ｃによって覆われる。金 属層は、例えば、Ｔｉ／Ｐｔ／Ａｕで構成され、はんだ付けによる最終組み立て のために、この場合には、ＰｂＳｎ／Ｃｕ／Ａｕはんだ層２７が備えられる。こ の金属層７、９Ｃ、及び、はんだ層２７は、フォトリソグラフィ及びエッチング によってパターン化され、その後で、半導体本体１０は、ＫＯＨを含む溶液を用 いてエッチングすることによって局所的に除去され、この処理によって、メサ形 部品１１，１２，１３が形成される。このプロセスにおいて、コイル２０の場所 においても、ケイ素は半導体本体１０から完全に除去される。例えば、結線をの こびき切断することにより、ＳＭＤによる最終組み立て準備の整った半導体本体 １０が得られる。導体で軌道２１，２３で覆われたＰＣＢキャリアプレート３０ 上に半導体本体１０を固定することによって、本発明によるデバイス１００が最 終的に得られる。導体軌道２１は変圧器Ｆの二次巻線２１、つまりトランジスタ Ｈのベース２と外界との間の接続部を形成する。半導体本体１０は、はんだ付け によって別の導体軌道２３に固定される。
【００２４】 本発明はここに記載された事例に限定されることなく、当該技術分野における
当業者にとって、本発明の範囲内において多くの修正および改変が可能である。
例えば、異なる（半導体）領域または層に関して異なる構成および厚さを使用す
ることが可能である。本発明はＳＭＤ又は離散型トランジスタに限定されること
はない。ＣＭＯＳ又はＢＩＧＭＯＳ技術内での適用が可能である半導体本体は局
所的に中断され（または細くされ）てはならず、絶縁基板に固定されてはならな
い。半導体本体は（純粋に）エピタキシャルトランジスタにも使用することがで
きる。この種トランジスタにおいて、半導体本体の一部は、コイルの場所におい
てエッチングにより中断または細くされることがあり得る。
【００２５】 伝送線とコイルを形成するために用いられる金属層は、厚い合成樹脂層上に交
互に配置されてもよい。半導体本体が多層金属処理によって製造される場合にコ
ンデンサが使用されるならば、当該コンデンサはＬＯＧＯＳ酸化物の代わりに金
属層の間の比較的厚い誘電体によって製造してもよい。ただし、こうすれば、結
果的にコンデンサの寸法をかなり大きくすることになる。
【図面の簡単な説明】
【図１】 本発明に従った半導体デバイスの一実施形態の平面図である。
【図２】 図１に示すデバイスの線ＩＩ−ＩＩに沿って切断した厚さ方向に直角な断面図
である。
【図３】 図１に示すデバイスに対応する電気回路を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 // Ｈ０１Ｆ 17/00 (72)発明者 ロナルド、デッカー オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5E070 AA11 5F003 BA92 BB90 BC90 BE90 BZ05 5F038 AZ05 EZ20 5F082 AA40 BA04 BC03 BC14 DA03 FA20 GA04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 能動領域（Ａ）を備えた少なくとも１つの半導体エレメント（Ｈ）及びコイル
    （２０）を備えた半導体本体（１０）を有する半導体デバイスであって、前記コ
    イルは前記半導体エレメント（Ｈ）に結合され、かつ第２のコイル（２１）を含
    む変圧器（Ｆ）の一部分を形成し、前記半導体本体（１０）はキャリアプレート
    （３０）上に実装され、前記キャリアプレートは電気的絶縁材料からなり、かつ
    導体軌道（２１）を備えている半導体デバイスにおいて、前記第２のコイル（２
    １）は前記キャリアプレート（３０）上に配置され、前記導体軌道（２１）の一
    部を形成し、かつ前記コイル（２０）から電気的に分離されていることを特徴と
    する半導体デバイス。
  2. 【請求項２】 前記コイル（２０）は、前記半導体本体（１０）の、前記半導体エレメント（
    Ｈ）の前記能動領域（Ａ）が位置するのと同じ側面（４０）上に配置されている
    ことを特徴とする請求項１に記載の半導体デバイス。
  3. 【請求項３】 前記半導体エレメント（Ｈ）の前記能動領域（Ａ）および前記コイル（２０）
    は前記半導体本体（１０）の一方の側面（４０）上に配置され、前記半導体本体
    はもう一方の前記側面（４１）によって前記キャリアプレート（３０）に固定さ
    れていることを特徴とする請求項１または２に記載の半導体デバイス。
  4. 【請求項４】 前記半導体本体（１０）は前記コイル（２０）の場所において細くなるか又は
    中断されるように形成されていることを特徴とする請求項１ないし３のいずれか
    １項に記載の半導体デバイス。
  5. 【請求項５】 前記半導体エレメント（Ｈ）はコレクタ（１）とベース（２）とエミッタ（３
    ）を備えたバイポーラトランジスタを有する半導体デバイスにおいて、前記半導
    体本体（１０）は接着層（５０）により一方の側面（４０）で絶縁基板（６０）
    に固定され、前記半導体本体は少なくとも３個のメサ形部品（１１，１２，１３
    ）を有し、これらの部品は、それぞれ、前記トランジスタの前記能動領域（Ａ）
    とコレクタ接続領域（４）、ベース接続領域（１２Ｂ）、及びエミッタ接続領域
    （９）を有し、前記半導体本体（１０）は前記メサ形部品によってもう一方の側
    面（４１）で前記キャリアプレート（３０）上の別の導体軌道（２３）に固定さ
    れていることを特徴とする請求項１ないし４のいずれか１項に記載の半導体デバ
    イス。
  6. 【請求項６】 半導体本体（１０）を有する半導体デバイスを製造する方法であって、能動領
    域（Ａ）を備えた少なくとも１つの半導体エレメント（Ｈ）が前記半導体エレメ
    ントに結合されたコイル（２０）と共に形成され、前記コイルは変圧器（Ｆ）の
    一部を形成し、前記変圧器は第２のコイル（２１）を有し、前記半導体本体（１
    ０）は電気的絶縁材料を含み、かつ導体軌道（２１）を備えたキャリアプレート
    （３０）上に固定される半導体デバイスの製造方法において、前記第２のコイル
    （２１）は前記キャリアプレート（３０）上に装備され、前記導体軌道（２１）
    内に形成され、かつ前記コイル（２０）から電気的に分離されることを特徴とす
    る半導体デバイスの製造方法。
  7. 【請求項７】 前記半導体エレメント（Ｈ）の前記能動領域（Ａ）と前記コイル（２０）は前
    記半導体本体（１０）の前記同じ側面（４０）上に形成されることを特徴とする
    請求項６に記載の方法。
  8. 【請求項８】 前記半導体エレメント（Ｈ）の前記能動領域（Ａ）と前記コイル（２０）は前
    記半導体本体（１０）の一方の側面（４０）上に形成され、前記半導体本体（１
    ０）は前記第２の側面（４１）によって前記キャリアプレート（３０）上に固定
    されることを特徴とする請求項６または７に記載の方法。
  9. 【請求項９】 前記半導体本体（１０）は前記コイル（２０）の場所で細くなるか又は中断さ
    れるように形成されることを特徴とする請求項６ないし８のいずれか１項に記載
    の方法。
  10. 【請求項１０】 前記半導体エレメント（Ｈ）として、コレクタ（１）とベース（２）とエミッ
    タ（３）を有するバイポーラトランジスタ（Ｈ）が形成される半導体デバイスの
    製造方法において、前記半導体本体（１０）の一方の側面（４０）上に前記トラ
    ンジスタ（Ｈ）および前記コイル（２０）を形成した後で、前記半導体本体がこ
    の側面（４０）上の絶縁基板（６０）に接着され、その後で、前記半導体本体（
    １０）からその前記半導体材料を局所的に除去することによって前記半導体本体
    （１０）のもう一方の側面（４１）上に少なくとも３個のメサ形部品（１１，１
    ２，１３）が形成され、前記メサ形部品の１つ（１１）が前記トランジスタ（Ｈ
    ）の能動領域（Ａ）およびコレクタ接続領域（４）を形成し、別のメサ形部品（
    １２）がベース接続領域（１２Ｂ）を形成し、更に別のメサ形部品（１３）がエ
    ミッタ接続領域（９）を形成し、その後で、前記半導体本体（１０）が前記メサ
    形部品（１１，１３）によって前記キャリアプレート（３０）上の前記第２の導
    体軌道（２３）に固定されることを特徴とする請求項６ないし９のいずれか１項
    に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007219869A (ja) * 2006-02-17 2007-08-30 Nagoya Institute Of Technology 仮想現実感呈示装置
JP2009507426A (ja) * 2005-09-02 2009-02-19 ノースロップ グラマン コーポレイション ３ｄｍｍｉｃバラン及びその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088161A (ja) * 2007-09-28 2009-04-23 Fujitsu Media Device Kk 電子部品
US8350639B2 (en) 2009-08-26 2013-01-08 Qualcomm Incorporated Transformer signal coupling for flip-chip integration

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3063422B2 (ja) * 1992-10-05 2000-07-12 富士電機株式会社 磁気誘導素子用コイル
KR100380701B1 (ko) * 1994-07-26 2003-07-22 코닌클리케 필립스 일렉트로닉스 엔.브이. 표면장착용반도체장치제조방법및표면장착용반도체장치
US5825092A (en) * 1996-05-20 1998-10-20 Harris Corporation Integrated circuit with an air bridge having a lid
FR2765399B1 (fr) 1997-06-27 2001-12-07 Sgs Thomson Microelectronics Dispositif semi-conducteur a moyen d'echanges a distance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009507426A (ja) * 2005-09-02 2009-02-19 ノースロップ グラマン コーポレイション ３ｄｍｍｉｃバラン及びその製造方法
JP2007219869A (ja) * 2006-02-17 2007-08-30 Nagoya Institute Of Technology 仮想現実感呈示装置

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