JP2003504874A - 隣接する接着パッドのコード化による配置を備えた半導体デバイス構成 - Google Patents

隣接する接着パッドのコード化による配置を備えた半導体デバイス構成

Info

Publication number
JP2003504874A
JP2003504874A JP2001509083A JP2001509083A JP2003504874A JP 2003504874 A JP2003504874 A JP 2003504874A JP 2001509083 A JP2001509083 A JP 2001509083A JP 2001509083 A JP2001509083 A JP 2001509083A JP 2003504874 A JP2003504874 A JP 2003504874A
Authority
JP
Japan
Prior art keywords
pad
die
target
bond
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001509083A
Other languages
English (en)
Other versions
JP2003504874A5 (ja
JP4902917B2 (ja
Inventor
フィリップ、シルベストル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JP2003504874A publication Critical patent/JP2003504874A/ja
Publication of JP2003504874A5 publication Critical patent/JP2003504874A5/ja
Application granted granted Critical
Publication of JP4902917B2 publication Critical patent/JP4902917B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 費用効率のよい多配置可能型ＩＣを提供する。 【解決手段】 実施形態によれば、本発明は設定変更可能な半導体デバイスに関する。接着ワイヤと接着パッドはダイレベルで内部の配置パッドに接着するように組み立てられる。本発明の一態様は、機能接着パッドと、互いに直ちに隣接し所望の構成に応じて電源または接地に接続されるように指定されている目標接着パッドとを備えたダイを内部に配置したダイパッケージを備えた多配置半導体デバイスである。接地ワイヤ回路には、選択されたリードフィンガに機能接着パッドをそれぞれ接続する第１の複数の接着ワイヤと、上記直ちに隣接する目標接着パッドの少なくとも２つをそれぞれ電源または接地に接続する第２の複数の接着ワイヤが含まれている。上記直ちに隣接する目標接着パッドを電源または接地に接続すると、多配置半導体デバイスの所望の配置が定まる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は設定変更可能な集積回路パッケージに連結した半導体ダイ装置への接
着ワイヤおよび接着パッドの配置に関する。
【０００２】
【従来の技術】
半導体デバイスは、外部のソース（回路ボードなど）が供給する電気インパル
スを受け取ってこのインパルスを半導体チップ上の電気回路に導出することで、
上記デバイスが使用されている環境と連通している。半導体チップは、所定の方
式で入力端に応答して出力を生成する。電気パルスの半導体デバイスへの入出力
は、通常はリードと呼ばれる電導材料から成る多経路を介して行われる。
【０００３】 上記デバイスの従来構造は、半導体ダイをもつように形成され、半導体ダイの
縁部には接着パッドの行があり、これらの接着パッドは、半導体ダイの周縁に規
則的に隔置して配置されている。外部ＩＣパッケージや構造に通常固定されてい
る個々のリードもパターン化されている。各接着ワイヤは通常、一本のリードを
各接着パッドに接続している。従来の実施例での個々のリードのパターンでは、
各リードは接着パッドの一つに対応し、ダイの縁部にほぼ垂直に配置されている
。他の方式では、接着パッドは、半導体の一つまたは複数の周縁部に沿って形成
されている。
【０００４】 半導体チップが小型化するにつれ、各チップ当りの利用可能な入出力経路の数
が制限要因の一つとなってきた。リードおよびリードフレーム技術が発展するに
つれ、リードフレームで利用可能な個々のリードの数をできるだけ増やすのが望
ましくなっている。入出力経路の数を効果的に増やすには、通常は、リードの数
と接着パッドの数をどちらも増加させることである。このことは、接着パッドの
内部行をつくることで接着パッドの数を増加させた場合でもダイが同じ大きさの
ままでありリードが互いにショートできないという事実に抵触してしまう。この
方式ではデバイスのピンの数が比較的多くなり、設計が一層困難になり製造過程
での投資の見返りがほとんど無くなる。
【０００５】 消費市場が進化するにつれ、シリコンの製造元は、ＯＥＭや末端の消費者が最
新の機能を備えた魅力的な製品をつくれるように同じ族のアーキテクチャに属す
る様々なデバイスをたくさん提供しなければならなくなっている。市場は、価格
の下落を伴って迅速に進展しているが、単一のチップデバイスに多くの機能を備
えることは、ピン数が多くなりデバイスの価格が高くなりすぎるために不可能で
ある。ピン数が多くなるのを避ける通常の方式はインターフェースを多重化する
ことである。一般に、多重化制御は、外部でＶｄｄ（電源）やＶｓｓ（接地）に
接続された専用デバイスピンの配置をコード化することで実現される。
【０００６】 多様な機能製品に適用可能な集積回路を製造することで、製造元は多くの利点
を利用しようとする。多数の形式に設定変更可能な集積回路では、顧客の設計要
求に合致できるよう柔軟性が増している。こうした回路では型押しおよび製造コ
ストも低下する。各機能製品の製造中に重複することになる工程のいくつかを単
一の設定変更可能な集積回路を製造することで除去できる。多形式に設定変更可
能な集積回路は、さらに、顧客の需要に応えるように機能の異なる集積回路の網
状セットを大量に在庫させておく必要性も低下させる。
【０００７】 多機能デバイスの特定の機能や動作方式を選択すると、２つ以上の接着パッド
を電気的に接続したり、特定の接続部を削除したり、いくつかの接続部の位置を
変えたりといった多様な接続構成が使用可能になる。２つ以上の接着パッドの接
続には、通常、接続ワイヤによる各パッドの各リードへの接続と、デバイスパッ
ケージの外のジャンパワイヤによる２つのリードの結合が含まれる。こうした方
式では、相互接続されている各パッド対に２つの接続ワイヤと２つのリードを備
え、接続ワイヤが不本意な回路領域を介して経路設定される必要がある。したが
って、接続部が追加され、内部接着点と接続部ワイヤの数が過剰になるためにデ
バイスの信頼性が低下し、さらに、パッケージの外に出される機能リードの数が
減少してしまう。
【０００８】 ＩＣの機能性や統合性を劣化させることなく多岐にわたる用途に同じダイを使
用するように製造元の能力をＩＣにより増加させることができれば費用効率のよ
い多配置可能型ＩＣの開発は有益であろう。たとえばワイヤレス通信用のＩＣ市
場では、多配置可能型ＩＣの第１配置はハンドセット通信者専用で、同じＩＣの
第２配置は基地局通信者専用とすることができる。他の例では、多配置可能型Ｉ
Ｃデバイスは、キーパッド走査インターフェースを備えたハンドセット装置用に
使用され、同じ多配置可能型ＩＣデバイスを、留守番電話機能をもつ基地局通信
装置として配置を変えて販売可能である。
【０００９】
【発明が解決しようとする課題】
したがって、上記の課題と問題点を克服する費用効率のよい多配置可能型ＩＣ
が必要となる。
【００１０】
【課題を解決するための手段】
本願発明の様々な側面は、多配置可能型半導体デバイス、およびダイ上の目標
接着パッドを用いてこうしたデバイスを構成する方法に関し、ダイの配置のため
に上記目標接着パッドを接続するときには、上記目標接着パッドはそれぞれ互い
に直ちに隣接して、ワイヤ長と設定経路が最小に抑えられている。
【００１１】 一実施態様によれば、本発明は、パッド配置ダイを含むダイパッケージを備え
た多配置半導体デバイスに関する。ダイには、機能接着パッドと目標接着パッド
を含む複数の接着パッドが設けられており、上記目標接着パッドはそれぞれ互い
に直ちに隣接し、所望の配置に応じて電力または接地（例えばＶｄｄまたはＶｓ
ｓ）に接続されるよう指定されている。ダイパッケージはダイを固着し、ダイの
回路を外部のデバイスに電気的に接続するリードを含む。複数のリードフィンガ
が上記ダイパッケージ内に含まれるように配置され、このリードフィンガは上記
複数の接着パッドにより上記リードと接続するように構成されている。接着ワイ
ヤ回路は、選ばれたリードフィンガに上記機能接着パッドをそれぞれ接続する第
１の複数の接着ワイヤと、上記直ちに隣接する目標接着パッドの少なくとも２つ
をそれぞれＶｄｄまたはＶｓｓに接続する第２の複数の接続ワイヤを含む。上記
直ちに隣接する目標接着パッドをＶｄｄまたはＶｓｓに接続すると、上記多配置
半導体デバイスの上記所望の配置が定まることになる。
【００１２】 より具体的な実施態様では、上述したように特徴づけられた多配置半導体デバ
イスは、ＶｄｄまたはＶｓｓに接続されるよう指定された第１の目標接着パッド
と、ＶｄｄまたはＶｓｓの他方に接続されるよう指定された第２の目標接着パッ
ドと、一つの回路配置用のＶｄｄと他の回路配置用の他方のＶｓｓに接続される
よう指定された配置目標接着パッドとを備える。上記配置目標接着パッドは、第
１の目標接着パッドと第２の目標接着パッドとの間に配置される。
【００１３】 本発明の他の側面は、上記のように特徴づけられた型の多配置半導体デバイス
や同様の型のデバイスを構成する方法に関する。本方法は、機能接着パッドと目
標接着パッドを含む複数の接着パッドをダイに設ける工程を備え、上記目標接着
パッドは、それぞれ互いに直ちに隣接して、所望の構成に応じてＶｄｄまたはＶ
ｓｓに接続されるよう指定される。このダイは、ダイの回路を外部の装置に電気
的に接続するリードを備えたダイパッケージ内に支持されて封入される。上記機
能接着パッドは、選択されたリードフィンガに接続され、上記直ちに隣接する目
標接着パッドの少なくとも２つがそれぞれＶｄｄまたはＶｓｓに接続される。上
記直ちに隣接する目標接着パッドをＶｄｄまたはＶｓｓに接続すると、上記多配
置半導体デバイスの所望の配置が定まることになる。
【００１４】 上述した要約は、本発明の各図の実施形態またはあらゆる実施形態を記載する
ように意図されてはいない。以下の図面と詳細な説明は、これらの実施形態をよ
り具体的に例示するものである。
【００１５】 本発明は、添付図面に関連して本発明の様々な実施例の以下の詳細な説明を考
慮することでより深く理解できる。
【００１６】 本発明は様々な修正例と他の形状に変更可能であるが、その特質は図面に例と
して示され、以下に詳細に記載される。しかし、その意図は記載される特定の実
施形態に本発明を制限するものではないことを理解されたい。これとは逆に、請
求の範囲で規定されるような本発明の精神と範囲内に当てはまるあらゆる修正例
と、等価例と、代替例をカバーすることを意図するものである。
【００１７】
【発明の実施の形態】
本発明は、リードシステム用の半導体パッケージ内の半導体ダイ装置に適用さ
れる。適用可能なパッケージには２重インラインパッケージ（ＤＩＰ）と、クァ
ドパッケージと、ピングリッドアレイ（ＰＧＡ）パッケージ、ボールグリッドア
レイ（ＢＧＡ）パッケージ、平坦パックおよび平面接続デバイス（ＳＭＤ）が含
まれるが、こうしたパッケージ等に必ずしも制限されるものではない。こうした
パッケージはプラスチック、セラミックまたは他の適切な材料から形成可能であ
る。本発明による他形式に設定変更可能なＩＣデバイスは、上記のパッケージと
は別に、リードフレームやリードシステムの一部として、製造でき、それから半
導体パッケージに統合することができる。
【００１８】 図１に示すように、半導体デバイスにはダイ１０が含まれている。ダイ１０の
表面には均一に隔置された複数の接着パッド１４が形成されている。これらの接
着パッドは、たとえば、（プリント式導体を含む）ワイヤ接着方法により個々の
リード（またはリードフィンガ）１６のパターンに接続されている。ワイヤ接着
には一般に、薄い導電性接着ワイヤ１８（接着ワイヤ回路の一部）の一端が単一
リード１６に電気的に接着され、他端がダイ１０の単一接着部分１４に電気的に
接着される。デバイスにはさらにダイパッケージ２０が備えられている。ダイパ
ッケージ２０はＩＣ製造のために半導体デバイス全体を支持し、ダイの回路を外
部の装置に電気的に接続するリードを有している。リードフィンガ１６は、ダイ
パッケージ２０によって固着されるように形成され、リードを接着パッド１２に
接続するように構成されている。
【００１９】 図１に開示された実施形態では、リードフィンガ１６ａと１６ｂは、ＩＣと外
部装置の間で入出力と制御データを通過させるための機能リードフィンガである
。リードフィンガ１６ｃはＶｄｄ用で、リードフィンガ１６ｄはＶｓｓ用である
。リードフィンガ１６ｃと１６ｄは、本発明のダイ構成に接続した経路を最小に
抑えるように互いに隣接して配置されている。
【００２０】 このデバイスには、リードフィンガ１６に結合される一連の接着パッド１４ａ
〜１４ｅが備えられている。リードフィンガ１６ａと１６ｂはパッド１４ａと１
４ｂに電気的に接続され、Ｖｄｄフィンガ１６ｃはパッド１４ｃに接続され、Ｖ
ｓｓフィンガはパッド１４ｄに接続される。本発明の一実施形態によると、デバ
イスは内部の接着構成により差別化されている。配置パッド１４ｅは、隣接する
Ｖｄｄパッド１４ｃとＶｓｓパッド１４ｄの間に配置されたダイ上に形成されて
いる。配置のコード化は、配置パッド１４ｅをＶｄｄリード１６ｃに接着ワイヤ
１８を介して接続することで組立処理中に実行される。
【００２１】 本発明の他の適用として、図２に、図１に示すデバイスの各要素にほぼ類似し
た要素を備えたデバイスが開示されている。この実施形態では、配置のコード化
は、配置パッド１４ｅをＶｓｓリード１６ｄに接続して、それによりダイ１４の
配置を変えることで組立処理中に実行される。このシナリオをワイヤレス通信用
の前述の例に適用すると、図１に示すような第１の配置は（キーパッド走査イン
ターフェースを備えた）ハンドセット通信者用のダイ１４をプログラムし、図２
に示すような第２の配置は、（留守番電話機能を備えた）基地局通信者用の同じ
ダイ１４をプログラムするものである。
【００２２】 本発明のさらに他の適用では、第１および第２接着パッド配置は、半導体ダイ
が第１または第２メモリ型にアクセス（たとえば、１メガバイトまたは２メガバ
イトメモリダイ）であるかどうかを区別するのに使用される。この方式では、半
導体ダイはＣＰＵを備えて、ＣＰＵが接着パッド構成を読み取って、どのメモリ
型が利用可能かを示すことができる。
【００２３】 本発明の他の実施形態では、リード１６ｃと１６ｄは、それぞれ最初からパッ
ド１４ｅに接続されている。組立処理では、ダイパッケージ２０にダイ１４を封
止する前に、所望の配列になるようにワイヤ接着の一つが分断される（たとえば
、切除または除去）。
【００２４】 本発明のさらに他の実施形態では、例示されたリードフィンガにはテーパー状
の中央部分があり、一端部が広くなっており、他端部が狭くなっている。広くな
っている端部はリードに接続され、狭くなっている端部は接着パッドに接続され
ている。
【００２５】 多形式に設定変更可能なデバイスを形成し構成する方法には、ダイ１０上に一
連の接着パッド１２を形成している半導体ダイ１０を備えることと、接着パッド
１２の中の対応する接着パッド１４に電気的に接続される対応するリードフィン
ガ１６を備えることが含まれている。リードフィンガにはＶｄｄ入出力用のリー
ドフィンガとＶｓｓ入出力用のリードフィンガが含まれている。リードフィンガ
の一方（ＶｄｄまたはＶｓｓ）から、追加ワイヤにより、接着パッド１２の一部
を形成する配置パッドにそのリードフィンガが電気的に接続される。
【００２６】 他の実施形態では、上記の実施形態に記載されたリードフィンガとパッドは、
ダイ１０の縁部ならびにダイ１０の縁周全体で多重化されて配置可能である。こ
のため、リードフィンガが密度の問題からダイの縁部に対してある角度で配置さ
れなければならない。この角度は、ダイ上のパッドに接続されるように、垂直方
向より０度から４５度を超える。接着パッドは、ダイの縁部に隣接して、内方行
と外方行の２行に構成される。これらの行はリードフィンガシステムに接着され
てなければならない。
【００２７】 したがって、本発明によれば、他の側面のうち、デバイスの内部の接着配列を
形成することでＯＥＭまたは最終デバイスを差別化可能な、多形式に設定変更可
能な半導体デバイスが提供される。ユーザによるコード化またはソフトウェア制
御を必ずしも必要とすることなく、この配置は組立処理中に容易に実行される。
しかし、当業者なら、こうした制御や自動化はこうした実施形態に含められる選
択機能であることが理解されるであろう。本発明の他の態様や実施形態は、本明
細書に開示された本発明の詳細と実施形態を考慮すると当業者には明らかになる
であろう。本明細書と図示された実施形態は例示としてのみ考慮すべきもので、
本発明の真の範囲と精神は請求の範囲に示されているものである。
【００２８】
【発明の効果】
以上詳述したとおり、本発明によれば、費用効率のよい設定変更可能な多配置
半導体デバイスが提供される。
【図面の簡単な説明】
【図１】 Ｖｄｄへの接着により接続される配置パッドを示す図である。
【図２】 他の適用態様でＶｓｓに接着された同じ配置パッドを示す図である。
【符号の説明】
１０ ダイ １４ 接着パッド １６ リード １８ 接着ワイヤ ２０ ダイパッケージ
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ， ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，Ｓ Ｉ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5F044 AA01 AA19 AA20 5F067 CD03

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 機能接着パッドと、それぞれが互いに直ちに隣接し、少なくとも一つは所望の
    配置に応じて電源または接地に接続されるよう指定される目標接着パッドと、を
    有する複数の接着パッドを含むダイと、 前記ダイを固着するように適用され、ダイの回路を外部デバイスに電気的に接
    続するリードを含むダイパッケージと、 前記ダイパッケージ内に含まれるよう配置され、前記複数の接着パッドにより
    リードと接続するよう構成された複数のリードフィンガと、 前記ダイパッケージ内に含まれるように適合され、選択されたリードフィンガ
    に前記機能接着パッドをそれぞれ接続する第１の複数の接着ワイヤと、前記直ち
    に隣接する目標接着パッドの少なくとも２つをそれぞれ電源または接地に接続す
    る第２の複数の接着ワイヤとを含む接着ワイヤ回路とを備える多配置半導体デバ
    イスであって、 前記配置目標接着パッドは、電源または接地に最初に接続され、前記多配置半
    導体デバイスの所望の配置のために前記接続の一つを除去可能にする、多配置半
    導体デバイス。
  2. 【請求項２】 前記複数の接着パッドのそれぞれは、直ちに隣接する接着パッドから均一の距
    離だけ分離されている請求項１に記載の多配置半導体デバイス。
  3. 【請求項３】 前記機能接着パッドは、前記ダイ回路と前記ダイパッケージの外部の回路との
    間でデータを通過させるパッドを有する請求項１に記載の多配置半導体デバイス
    。
  4. 【請求項４】 前記目標接着パッドは、電源または接地に接続されるよう指定されている第１
    の目標接着パッドと、電源または接地の他方に接続されるよう指定されている第
    ２の目標接着パッドと、一つの回路用にＶｄｄに接続されるよう指定され、他の
    回路用に他方のＶｓｓに接続されるよう指定されている配置目標接着パッドとを
    有し、前記配置目標接着パッドは、前記第１の目標パッドと前記第２の目標接着
    パッドとの間に配置される請求項３に記載の多配置半導体デバイス。
  5. 【請求項５】 前記目標接着パッドの一つが、プログラムされた機能が可能になるよう指示す
    るように接続されている請求項１に記載の多配置半導体デバイス。
  6. 【請求項６】 前記目標接着パッドの一つがメモリの配置を指示するように接続される請求項
    １に記載の多配置半導体デバイス。
  7. 【請求項７】 前記複数のリードフィンガのそれぞれは、前記ダイのパッドに電気的に接続す
    るように適合化された狭端部を有する請求項１に記載の多配置半導体デバイス。
  8. 【請求項８】 前記複数のリードフィンガのそれぞれには、前記リードに電気的に接続するよ
    うに適合化された広端部と、前記ダイのパッドに電気的に接続するように適合さ
    れた狭端部とを有する請求項１に記載の多配置半導体デバイス。
  9. 【請求項９】 前記複数のリードフィンガのそれぞれは、テーパ状の中央部と、前記リードと
    電気的に接続するように適合化された広端部と、前記ダイのパッドに電気的に接
    続するように適合化された狭端部とを有する請求項１に記載の多配置半導体デバ
    イス。
  10. 【請求項１０】 前記第２の複数の接着ワイヤは、前記目標接着パッドの少なくとも２つを、前
    記Ｖｄｄの接着パッドと前記Ｖｓｓの接着パッドの一方に接続する請求項１に記
    載の多配置半導体デバイス。
  11. 【請求項１１】 前記機能接着パッドは、入出力パッドを有する請求項１０に記載の多配置半導
    体デバイス。
  12. 【請求項１２】 前記目標接着パッドの一つは、第１および第２目標接着パッド間でこれら第１
    および第２目標接着パッドに隣接して配置される請求項１に記載の多配置半導体
    デバイス。
  13. 【請求項１３】 前記第１の目標接着パッドは電源に接続され、前記第２の目標接着パッドは接
    地に接続される請求項１２に記載の多配置半導体デバイス。
  14. 【請求項１４】 機能接着パッドと、それぞれ互いに直ちに隣接しており、所望の配置に応じて
    電源または接地に接続されるよう指定される目標接着パッドと、を有する複数の
    接着パッドを含むダイと、 前記ダイを実装し、ダイの回路を外部のデバイスに電気的に接続するリードを
    含むダイパッケージ化手段と、 前記ダイパッケージにより固着され、前記複数の接着パッドのうち選択された
    パッドに接続するリード接続手段と、 前記ダイパッケージ内にあり、前記機能接着パッドを前記リード接続手段のう
    ち選択されたものにそれぞれ接続する導体接続手段と、 前記ダイパッケージ内にあり、前記直ちに隣接する目標接着パッドのすくなく
    とも２つをそれぞれ電源または接地に接続する導体プログラム手段と、を備える
    多配置半導体デバイスであって、 前記配置目標パッドは、前記多配置半導体デバイスの所望の配置に応じて、最
    初に電源および接地に接続される多配置半導体デバイス。
  15. 【請求項１５】 多配置半導体デバイスを形成する方法であって、 機能接着パッドと、それぞれが互いに直ちに隣接し、所望の配置に応じて電源
    または接地に接続されるよう指定される目標接着パッドを含む複数の接着パッド
    をダイに設ける工程と、 ダイの回路を外部のデバイスに電気的に接続するリードを含むダイパッケージ
    内にダイを実装する工程と、 選択されたリードフィンガに前記機能接着パッドを接続する工程と、 前記直ちに隣接する目標接着パッドの少なくとも２つをそれぞれ電源または接
    地に接続する工程と、を備え、 前記直ちに隣接する目標接着パッドを電源または接地に接続することが前記多
    配置半導体デバイスの所望の配置を決定し、 前記配置目標接着パッドをＶｄｄとＶｓｓの両方に最初に接続して、その後、
    所望の配置に応じてＶｄｄとＶｓｓの一方から前記配置目標接着パッドを切り離
    す工程をさらに備える方法。
JP2001509083A 1999-07-07 2000-07-05 隣接するボンディングパッドのコード化による配置を備えた半導体デバイス構成 Expired - Lifetime JP4902917B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/348,793 1999-07-07
US09/348,793 US6246107B1 (en) 1999-07-07 1999-07-07 Semiconductor device arrangement having configuration via adjacent bond pad coding
PCT/US2000/018435 WO2001004952A1 (en) 1999-07-07 2000-07-05 Semiconductor device arrangement having configuration via adjacent bond pad coding

Publications (3)

Publication Number Publication Date
JP2003504874A true JP2003504874A (ja) 2003-02-04
JP2003504874A5 JP2003504874A5 (ja) 2010-04-22
JP4902917B2 JP4902917B2 (ja) 2012-03-21

Family

ID=23369559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001509083A Expired - Lifetime JP4902917B2 (ja) 1999-07-07 2000-07-05 隣接するボンディングパッドのコード化による配置を備えた半導体デバイス構成

Country Status (6)

Country Link
US (1) US6246107B1 (ja)
EP (1) EP1118121B1 (ja)
JP (1) JP4902917B2 (ja)
AU (1) AU5786900A (ja)
DE (1) DE60043922D1 (ja)
WO (1) WO2001004952A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798076B2 (en) * 1999-12-21 2004-09-28 Intel Corporation Method and apparatus for encoding information in an IC package
US7088002B2 (en) * 2000-12-18 2006-08-08 Intel Corporation Interconnect
US6903448B1 (en) 2002-11-12 2005-06-07 Marvell International Ltd. High performance leadframe in electronic package
US7119448B1 (en) * 2004-10-18 2006-10-10 National Semiconductor Corporation Main power inductance based on bond wires for a switching power converter
DE102006044016A1 (de) * 2006-09-15 2008-04-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Stapelbare Funktionsschicht für ein modulares mikroelektronisches System
DE102007040871A1 (de) * 2007-08-29 2009-03-12 Osram Gesellschaft mit beschränkter Haftung Verbindungselement
US7825527B2 (en) * 2008-06-13 2010-11-02 Altera Corporation Return loss techniques in wirebond packages for high-speed data communications
US8829685B2 (en) * 2009-03-31 2014-09-09 Semiconductor Components Industries, Llc Circuit device having funnel shaped lead and method for manufacturing the same
TWI607548B (zh) * 2016-02-05 2017-12-01 Au Optronics Corp 自發光型顯示器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59165439A (ja) * 1983-03-09 1984-09-18 Fujitsu Ltd 半導体装置
US5161124A (en) * 1988-10-27 1992-11-03 Texas Instruments Incorporated Bond programmable integrated circuit
JPH07202111A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 樹脂封止型半導体装置用リ−ドフレ−ム及び樹脂封止型半導体装置
US5646451A (en) * 1995-06-07 1997-07-08 Lucent Technologies Inc. Multifunctional chip wire bonds
US5754879A (en) * 1996-09-23 1998-05-19 Motorola, Inc. Integrated circuit for external bus interface having programmable mode select by selectively bonding one of the bond pads to a reset terminal via a conductive wire
JPH1131777A (ja) * 1997-07-11 1999-02-02 Mitsubishi Electric Corp リードフレームおよび半導体装置とその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3478229A (en) 1968-04-29 1969-11-11 American Micro Syst Multifunction circuit device
US3648116A (en) 1970-09-17 1972-03-07 Rca Corp Multicircuit hybrid module and method for making
US4558345A (en) 1983-10-27 1985-12-10 Rca Corporation Multiple connection bond pad for an integrated circuit device and method of making same
KR960013630B1 (ko) * 1986-06-30 1996-10-10 페어차일드 세미콘덕터 코퍼레이션 집적회로에서의 접지 변동 감소 장치
US5066831A (en) 1987-10-23 1991-11-19 Honeywell Inc. Universal semiconductor chip package
NL9100321A (nl) 1991-02-22 1992-09-16 Tulip Computers International Inrichting voor het op n verschillende manieren met bedradingssporen op een printplaat verbinden van de aansluitpennen van een in een dual-in-line (dil)-behuizing ondergebrachte geintegreerde schakeling.
JPH04307943A (ja) 1991-04-05 1992-10-30 Mitsubishi Electric Corp 半導体装置
JP2681427B2 (ja) 1992-01-06 1997-11-26 三菱電機株式会社 半導体装置
JPH05215504A (ja) 1992-02-05 1993-08-24 Mitsubishi Electric Corp 位置検出装置
US5264664A (en) 1992-04-20 1993-11-23 International Business Machines Corporation Programmable chip to circuit board connection
JPH06310558A (ja) 1993-04-20 1994-11-04 Sanyo Electric Co Ltd Ｉｃチップ
US5698903A (en) 1995-05-09 1997-12-16 United Memories, Inc. Bond pad option for integrated circuits
US5675178A (en) 1995-11-22 1997-10-07 Cypress Semiconductor Corp. No-bond integrated circuit inputs
US5701234A (en) 1995-12-06 1997-12-23 Pacesetter, Inc. Surface mount component for selectively configuring a printed circuit board and method for using the same
US5703759A (en) 1995-12-07 1997-12-30 Xilinx, Inc. Multi-chip electrically reconfigurable module with predominantly extra-package inter-chip connections
US5805428A (en) 1996-12-20 1998-09-08 Compaq Computer Corporation Transistor/resistor printed circuit board layout
US6097098A (en) * 1997-02-14 2000-08-01 Micron Technology, Inc. Die interconnections using intermediate connection elements secured to the die face
CA2232843C (en) * 1997-03-25 2002-03-12 Koichi Haruta Plastic package, semiconductor device, and method of manufacturing plastic package
JP3545200B2 (ja) * 1997-04-17 2004-07-21 シャープ株式会社 半導体装置
US6008533A (en) * 1997-12-08 1999-12-28 Micron Technology, Inc. Controlling impedances of an integrated circuit
US5914529A (en) * 1998-02-20 1999-06-22 Micron Technology, Inc. Bus bar structure on lead frame of semiconductor device package

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59165439A (ja) * 1983-03-09 1984-09-18 Fujitsu Ltd 半導体装置
US5161124A (en) * 1988-10-27 1992-11-03 Texas Instruments Incorporated Bond programmable integrated circuit
JPH07202111A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 樹脂封止型半導体装置用リ−ドフレ−ム及び樹脂封止型半導体装置
US5646451A (en) * 1995-06-07 1997-07-08 Lucent Technologies Inc. Multifunctional chip wire bonds
US5754879A (en) * 1996-09-23 1998-05-19 Motorola, Inc. Integrated circuit for external bus interface having programmable mode select by selectively bonding one of the bond pads to a reset terminal via a conductive wire
JPH1131777A (ja) * 1997-07-11 1999-02-02 Mitsubishi Electric Corp リードフレームおよび半導体装置とその製造方法

Also Published As

Publication number Publication date
DE60043922D1 (de) 2010-04-15
JP4902917B2 (ja) 2012-03-21
US6246107B1 (en) 2001-06-12
WO2001004952A1 (en) 2001-01-18
EP1118121B1 (en) 2010-03-03
EP1118121A1 (en) 2001-07-25
AU5786900A (en) 2001-01-30

Similar Documents

Publication Publication Date Title
US6034423A (en) Lead frame design for increased chip pinout
US7737537B2 (en) Electronic device
US6348400B1 (en) Method and apparatus for implementing selected functionality on an integrated circuit device
US6159765A (en) Integrated circuit package having interchip bonding and method therefor
US6291881B1 (en) Dual silicon chip package
KR100705521B1 (ko) 반도체 장치
US5734198A (en) Multi-layer lead frame for a semiconductor device
US20040251557A1 (en) Integrated circuit package having stacked integrated circuits and method therefor
US20030205802A1 (en) Method of bonding a semiconductor die without an ESD circuit and a separate ESD circuit to an external lead, and a semiconductor device made thereby
US7675165B2 (en) Mount for a programmable electronic processing device
US5965936A (en) Multi-layer lead frame for a semiconductor device
JP2003504874A (ja) 隣接する接着パッドのコード化による配置を備えた半導体デバイス構成
US10388630B2 (en) Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
US20040256707A1 (en) Semiconductor device and method of manufacturing the same
US20020066965A1 (en) Semiconductor chip having pads with plural junctions for different assembly methods
CN101266958A (zh) 晶片封装结构
KR20070053660A (ko) 집적 회로 칩의 단일 열 결합 패드 배열체
US20040212059A1 (en) Circuit device and method for manufacturing the same
KR100718324B1 (ko) 블루투스 모듈 인쇄회로기판
CN1333449C (zh) 半导体封装件
WO2006008647A1 (en) Double-sided chip card module with single-side testing capabilities
JPH03218059A (ja) 半導体装置
KR20010046078A (ko) 리드 온 칩 타입 반도체 패키지
US20020092892A1 (en) Wire bonding method
US20030051908A1 (en) Dram module package

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070703

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080515

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20090422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091030

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100201

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100208

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20100226

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20101014

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20101112

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20101203

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110808

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110811

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110906

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120104

R150 Certificate of patent or registration of utility model

Ref document number: 4902917

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150113

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term