JP2003330814A - Ｅｃｃ回路を用いた記憶装置と誤り訂正方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＣＣ回路の性能を超える信頼性を実現した
記憶装置を提供することにある。 【解決手段】 ＥＣＣ回路を具備する記憶装置であっ
て、前記記憶装置への入力データを記憶する記憶部と、
前記記憶部の障害をバイト格納部単位で検出する診断部
と、前記記憶部へ前記入力データを書き込む際、前記Ｅ
ＣＣ回路が訂正可能なバイト数を超えて前記診断部によ
り障害が検出されたバイト格納部が連続する場合には、
前記ＥＣＣ回路が訂正可能なバイト数を超えて障害が検
出されたバイト格納部が連続しないように並び順を変更
する第１の並べ替え回路と、前記記憶部からデータを読
み出す際に、前記入力データと同じとなるように並び順
を変更して前記ＥＣＣ回路へ入力する第２の並べ替え回
路を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は記憶装置に関し、特
に、ＥＣＣ（Error Checking and Correcting）回路を
具備し、これにより誤りの検出および訂正を行う記憶装
置に関する。

【０００２】

【従来の技術】従来より、記憶装置の障害救済にＥＣＣ
回路を用いることが一般的に行なわれている。ＥＣＣ回
路は、データの訂正を可能とするための冗長ビットを付
加し、誤りの検出および訂正を行うものである。ＥＣＣ
回路は訂正するビット数に比例した数の冗長ビットを用
いて、誤りの検出および訂正を行うため、用いる冗長ビ
ット数により訂正できるデータの範囲が制限される。こ
のため、ＥＣＣ回路で訂正が不可能なビット数のデータ
に発生した障害については救済することはできない。

【０００３】近年、記憶素子のビット数は増加する一方
であり、これに伴い、ＥＣＣ回路による障害救済が困難
となってきており、より高い信頼性で障害を救済するこ
とのできる記憶装置が要求されている。

【０００４】上記の要請に応える技術として、例えば、
特開平１０−２１１４９号公報に開示されるように、予
備記憶装置を持ち、障害発生時には予備記憶装置を使用
することが挙げられる。上記公報に開示された手法で
は、該公報の図１に示されるように、データ部１０１お
よびＥＣＣ部１０２の障害部分の代替として予備部１０
３を持ち、障害部分を補うようにしたものである。

【０００５】

【発明が解決しようとする課題】ところが、この技術で
は、予備記憶部が必要になるため、実際に取り扱う情報
以上の記憶部容量が必要になるという問題がある。

【０００６】さらには、ＥＣＣ回路では訂正することが
不可能な障害を検出した場合には、救済できないという
問題もある。

【０００７】本発明の主な目的は、記憶装置の障害に対
して、より高い救済率を可能にした記憶装置を提供する
ことになる。

【０００８】

【課題を解決するための手段】本発明によるＥＣＣ回路
を用いた誤り訂正方法は、ＥＣＣ回路を具備する記憶装
置で行なわれる誤り訂正方法であって、前記記憶装置へ
の入力データを記憶する記憶部の障害をバイト格納部単
位で検出し、前記記憶部へ前記入力データを書き込む
際、前記ＥＣＣ回路が訂正可能なバイト数を超えて障害
が検出されたバイト格納部が連続する場合には、前記Ｅ
ＣＣ回路が訂正可能なバイト数を超えて障害が検出され
たバイト格納部が連続しないように並び順を変更し、前
記記憶部からデータを読み出す際には前記入力データと
同じとなるように並び順を変更して前記ＥＣＣ回路へ入
力することを特徴とする。

【０００９】本発明によるＥＣＣ回路を具備する記憶装
置は、ＥＣＣ回路を具備する記憶装置であって、前記記
憶装置への入力データを記憶する記憶部と、前記記憶部
の障害をバイト格納部単位で検出する診断部と、前記記
憶部へ前記入力データを書き込む際、前記ＥＣＣ回路が
訂正可能なバイト数を超えて前記診断部により障害が検
出されたバイト格納部が連続する場合には、前記ＥＣＣ
回路が訂正可能なバイト数を超えて障害が検出されたバ
イト格納部が連続しないように並び順を変更する第１の
並べ替え回路と、前記記憶部からデータを読み出す際
に、前記入力データと同じとなるように並び順を変更し
て前記ＥＣＣ回路へ入力する第２の並べ替え回路を有す
ることを特徴とする。

【００１０】本発明による記憶装置の救済方式は、記憶
部の、読み出し、書き込みをするデータを複数組に分
け、それぞれにＥＣＣコードを付与するＥＣＧ回路とＥ
ＣＣコードにより障害検出、訂正を行うＥＣＣ回路を有
し、それらのデータを並べ替える並べ替え回路を有し、
記憶部の障害箇所を特定する診断回路を有することを特
徴としている。

【００１１】この記憶装置は、診断回路により、記憶部
の障害箇所を調査する。また、書き込みデータを複数組
に分け、それぞれにＥＣＣコードを付与し、それぞれの
組に障害箇所を振り分けるように全体のデータの並び順
を任意に変更して、記憶部に書き込む。読み出しデータ
は、書き込み時のデータの並べ替えを逆に行い、元の並
びに戻してから、ＥＣＣによりエラー訂正を行う。

【００１２】従って、記憶部の複数の障害をＥＣＣによ
り救済できるという効果が得られる。

【００１３】

【発明の実施の形態】次に、本発明の上記および他の目
的、特徴および利点を明確にすべく、以下添付した図面
を参照しながら、本発明の実施例について詳細に説明す
る。

【００１４】図１は本発明による記憶装置の一実施例の
要部構成を示すブロック図である。

【００１５】本実施例は、ＥＣＧ回路２、レジスタ（Ｒ
ＥＧ）３１，７１、並べ替え回路４１，４２、記憶部
５、診断部６、選択回路８およびＥＣＣ回路９から構成
され、ＥＣＧ回路２への入力データ１を処理して、ＥＣ
Ｃ回路９からの出力データ１０とするものである。

【００１６】ＥＣＧ回路２は、４バイトの入力データ１
に対してＥＣＣコードを付与する。このＥＣＧ回路２の
出力は、一旦ＲＥＧ３１に格納され、次にＥＣＧ回路２
から出力された４バイトの入力データ１とともに、並べ
替え回路４１に入力される。並べ替え回路４１では、入
力された８バイトのデータの並び順を、診断回路６から
の指示によって変更し、記憶部５へ書き込む。

【００１７】記憶部５からの８バイトの読み出しデータ
は、並べ替え回路４２に入力され、入力された８バイト
のデータの並び順を、診断回路６からの指示によって変
更し、８バイトの出力データの一方の４バイトのデータ
をＲＥＧ７１に格納し、この間にもう一方の４バイトの
データを、選択回路８によりＥＣＣ回路９に入力し、エ
ラーの訂正を行い、出力データ１０として出力する。次
に、ＲＥＧ７１に格納されていた４バイトのデータを、
選択回路８によりＥＣＣ回路９に入力し、エラーの訂正
を行い、出力データ１０として出力する。

【００１８】診断部６では、記憶部５の正当性を調査す
ることにより、障害のあるバイト位置を確認し、８バイ
トのデータの並び順を任意に変更することができる。

【００１９】ＥＣＧ回路２およびＥＣＣ回路９は、４バ
イト中の１ビットエラーは検出および訂正可能で、２ビ
ットエラーは検出可能とする。

【００２０】以下、本実施の形態の動作について説明す
る。まず、記憶装置に障害のない通常状態の動作につい
て、記憶部５の格納内容を示す図６と、時刻経過に応じ
た各部のバイト格納状態および入出力データを示す図２
および図３を用いて説明する。

【００２１】入力データ１として、図２（ａ）に示され
るように、先にＡ−０、Ａ−１、Ａ−２、Ａ−３の４バ
イトのものが入力され、後にＢ−０、Ｂ−１、Ｂ−２、
Ｂ−３の４バイトのものが入力される。次のタイミング
で、図２（ｂ）に示されるように、ＲＥＧ３１にＡ−
０、Ａ−１、Ａ−２、Ａ−３の４バイトが格納され、こ
の時、並べ替え回路４１には、図２（ｃ）に示されるよ
うに、Ａ−０、Ａ−１、Ａ−２、Ａ−３、Ｂ−０、Ｂ−
１、Ｂ−２、Ｂ−３の８バイトが同時に入力される。

【００２２】記憶部５に障害がない場合には、並べ替え
回路４１での入力データの並べ替えは行われず、図２
（ｄ）に示されるようにそのままの並び順で記憶部５に
出力されて書き込みが行なわれる。この時の記憶部５内
の８バイトデータの格納位置は、図６（２）に示される
ものとなる。

【００２３】記憶部５から読み出された８バイトのデー
タは、図３（ｅ）に示されるように、Ａ−０、Ａ−１、
Ａ−２、Ａ−３、Ｂ−０、Ｂ−１、Ｂ−２、Ｂ−３の並
び順で並べ替え回路４２に入力される。記憶部５に障害
がない場合は、並べ替え回路４２では、入力データの並
べ替えは行わず、図３（ｆ）に示されるように、そのま
まの並び順で出力される。

【００２４】続くタイミングで、並べ替え回路４２の出
力データの前半４バイトは、選択回路８により選択さ
れ、ＥＣＣ回路９でエラー検出、訂正が行われて、出力
データ１０として出力される。ＲＥＧ７１には、図３
（ｇ）に示されるように、並べ替え回路４２の出力デー
タの後半４バイトのＢ−０、Ｂ−１、Ｂ−２、Ｂ−３が
入力され、次のタイミングで選択回路８により選択さ
れ、ＥＣＣ回路９でエラー検出、訂正が行われて、図３
（ｈ）に示すような出力データ１０として出力される。

【００２５】次に、記憶装置に障害がある場合の動作に
ついて、記憶部５の格納内容を示す図６と、時刻経過に
応じた各部のバイト格納状態および入出力データを示す
図４および図５、診断部６の並べ替え支持内容を示す図
７を用いて説明する。図４、図５のタイミング図を用い
て説明する。

【００２６】診断部６の診断により、図６（１）に示さ
れる記憶部５のＭ−０からＭ−７の８バイトの格納部の
うち、Ｍ−０とＭ−１にそれぞれ１ビットの障害を検出
したとする。この時、診断部６は、並べ替え回路４１お
よび並べ替え回路４２に、図７に示すように、入力デー
タを並べ替えて出力データとして出力するように、指示
する。

【００２７】入力データ１は、図４（ａ）に示されるよ
うに、先にＡ−０、Ａ−１、Ａ−２、Ａ−３の４バイト
で、後にＢ−０、Ｂ−１、Ｂ−２、Ｂ−３の４バイトで
ある。次のタイミングで、図４（ｂ）に示されるよう
に、ＲＥＧ３１にＡ−０、Ａ−１、Ａ−２、Ａ−３の４
バイトが格納され、この時、並べ替え回路４１には、図
４（ｃ）に示されるように、Ａ−０、Ａ−１、Ａ−２、
Ａ−３、Ｂ−０、Ｂ−１、Ｂ−２、Ｂ−３の８バイトが
同時に入力される。

【００２８】並べ替え回路４１では、診断部６の指示の
通り、入力データの並べ替えを行い、図４（ｄ）に示さ
れるように、Ｂ−０、Ａ−１、Ａ−２、Ａ−３、Ａ−
０、Ｂ−１、Ｂ−２、Ｂ−３の順で記憶部５に出力さ
れ、書き込まれる。この時の記憶部５内の８バイトデー
タの格納位置は、図６（３）に示されるものとなる。

【００２９】記憶部５から読み出された８バイトのデー
タは、図５（ｅ）に示されるように、Ｂ−０、Ａ−１、
Ａ−２、Ａ−３、Ａ−０、Ｂ−１、Ｂ−２、Ｂ−３の並
び順で並べ替え回路４２に入力され、診断部６からの指
示の通り、図５（ｆ）に示されるように、Ａ−０、Ａ−
１、Ａ−２、Ａ−３、Ｂ−０、Ｂ−１、Ｂ−２、Ｂ−３
の順に並べ替えられて出力される。

【００３０】次のタイミングで、並べ替え回路４２の出
力データの前半４バイトは、選択回路８により選択さ
れ、ＥＣＣ回路９によりＡ−１の部分のエラー検出、訂
正が行われて、図５（ｈ）に示されるように出力データ
１０として出力される。ＲＥＧ７１には、図５（ｇ）に
示されるように、並べ替え回路４２の出力データの後半
４バイトのＢ−０、Ｂ−１、Ｂ−２、Ｂ−３が入力さ
れ、次のタイミングで選択回路８により選択され、ＥＣ
Ｃ回路９でＢ−０の部分のエラー検出、訂正が行われ
て、図５（ｈ）に示されるように出力データ１０として
出力される。

【００３１】これにより、並べ替えを行わなかった場合
には、Ａ−０およびＡ−１の部分でそれぞれ１ビットエ
ラーが発生し、２ビットエラーとなり、訂正不可能エラ
ーとなってしまう障害が、並べ替えを行うことにより、
２個の１ビットエラーとなったことで、訂正可能エラー
として救済することができる効果がある。

【００３２】次に、本発明の他の実施例について説明す
る。

【００３３】図８は本実施例の構成を示すブロック図で
ある。本実施例は、基本的な構成は図１に示した実施例
と同様であるが、扱うデータ量を多くするための工夫を
行なったものである。

【００３４】本実施例においては、図１に示した実施例
でも示されていたＥＣＧ回路２、レジスタ（ＲＥＧ）３
１，７１、並べ替え回路４１，４２、記憶部５、診断部
６、選択回路８およびＥＣＣ回路９の他に、ＲＥＧ３
２，３５，７２，７３が設けられている。ＥＣＧ回路２
の出力は、ＲＥＧ３１，３２を介したもの、ＲＥＧ３３
を介したもの、ＲＥＧを介さないもの、の３通りが並べ
替え回路４１に対して入力される。また、並べ替え回路
４２から選択回路８には、ＲＥＧ７１，７２を介したも
の、ＲＥＧ７３を介したもの、ＲＥＧを介さないもの、
の３通りが入力される。

【００３５】本実施例の、記憶装置に障害のない通常状
態の動作について、記憶部５の格納内容を示す図１３
と、時刻経過に応じた各部のバイト格納状態および入出
力データを示す図９および図１０を用いて説明する。

【００３６】入力データ１は、図９（ａ）に示されるよ
うに、１番目にＡ−０、Ａ−１、Ａ−２、Ａ−３の４バ
イトで、２番目にＢ−０、Ｂ−１、Ｂ−２、Ｂ−３の４
バイトで、３番目にＣ−０、Ｃ−１、Ｃ−２、Ｃ−３の
４バイトである。

【００３７】図９（ｂ）〜（ｄ）に示されるように、次
のタイミングで、ＲＥＧ３１にＡ−０、Ａ−１、Ａ−
２、Ａ−３の４バイトが格納され、ＲＥＧ３３にＡ−
０、Ａ−１、Ａ−２、Ａ−３の４バイトが格納され、次
のタイミングで、ＲＥＧ３２にＡ−０、Ａ−１、Ａ−
２、Ａ−３の４バイトが格納され、ＲＥＧ３３にＢ−
０、Ｂ−１、Ｂ−２、Ｂ−３の４バイトが格納される。
この時、並べ替え回路４１には、図９（ｅ）に示される
ように、Ａ−０、Ａ−１、Ａ−２、Ａ−３、Ｂ−０、Ｂ
−１、Ｂ−２、Ｂ−３、Ｃ−０、Ｃ−１、Ｃ−２、Ｃ−
３の１２バイトが同時に入力される。

【００３８】記憶部５に障害がない場合は、並べ替え回
路４１では、入力データの並べ替えは行わず、図９
（ｆ）に示されるように、そのままの並び順で記憶部５
に出力され、書き込む。この時の記憶部５内の１２バイ
トデータの格納位置は、図１３（２）に示されるものと
なる。

【００３９】記憶部５から読み出された１２バイトのデ
ータは、図１０（ｇ）に示されるように、Ａ−０、Ａ−
１、Ａ−２、Ａ−３、Ｂ−０、Ｂ−１、Ｂ−２、Ｂ−
３、Ｃ−０、Ｃ−１、Ｃ−２、Ｃ−３の並び順で並べ替
え回路４２に入力される。記憶部５に障害がない場合
は、並べ替え回路４２では、入力データの並べ替えは行
わず、図１０（ｈ）に示されるように、そのままの並び
順で出力する。

【００４０】次のタイミングで、並べ替え回路４２の出
力データの先頭４バイトは、選択回路８により選択さ
れ、ＥＣＣ回路９でエラー検出、訂正が行われ、出力デ
ータ１０として出力される。ＲＥＧ７３には図１０
（ｋ）に示されるように、並べ替え回路４２の出力デー
タの５バイト目から８バイト目の４バイトのＢ−０、Ｂ
−１、Ｂ−２、Ｂ−３が入力され、ＲＥＧ７１には図１
０（ｉ）に示されるように、並べ替え回路４２の出力デ
ータの９バイト目から１２バイト目の４バイトのＣ−
０、Ｃ−１、Ｃ−２、Ｃ−３が入力され、次のタイミン
グで選択回路８によりＲＥＧ７３が選択され、Ｂ−０、
Ｂ−１、Ｂ−２、Ｂ−３はＥＣＣ回路９でエラー検出、
訂正を行い、出力データ１０として出力される。ＲＥＧ
７１のデータは、図１０（ｊ）に示されるように、ＲＥ
Ｇ７２に格納される。次のタイミングで選択回路８によ
りＲＥＧ７２が選択され、Ｃ−０、Ｃ−１、Ｃ−２、Ｃ
−３はＥＣＣ回路９でエラー検出、訂正を行い、図１０
（ｌ）に示されるように、出力データ１０として出力さ
れる。

【００４１】次に、記憶装置に障害がある場合の本実施
例の動作について、記憶部５の格納内容を示す図１３
と、時刻経過に応じた各部のバイト格納状態および入出
力データを示す図１１および図１２を用いて説明する。

【００４２】診断部６の診断により、記憶部５の、図１
３に示すＭ−０からＭ−１１の８バイトの格納部のう
ち、Ｍ−０とＭ−１とＭ−２にそれぞれ１ビットの障害
を検出したとする。この時診断部６は、並べ替え回路４
１および並べ替え回路４２に、図１４に示すように、入
力データを並べ替えて出力データとして出力するよう
に、指示する。

【００４３】入力データ１として図１１（ａ）に示され
るように、１番目にＡ−０、Ａ−１、Ａ−２、Ａ−３の
４バイトで、２番目にＢ−０、Ｂ−１、Ｂ−２、Ｂ−３
の４バイトで、３番目にＣ−０、Ｃ−１、Ｃ−２、Ｃ−
３の４バイトが入力される。

【００４４】次のタイミングで、図１１（ｂ）に示され
るように、ＲＥＧ３１にＡ−０、Ａ−１、Ａ−２、Ａ−
３の４バイトが格納され、図１１（ｄ）に示されるよう
に、ＲＥＧ３３にＡ−０、Ａ−１、Ａ−２、Ａ−３の４
バイトが格納される。次のタイミングでは、図１１
（ｃ）に示されるように、ＲＥＧ３２にＡ−０、Ａ−
１、Ａ−２、Ａ−３の４バイトが格納され、ＲＥＧ３３
にＢ−０、Ｂ−１、Ｂ−２、Ｂ−３の４バイトが格納さ
れる。この時、並べ替え回路４１には、図１１（ｅ）に
示されるように、Ａ−０、Ａ−１、Ａ−２、Ａ−３、Ｂ
−０、Ｂ−１、Ｂ−２、Ｂ−３、Ｃ−０、Ｃ−１、Ｃ−
２、Ｃ−３の１２バイトが同時に入力される。

【００４５】並べ替え回路４１では、診断部６の指示の
通り、入力データの並べ替えを行い、図１１（ｆ）に示
されるように、Ｂ−０、Ｃ−１、Ａ−２、Ａ−３、Ａ−
０、Ｂ−１、Ｂ−２、Ｂ−３、Ｃ−０、Ａ−１、Ｃ−
２、Ｃ−３の順で記憶部５に出力し、書き込む。この時
の記憶部５内の１２バイトデータの格納位置は、図１３
（３）に示すものとなる。

【００４６】記憶部５から読み出された１２バイトのデ
ータは、図１２（ｇ）に示されるように、Ｂ−０、Ｃ−
１、Ａ−２、Ａ−３、Ａ−０、Ｂ−１、Ｂ−２、Ｂ−
３、Ｃ−０、Ａ−１、Ｃ−２、Ｃ−３の並び順で並べ替
え回路４２に入力され、診断部６からの指示の通り、図
１２（ｈ）に示されるように、Ａ−０、Ａ−１、Ａ−
２、Ａ−３、Ｂ−０、Ｂ−１、Ｂ−２、Ｂ−３、Ｃ−
０、Ｃ−１、Ｃ−２、Ｃ−３の順に並べ替えられて出力
される。

【００４７】次のタイミングで、図１２（ｌ）に示され
るように、並べ替え回路４２の出力データの先頭４バイ
トは、選択回路８により選択され、ＥＣＣ回路９でＡ−
２の部分のエラー検出、訂正が行われて、出力データ１
０として出力される。図１２（ｋ）に示されるように、
ＲＥＧ７３には並べ替え回路４２の出力データの５バイ
ト目から８バイト目の４バイトのＢ−０、Ｂ−１、Ｂ−
２、Ｂ−３が入力され、図１２（ｉ）に示されるよう
に、ＲＥＧ７１には並べ替え回路４２の出力データの９
バイト目から１２バイト目の４バイトのＣ−０、Ｃ−
１、Ｃ−２、Ｃ−３が入力される。

【００４８】次のタイミングで選択回路８によりＲＥＧ
７３が選択され、Ｂ−０、Ｂ−１、Ｂ−２、Ｂ−３はＥ
ＣＣ回路９でＢ−０の部分のエラー検出、訂正が行わ
れ、出力データ１０として出力される。ＲＥＧ７１のデ
ータは、図１２（ｊ）に示されるように、ＲＥＧ７２に
格納される。次のタイミングで選択回路８によりＲＥＧ
７２が選択され、Ｃ−０、Ｃ−１、Ｃ−２、Ｃ−３はＥ
ＣＣ回路９でＣ−１の部分のエラー検出、訂正が行われ
て、出力データ１０として出力される。

【００４９】これにより、並べ替えを行わなかった場合
には、Ａ−０、Ａ−１およびＡ−２の部分でそれぞれ１
ビットエラーが発生し、３ビットエラーとなり、検出不
可能エラーとなってしまう障害が、並べ替えを行うこと
により、３個の１ビットエラーとなったことで、訂正可
能エラーとして救済することができる効果がある。

【００５０】

【発明の効果】以上説明したように、本願発明によれ
ば、診断部により検出した障害情報に基づいて並べ替え
回路によりデータを並べ替えるという基本構成により、
ＥＣＣ回路の性能を超える信頼性を実現した記憶装置が
提供される。

【００５１】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１に示した実施例のタイミング図である。

【図３】図１に示した実施例のタイミング図である。

【図４】図１に示した実施例のタイミング図である。

【図５】図１に示した実施例のタイミング図である。

【図６】図１に示した実施例の記憶部の格納内容を示す
図である。

【図７】図１に示した実施例で行なわれる並べ替えの状
態を示す図である。

【図８】本発明の他の実施例の構成を示すブロック図で
ある。

【図９】図８に示した実施例のタイミング図である。

【図１０】図８に示した実施例のタイミング図である。

【図１１】図８に示した実施例のタイミング図である。

【図１２】図８に示した実施例のタイミング図である。

【図１３】図８に示した実施例の記憶部の格納内容を示
す図である。

【図１４】図８に示した実施例で行なわれるの並べ替え
の状態を示す図である。

【符号の説明】

２ ＥＣＧ回路 ４１ 並べ替え回路 ４２ 並べ替え回路 ５ 記憶部 ６ 診断部 ８ 選択回路 ９ ＥＣＣ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＥＣＣ回路を具備する記憶装置で行なわ
   れる誤り訂正方法であって、 前記記憶装置への入力データを記憶する記憶部の障害を
   バイト格納部単位で検出し、前記記憶部へ前記入力デー
   タを書き込む際、前記ＥＣＣ回路が訂正可能なバイト数
   を超えて障害が検出されたバイト格納部が連続する場合
   には、前記ＥＣＣ回路が訂正可能なバイト数を超えて障
   害が検出されたバイト格納部が連続しないように並び順
   を変更し、前記記憶部からデータを読み出す際には前記
   入力データと同じとなるように並び順を変更して前記Ｅ
   ＣＣ回路へ入力することを特徴とするＥＣＣ回路を用い
   た誤り訂正方法。
2. 【請求項２】 ＥＣＣ回路を具備する記憶装置であっ
   て、 前記記憶装置への入力データを記憶する記憶部と、 前記記憶部の障害をバイト格納部単位で検出する診断部
   と、 前記記憶部へ前記入力データを書き込む際、前記ＥＣＣ
   回路が訂正可能なバイト数を超えて前記診断部により障
   害が検出されたバイト格納部が連続する場合には、前記
   ＥＣＣ回路が訂正可能なバイト数を超えて障害が検出さ
   れたバイト格納部が連続しないように並び順を変更する
   第１の並べ替え回路と、 前記記憶部からデータを読み出す際に、前記入力データ
   と同じとなるように並び順を変更して前記ＥＣＣ回路へ
   入力する第２の並べ替え回路を有することを特徴とする
   ＥＣＣ回路を具備する記憶装置。