JP2003323315A - データ処理装置、プロセッサユニットおよびデバッグユニット - Google Patents

Abstract

(57)【要約】 【課題】 デバッグユニットをオプションとして搭載す
るのに適した組み込み型プロセッサを提供する。 【解決手段】 システムＬＳＩであるＶＵＰＵ２を構成
するＰＵ５に、次期命令ポインタデータφａを出力する
接続ポイント３１と、次期命令コードデータφｃを出力
する接続ポイント３２と、次命令実行開始のタイミング
信号φｔを出力する接続ポイント３３を予め設け、オプ
ションユニットとして提供されるデバックユニット７が
それらの信号φａ、φｃおよびφｔを利用可能にする。
これにより、デバッグユニット７のハードウェア負担を
減らし、低コストでオプションユニットを装着可能な埋
め込み型プロセッサを提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩなどのデー
タ処理装置およびそれに組み込まれるプロセッサに関す
るものである。

【０００２】

【従来の技術】大規模なシステムＬＳＩが可能となり、
システム全体を単一の半導体チップ上に構築することが
可能となりつつある。これに伴って、システムを構成す
るのに必要不可欠であるプロセッサ（プロセッサユニッ
ト）と、目的に応じた性能を最大限に引き出すために専
用ＬＳＩとして開発されてきた機能とを単一の半導体チ
ップ上に組み込んで１つにしたシステムＬＳＩの開発が
行われれている。この大規模システムＬＳＩ向けに開発
されているプロセッサは、組み込み用途プロセッサ（エ
ンベッデド・プロセッサ）と称されている。

【０００３】

【発明が解決しようとする課題】組み込み用途のプロセ
ッサは、従来の単一チップでＣＰＵを構成するのとは主
旨が根本的に異なるものであるが、現状で提供されてい
る組み込み用途のプロセッサは単一チップのＣＰＵ用の
プロセッサに対して明確に組み込み用途であることが認
識されているとは云い難い。

【０００４】エンベッデド・プロセッサの大きな相違点
は、オプション機能が豊富である必要があることであ
る。すなわち、従来の単一チップで構成したＣＰＵ（ま
たは出来上がり品ＣＰＵ）の場合は、広範囲のユーザの
ニーズに対応するために、必要とされるであろう機能を
予めフル実装させている。これに対し、システムＬＳＩ
に組み込まれるエンベッデド・プロセッサでは、その都
度必要とされる機能のみが要求される。したがって、従
来、１つのプロセッサとして提供されていた機能も、オ
プションモジュール化され、プロセッサユニットと、モ
ジュール化された機能とが１つのシステムＬＳＩに搭載
されて所望の機能を備えたプロセッサがシステムＬＳＩ
の内部に構築されることになる。

【０００５】このような背景にあっては、従来のＣＰＵ
の場合には内蔵されるのが一般的であったデバッグモジ
ュール（デバッグ機能）も、組み込み用途のプロセッサ
ユニットではオプションとしてシステムＬＳＩに組み込
み可能な別ユニットとして提供されることが望ましい。
デバッグユニットとは、パーソナルコンピュータなどか
らプロセッサをブレーク（一時停止）させるためのター
ゲットとなる命令ポインタデータあるいは命令コードデ
ータを設定し、プロセッサがプログラムを実行中にブレ
ーク条件である命令ポインタデータあるいは命令コード
データを発見した場合にプロセッサユニットの処理を一
旦停止させるハードウェアである。そして、プロセッサ
の内部レジスタの内容を観測したり、内部レジスタに特
定の値を注入したりして、デバッグを行なう。

【０００６】デバッグユニットをオプションモジュール
として提供するとなると、デバッグユニットの制御も組
み込み型プロセッサとは別に行われることが望ましい。
これによってデバッグの信頼性も向上する。たとえば、
デバッグユニットを操作するデバッガーソフトをパーソ
ナルコンピュータ上で走行させることができる。従来の
出来上がり品ＣＰＵであれば、デバッガがあることが前
提でソフトウェアが作成されるのに対し、組み込み型プ
ロセッサでは、デバッガを設けるか否かはユーザの仕様
となり、デバッガがあることを前提としたソフトウェア
の開発は無駄で冗長なものになる可能性があるからであ
る。また、デバッガがないシステムでデバッガがあるこ
とを前提としたソフトウェアを稼動させることは、シス
テムエラーの要因ともなりかねず、信頼性が低下する可
能性もある。

【０００７】一方、デバッガユニットをプロセッサユニ
ットと独立して稼動させようとすると、ブレーク条件で
ある命令バス（命令ポインタおよび命令コード）の内容
に応じてプロセッサユニットをブレークさせるために
は、命令ポインタおよび命令コードを生成するフェッチ
およびデコード機能をプロセッサユニットと同様にデバ
ッガユニットにも設けておく必要がある。このため、シ
ステムＬＳＩにデバッグ機能を持たせようとすると、複
雑な構成で、回路規模も比較的大きなデバッグユニット
を搭載する必要がある。そして、システムＬＳＩ全体と
してみると、フェッチおよびデコードするためのハード
ウェアが二重に保有されたかたちになってしまう。特
に、命令長が１語ないし２語といった不定長（または可
変長）の命令セットに対応するプロセッサユニットを搭
載している場合は、フェッチおよびデコードするために
以下の機能が要求されるので、二重に保有されるハード
ウェア規模も大きくなる。

【０００８】すなわち、命令コードが出力されるデータ
バスのバス幅が命令長と一致していない場合は、次期命
令コードデータがデータ中のどこにいるかが判明せず、
また、フェッチしたデータに跨って次期命令コードデー
タが存在する可能性がある。したがって、ブレークさせ
る命令ポインタデータと、命令コードを含むデータのフ
ェッチに使用した命令ポインタとが一致するか否かを判
断するためには、個々の命令長を監視して次期命令ポイ
ンタの位置を決定する機能が必要になる。また、データ
バス幅が命令長と一致していないと、分岐が発生したと
きに、分岐先のアドレスがフェッチアドレスと常に一致
するとは限らないので、それを調整して次期命令ポイン
タの位置を決定する機能が必要になる。さらに、データ
バス幅が命令長と一致していないと、上述したように、
フェッチされたデータの中から、次期命令コードデータ
を選択して整列させたり、前後のデータに跨ぐ次期命令
コードデータをアライメントする機能が必要になる。

【０００９】このような機能にかぎらず、次にプロセッ
サの実行ユニットで実行される次期命令コードを適切に
デバッグユニットで判断するには、以下のような機能も
必要になる。命令コードの中に、実行に複数の実行サイ
クルが費やされるマルチサイクル型の命令コードが含ま
れていると、実行ユニットで次期命令コードが実行され
るタイミングが不明となる。このため、命令フェッチか
ら、その命令が実行されるまでのタイミング検出を行な
うための機能が必要になる。このマルチサイクル命令処
理に対応できるようにするとハードウェアが非常に大規
模になる。

【００１０】さらに、分岐が発生すると、それ以前にフ
ェッチされた命令コードであっても実行ユニットが実行
していない命令コードは実際には実行されない命令コー
ドであり次期命令コードとはならない。実行されない命
令コードに対してデバッグ用のブレーク信号を出力する
ことは無意味なので、分岐が発生するか否かを判別する
機能も必要になる。

【００１１】これらの機能をカバーするハードウェアは
大規模になるので、システムＬＳＩの小型化および低価
格化を考慮すると省きたいハードウェアである。しか
も、これらの機能は基本的にプロセッサユニットのフェ
ッチ機能としてプロセッサユニットのハードウェアによ
りサポートされている機能であり、ハードウェアが重複
していることになる。

【００１２】その一方で、デバッグ機能を備えた埋め込
み用途のプロセッサと、デバッグ機能を備えていない埋
め込み用途のプロセッサの両方を開発することは、さら
に重複する部分の大きな投資となる。また、プロセッサ
の機能を変更したり、向上するときに、デバッグ機能の
あるものと、デバッグ機能のないものの両方を同時にバ
ージョンアップすることは大きな負荷であり、大きな重
複投資となる。また、デバッグ機能付きのプロセッサ用
のソフトウェアと、デバッグ機能なしのプロセッサ用の
ソフトウェアを２重に開発およびメンテナンスするため
の投資も必要になる。したがって、これらのディメリッ
トと比較し、デバッグユニットとプロセッサユニットと
が多少重複するハードウェアを備えている程度の重複す
るハードウェアは容認すべきことであると判断すること
も可能である。

【００１３】しかしながら、本発明においては、デバッ
グユニットをオプションとして搭載することが可能なシ
ステムＬＳＩにおいて、プロセッサユニットと重複する
ようなハードウェアをデバッグユニットから省くことが
できるシステムを提供することを目的としている。それ
により、ハードウェアおよびソフトウェアの設計・開発
あるいはメンテナンスにおける二重投資を防止すると共
に、コンパクトで低コストなシステムＬＳＩを提供可能
とすることを本発明の目的としている。

【００１４】

【課題を解決するための手段】本発明においては、組み
込み型のプロセッサユニットとして、次期命令ポインタ
データと、次期命令コードデータとをプロセッサユニッ
トの外部に出力するインターフェイスを備えたプロセッ
サユニットを提供する。このプロセッサユニットであれ
ば、システムＬＳＩにデバッグユニットと共に組み込ん
だときに、デバッグユニットは、ブレーク条件をプロセ
ッサユニットから提供される次期命令ポインタデータお
よび／または次期命令コードデータにより判断すること
が可能となり、重複するハードウェアを省くことができ
る。その一方で、プロセッサユニット側は、デバッグユ
ニットの有無に関わらず、次期命令ポインタデータと次
期命令コードデータを出力するだけなので、ハードウェ
アおよびソフトウェアともデバッグユニットの有無に左
右されずに開発・設計およびメンテナンスを行うことが
できる。

【００１５】すなわち、本発明においては、命令ポイン
タデータに基づきフェッチアドレスを出力し、得られた
データから命令コードデータを生成可能なフェッチユニ
ットと、命令コードデータに基づく処理を実行可能な実
行ユニットとを有するプロセッサユニットであって、次
に実行ユニットで実行される次期命令コードデータの次
期命令ポインタデータを当該プロセッサユニットから外
部に出力する第１の出力手段と、次期命令コードデータ
を当該プロセッサユニットから外部に出力する第２の出
力手段とを有するプロセッサユニットを提供する。この
プロセッサユニットであれば、ブレーク条件が成立する
とプロセッサユニットに対して一時停止を要求するブレ
ーク信号を供給するブレーク信号出力手段を有するデバ
ッグユニットであって、ブレーク条件として設定されて
いるターゲットの命令ポインタデータと比較する次期命
令ポインタデータを当該デバッグユニットの外部から受
け入れる第１の入力手段と、ブレーク条件として設定さ
れているターゲットの命令コードデータと比較する次期
命令コードデータを当該デバッグユニットの外部から受
け入れる第２の入力手段とを有するデバッグユニットと
組み合わせて、デバッグユニットを動作させることがで
きる。

【００１６】本発明においては、デバッグユニットの制
御方法も提供される。この制御方法は、ブレーク条件が
成立するとプロセッサユニットに対して一時停止を要求
するブレーク信号を供給するブレーク要求工程を有して
おり、さらに、ブレーク条件として設定されているター
ゲットの命令ポインタデータと比較する次期命令ポイン
タデータと、ブレーク条件として設定されているターゲ
ットの命令コードデータと比較する次期命令コードデー
タとの少なくともいずれかを当該デバッグユニットの外
部から受け入れる工程を有する。したがって、デバッグ
ユニットには、プロセッサユニットのフェッチユニット
に相当するようなハードウェアは不要となる。

【００１７】このため、本発明のプロセッサユニットと
デバッグユニットとを有するデータ処理装置では、フェ
ッチユニットに相当するハードウェアを重複させずにデ
バッグ機能を搭載できる。また、デバッグユニットはオ
プションユニットなので、このデバッグユニットを搭載
しなくても、本発明のプロセッサユニットを埋め込みプ
ロセッサとしてデータ処理装置、すなわちシステムＬＳ
Ｉを形成することができる。

【００１８】プログラムにマルチサイクル型の命令コー
ドが含まれている場合は、次期命令コードデータの実行
時期を判断する必要がある。また、分岐の発生に伴う無
駄なブレーク信号の発信を防止するためには次期命令コ
ードデータの実行直前でブレーク信号の要否を判断する
ことが望ましい。したがって、次期命令コードデータに
基づく処理を開始するタイミングを当該プロセッサユニ
ットから外部に出力する第３の出力手段を有するプロセ
ッサユニットを提供することがさらに好ましい。この次
期命令コードデータに基づく処理を開始するタイミング
は、実行ユニットにおける現在の命令コードデータに基
づく処理を完了したタイミングであり、このタイミング
を当該プロセッサユニットから外部に出力しても良い。
これに対応して、デバッグユニットにおいても、次期命
令コードデータが実行開始されるタイミングを当該デバ
ッグユニットの外部から受け入れる第３の入力手段を設
け、ブレーク信号出力手段では、少なくともターゲット
の命令ポインタデータおよびターゲットの命令コードデ
ータのいずれかと、次期命令ポインタデータおよび次期
命令コードデータのいずれかが一致し、次期命令コード
データが実行開始されるときにブレーク信号を出力すれ
ばよい。デバッグユニットの制御方法においては、次期
命令コードデータが実行開始されるタイミングを当該デ
バッグユニットの外部から受け入れる工程を設け、ブレ
ーク要求工程では、少なくともターゲットの命令ポイン
タデータおよびターゲットの命令コードデータのいずれ
かと、次期命令ポインタデータおよび次期命令コードデ
ータのいずれかが一致し、次期命令コードデータが実行
開始されるときにブレーク信号を出力する。

【００１９】本願の出願人は、専用処理に適した専用回
路を備えた専用処理ユニットを有し、プロセッサユニッ
トのフェッチユニットは、命令コードデータとしてプロ
セッサユニットにおける処理を規定する汎用命令コード
データを実行ユニットに供給し、専用処理ユニットにお
ける処理を規定する専用命令コードデータを専用処理ユ
ニットに供給するデータ処理装置、すなわちシステムＬ
ＳＩを提案しているが、本発明のプロセッサユニット
を、このシステムＬＳＩの埋め込みプロセッサとして用
いることにより、低コストでデバッグユニットを追加す
ることが可能となる。

【００２０】

【発明の実施の形態】以下に図面を参照して本発明をさ
らに詳しく説明する。図１に本発明に係るプロセッサユ
ニットを有するデータ処理装置、すなわちシステムＬＳ
Ｉ２が搭載されたシステムボード１の概略を示してあ
る。システムボード１に搭載されたシステムＬＳＩ２
は、ＶＵＰＵと称される本願の出願人が提案しているア
ーキテクチャによるＬＳＩ（以降ではＶＵＰＵ）であ
り、プロセッサユニットあるいは汎用データ処理ユニッ
ト（以降ではＰＵ）５と、特定の処理に特化した専用デ
ータ処理ユニット（以降ではＶＵ）６とを搭載してい
る。さらに、本例のＶＵＰＵ２は、ＰＵ５のデバッグを
行なうデバッグユニット（以降ではＤＵ）７と、ＤＵ７
に対して信号を入出力するためのユーザインターフェイ
ス９を備えている。ユーザインターフェイス９として
は、ＪＴＡＧバウンダリースキャンテストインターフェ
イスなどが採用でき、システムボード１に設けられたデ
バッグインターフェイス３を介してパーソナルコンピュ
ータ４で稼動するデバッガソフトウェア１０によりＤＵ
７を制御することができる。

【００２１】図２に、ＶＵＰＵ２の概略をブロック図に
より示してある。ＶＵＰＵ２は、ＰＵ５を組み込み型プ
ロセッサとして、ＰＵ５を介してＶＵ６をプログラムに
より制御するＬＳＩである。ＰＵ５は、汎用的な構成の
プロセッサユニットであり、実行形式のプログラムコー
ド（マイクロプログラムコード）１１ａを内蔵したコー
ドＲＡＭ１１と、このコードＲＡＭ１１から命令をフェ
ッチし、ＰＵ５の実行ユニット（ＥＵ）１３とＶＵ６と
にデコードされた制御信号を提供するフェッチユニット
（ＦＵ）１２を備えている。さらに、ＰＵ５は、汎用レ
ジスタ、フラグレジスタおよび演算ユニット（ＡＬＵ）
などから構成される汎用性の高い実行ユニット１３を備
えており、データＲＡＭ１４を一時的な記録領域として
データを入出力しながら汎用処理を実行する。

【００２２】フェッチユニット１２は、前の命令あるい
はステートレジスタ１５の状態、割込み信号などによっ
て決まる命令ポインタからフェッチアドレスを算出して
出力し、コードＲＡＭ１１の所定のアドレスから命令コ
ードを含むデータをフェッチする。さらに、フェッチさ
れたデータをデコードして、コードＲＡＭ１１から得ら
れたデータから専用命令（ＶＵ命令）あるいは汎用命令
（一般命令、ＰＵ命令）を生成し、専用命令を制御信号
（デコーデド・コントロールシグナル：Decoded Contro
l Signal）φｖとしてＶＵ６に供給し、デコードした汎
用命令を制御信号（デコーデド・コントロール・シグナ
ル：Decoded Control Signal）φｐとして実行ユニット
１３に供給する。実行ユニット１３からは実行状態を示
すステータス信号（Exec unit Status Signal）φｓが
返され、実行ユニット１３およびＶＵ６の実行結果がス
テートレジスタ（状態レジスタ）１５に反映される。た
とえば、実行ユニット１３で分岐条件が満足されると、
フェッチユニット１２ではそれにしたがって分岐先の命
令コードをフェッチする。

【００２３】このＶＵＰＵ２においては、フェッチユニ
ット１２に対して、ＰＵ２の実行ユニット１３とＶＵ６
とが同じ階層の処理ユニットである。したがって、フェ
ッチユニット１２を実行ユニット１３とＶＵ６に共通し
た命令発行ユニットとし、実行ユニット１３をＶＵ６に
対比されるＰＵとしたアーキテクチャであると捉えるこ
とも可能である。

【００２４】ＶＵ命令φｖを実行するＶＵ６は、自己の
ユニット宛てのＶＵ命令φｖを選択してデコードするユ
ニット２１と、予め特定のデータ処理を行なうように制
御信号をハードウェア的に出力するシーケンサ（ＦＳＭ
（Finite State Machine）、ファイナイトステートマシ
ン）２２と、このシーケンサ２２からの制御信号に従っ
て特定のデータ処理を行なうようにデザインされたデー
タパス部２３を備えている。また、ＶＵ６は、ＰＵ５か
らアクセス可能なレジスタ２４を備えており、データパ
ス部２３の処理に必要なデータをインターフェイスレジ
スタ２４を介してＰＵ５で制御したり、ＶＵ６の内部状
態をレジスタ２４を介してＰＵ５で参照できるようにな
っている。さらに、データパス部２３で処理された結果
はＰＵ５に供給され、ＰＵ５ではその結果を利用した処
理が行なわれる。

【００２５】コードＲＡＭ１１には、汎用命令（ＰＵ命
令）および専用命令（ＶＵ命令）を含んだプログラム１
１ａが記憶されており、フェッチユニット１２により、
ＶＵ６には、自己を起動するＶＵ命令を含む制御信号φ
ｖが供給され、ＶＵ命令デコーダ２１がそれを選択して
動作する。一方、実行ユニット１３には、ＰＵ命令がデ
コードされた制御信号φｐだけが供給される。ＶＵ命令
をデコードした制御信号φｖは実行ユニット１３には発
行されず、その代わりに、実行を伴わないｎｏｐ命令を
示す制御信号が発行され、実行ユニット１３ではその処
理をスキップする。したがって、実行ユニット１３では
解釈できないＶＵ命令は実行ユニット１３には提供され
ず、ＰＵ５の構成は変えることなく、新たな、あるいは
様々なＶＵ命令を含んだプログラム１１ａをＶＵＰＵ２
で実行することができる。なお、本明細書の幾つかの記
載においては、ＰＵ命令とそれをデコードした制御信号
φｐとが同じ意味で用いられ、ＶＵ命令とそれをデコー
ドした制御信号φｖとが同じ意味で用いられている。

【００２６】したがって、ＶＵＰＵ２においては、ＶＵ
６がアプリケーションなどによって変更されるものであ
り、ＶＵ６に指示を出す専用命令（ＶＵ命令）もアプリ
ケーションによって変わることが多い。一方、ＰＵ５
は、ｎｏｐ命令が出力されることにより、ＶＵ用に特化
した命令に対処する必要がなく、基本命令あるいは汎用
命令であるＰＵ命令を解釈して実行できる機能があれば
よい。したがって、ＰＵ５は、汎用型の埋め込みプロセ
ッサであると共に、ＶＵ６が稼動する汎用性のあるプラ
ットフォームとしての機能を提供する。そして、汎用性
のあるＰＵ５と、専用回路を備えたＶＵ６とを組み合わ
せることにより、ＰＵ５を介してプログラムによりＶＵ
６も合わせて制御することができる。このため、ＶＵＰ
Ｕアーキテクチャにより、リアルタイム応答性を犠牲に
することなく、設計および開発期間を短縮でき、さら
に、その後の変更や修正にも柔軟に対処できるシステム
ＬＳＩを提供できる。

【００２７】したがって、ＰＵ５の汎用性を維持しなが
ら、多くのオプショナルな機能を搭載できることがＶＵ
ＰＵ２として重要であり、本例のＶＵＰＵ２では、オプ
ショナルなユニットとしてデバッグユニット（ＤＵ）７
が搭載されている。図３にＰＵ５とＤＵ７との間で交換
される信号を示してある。本例のＰＵ５は、フェッチユ
ニット１２でフェッチおよびデコードされて次に実行ユ
ニット１３に供給される次期命令コードデータφｃを外
部出力する配線あるいは接続点（第２の出力手段）３２
と、その次期命令コードデータφｃを示す次期命令ポイ
ンタデータφａを外部出力する配線あるいは接続点（第
１の出力手段）３１を備えている。また、ＰＵ５は、次
期命令コードデータφｃに基づく処理を実行ユニット１
３で実行開始するタイミングを示す信号φｔを外部出力
する配線あるいは接続点（第３の出力手段）３３を備え
ている。この次命令の実行を開始するタイミングを示す
信号φｔは、実行ユニット１３において命令完了により
次の命令をラッチするタイミングを示す信号である。

【００２８】さらに、ＰＵ５は、ＤＵ７からブレーク信
号φｂを受信する配線あるいは接続点３４を備えてお
り、ＤＵ７からブレーク信号φｂを受信すると実行ユニ
ット１３における命令コードデータに基づく処理を停止
する。

【００２９】接続点３１、３２、３３および３４を備え
たデバッグ用のインターフェイス８に対応し、ＤＵ７に
は、次期命令ポイントデータφａを受信する接続点（第
１の入力手段）６１と、次期命令コードデータφｃを受
信する接続点（第２の入力手段）６２と、実行開始のタ
イミング信号φｔを受信する接続点（第３の入力手段）
６３と、ブレーク信号φｂを出力する接続点６４とを備
えたインターフェイス６０が設けられている。ＤＵ７の
ブレーク条件一致検出機能５０は、ユーザインターフェ
イス９を介して設定されたターゲットの命令ポインタデ
ータφｔａが受信した次期命令ポイントデータφａと一
致し、設定されたターゲットの命令コードデータφｔｃ
が受信した次期命令コードデータφｃと一致し、さら
に、タイミング信号φｔから、その次期命令コードデー
タφｃが実行開始される状態になるとブレーク信号φｂ
を出力する。

【００３０】図４に、これらの信号に関するＰＵ５およ
びＤＵ７のさらに詳しい構成を示してある。ＰＵ５のフ
ェッチユニット１２は、フェッチおよびデコードされた
命令と、実行ユニット１３からのステータス信号φｓに
基づき、次の命令コードを得るためのフェッチアドレス
を生成する次命令ポインタ発生部３５を備えている。こ
の次命令ポインタ発生部３５は、命令ポインタデータを
更新して、それからフェッチアドレスを計算する機能に
加え、フェッチおよびデコードされた命令が分岐命令の
ときは、実行ユニット１３の結果から分岐条件が成立す
れば命令ポインタデータを分岐先のポインタに移行する
機能を備えている。この発生部３５で生成されたフェッ
チアドレスはレジスタ３６に格納されて、アドレスバス
７１を介してコードＲＡＭ１１に供給される。そのフェ
ッチアドレスに対応したデータがデータバス７２を介し
てフェッチデータφｄとして得られる。データバス７２
は、２語長のバス幅を備えているので、得られるデータ
は常に２語長である。したがって、命令コードが２語長
のみではなく、１語長あるいは３語長などの不定長また
は可変長であると、フェッチデータφｄから適切な位置
にある命令コードデータφｃを切り出したり、複数のフ
ェッチデータφｄに跨った命令コードデータφｃを生成
する必要がある。したがって、データアライメント部３
７は、フェッチデータφｄをデコードして命令コードデ
ータφｃを生成する作業を行う。そして、命令コードデ
ータφｃが生成されるタイミングになるとリードタイミ
ング信号φｒが出力されて、次に実行ユニット１３に供
給される次期命令コードデータがレジスタ３９にラッチ
される。同時に、その次期命令コードデータφｃをフェ
ッチするために発生部３５から出力されている次期命令
ポインタデータφａがレジスタ３８にラッチされる。

【００３１】これらの次期命令ポインタデータφａおよ
び次期命令コードデータφｃは、実行ユニット１３に供
給される。実行ユニット１３では、内部で実行中の現命
令に伴う処理が終了して次命令実行開始タイミング信号
φｔが出力されると、次期命令ポインタデータφａが現
命令ポインタのレジスタ４１にラッチされ、次期命令コ
ードデータφｃが現命令コードのレジスタ４２にラッチ
される。これにより、次期命令コードφｃに基づく処理
が実行ユニット１３で開始される。実行ユニット１３
は、デバッグ機能としてブレーク信号φｂを解釈する機
能４４を備えており、ブレーク信号φｂを受信するとデ
バッグ用のタイミング信号φｄｔを出力する。セレクタ
４３は、通常のタイミング信号φｔと、デバッグ用のタ
イミング信号φｄｔとを選択し、デバッグが開始される
とデバッグ用のタイミング信号φｄｔで次期命令ポイン
タφａおよび次期命令コードφｃをラッチし、デバッグ
のタイミングで実行ユニット１３を制御可能とする。

【００３２】本例のＰＵ５は、これらのレジスタ３８お
よび３９にラッチされた次期命令ポインタデータφａお
よび次期命令コードデータφｃとを外部出力する接続ポ
イント３１および３２が予め設けられている。また、通
常の次命令実行タイミング信号φｔを外部出力する接続
ポイント３３が予め設けられている。これらの外部出力
３１、３２および３３には、単にデータφａ、φｃおよ
びφｔが出力されているだけであり、これらのデータが
外部で利用されてもされなくても、そのこと自体ではＰ
Ｕ５の制御に影響を及ぼさない構成となっている。ただ
し、図４に示したＶＵＰＵ２では、これらのデータφ
ａ、φｃおよびφｔに基づいてＤＵ７からブレーク信号
φｂがフィードバックされるので、デバッグモードに移
行することができる。すなわち、本例では、ＰＵ５とＤ
Ｕ７とが機能を協調することにより、フェッチおよびデ
コードするハードウェアを重複させたり、タイミングを
監視する手間やハードウェアを省いてデバッグを行うこ
とができる構成となっている。

【００３３】ＤＵ７は、ユーザインターフェイス９を介
してパーソナルコンピュータ４からブレーク条件を設定
可能な条件設定部５１と、その条件とＰＵ５から得られ
たデータを比較してブレーク信号φｂを出力するブレー
ク検出部５５とを備えている。条件設定部５１は、ブレ
ークのターゲットとなるブレークアドレス条件φｔａが
セットされるレジスタ５２と、ブレークデータ条件φｔ
ｃがセットされるレジスタ５３とを備えている。ブレー
ク検出部５５は、ブレークアドレス条件φｔａと、接続
ポイント６１を介して得られたＰＵ５の次期命令ポイン
タデータφａとを比較するコンパレータ５６と、ブレー
クデータ条件φｔｃと、接続ポイント６２を介して得ら
れたＰＵ５の次期命令コードデータφｃとを比較するコ
ンパレータ５７と、これらの出力結果と接続ポイント６
３を介して得られたタイミングデータφｔとの論理和を
演算してブレーク信号φｂを出力するアンドゲート５８
とを備えている。ブレーク信号φｂはレジスタ５９を経
由してＰＵ５に供給される。

【００３４】このように、本例のＤＵ７は、ブレーク条
件となるデータを保存するレジスタ群５１と、それらの
データとプロセッサ側から得られたデータとを比較して
ブレーク信号φｂを出力する検出部５５とを備えた極め
て簡易な構成でＰＵ５に対して所望のタイミングでブレ
ーク信号φｂを供給することができる。一方、ＰＵ５で
も、特にＤＵ７を意識した制御を行う必要はなく、所望
のブレーク条件が整うとＤＵ７からブレーク信号φｂが
供給されてデバッグモードに移行する。

【００３５】図５にデバッグに関するＰＵ側の処理とＤ
Ｕ側の処理をフローチャートを用いて示してある。ま
ず、ＰＵ５では、ステップ８１において、フェッチユニ
ット１２で実行されるフェッチステージにて、次の命令
コード（次期命令コードデータ）を取得するためにデー
タをフェッチするためのフェッチアドレスを算出し、コ
ードＲＡＭ１１に対してそのデータの読出をかける。こ
のとき、１語または２語長の可変長命令では、２語長幅
のデータバスに対応する２語長幅のデータの先頭アドレ
スで読出をかける。これにより、ステップ８２におい
て、コードＲＡＭ１１から所望の次期命令コードデータ
を含んだデータが読み出される。さらに、ステップ８３
において、フェッチユニット１２で実行されるデコード
ステージにて、フェッチされたデータφｄから所望の次
期命令コードデータφｃをデコードし、その次期命令コ
ードデータφｃおよび次期命令ポインタデータφａをレ
ジスタ３９および３８に格納する。本例のＰＵ５では、
このステップ８３で、生成された次期命令コードデータ
φｃおよび次期命令ポインタデータφａが自動的にＤＵ
７に供給される。

【００３６】次に、実行ユニット１３の実行ステージ
で、現命令に基づく処理が完了するステップ８４になる
と、フェッチユニット１２で用意された次期命令コード
データφｃと次期命令ポインタデータφａが実行ユニッ
ト１３に取り込まれる。このとき、本例のＰＵ５では自
動的にこれらのデータφａおよびφｃを取り込む信号で
あるタイミング信号φｔがＤＵ７に供給される。そし
て、ステップ８５で次期命令コードデータφｃに基づく
処理を実行する際に、ブレーク信号φｂがＤＵ７から供
給されると一時的に処理を中断してデバッグモードに入
る。したがって、このＰＵ５は、ブレーク信号φｂが供
給されないかぎり、ＤＵ７の有無にかかわらず通常通
り、順番に次期命令コードデータφｃを取得し、それに
よる処理を行う。

【００３７】ＤＵ７では、ステップ９１で、事前に外部
ホスト４からブレーク条件であるブレークアドレスφｔ
ａおよびブレークデータφｔｃを外部指定条件として読
み込む。ＰＵ５でデバッグ対象のプログラムが実行され
て、次期命令ポインタデータφａおよび次期命令コード
データφｃが供給されると、ステップ９２において、次
期命令ポインタデータφａおよび次期命令コードデータ
φｃを取得し、それらとブレークアドレスφｔａおよび
ブレークデータφｔｃとをそれぞれ比較する。ステップ
９３において、それらが一致すると、ステップ９４にお
いて、タイミング信号φｔが供給されたときにブレーク
要求信号φｂをＰＵ５に出力する。これにより、ＰＵ５
では、ステップ８５においてブレーク要求信号φｂを受
けて一時停止する。

【００３８】図６に示したタイミングチャートでは、ブ
レークデータφｔａとしてアドレスＡ３がセットされ、
ブレークデータφｔｃとして命令Ｃ３がセットされてい
るときに、時刻ｔ１に次期命令ポインタデータφａがア
ドレスＡ３となり、次期命令コードデータφｃがコード
Ｃ３になるとＤＵ７で一致状態となる。そして、時刻ｔ
２に次命令の実行タイミング信号φｔが入力されるとブ
レーク信号φｂが生成され、次期命令コードデータφｃ
が実行ユニット１３で実行される次のクロックのタイミ
ングである時刻ｔ３にブレーク信号φｂがＰＵ５に供給
される。その結果、ＰＵ５は命令Ｃ３を実行する段階で
一時停止する。

【００３９】このように、本例のＰＵ５では、次期命令
ポインタデータφａの出力端３１、次期命令コードデー
タφｃの出力端３２および次命令実行開始タイミング信
号φｔの出力端３３を有するインターフェイス８が用意
されているので、ＤＵ７はＰＵ５から供給されるこれら
の信号φａ、φｃおよびφｔを利用してブレーク信号φ
ｂを生成しＰＵ５に供給することができる。このため、
ＤＵ７には、次期命令ポインタデータφａ、次期命令コ
ードデータφｃおよび次命令実行開始タイミング信号φ
ｔを生成するハードウェアは必要なく、１つのＬＳＩ２
の内部に重複したハードウェアが搭載されるのを防止す
ることができる。

【００４０】次期命令ポインタデータφａおよび次期命
令コードデータφｃを出力するハードウェアは、上述し
たように、命令コードが可変長であったり、命令コード
長がデータバス幅と一致しない場合は大きなものにな
る。しかしながら、本例のＰＵ５およびＤＵ７を組み合
わせたＬＳＩ２では、プロセッサ５の側でデコードされ
た命令コードデータをＤＵ７が利用できるので、命令コ
ードが可変長であろうとなかろうと、同一構成のＤＵ７
を利用してデバッグ機能を付加できる。すなわち、ＰＵ
５にデータφａ、φｃおよびφｔを出力する機能を付加
することにより、ＤＵ７では、次期命令ポインタデータ
φａに対してアドレス一致検出を行うことで、命令長の
監視は不要となり、次期命令コードデータφｃに対して
コード一致検出を行うことでバスのデータをアドレスに
合わせて整列するようなデコード処理も不要となる。さ
らに、分岐制御もＰＵ５の側で行われた結果の命令コー
ドが得られるので、その制御も不要となる。そして、実
行ステージの命令完了タイミングは実行ユニット１３か
らのタイミング信号φｔで分かるので、命令コードがマ
ルチサイクルであるか否かなどの解析も不要となる。

【００４１】さらに、ＤＵ７では、分岐条件が成立した
りして、読み捨てられる命令コードを意識するハードウ
ェアも必要ない。ＰＵ５では、実行されない命令は実行
ステージに渡されることがないので、次期命令コードデ
ータφｃと、それを実行ステージでラッチするための次
命令実行開始タイミング信号φｔとを組み合わせること
により、ＤＵ７で実行ステージに渡される命令コードデ
ータを確実にモニタリングできるからである。

【００４２】一方、ＰＵ５においては、単に、これらの
データφａ、φｃおよびφｔを出力するポイント３１〜
３３を予め設けてあるだけなので、デバッグ機能の有無
を問題にせずにソフトウェアおよびハードウェアを設
計、開発およびメンテナンスすることができる。これら
の接続ポイント３１〜３３のハードウェア構成は上記に
限定されることはなく、ＬＳＩ２のＰＵ５のバウンダリ
において、デバッグユニットなどのオプションユニット
に対して信号あるいはデータを伝達できるようになって
いれば良い。また、上記の例のデバッグユニットにおい
ては、次期命令ポインタデータφａと、次期命令コード
データφｃの両方を受け取り、それぞれのデータφａお
よびφｃをブレークアドレスφｔａおよびブレークデー
タφｃと比較しているが、次期命令ポインタデータφａ
あるいは次期命令コードデータφｃの少なくともいずれ
か一方をターゲットとなる値と比較してブレーク信号を
出力するようにしても良い。

【００４３】さらに、オプションユニットはデバッグユ
ニットに限定されるものではないが、これらの信号をも
っとも有効に活用できるユーザユニットはデバッグユニ
ットである。このようなプロセッサであれば、システム
ＬＳＩの埋め込み用途のプロセッサ用として、拡張性は
あるが単一仕様のプロセッサを設計、開発およびメンテ
ナンスするだけでよく、余分な投資を省くことができ
る。このため、本発明により、エンベッデド・プロセッ
サに適したオプション機能の豊富なプロセッサを提供す
ることが可能となり、ＶＵＰＵアーキテクチャにさらに
適したＰＵ５を提供することができる。また、ＶＵＰＵ
アーキテクチャに限らず、他のタイプのエンベッデド・
プロセッサにも本発明を提供することにより、オプショ
ン機能がさらに豊富なプロセッサを提供することができ
る。

【００４４】

【発明の効果】以上に説明したように、本発明において
は、プロセッサユニットに次期命令ポインタデータおよ
び次期命令コードデータを外部に出力するインターフェ
イスを設けることにより、組み込み型プロセッサとオプ
ション化されたデバッグユニットとの間に有効な状態伝
達信号線を設置することが可能となる。したがって、プ
ロセッサ本体とデバッグユニットとの機能を協調させる
ことができ、デバッガのハードウェア負担を削減するこ
とができる。また、システムＬＳＩを構築したときにハ
ードウェアの重複を防止し、デバッグ機能などのオプシ
ョン機能を容易に搭載することができる。このため、コ
ンパクトで低コストな多機能型のシステムＬＳＩを提供
することができる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置を搭載したＬＳＩ
搭載システムボードの概略を示す図である。

【図２】本発明に係るデータ処理装置の概略を示すブロ
ック図である。

【図３】本例のＰＵとＤＵとの間で交換される信号を説
明するための図である。

【図４】本例のＰＵとＤＵの詳細を示す図である。

【図５】本例のＰＵとＤＵとの間で行なわれるデバッグ
処理を示すフローチャートである。

【図６】ＤＵでブレーク条件が成立したときにＰＵの実
行ユニットにおける処理が停止される処理を説明するた
めのタイミングチャートである。

【符号の説明】

１ ＬＳＩ搭載システムボード ２ データ処理装置（システムＬＳＩ） ５ プロセッサユニット（ＰＵ） ６ 専用データ処理ユニット（ＶＵ） ７ デバッグユニット（ＤＵ） ８、１０ インターフェイス １１ コードＲＡＭ １２ フェッチユニット（ＦＵ） １３ 実行ユニット ３１、３２、３３、３４ 接続点 ５５ ブレーク検出部 ６１、６２、６２、６４ 接続点

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B013 EE07 5B042 GA13 GC02 HH01 HH25 LA10 LA11 LA21 LA22 5B048 AA12 EE06 5B062 CC01 JJ08

Claims (12)

【特許請求の範囲】
1. 【請求項１】 命令ポインタデータに基づきフェッチア
   ドレスを出力し、得られたデータから命令コードデータ
   を生成可能なフェッチユニットと、前記命令コードデー
   タに基づく処理を実行可能な実行ユニットとを備えたプ
   ロセッサユニットを有するデータ処理装置であって、 前記プロセッサユニットは、さらに、次に前記実行ユニ
   ットで実行される次期命令コードデータの次期命令ポイ
   ンタデータを当該プロセッサユニットから外部に出力す
   る第１の出力手段と、 前記次期命令コードデータを当該プロセッサユニットか
   ら外部に出力する第２の出力手段とを備えている、デー
   タ処理装置。
2. 【請求項２】 請求項１において、さらに、ブレーク条
   件が成立するとプロセッサユニットに対して一時停止を
   要求するブレーク信号を供給するブレーク信号出力手段
   を有するデバッグユニットを有し、 このデバッグユニットは、さらに、前記ブレーク条件と
   して設定されているターゲットの命令ポインタデータと
   比較する前記次期命令ポインタデータを受け入れる第１
   の入力手段と、 前記ブレーク条件として設定されているターゲットの命
   令コードデータと比較する前記次期命令コードデータを
   受け入れる第２の入力手段とを備えているデータ処理装
   置。
3. 【請求項３】 請求項２において、前記プロセッサユニ
   ットは、さらに、前記次期命令コードデータに基づく処
   理を開始する開始タイミングを当該プロセッサユニット
   から外部に出力する第３の出力手段を備えており、 前記デバッグユニットは、さらに、前記開始タイミング
   を受け入れる第３の入力手段を備えており、さらに、前
   記ブレーク信号出力手段は、少なくとも前記ターゲット
   の命令ポインタデータおよび前記ターゲットの命令コー
   ドデータのいずれかと、前記次期命令ポインタデータお
   よび前記次期命令コードデータのいずれかが一致し、前
   記次期命令コードデータが実行開始されるときに前記ブ
   レーク信号を出力するデータ処理装置。
4. 【請求項４】 請求項２において、前記プロセッサユニ
   ットは、さらに、前記実行ユニットにおける現在の命令
   コードデータに基づく処理を完了した完了タイミングを
   当該プロセッサユニットから外部に出力する第３の出力
   手段を備えており、 前記デバッグユニットは、さらに、前記完了タイミング
   を受け入れる第３の入力手段を備えており、さらに、前
   記ブレーク信号出力手段は、少なくとも前記ターゲット
   の命令ポインタデータおよび前記ターゲットの命令コー
   ドデータのいずれかと、前記次期命令ポインタデータお
   よび前記次期命令コードデータのいずれかが一致し、前
   記次期命令コードデータが実行開始されるときに前記ブ
   レーク信号を出力するデータ処理装置。
5. 【請求項５】 請求項１において、さらに、専用処理に
   適した専用回路を備えた専用処理ユニットを有し、 前記プロセッサユニットのフェッチユニットは、前記命
   令コードデータとして前記プロセッサユニットにおける
   処理を規定する汎用命令コードデータを前記実行ユニッ
   トに供給し、前記専用処理ユニットにおける処理を規定
   する専用命令コードデータを前記専用処理ユニットに供
   給するデータ処理装置。
6. 【請求項６】 命令ポインタデータに基づきフェッチア
   ドレスを出力し、得られたデータから命令コードデータ
   を生成可能なフェッチユニットと、 前記命令コードデータに基づく処理を実行可能な実行ユ
   ニットとを有するプロセッサユニットであって、 次に前記実行ユニットで実行される次期命令コードデー
   タの次期命令ポインタデータを当該プロセッサユニット
   から外部に出力する第１の出力手段と、 前記次期命令コードデータを当該プロセッサユニットか
   ら外部に出力する第２の出力手段とを有するプロセッサ
   ユニット。
7. 【請求項７】 請求項６において、さらに、前記次期命
   令コードデータに基づく処理を開始するタイミングを当
   該プロセッサユニットから外部に出力する第３の出力手
   段を有するプロセッサユニット。
8. 【請求項８】 請求項６において、さらに、前記実行ユ
   ニットにおける現在の命令コードデータに基づく処理を
   完了したタイミングを当該プロセッサユニットから外部
   に出力する第３の出力手段を有するプロセッサユニッ
   ト。
9. 【請求項９】 ブレーク条件が成立するとプロセッサユ
   ニットに対して一時停止を要求するブレーク信号を供給
   するブレーク信号出力手段を有するデバッグユニットで
   あって、 前記ブレーク条件として設定されているターゲットの命
   令ポインタデータと比較する次期命令ポインタデータを
   当該デバッグユニットの外部から受け入れる第１の入力
   手段と、 前記ブレーク条件として設定されているターゲットの命
   令コードデータと比較する次期命令コードデータを当該
   デバッグユニットの外部から受け入れる第２の入力手段
   とを有するデバッグユニット。
10. 【請求項１０】 請求項９において、前記次期命令コー
    ドデータが実行開始されるタイミングを当該デバッグユ
    ニットの外部から受け入れる第３の入力手段を有し、 前記ブレーク信号出力手段は、少なくとも前記ターゲッ
    トの命令ポインタデータおよび前記ターゲットの命令コ
    ードデータのいずれかと、前記次期命令ポインタデータ
    および前記次期命令コードデータのいずれかが一致し、
    前記次期命令コードデータが実行開始されるときに前記
    ブレーク信号を出力するデバッグユニット。
11. 【請求項１１】 ブレーク条件として設定されているタ
    ーゲットの命令ポインタデータと比較する次期命令ポイ
    ンタデータと、前記ブレーク条件として設定されている
    ターゲットの命令コードデータと比較する次期命令コー
    ドデータとの少なくともいずれかを当該デバッグユニッ
    トの外部から受け入れる工程と、 前記ブレーク条件が成立するとプロセッサユニットに対
    して一時停止を要求するブレーク信号を供給するブレー
    ク要求工程とを有するデバッグユニットの制御方法。
12. 【請求項１２】 請求項１１において、前記次期命令コ
    ードデータが実行開始されるタイミングを当該デバッグ
    ユニットの外部から受け入れる工程を有し、 前記ブレーク要求工程では、少なくとも前記ターゲット
    の命令ポインタデータおよび前記ターゲットの命令コー
    ドデータのいずれかと、前記次期命令ポインタデータお
    よび前記次期命令コードデータのいずれかが一致し、前
    記次期命令コードデータが実行開始されるときに前記ブ
    レーク信号を出力するデバッグユニットの制御方法。