JP2003317492A - 付加ロード素子付けの二段階センシング拡大器のメモリ - Google Patents

Abstract

(57)【要約】 【課題】 操作の余裕を増加させ、読取りの速度を高
め、データの高速、かつ正確な読取りを行うことができ
るメモリと、その操作方法を提供する。 【解決手段】 データ電流を提供するデータ端を具えた
少なくも一以上のメモリセルと、該データ端に接続し、
参考電流との電圧差に基づきデータ信号を生成する比較
端を具えたセンシング素子と、該センシング素子の第１
比較端に接続し、電圧を生成する第１端を具えた第1ロ
ード素子と、該センシング素子の第１比較端に接続し、
イネーブルするか、もしくは無効となる第2ロード素子
とを含んでなり、該第２ロード素子はイネーブルされる
場合、該第２端に入力される電流に基づき電圧を生成
し、無効となる場合、電流の入力を中止するように構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性メモリ
に関し、特にデータを読取る場合、付加ロード素子を利
用してメモリを一時的に加速し、さらに該ロード素子を
無効にしてデータの読取る感度と余裕を確保するメモリ
及びその方法に関する。

【０００２】

【従来の技術】情報社会の発展に伴い、大量のデータ、
情報、もしくは技術、知識などはディジタルデータの形
式によって整理し保存されるようになった。よってディ
ジタルデータを保存するメモリは、情報産業における研
究開発の重点となっている。特に、フラッシュメモリは
不揮発性の方式でディジタルデータを保存することがで
き、また電子を応用する方式で高速アクセスを達成する
ことができる。即ち、一般のハードディスクのように機
械的動作を必要とせず、データを保存することができる
ため、最も重要な不揮発性メモリデバイスの一となって
いる。

【０００３】図１は従来のメモリ１０の回路図である。
図示によれば、メモリ１０は直流電源Ｖｄｄでバイアス
する。また複数のメモリセル（図１においては、二つの
メモリセル１１Ａ、１１Ｂのみを開示して代表とする）
と、二つのロード分離素子１２Ａ、１２Ｂと、センシン
グ素子ＳＡ１と、ロード素子としての二つのp型金属酸
化膜半導体トランジスタＴａ１、Ｔａ３と、及び参考素
子としてのp型金属酸化膜トランジスタＴａ７とを有す
る。メモリセル１１Ａ、１１Ｂは、それぞれフローティ
ングゲートを有する金属酸化膜半導体トランジスタＭａ
１、Ｍａ２によってデータを保存し、トランジスタＴＡ
１、ＴＡ２によってメモリセルへのアクセスをそれぞれ
制御する。該トランジスタＭａ１、Ｍａ２、ＴＡ１、Ｔ
Ａ２のゲートは、それぞれ制御電圧Ｖｍａ１、Ｖｍａ
２、Ｖｄ１、Ｖｄ２によってそれぞれのトランジスタの
導電、及び遮断を制御する。また、ゲート以外にメモリ
セル１１ＡのトランジスタＴＡ１は、一端がトランジス
タＭａ１に電気的に接続し、他端がメモリセル１１Ａの
データ端となり、ロード分離素子１２Ａとともにノード
Ｎａ５に電気的に接続する。同様にメモリセル１１Ｂの
トランジスタＴＡ２のノードＮａ５に接続する一端は、
メモリセル１１Ｂのデータ端となる。

【０００４】ロード分離素子１２Ａ、１２Ｂには、それ
ぞれインバータＩｖａ１、Ｉｖａ２とp型金属酸化膜半
導体トランジスタＴａ５、Ｔａ６が設けられる。ロード
素子となるp型金属酸化膜半導体トランジスタＴａ１、
Ｔａ３は、マイナスのフィードバック形式で接続し、ト
ランジスタＴＡ１のソースは、第１端として、ノードＮ
ａ１においてロード分離素子１２Ａと接続する。ドレイ
ンは接地端Gに接続する。トランジスタＴＡ３のソース
は、第３端としてノードＮａ３においてロード分離素子
１２Ｂと接続し、ドレインも接地端Gに接続する。セン
シング素子ＳＡ１は、差動センシング増幅器であって、
第１比較端Ｎ１ａと第２比較端Ｎ２ａとを有し、それぞ
れノードＮａ１とＮａ３に接続する。センシング素子Ｓ
Ａ１は、第１比較端Ｎ１ａと第２比較端Ｎ２ａとの電圧
を比較して、これに応じてデータ信号Ｖｒｐ１を生成す
る。フローティングゲートを有する金属酸化膜半導体ト
ランジスタＴａ７は参考素子とし、そのゲートは制御電
圧Ｖｃａを受けて制御される。また、両電極は一端が電
源Ｖｄdに接続し、他端は参考端とされ、ノードＮａ６
においてロード分離素子１２Ｂに接続する。

【０００５】フラッシュメモリは、ビット毎のデータを
メモリセル内のフローティングゲートを有するトランジ
スタに保存する。ビット単位のデータをメモリセルに書
き込む場合、異なる量の電荷をフローティングゲートに
注入し、該ビットがデジタル数値である「０」か、もし
くは「１」を表わす。フローティングゲートに異なる量
の電荷が注入されると、トランジスタは閾電圧が変化す
る。すなわち、ゲートのバイアスが同等の条件であって
も、フローティングゲート内の電荷の量が異なると、ト
ランジスタの導電の程度も異なり、このため異なるデー
タ電流が生成される。かかる差異によって、それぞれの
メモリセルのフローティングゲートに保存されたデータ
を読取ることができる。

【０００６】図１に開示するように、メモリ１０がメモ
リセル１１Ａに保存されたビットデータを読取る場合、
適宜な制御電圧Ｖｍａ１によってトランジスタＭＡ１の
ゲートでバイアスし、該ゲートを導電させてデータ電流
Ｉｆ１を生成する。同時に、高レベルの制御電圧Ｖｄ１
によって、トランジスタＴＡ１を導電させ、データ電流
Ｉｆ１がトランジスタＴＡ１を介して、ノードＮａ５に
流れるようにする。当然のことながらこの場合、メモリ
セル１１Ｂ内のトランジスタＴＡ２は、制御電圧Ｖｄ２
によって遮断され非導電状態となり、メモリセル１１Ｂ
から電流がノードＮａ５に出力されなくなる。このた
め、メモリセル１１Ａに対するデータの読み出しが干渉
を受けることがなくなる。ロード分離素子１２Ａは、デ
ータ電流Ｉｆ１をノードＮａ１に伝送し、ロード素子と
するトランジスタＴＡ１に注入する。トランジスタＴＡ
１が該データ電流のバイアスを受けると、ノードＮａ１
において、対応する電圧を生成する。

【０００７】トランジスタＭＡ１が導電すると同時に、
制御電圧Ｖｃａも参考素子とされるトランジスタＴＡ７
を導電させ、トランジスタＴＡ７に参考電流Ｉｒ１が生
成される。該参考電流Ｉｒ１は、ロード分離素子１２Ｂ
を経由して、トランジスタＴＡ３に注入される。ロード
素子とされるトランジスタＴＡ３は、この該参考電流の
バイアスを受けて同様にノードＮａ３に対応する参考電
圧を生成する。

【０００８】センシング素子ＳＡ１は、第１比較端Ｎ１
ａ、及び第２比較端Ｎ２ａによって、ノードＮａ１とノ
ードＮａ３の電圧を比較し、対応するデータ信号Ｖｒｐ
１を生成して、メモリセル１１Ａ内のデータを読取る。

【０００９】上述のデータ読取りの過程について、図２
を参考にして以下に詳述する。図２は、メモリ１０がデ
ータを読取る場合、その過程における第１比較端Ｎ１ａ
と第２比較端Ｎ２ａとの時間の経過に伴う電圧の変化を
表わす表である。図２の横軸は時間であって、縦軸は電
圧を表わす。曲線Ｖ（Ｎ１ａ）Ｈ、Ｖ（Ｎ１ａ）Ｌは第
１比較端Ｎ１ａの電圧の経時的変化を表わし、曲線Ｖ
（Ｎ２ａ）は第２比較端Ｎ２ａの電圧の経時的変化を表
わす。時点ｔａ０に至る前において、メモリ１０はデー
タの読取りを始めていない。このため、第１比較端Ｎ１
ａと第２比較端Ｎ２ａの電圧は、充電によって高電圧と
なる。時点ｔａ０に至ると、トランジスタＭａ１、Ｔａ
７が電流を生成し始め、それぞれ第１比較端Ｎ１ａと第
２比較端Ｎ２ａの電圧を下げる。上述のように、メモリ
セル１１Ａ内のトランジスタＭａ１のフローティングゲ
ートに保存される電荷の量が異なるため、同等の制御電
圧Ｖｍａ１の制御の下にあっても生成されるデータ電流
Ｉｆ１は、互いに異なる。データ電流Ｉｆ１が大きい場
合（即ち、トランジスタＭａ１）の閾電圧が低い場合、
第１比較端Ｎ１ａの電圧は曲線Ｖ（Ｎ１ａ）Ｈで表わす
通りになり、最終的に比較的高い定常電圧状態ＶａＨに
至るまで下がる。逆にデータ電流Ｉｆ１が低い場合（即
ち、トランジスタＭａ１）の閾電圧が高い場合、第１比
較端Ｎ１ａの電圧は点線の曲線Ｖ（Ｎ１ａ）Ｌで表わす
通りになり、最終的に比較的低い定常電圧状態ＶａＲに
至るまで下がる。同様に、第２比較端Ｎ２ａの電圧が定
常電圧状態ＶａＲに下がる。時点ｔａ０からｔａ２至る
までの時間において、ロード分離素子１２Ａ、１２Ｂ内
のインバータＩｖａ１、Ｉｖａ２は、トランジスタＴＡ
５とＴＡ６を適宜にバイアスし、ノードＮａ１、Ｎａ３
のロード効果を軽減し、安定状態に至るまでの時間を短
縮する。両比較端の電圧は時点ｔａ２に至り安定状態に
なると、センシング素子ＳＡ１は、両比較端の電圧差に
基づき、メモリセル１１Ａに保存されたデータを判断す
る。即ち、仮に第１比較端の電圧が第２比較端の電圧よ
り大きい場合は、トランジスタＭＡ１に保存された電荷
が比較的高いデータ電流に対応することを表わし、逆
に、トランジスタＭＡ１に保存された電荷が比較的低い
データ電流に対応することを表わす。よってセンシング
素子ＳＡ１は、メモリセル１１Ａに保存された数値が
「０」（例えば、比較的低いデータ電流に対応する）で
あるか、もしくは「１」（比較的高いデータ電流に対応
する）であるかを判断することができ、かつかかる判断
に基づき、データ信号Ｖｒｐ１を生成する。

【００１０】通常フラッシュメモリには、多数のメモリ
セルが設けられ、ある程度の距離を有する導電経路を介
してノードＮａ１に接続し、ノードＮａ１には大容量の
キャパシタンスが等価として形成される。仮に一メモリ
セルのデータ電流によってノードＮａ１（即ち、第１比
較端Ｎ１ａ）の電圧を定常状態に下げようとする場合、
過渡状態の過程放電を進行させるには、例えば図２ａに
開示する時点ｔａ０から時点ｔａ２に至る時間Ｔａのよ
うに、かなりの時間を必要とする。

【００１１】従来のメモリ１０は、データ読取りの過程
において、過渡状態の影響を受けやすい点が欠点の一と
して挙げられる。図２に開示するように、仮にセンシン
グ素子ＳＡ１の動作にエラーが発生し、時点ｔａ１にお
いて電圧を比較した場合、メモリセル１１Ａの提供する
データ電流の高低にかかわることなくセンシング素子Ｓ
Ａ１は、第１比較端Ｎ１ａの電圧が第２比較端Ｎ２ａの
電圧より高いことから、メモリセル１１Ａに保存された
データの判断を誤ることになる。

【００１２】図３は他の態様による従来のメモリ２０の
回路図である。説明の便宜を図るため図３に開示する素
子とノードで、図１に開示するものと同一の作動、効
果、接続方法を有するものは同一の図番を用いて表わ
す。メモリ２０は、別途等価素子２４を設ける点におい
てメモリ１０と異なる。等化素子２４は、センシング素
子ＳＡ１の第１比較端Ｎ１ａと第２比較端Ｎ２ａとの間
に接続され、p型金属酸化膜半導体トランジスタＴｔａ
と、ｎ型金属酸化膜半導体トランジスタＴｔｂと、イン
バータＩｖｂ３とによってなる。両トランジスタＴｔａ
とＴｔｂには、いずれもトランミッションゲートを形成
され、制御電圧Ｖｅｑ０にインバータＩｖｂ３を合わせ
て該トランミッションゲートのオン、オフを制御する。
該トランミッションゲートがオンとなり導電すると、ノ
ードＮａ１とノードＮａ３とを短絡させる。また該トラ
ンミッションゲートがオフとなり導電しなくなると、ノ
ードＮａ１とノードＮａ３は、等化素子を介して短絡し
なくなる。

【００１３】図３を参考にして、図４Ａについて以下に
説明する。図４ａはメモリ２０がデータを読取る時間内
における第１比較端Ｎ１ａと第２比較端Ｎ２ａの電圧の
経時的変化を表わす説明図である。図示における横軸は
時間を表わし、縦軸は電圧を表わす。曲線Ｖ（Ｎ１ａ）
Ｌ、Ｖ（Ｎ１ａ）Ｈは、異なるデータ電流の下における
第１比較端Ｎ１ａの電圧変化を表わし、曲線Ｖ（Ｎ２
ｂ）は第２比較端Ｎ２ａの電圧変化を表わす。また、図
２の例と同様に、メモリ２０内のメモリセル１１Ａがデ
ータ電流Ｉｆ１を供給するものと仮定する。メモリ２０
は、メモリ１０と異なり、時点ｔａ０において、メモリ
セル１１Ａを制御してデータ電流Ｉｆ１を生成させ、か
つトランジスタＴＡ７を制御して参考電流Ｉｒ１を生成
させる場合、同時に制御電圧Ｖｅｑ０によって等化素子
２４内のトランスミッションゲートをオンにして導電さ
せ、ノードＮａ１とノードＮａ２とを共に短路させる。
このため第１比較端Ｎ１ａと第２比較端Ｎ２ａとの電圧
が同等となり、同等の変化の幅で電圧を変更させる。図
２における時点ｔａ０から時点ｔｂ１に至るまでの状態
のように、曲線Ｖ（Ｎ１ａ）Ｈ《及びＶ（Ｎ１ｂ）Ｌ》
と、曲線Ｖ（Ｎ２ｂ）とは時間Ｔｂ１において重なり合
う。時点ｔｂ１に至ると、制御電圧Ｖｅｑ０が変化し
て、等化素子２４内のトランミッションゲートがオフと
なり、導電しなくなる。この場合ノードＮａ１とＮａ３
は、等化素子２４を介して共に短絡することなく、電圧
は個々に変化し、最終的に定常状態となる。

【００１４】時点ｔｂ２おいて、センシング素子ＳＡ１
は、第１比較端Ｎ１ａと第２比較端Ｎ２ａの電圧差によ
って、メモリセル１１Ａに保存されたデータが何である
かを判断することができる。即ちメモリ２０は、等価素
子２４を制御することによって、電圧変化の過渡的状態
の期間において第１比較端Ｎ１ａと第２比較端Ｎ２ａの
電圧を一致させ、メモリ１０に過渡的状態におけるデー
タの判断エラーの発生を防ぐことができる。

【００１５】センシング素子ＳＡ１が定常状態電圧Ｖａ
Ｈ、ＶａＬと、定常状態の参考電圧ＶａＲ（図２、図４
Ａ参照）によって、メモリセルに保存されたデータを判
断するからには、電圧ＶａＨ、ＶａＬと電圧ＶａＲとの
差異が大きければ大きいほどセンシング素子ＳＡ１は、
メモリセルのデータを更にはっきりと判断して読取るこ
とができ、データ読取りの余裕（margin）も大きくな
る。メモリセルは、半導体の製造工程において製造上の
不均一により多かれ少なかれ多少の差異が発生する。更
に、読取りの過程においてノイズの干渉が発生し、また
それぞれのメモリセルは、繰り返して書き込み（progra
m）、消去を行うため、電気的特性が変化することがあ
り、このためそれぞれのメモリセルに同一のデータを保
存しても供給されるデータ電流に若干の差が生じる。更
に、定常状態電圧ＶａＨ、ＶａＬもこれに伴い差異が発
生する。メモリをレイアウトする場合、理想な定常状態
電圧ＶａＨ、ＶａＬとＶａＲとの差異を大きくすれば、
より大きい余裕が得られる。したがって実際にメモリを
操作する場合、上述の理想的でない要素によって電圧Ｖ
ａＨ、ＶａＬがドリフトしても、メモリは正しくデータ
を読取ることができる。

【００１６】定常状態電圧ＶａＨ、ＶａＬは、データ電
流を注入してロードとするトランジスタＴＡ１（図１、
３参照）によって生成される。このため、メモリをレイ
アウトする場合、トランジスタＴＡ１の特性を変更して
電圧ＶａＨ、ＶａＬの間の差異を大きくすることができ
る。一般にデータ電流が固定された状況下にあって、ト
ランジスタＴＡ１は比較的小さいアスペクトレチオ（as
pect ratio 即ち、W/Lratio）を具えていれば、精製さ
れる電圧ＶａＨとＶａＬとの間の差異も大きくなる。

【００１７】図４ＢはトランジスタＴａ１を跨ぐ電圧
（横軸）と、及びソースとドレインとの間の電流（縦
軸）の関係を表わす説明図である。仮にトランジスタＴ
ａ１がアスペクトレチオの小さいトランジスタであれ
ば、電流と電圧との関係は、曲線ＩＶ１で示す通りにな
る。仮にトランジスタＴａ１がアスペクトレチオの大き
いトランジスタであれば、その電流と電圧の関係は曲線
ＩＶ２で示す通りになる。上述の通りメモリセルに保存
したデータが異なると、供給されるデータ電流Ｉｆ１も
異なる。図４Ｂに開示する電流Ｉｆ１（Ｈ）、及び電流
Ｉｆ１（Ｌ）は、メモリセルが供給する二種類の異なる
電流を表わす。電流Ｉｆ１（Ｈ）、及びＩｆ１（Ｌ）が
トランジスタＴａ１に注入されると、それぞれ定常状態
電圧ＶａＨ、ＶａＬが生成される。曲線ＩＶ１で示すよ
うにトランジスタＴＡ１のアスペクトレチオが比較的小
さければ、対応する二種類の定常状態電圧間の電圧差D
Ｖ１も大きくなり、かつ比較的多くの操作の余裕が得ら
れる。但し、同等の電流を注入する状況下にあって、仮
にトランジスタＴＡ１のアスペクトレチオが比較的大き
ければ、曲線ＩＶ２に対応する定常状態電圧間の電圧差
ＤＶ２は小さくなる。

【００１８】但し、当業者が熟知するようにトランジス
タＴＡ１のアスペクトレチオを縮小すれば、トランジス
タＴａ１の電流駆動能力もこれに従い減少する。このた
め、読取りの過程における過渡状態の時間も長くなる。
即ち、メモリセルがデータ電流の供給を始めると、第１
比較端の電圧が低くなり、第１比較端の電圧が定常状態
に達してデータが読取られる時点に至るまで、比較的長
い時間（等価の点から言えば、ノードＮａ１に累積され
た電荷を放電する時間が長くなる）を必要とする。この
ため、メモリは高速でデータを読取ることができなくな
り、データアクセスの効率も低くなる。従来のメモリ１
０、もしくは２０においてはロード素子（即ち、トラン
ジスタＴａ１）のレイアウトにおいて、上述の操作の余
裕と、読取りの高速化の両方を兼備えることができない
という問題を有する。

【００１９】

【発明が解決しようとする課題】この発明は、操作の余
裕を増加させると共に読取りの速度を高め、データの高
速、かつ正確な読取りを行うことのできるメモリを提供
するための付加ロード素子を有するメモリ、及びこれに
関連する操作方法を提供することを目的とする。

【００２０】

【課題を解決するための手段】そこで、本発明者は従来
の技術に見られる欠点に鑑みて鋭意研究を重ねた結果、
データ端を有し、データを保存し、かつ保存されるデー
タに基づき該データ端において、データ電流を提供する
少なくも一以上のメモリセルと、第１比較端を有し、該
第１比較端が該メモリセルのデータ端に電気的に接続
し、該第１比較端の電圧と参考電流との電圧差に基づ
き、対応するデータ信号を生成するセンシング素子と、
第１端を有し、該第１端が該センシング素子の第１比較
端に電気的に接続し、該第１端に入力される電圧に基づ
いて該第１端に電圧を生成する第１ロード素子と、第２
端を有し、該第２端が該センシング素子の第１比較端に
電気的に接続してイネーブルするか、もしくは無効とな
り、イネーブルされる場合、該第２端に入力される電流
に基づき該第２端に対応する電圧を生成し、かつ異なる
入力電流に対応し異なる電圧を生成し、無効となる場
合、該第２端に対する電流の入力を中止する第２ロード
素子とを含んでなり、かつ以下に記載する特徴を具える
メモリの構造によって、課題を解決できる点に鑑み、か
かる知見に基づき本発明を完成させた。

【００２１】即ち、前記メモリは、該メモリセルがデー
タ電流を提供する場合、該第２ロード素子は先にイネー
ブルされ、該データ電流が該第１比較端を介して、該第
１ロード素子と第２ロード素子に入力され、該第２ロー
ド素子のイネーブルされる時間が所定値を超えると該第
２ロード素子は無効となり、該データ電流を該第１ロー
ド素子に入力し、かつ第２ロード素子に対する入力を中
止し、該センシング素子は、該第１比較端の電圧と該参
考電圧との電圧差に基づき該データ信号を生成して該メ
モリがメモリセルに保存されたデータを読取り、該第２
ロード素子が無効となり、該センシング素子が、該第１
比較端の電圧と該参考電圧との電圧差に基づきデータ信
号を生成する場合、該第２端の電圧が該参考電圧と実質
的に異なるように構成されることを特徴とし、かかる構
成によって本発明の課題を解決するメモリが得られる。

【００２２】以下、この発明について具体的に説明す
る。

【００２３】請求項１に記載するメモリは、データ端を
有し、データを保存し、かつ保存されるデータに基づき
該データ端において、データ電流を提供する少なくも一
以上のメモリセルと、第１比較端を有し、該第１比較端
が該メモリセルのデータ端に電気的に接続し、該第１比
較端の電圧と参考電流との電圧差に基づき、対応するデ
ータ信号を生成するセンシング素子と、第１端を有し、
該第１端が該センシング素子の第１比較端に電気的に接
続し、該第１端に入力される電圧に基づいて該第１端に
電圧を生成する第１ロード素子と、第２端を有し、該第
２端が該センシング素子の第１比較端に電気的に接続し
てイネーブルするか、もしくは無効となり、イネーブル
される場合、該第２端に入力される電流に基づき該第２
端に対応する電圧を生成し、かつ異なる入力電流に対応
し異なる電圧を生成し、無効となる場合、該第２端に対
する電流の入力を中止する第２ロード素子とを含んでな
るメモリにおいて、該メモリセルがデータ電流を提供す
る場合、該第２ロード素子は先にイネーブルされ、該デ
ータ電流が該第１比較端を介して、該第１ロード素子と
第２ロード素子に入力され、該第２ロード素子のイネー
ブルされる時間が所定値を超えると該第２ロード素子は
無効となり、該データ電流を該第１ロード素子に入力
し、かつ第２ロード素子に対する入力を中止し、該セン
シング素子は、該第１比較端の電圧と該参考電圧との電
圧差に基づき該データ信号を生成して該メモリがメモリ
セルに保存されたデータを読取り、該第２ロード素子が
無効となり、該センシング素子が、該第１比較端の電圧
と該参考電圧との電圧差に基づきデータ信号を生成する
場合、該第２端の電圧が該参考電圧と実質的に異なるよ
うに構成する。

【００２４】請求項２に記載するメモリは、請求項１に
おけるセンシング素子に、別途第２比較端が設けられ、
該メモリは、別途参考素子と、第３ロード素子とを具
え、該参考素子は、該第２比較端に電気的に接続する参
考端を具え、該参考端に参考電流を提供し、該第３ロー
ド素子は、該第２比較端に電気的に接続する第３端を具
え、該第3端に入力される電流に基づき電圧を生成し、
該第２ロードが無効となった場合、該参考電流は該第２
比較端を介して該第３ロード素子の第３端に入力され、
該第３ロード素子が該第３端に参考電圧を生成するよう
に構成する。

【００２５】請求項３に記載するメモリは、請求項２に
おけるメモリが、該第１比較端と該第２比較端との間に
接続される等化素子を別途含み、該第２ロード素子がイ
ネーブルされると、該等化素子が該第１比較端と第２比
較端とを短絡させ、かつ該第１比較端の電圧を実質的に
該第２比較端の電圧と同等にし、該第２ロード素子が無
効となると、該等化素子によって該第１比較端が該第２
比較端と短絡しないように構成する。

【００２６】請求項４に記載するメモリは、請求項２に
おけるメモリが、該第2比較端に電気的に接続する第４
端を具えた第４ロード素子を別途含み、該第4ロード素
子は該第４端に入力される電流に基づき該第４端に電圧
を生成し、該第２ロード素子がイネーブルされると、該
参考電流が該第２比較端を介して該第３ロード素子と、
該第４ロード素子に入力されるように構成する。

【００２７】請求項５に記載するメモリは、請求項２に
おけるメモリが該参考端と該第２比較端の間に電気的に
接続され、該参考電流を該参考端から該第２比較端に伝
送させるロード分離素子をさらに具える。

【００２８】請求項６に記載するメモリは、請求項１に
おけるメモリが該データ端と該第１比較端との間に電気
的に接続された該データ電流を該データ端から該第１比
較端に伝送させるロード分離素子をさらに具える。

【００２９】請求項７に記載するメモリは、請求項１に
おけるメモリセルがフローティングゲートを有する金属
酸化膜半導体トランジスタか、ＯＮＯゲートを有する金
属酸化膜半導体トランジスタ（ＳＯＮＯＳ）か、または
マスク型リードオンリー・メモリを含む。

【００３０】請求項８に記載するメモリは、請求項１に
おける第１ロード素子の第１端の電圧が、該第２ロード
素子の第２端電圧と等しくなると、該第１ロード素子の
該第１端に入力される電流が、該第２ロード素子の該第
２入力端で入力される電流より小さくなるように構成す
る。

【００３１】請求項９に記載するメモリは、請求項１に
おけるメモリセルに保存されたデータが第１データであ
る場合、該メモリセルが第１データ電流を提供し、該メ
モリセルに保存されたデータが第２データである場合、
該メモリセルが第２データ電流を提供し、該第１ロード
素子に該第１データ電流が入力されて生成される電圧
と、該第２データ電力が入力されてから生成される電圧
との電圧差を第１電圧差とし、該第２ロード素子に該第
１データ電流が入力されてから生成される電圧と、該第
２データ電流が入力されてから生成される電圧との電圧
差を第２電圧差とし、かつ該第１電圧差が該第２電圧差
より大きくなるように構成する。

【００３２】請求項１０に記載するメモリは、請求項１
における第２ロード素子がソースを有するロードトラン
ジスタと、該ソースと該第２端との間に電気的に接続す
るスイッチングトランジスタとを具え、該第２ロード素
子がイネーブルとなると、該スイッチングトランジスタ
が導電し、該スイッチングトランジスタを介して該第２
端の電流を該ソースに入力し、該第２ロード素子が無効
となると該スイッチング素子がオフとなり、該第２端の
電流が実質的に該スイッチングトランジスタを介して該
ソースに入力されないようにしないように構成する。

【００３３】請求項１１に記載するメモリの操作方法
は、データを読取り、もしくは保存するためのメモリの
操作方法であって、該メモリは、データ端を有し、デー
タを保存し、かつ保存されるデータに基づき該データ端
において、データ電流を提供する少なくも一以上のメモ
リセルと、第１端を有し、該第１端が該データ端に電気
的に接続し、該第１端に入力される電圧に基づき該第１
端に電圧を生成する第１ロード素子と、第２端を有し、
該第２端が該第1端に電気的に接続してイネーブルする
か、もしくは無効となる第２ロード素子とを含んでな
り、該第2ロード素子がイネーブルされると、該第２ロ
ード素子は該第２端に入力される電流に基づき該第２端
に対応する電圧を生成し、かつ異なる入力電流に対応し
異なる電圧を生成し、無効となる場合、該第２端に対す
る電流の入力を中止するように構成され、該メモリの操
作方法は、該メモリセルがデータ電流を該データ端に提
供し、該第2ロード素子をイネーブルさせて該データ電
流を該第1ロード素子と該第2ロード素子とに入力し、該
第２ロード素子のイネーブルされる時間が所定値を超え
ると、該第２ロード素子が無効となり、該データ電流を
該第１ロード素子に入力して、該第２ロード素子に対す
る入力を中止し、該第１ロード素子の第１端の電圧と、
参考電圧とに基づき該メモリセルに保存されたデータを
判断するステップを含んでなり、該第２ロード素子が無
効となり、センシング素子によって該第１端の電圧と該
参考電圧との間の電圧差に基づき該メモリセルに保存さ
れたデータを判断する場合、該第２端の電圧が実質的に
該参考電圧と異なるようにする。

【００３４】請求項１２に記載するメモリの操作方法
は、請求項１１におけるメモリが参考端を具え、かつ該
参考端に参考電流を提供する参考素子と、第３端を具
え、該第３端が該参考端に接続し、該第３端に入力され
る電流に基づき該第３端に電圧を生成する第３ロード素
子とをさらに含んでなり、該第２ロード素子が無効とな
ると、該参考電流が該第３端に入力され、該第３ロード
素子が該第３端に参考電圧を生成するように構成され
る。

【００３５】請求項１３に記載するメモリの操作方法
は、請求項１２における第２ロード素子がイネーブルさ
れると、該第１端を第３端とを短絡させ、該第１端の電
圧を該第３端の電圧と実質的に同等となるようにし、該
第２ロード素子が無効となると、該第１端と該第３端と
が短絡しないようにするステップをさらに含む。

【００３６】請求項１４に記載するメモリの操作方法
は、請求項１２におけるメモリが該参考端と第３端との
間に電気的に接続され、該参考電流を該参考端から該第
３端に伝送するロード分離素子をさらに含む。

【００３７】請求項１５に記載するメモリの操作方法
は、請求項１１におけるメモリが該データ端と第１端と
の間に電気的に接続され、該データ電流を該データ端か
ら第１端に伝送するロード分離素子をさらに含む。

【００３８】請求項１６に記載するメモリの操作方法
は、請求項１１におけるメモリセルがフローティングゲ
ートを有する金属酸化膜半導体トランジスタか、ＯＮＯ
ゲートを有する金属酸化膜半導体トランジスタ（ＳＯＮ
ＯＳ）か、またはマスク型リードオンリー・メモリを含
む。

【００３９】請求項１７に記載するメモリの操作方法
は、請求項１１における第１ロード素子の第１端電圧が
前記第２ロード素子の第２端の電圧と等しい場合、該第
１ロード素子の第１端に入力された電流が、該第２ロー
ド素子の第２端に入力された電流より小さくなる。

【００４０】請求項１８に記載するメモリの操作方法
は、請求項１１におけるメモリセルに保存されたデータ
が第１データである場合、該メモリセルが第１データ電
流を提供し、該メモリセルに保存されたデータが第２デ
ータである場合、該メモリセルが第２データ電流を提供
し、該第１ロード素子に該第１データ電流が入力されて
生成される電圧と、該第２データ電力が入力されてから
生成される電圧との電圧差を第１電圧差とし、該第２ロ
ード素子に該第１データ電流が入力されてから生成され
る電圧と、該第２データ電流が入力されてから生成され
る電圧との電圧差を第２電圧差とし、かつ該第１電圧差
が該第２電圧差より大きくなるようにする。

【００４１】

【発明の実施の形態】この発明は、データを読み出す場
合、付加ロード素子を利用してメモリを一時的に加速
し、さらに該ロード素子を無効にしてデータの読み出し
感度と余裕を確保するメモリ及びその方法を提供するも
のであって、そのメモリは、少なくとも１以上のメモリ
セルと、センシング素子と、第１ロード素子と、第２ロ
ード素子とによって構成する。

【００４２】かかるメモリの構成と、その操作方法の特
徴について説明するために、具体的な実施例を挙げ、図
示を参照にして以下に詳述する。

【００４３】

【実施例】図５にこの発明によるメモリ３０の回路を開
示する。メモリ３０は、直流電源Ｖｄｄによってバイア
スする。また、複数のメモリセル図５においては、二つ
のメモリセル３１Ａ、３１Ｂのみを開示して代表とする
と、ロード分離素子３２Ａ、３２Ｂと、第１ロード素子
となる金属酸化膜半導体トランジスタＭ１と、第２ロー
ド素子３６Ａと、センシング素子ＳＡと、等化素子３４
と、第３ロード素子となる金属酸化膜半導体トランジス
タＭ３と、第４ロード素子３６Ｂと、及び参考素子とな
る金属酸化膜半導体トランジスタＭ７とを有する。メモ
リセル３１Ａ、３１Ｂはそれぞれフローティングゲート
を有する金属酸化膜半導体トランジスタＭｍ１、Ｍｍ２
によってデータを保存する。トランジスタＭＡ１、ＭＡ
２は、それぞれメモリセル３１Ａ、３１Ｂに対するデー
タアクセスを制御する。トランジスタＭｍ１、Ｍｍ２の
ゲートは、それぞれ制御電圧Ｖｍ１、Ｖｍ２によってバ
イアスを制御する。トランジスタＭＡ１、ＭＡ２のゲー
トは、それぞれ制御電圧ＶＡ１、ＶＡ２によって制御さ
れる。また、メモリセル３１Ａにおいて、トランジスタ
ＭＡ１は、ゲート以外に一方の電極がトランジスタＭｍ
１に接続し、他方の電極がメモリセル３１Ａの電流を出
力するデータ端となり、ノードＮd１を介してロード分
離素子３２ＡとノードＮ５に接続する。同様にトランジ
スタＭＡ２の一方の電極は、トランジスタＭｍ２に接続
し、他方の電極は、メモリセル３１Ｂのデータ端にな
り、ノードＮd２を介してノードＮ５に接続する。ロー
ド分離素子３２Ａ、３２Ｂは、それぞれインバータＩＶ
１、ＩＶ２によって金属酸化膜半導体トランジスタＭ
５、Ｍ６のゲートを制御する。参考素子となるトランジ
スタＭ７のゲートは、制御電圧Ｖｃによって制御され、
他方の両極は電源Ｖｄdに接続し、一端が参考端とな
り、ノードＮ６においてロード分離素子３２Ｂと接続
し、トランジスタＭ７が生成した参考電流ＩＲを出力す
る。センシング素子ＳＡは、差動センシング増幅器であ
って、第１比較端Ｎ１ｃと第２比較端Ｎ２ｃとを有し、
両比較端の電圧差によって、データ信号ＶＲを生成す
る。等化素子３４内においては、金属酸化膜半導体トラ
ンジスタＭｔａ、Ｍｔｂがトランミッションゲートを形
成し、制御電圧ＶｅｑとインバータＩＶ３によって、該
トランミッションゲートのオン、オフを制御する。トラ
ンミッションゲートがオンとなり導電すると、ノードＮ
１（即ち、第１比較端Ｎ１ｃ）とノードＮ３（即ち、第
２比較端Ｎ２ｃ）が短絡する。逆に、等化素子内のトラ
ンミッションゲートがオフとなり、導電しない場合はノ
ードＮａ１とノードＮａ３は短絡しない。トランジスタ
Ｍ１は、第１ロード素子となり、ダイオードに接続し、
一端を第１端としてノードＮ１でセンシング素子ＳＡに
接続し、他端は接地端Gに接続する。これに類似するレ
イアウトに基づき、トランジスタＭ３を第３ロード素子
とし、その一端を第３端としてノードＮ３においてセン
シング素子ＳＡに接続し、他端は接地端Ｇに接続する。

【００４４】この発明によるメモリ３０と従来のメモリ
２０は、その構造が次のように異なる。即ち、この発明
においては第１ロード素子と、第３ロード素子を有す
る。また、別途第２ロード素子３６Ａと第４ロード素子
３６Ｂを設ける。第２ロード素子３６Ａには、金属酸化
膜半導体トランジスタＭｓａとＭ２を設け、トランジス
タＭｓａはスイッチングトランジスタであって、そのゲ
ートは同様に制御電圧Ｖｅｑによって制御され、他の両
端は一端がトランジスタＭｓａに接続し、他端を第２端
とし、ノードＮ２においてセンシング素子ＳＡと接続す
る。トランジスタＭ２はダイオードに接続してロードト
ランジスタとなり、そのソースはトランジスタＭｓａに
接続する。第４ロード素子にも金属酸化膜半導体トラン
ジスタＭｓｂとＭ４を設ける。スイッチングトランジス
タとなるトランジスタＭｓｂは、ゲートが同様に制御電
圧Ｖｅｑによって制御され、両端の内一端がダイオード
の接続方法でトランジスタＭ４に接続し、他端が第４端
となり、ノードＮ４においてセンシング素子ＳＡに接続
する。トランジスタＭ４もロードトランジスタとなり、
そのソースはトランジスタＭｓｂに接続する。第２ロー
ド素子３６ＡのスイッチングトランジスタＭｓａは、制
御電圧Ｖｅｑによって制御され導電すると、電流がトラ
ンジスタＭｓａを経由して、ロードトランジスタＭ２に
流れ、ロードトランジスタＭ２がノードＮ２において電
圧を生成する。この場合、第２ロード素子３６Ａはイネ
ーブルされる。制御電圧Ｖｅｑによってスイッチングト
ランジスタがオフとされ、第２ロード素子３６Ａが無効
となり、ノードＮ２から電流を受けることがなくなり、
ノードＮ２は高入力抵抗の状態となる。第４ロード素子
３６Ｂも同様に作動する。

【００４５】従来のメモリと同様に、メモリ３０も複数
のメモリセルを具え、それぞれのメモリセルがフローテ
ィングゲートを具えるトランジスタによって、ディジタ
ルデータに対応する電荷を保存する。同等のゲートバイ
アス下において、フローティングゲートに異なる電荷量
を有するトランジスタは、異なるデータ電流を生成す
る。データ電流によってそれぞれのロード素子で生成さ
れた電圧に基づき、センシング素子ＳＡはメモリセルに
保存されたデータを読取ることができる。例えば、メモ
リ３０がメモリセル３１Ａに保存されたデータを読取る
場合、制御電圧Ｖｍ１、ＶＡ１によって、それぞれメモ
リセル３１ＡのトランジスタＭｍ１、ＭＡ１を導電させ
る。トランジスタＭｍ１は、フローティングゲートに保
存された電荷量に基づき、データ電流Ｉｆを生成し、導
電したトランジスタＭＡ１を介してデータ電流Ｉｆがノ
ードＮ５に流れる。この場合、同時にメモリ３０も制御
電圧ＶＡ２によってメモリセル３１ＢのトランジスタＭ
Ａ２をオフにして非導電状態として、メモリセル３１Ａ
内のデータ読取りを干渉しないようにする。

【００４６】図６について、図５と併せ以下に説明す
る。図６はメモリ３０のデータを読取る過程における第
１比較端Ｎ１ｃと第２比較端Ｎ２ｃの電圧の時間の経過
に伴う変化を表わす説明図である。図面の横軸は時間を
表わし、縦軸は電圧を表わす。曲線Ｖ（Ｎ１ｃ）Ｈ、Ｖ
（Ｎ１ｃ）Ｌは、第１比較端Ｎ１ｃの電圧の変化を表わ
し、曲線Ｖ（Ｎ２ｃ）は第２比較端Ｎ２ｃの電圧の変化
を表わす。時点t０に至る前において、読取りの過程は
始まっていなく、第１比較端Ｎ１ｃと第２比較端Ｎ２ｃ
の電圧は充填されて高電圧となる。時点ｔａ０に至る
と、メモリセル３１Ａがデータ電流Ｉｆを供給し、制御
電圧ＶｃもトランジスタＭ７を制御して参考電流Ｉｒを
供給する。同時に、制御電圧Ｖｅｑも等化素子３４のト
ランミッションゲートを導電させて、ノードＮ１とノー
ドＮ３を短絡させる。この場合、同様に制御電圧Ｖｅｑ
の制御を受けたスイッチングトランジスタＭｓａ、Ｍｓ
ｂはいずれも導電し、第２ロード素子３６Ａと、第４ロ
ード素子、３６Ｂをイネーブルにする。このため、制御
電流はロード分離素子３２Ａ、３２ＢとノードＮ１、Ｎ
２を介して、ロードトランジスタＭ２とトランジスタＭ
１（甚だしくは、トランジスタＭ３とＭ４に至るまで）
とに分流される。これは放電のルートを増加することと
均等の効果を有し、第１比較端Ｎ１ｃを第２比較端Ｎ２
ｃの電圧と共に高速で低下させ、図６の時点t０から時
点ｔ１に至る時間Ｔ１に開示するように、定常状態に接
近させる。該時間Ｔ１において、ロード分離素子３２
Ａ、３２Ｂ内のインバータＩｖ１、Ｉｖ２も、それぞれ
トランジスタＭ５、Ｍ６のバイアスを変更させ、両トラ
ンジスタのソースとドレイン間の等価抵抗を増加させて
加速的に過渡状態の過程を進行させる。時点t１に至る
と、制御電圧Ｖｅｑは電圧値を変換し、等化素子３４内
のトランスミッションゲートがオフになり導電しなくな
り、同時に第２、第４ロード素子内のスイッチングトラ
ンジスタＭｓａ、Ｍｓｂも導電しなくなり、両ロード素
子が無効になる。この場合、データ電流Ｉｆは第２ロー
ド素子３６Ａに流れなくなり、第１ロード素子のトラン
ジスタＭ１のみに流れ、データ電流Ｉｆの大きさに基づ
き、最終的に定常電圧ＶＨ、もしくはＶＬ（図６に開示
する）が生成される。同様に参考電流Ｉｒも第４ロード
素子３６Ｂに流れなくなり、第３ロード素子のトランジ
スタＭ３のみに流れ、安定した参考電圧ＶＲを生成す
る。

【００４７】時点t２に至ると、センシング素子ＳＡ
は、第１比較端Ｎ１ｃと第２比較端Ｎ２ｃとの電圧差に
よって、メモリセル３１Ａに保存されたデータの内容を
判断し、対応するデータ信号Ｖｒを生成する。

【００４８】以上をまとめると、この発明の精神はデー
タ読取りの過渡状態の過程（図６に開示する時間Ｔ１）
において付加する二つのロード素子３６Ａ、３６Ｂをイ
ネーブルさせ、過渡状態の時間を短縮することにある。
定常状態に達する直前に第２、第４ロード素子３６Ａ、
３６Ｂを無効にし、本来のロード素子トランジスタＭ１
によって第１比較端Ｎ１ｃの定常状態電圧を生成する。
この発明を実際に実施する場合、トランジスタＭ１はア
スペクトレチオの比較的小さいトランジスタを用い、ロ
ードトランジスタＭ２はアスペクトレチオの比較的大き
いトランジスタを用いる。時間Ｔ１において、トランジ
スタＭ２は抵抗が比較的小さい（トランジスタＭ１と比
較して）放電ルートを提供し、更にトランジスタＭ１が
提供する放電ルートと共に、第１比較端Ｎ１ｃの電圧を
高速で下降させるため、過渡状態の時間を短縮すること
ができる。

【００４９】時点ｔ１の後段の時間Ｔ２（図６参照）に
至ると、第２ロード素子３６Ａが無効となるため、電流
を捕獲できず、完全にトランジスタＭ１のみでデータ電
流Ｉｆに基づき、定常状態電圧ＶＨ、もしくは定常状態
電圧ＶＬを生成する。上述の通り、アスペクトレチオが
比較的小さいトランジスタは、データ電流Ｉｆに基づ
き、比較的大きな定常状態電圧を生成することができ、
メモリの操作余裕を増やすことができる。このため、こ
の発明においては、一方では過渡状態時間を短縮し、読
取りの動作を加速させることができ、一方では更に好ま
しい操作の余裕を得ることができる。仮にこの発明によ
るメモリ３０のロードトランジスタＭ２と、従来のメモ
リ２０のロードトランジスタＴＡ１とが同様であれば、
それぞれのメモリセル、ロード分離回路も同様となり、
図６に開示する曲線Ｖ（Ｎ１Ｂ）Ｌは、メモリ２０の第
１比較端Ｎ１ｂの電圧の変化を表わす曲線の一となる。
これに比して、この発明においては過渡状態が短く、操
作余裕も効率的に増加させることができる。

【００５０】図７は、この発明によるメモリ３０のセン
シング素子ＳＡにかかる回路を表わす説明図である。実
施例において、一対のトランジスタＱ１、Ｑ２は差動入
力を行い、トランジスタＱ３、Ｑ４はダイナミックロー
ドとなり、トランジスタＱ５は制御電圧Ｖｉによって制
御され、バイアス用の電流供給源となる。

【００５１】

【第２の実施例】図８は、この発明の第３の実施例によ
るメモリ４０の回路を表わす説明図である。図面によれ
ば、メモリ４０には、メモリセル４１Ａと４１Ｂと、ロ
ード分離素子４２Ａ、及び４２Ｂと、等化素子４４と、
センシング素子Ｓａｂと、第１ロード素子となるトラン
ジスタＱＬ１と、第３ロード素子となるトランジスタＱ
Ｌ３及び第２ロード素子４６Ａと、第４ロード素子４６
Ｂと、参考素子となるトランジスタＱＬ７とを含んでな
る。等化素子４４と、第２ロード素子４６Ａと、第４ロ
ード素子４６Ｂは、同様に制御電圧Ｖｅｑ２によって制
御される。メモリ４０とメモリ３０は、メモリ３０がメ
モリセルを電流源とし、ロード素子が電流吸収源（curr
ent sink）とする点において異なる。メモリ４０はロー
ド素子を電流源とし、メモリセルを電流吸収源とする。
また、メモリ４０は、データを読取る場合、先にセンシ
ング素子Ｓａｂの両比較端の電圧を低電位に至るまで放
電し、更にロード素子を介して両比較端の電圧を定常状
態電位に至るまで充電する。充電する過渡状態におい
て、等化素子が導電して両比較端を短絡させる。同時
に、第２、第４ロード素子をイネーブルさせて、低い抵
抗の充電ルートを提供することによって、充電の過渡状
態の過程を短縮する。最後に、第２、第４ロード素子
は、等化素子４４がオフされることによって無効とな
り、ロード素子のトランジスタＱＬ１、ＱＬ３によって
最終的に定常状態電圧を生成してセンシング素子Ｓａｂ
に提供し、センシング素子Ｓａｂによってメモリセルに
保存されたデータの内容を判断すると共に、データ信号
ＶＲを出力する。メモリ４０の動作は、上記の説明から
分かるように、読取りの過程を短縮し、操作の余裕を増
加させる同様の特徴を具える。よって、この発明の技術
の開示を妨げないものとして、ここでは詳述しない。同
然の頃ながら、その他不揮発性メモリ（マスク型リード
オンリー・メモリ）、もしくはＯＮＯゲートを有する金
属酸化膜半導体トランジスタ（ＳＯＮＯＳ）にこの発明
の技術を応用することは、いずれもこの発明の精神に基
づくものである。言い換えれば、それぞれのメモリセル
におけるトランジスタは、上述の通りフローティングゲ
ートを有するトランジスタでもよく、または不揮発性の
保存を行うその他形態のトランジスタでもよい。また、
この発明は図５におけるロードトランジスタとなるｐ型
トランジスタＭ１〜Ｍ４についても、Ｎ型ダイオード接
続形式のトランジスタ（図８のロードトランジスタＱＬ
１、ＱＬ３に類似する）であってもよい。同様に、図８
におけるｎ型トランジスタＱＬ１、ＱＬ３及びロード素
子４６Ａ、４６Ｂ内のロードトランジスタは、図５に開
示する実施例のようにｐ型ダイオード接続方式の金属酸
化膜半導体トランジスタを用いてもよい。

【００５２】従来メモリは、単一のロード素子で充放電
のルートを提供するため、読取り速度の向上と操作の余
裕を両立させることができない。これに比して、この発
明によるメモリは、ダイナミック・イネーブルの付加ロ
ード素子で、読取り過程の過渡状態における充放電ルー
トを増加し、読取りの速度を効果的に高めることができ
る。また、過渡状態の過程が終了する際に、付加ロード
素子を無効にし、アスペクトレチオの小さいトランジス
タでロードし、最終的に定常状態電圧を達成して、操作
の余裕を増加する。よって、この発明のメモリは、読取
り過程の短縮と、データ読取りの正確性を得ることがで
きる。

【００５３】以上は、この発明の好ましい実施例であっ
て、この発明の実施の範囲を限定するものではない。よ
って、当業者のなし得る修正、もしくは変更であって、
この発明の精神の下においてなされ、この発明に対して
均等の効果を有するものは、いずれもこの発明の特許請
求の範囲の範囲に属するものとする。

【００５４】

【発明の効果】この発明によるメモリと、その操作方法
は、操作の余裕を増加させると共に読取りの速度を高
め、データの高速、かつ正確な読取りを行うことができ
る。

【図面の簡単な説明】

【図１】従来メモリの構造を表わす回路図である。

【図２】図１に開示するメモリの読取りの過程における
ノードの電圧変化のタイムシーケンスを表わす説明図で
ある。

【図３】他の従来のメモリの構造を表わす回路図であ
る。

【図４Ａ】図３に開示するメモリの読取りの過程におけ
るノードの電圧変化のタイムシーケンスを表わす説明図
である。

【図４Ｂ】図３に開示するロード素子における電流と電
圧との関係を表わす説明図である。

【図５】この発明によるメモリの構造を表わす回路図で
ある。

【図６】図５に開示するメモリの読取りの過程における
ノードの電圧変化のタイムシーケンスを表わす説明図で
ある。

【図７】実施例におけるセンシング素子の構造を表わす
回路図である。

【図８】第2の実施例によるメモリの構造を表わす回路
図である。

【符号の説明】

１０、３０、４０ メモリ ＳＡ１、ＳＡ、Ｓａｂ センシング素子 １１Ａ、１１Ｂ、３１Ａ、３１Ｂ、４１Ａ、４１Ｂメモ
リセル １２Ａ、１２Ｂ、３２Ａ、３２Ｂ、４２Ａ、４２Ｂロー
ド分離素子 ２４、３４、４４ 等化素子 ３６Ａ、４６Ａ 第２ロード素子 ３６Ｂ、４６Ｂ 第４ロード素子 Ｉｖａ１、Ｉｖａ２、Ｉｖａ３、Ｉｖ１−Ｉｖ３インバ
ータ Ｖｒｐ１、Ｖｒ データ信号 Ｎ１ａ、Ｎ１ｃ 第１比較端 Ｎ２ａ、Ｎ２ｃ 第２比較端 Ｉｆ１ データ電流 Ｉｒ１ 参考電流 Ｖｄｄ 電源 ＶａＨ、ＶａＲ、ＶａＬ、ＶＨ、ＶＲ、ＶＬ電圧 ｔａ０、ｔａ２、ｔｂ１、ｔｂ２、t１、t２時点 Ｔａ、Ｔｂ１、Ｔｂ２時間 Ｎａ１、Ｎａ３、Ｎａ５、Ｎａ６、Ｎ１−Ｎ６、Ｎd
１、Ｎd２ノード Ｔａ１、Ｔａ３、Ｔａ５、Ｔａ６、Ｔａ７、ＴＡ１、Ｔ
Ａ２、Ｍａ１、Ｍａ２、Ｔｔａ、Ｔｔｂ、ＭＡ１、ＭＡ
２、Ｍｍ１、Ｍｍ２、Ｍ１−Ｍ７、Ｍｔａ、Ｍｔｂ、Ｍ
ｓａ、Ｍｓｂ、Ｑ１−Ｑ５、ＱＬ１、ＱＬ３、ＱＬ７ト
ランジスタ Ｖ（Ｎ１ｂ)Ｌ、Ｖ（Ｎ１ｂ)Ｈ、Ｖ（Ｎ２ｂ)、Ｖ（Ｎ
１ｃ)Ｌ、Ｖ（Ｎ１ｃ)Ｈ、Ｖ（Ｎ２ｃ)、ＩＶ１、ＩＶ
２ 曲線 Ｖｍａ１、Ｖｍａ２、Ｖｄ１、Ｖｄ２、Ｖｃａ、Ｖｅｑ
０、Ｖｍ１、Ｖｍ２、ＶＡ１、ＶＡ２、Ｖｃ、Ｖｅｑ、
Ｖｉ、Ｖｎ１、Ｖｎ２、ＶＤ１、ＶＤ２、Ｖｅｑ２、Ｖ
ｄ 制御電圧 DＶ１、DＶ２ 電圧差

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３４Ｄ

Claims (18)

【特許請求の範囲】
1. 【請求項１】 データ端を有し、データを保存し、かつ
   保存されるデータに基づき該データ端において、データ
   電流を提供する少なくも一以上のメモリセルと、 第１比較端を有し、該第１比較端が該メモリセルのデー
   タ端に電気的に接続し、該第１比較端の電圧と参考電流
   との電圧差に基づき、対応するデータ信号を生成するセ
   ンシング素子と、 第１端を有し、該第１端が該センシング素子の第１比較
   端に電気的に接続し、該第１端に入力される電圧に基づ
   いて該第１端に電圧を生成する第１ロード素子と、 第２端を有し、該第２端が該センシング素子の第１比較
   端に電気的に接続してイネーブルするか、もしくは無効
   となり、イネーブルされる場合、該第２端に入力される
   電流に基づき該第２端に対応する電圧を生成し、かつ異
   なる入力電流に対応し異なる電圧を生成し、無効となる
   場合、該第２端に対する電流の入力を中止する第２ロー
   ド素子とを含んでなるメモリにおいて、 該メモリセルがデータ電流を提供する場合、該第２ロー
   ド素子は先にイネーブルされ、該データ電流が該第１比
   較端を介して、該第１ロード素子と第２ロード素子に入
   力され、該第２ロード素子のイネーブルされる時間が所
   定値を超えると該第２ロード素子は無効となり、該デー
   タ電流を該第１ロード素子に入力し、かつ第２ロード素
   子に対する入力を中止し、該センシング素子は、該第１
   比較端の電圧と該参考電圧との電圧差に基づき該データ
   信号を生成して該メモリがメモリセルに保存されたデー
   タを読取り、該第２ロード素子が無効となり、該センシ
   ング素子が、該第１比較端の電圧と該参考電圧との電圧
   差に基づきデータ信号を生成する場合、該第２端の電圧
   が該参考電圧と実質的に異なるように構成することを特
   徴するメモリ。
2. 【請求項２】 前記センシング素子には、別途第２比較
   端が設けられ、該メモリは、別途参考素子と、第３ロー
   ド素子とを具え、 該参考素子は、該第２比較端に電気的に接続する参考端
   を具え、該参考端に参考電流を提供し、 該第３ロード素子は、該第２比較端に電気的に接続する
   第３端を具え、該第3端に入力される電流に基づき電圧
   を生成し、 該第２ロードが無効となった場合、該参考電流は該第２
   比較端を介して該第３ロード素子の第３端に入力され、
   該第３ロード素子が該第３端に参考電圧を生成するよう
   に構成したこと特徴する請求項１に記載のメモリ。
3. 【請求項３】 前記メモリは、該第１比較端と該第２比
   較端との間に接続される等化素子を別途含み、該第２ロ
   ード素子がイネーブルされると、該等化素子が該第１比
   較端と第２比較端とを短絡させ、かつ該第１比較端の電
   圧を実質的に該第２比較端の電圧と同等にし、 該第２ロード素子が無効となると、該等化素子によって
   該第１比較端が該第２比較端と短絡しないように構成す
   ることを特徴する請求項２に記載のメモリ。
4. 【請求項４】 前記メモリは、該第2比較端に電気的に
   接続する第４端を具えた第４ロード素子を別途含み、該
   第4ロード素子は該第４端に入力される電流に基づき該
   第４端に電圧を生成し、 該第２ロード素子がイネーブルされると、該参考電流が
   該第２比較端を介して該第３ロード素子と、該第４ロー
   ド素子に入力されるように構成することを特徴する請求
   項２に記載のメモリ。
5. 【請求項５】 前記メモリは、該参考端と該第２比較端
   の間に電気的に接続され、該参考電流を該参考端から該
   第２比較端に伝送させるロード分離素子をさらに具える
   ことを特徴とする請求項２に記載のメモリ。
6. 【請求項６】 前記メモリは、該データ端と該第１比較
   端との間に電気的に接続された該データ電流を該データ
   端から該第１比較端に伝送させるロード分離素子をさら
   に具えることを特徴とする請求項１に記載のメモリ。
7. 【請求項７】 前記メモリセルは、フローティングゲー
   トを有する金属酸化膜半導体トランジスタか、ＯＮＯゲ
   ートを有する金属酸化膜半導体トランジスタ（ＳＯＮＯ
   Ｓ）か、またはマスク型リードオンリー・メモリを含む
   ことを特徴とする請求項１に記載のメモリ。
8. 【請求項８】 前記第１ロード素子の第１端の電圧が、
   該第２ロード素子の第２端電圧と等しくなると、該第１
   ロード素子の該第１端に入力される電流が、該第２ロー
   ド素子の該第２入力端で入力される電流より小さくなる
   ように構成することを特徴する請求項１に記載のメモ
   リ。
9. 【請求項９】 前記メモリセルに保存されたデータが第
   １データである場合、該メモリセルが第１データ電流を
   提供し、 該メモリセルに保存されたデータが第２データである場
   合、該メモリセルが第２データ電流を提供し、 該第１ロード素子に該第１データ電流が入力されて生成
   される電圧と、該第２データ電力が入力されてから生成
   される電圧との電圧差を第１電圧差とし、 該第２ロード素子に該第１データ電流が入力されてから
   生成される電圧と、該第２データ電流が入力されてから
   生成される電圧との電圧差を第２電圧差とし、かつ該第
   １電圧差が該第２電圧差より大きくなるように構成する
   ことを特徴とする請求項１に記載のメモリ。
10. 【請求項１０】 前記第２ロード素子は、ソースを有す
    るロードトランジスタと、該ソースと該第２端との間に
    電気的に接続するスイッチングトランジスタとを具え、 該第２ロード素子がイネーブルとなると、該スイッチン
    グトランジスタが導電し、該スイッチングトランジスタ
    を介して該第２端の電流を該ソースに入力し、該第２ロ
    ード素子が無効となると該スイッチング素子がオフとな
    り、該第２端の電流が実質的に該スイッチングトランジ
    スタを介して該ソースに入力されないようにしないよう
    に構成することを特徴とする請求項１に記載のメモリ。
11. 【請求項１１】 データを読取り、もしくは保存するた
    めのメモリの操作方法であって、 該メモリは、データ端を有し、データを保存し、かつ保
    存されるデータに基づき該データ端において、データ電
    流を提供する少なくも一以上のメモリセルと、 第１端を有し、該第１端が該データ端に電気的に接続
    し、該第１端に入力される電圧に基づき該第１端に電圧
    を生成する第１ロード素子と、 第２端を有し、該第２端が該第1端に電気的に接続して
    イネーブルするか、もしくは無効となる第２ロード素子
    とを含んでなり、 該第2ロード素子がイネーブルされると、該第２ロード
    素子は該第２端に入力される電流に基づき該第２端に対
    応する電圧を生成し、かつ異なる入力電流に対応し異な
    る電圧を生成し、無効となる場合、該第２端に対する電
    流の入力を中止するように構成され、 該メモリの操作方法は、該メモリセルがデータ電流を該
    データ端に提供し、 該第2ロード素子をイネーブルさせて該データ電流を該
    第1ロード素子と該第2ロード素子とに入力し、 該第２ロード素子のイネーブルされる時間が所定値を超
    えると、該第２ロード素子が無効となり、該データ電流
    を該第１ロード素子に入力して、該第２ロード素子に対
    する入力を中止し、 該第１ロード素子の第１端の電圧と、参考電圧とに基づ
    き該メモリセルに保存されたデータを判断するステップ
    を含んでなり、 該第２ロード素子が無効となり、センシング素子によっ
    て該第１端の電圧と該参考電圧との間の電圧差に基づき
    該メモリセルに保存されたデータを判断する場合、該第
    ２端の電圧が実質的に該参考電圧と異なるようにするこ
    とを特徴とするメモリの操作方法。
12. 【請求項１２】 前記メモリは、参考端を具え、かつ該
    参考端に参考電流を提供する参考素子と、 第３端を具え、該第３端が該参考端に接続し、該第３端
    に入力される電流に基づき該第３端に電圧を生成する第
    ３ロード素子とをさらに含んでなり、 該第２ロード素子が無効となると、該参考電流が該第３
    端に入力され、該第３ロード素子が該第３端に参考電圧
    を生成するように構成されることを特徴とする請求項１
    １に記載のメモリの操作方法。
13. 【請求項１３】 前記第２ロード素子がイネーブルされ
    ると、該第１端を第３端とを短絡させ、該第１端の電圧
    を該第３端の電圧と実質的に同等となるようにし、 該第２ロード素子が無効となると、該第１端と該第３端
    とが短絡しないようにするステップをさらに含むことを
    特徴とする請求項１２に記載のメモリの操作方法。
14. 【請求項１４】 前記メモリは、該参考端と第３端との
    間に電気的に接続され、該参考電流を該参考端から該第
    ３端に伝送するロード分離素子をさらに含むことを特徴
    とする請求項１２に記載のメモリの操作方法。
15. 【請求項１５】 前記メモリは、該データ端と第１端と
    の間に電気的に接続され、該データ電流を該データ端か
    ら第１端に伝送するロード分離素子をさらに含むことを
    特徴とする請求項１１に記載のメモリの操作方法。
16. 【請求項１６】 前記メモリセルは、フローティングゲ
    ートを有する金属酸化膜半導体トランジスタか、ＯＮＯ
    ゲートを有する金属酸化膜半導体トランジスタ（ＳＯＮ
    ＯＳ）か、またはマスク型リードオンリー・メモリを含
    むことを特徴とする請求項１１に記載のメモリの操作方
    法。
17. 【請求項１７】 前記第１ロード素子の第１端電圧が前
    記第２ロード素子の第２端の電圧と等しい場合、該第１
    ロード素子の第１端に入力された電流が、該第２ロード
    素子の第２端に入力された電流より小さくなることを特
    徴とする請求項１１に記載のメモリの操作方法。
18. 【請求項１８】 前記メモリセルに保存されたデータが
    第１データである場合、該メモリセルが第１データ電流
    を提供し、 該メモリセルに保存されたデータが第２データである場
    合、該メモリセルが第２データ電流を提供し、 該第１ロード素子に該第１データ電流が入力されて生成
    される電圧と、該第２データ電力が入力されてから生成
    される電圧との電圧差を第１電圧差とし、 該第２ロード素子に該第１データ電流が入力されてから
    生成される電圧と、該第２データ電流が入力されてから
    生成される電圧との電圧差を第２電圧差とし、かつ該第
    １電圧差が該第２電圧差より大きくなるようにすること
    を特徴する請求項１１に記載のメモリの操作方法。