JP2003316726A - Data transfer method and device therefor, and image display device used for it - Google Patents
Data transfer method and device therefor, and image display device used for itInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、データを転送する
データ転送方法およびその装置、並びにそれに用いられ
る画像表示装置に係り、特に、データを連続して転送す
る技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer method and device for transferring data, and an image display device used therefor, and more particularly to a technique for continuously transferring data.
【０００２】[0002]
【従来の技術】従来において、図１４（ａ）に示すよう
に、アドレスデータＡと、書込み用のデータＤとを連続
して転送して、転送されたアドレスデータＡに対応する
アドレスに、転送されたデータＤを書き込むことで、デ
ータ転送が行われている。この方法では、転送されるデ
ータの容量が多くなると、転送時間がかかる。2. Description of the Related Art Conventionally, as shown in FIG. 14A, address data A and write data D are continuously transferred and transferred to an address corresponding to the transferred address data A. Data transfer is performed by writing the written data D. In this method, if the amount of data to be transferred increases, the transfer time will increase.
【０００３】そこで、転送時間の低減を図るために、複
数のデータを連続して転送し、これらのデータを先頭ア
ドレスに付随した複数のアドレスに書き込むデータ転送
（以下、『バースト転送』と呼ぶ）方法が一般に知られ
ている。Therefore, in order to reduce the transfer time, a plurality of data are continuously transferred, and these data are written to a plurality of addresses associated with the head address (hereinafter referred to as "burst transfer"). Methods are generally known.
【０００４】かかる方法では、図１４（ｂ）に示すよう
に、先頭アドレスデータＡ0と、例えば４つのデータ
Ｄ0，Ｄ1，Ｄ2，Ｄ3とを連続して転送する。転送された
先頭アドレスデータＡ0に対応するアドレスから『１』
を加算（、あるいは減算）して、先頭アドレスに連続す
るアドレスデータＡ1を生成する。生成されたアドレス
データＡ1に対応するアドレスから『１』を加算（、あ
るいは減算）して、そのアドレスに連続するアドレスデ
ータＡ2を生成する。以下、同様にして、先頭アドレス
に連続したアドレスデータＡ0，Ａ1，Ａ2，Ａ3を順次生
成する。先頭アドレスを含んで生成されたアドレスデー
タＡ0，Ａ1，Ａ2，Ａ3にそれぞれ対応する各々のアドレ
スに、転送された４つのデータＤ0，Ｄ1，Ｄ2，Ｄ3をそ
れぞれ書き込むことで、データ転送が行われている。In this method, as shown in FIG. 14B, the head address data A 0 and, for example, four pieces of data D 0 , D 1 , D 2 , D 3 are continuously transferred. "1" from the address corresponding to the transferred start address data A 0
Is added (or subtracted) to generate address data A 1 continuous with the start address. “1” is added (or subtracted) from the address corresponding to the generated address data A 1 to generate address data A 2 continuous to that address. Thereafter, similarly, address data A 0 , A 1 , A 2 , and A 3 consecutive to the head address are sequentially generated. The transferred four pieces of data D 0 , D 1 , D 2 , D 3 are written to the respective addresses corresponding to the address data A 0 , A 1 , A 2 , A 3 generated including the start address. Therefore, data transfer is being performed.
【０００５】この方法では、図１４（ａ），図１４
（ｂ）の比較からもわかるように、バースト転送を行っ
ている間、アドレスデータに関しては先頭アドレスデー
タのみを転送するだけでデータを連続して転送すること
ができ、後続の付随したアドレスデータを転送する必要
はなく、その分だけ転送時間を低減させることができ
る。また、中央演算処理装置（ＣＰＵ）は個々のデータ
に対するアドレスを出力する必要がなくなるので、負荷
の低減を図ることができる。According to this method, as shown in FIGS.
As can be seen from the comparison in (b), during the burst transfer, regarding the address data, the data can be continuously transferred by transferring only the head address data, and the subsequent accompanying address data can be transferred. There is no need to transfer, and the transfer time can be reduced accordingly. Further, since the central processing unit (CPU) does not need to output the address for each data, the load can be reduced.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、書込み
先アドレスが不連続なデータを転送するには１回のバー
スト転送のみで転送を行うことができない。例えば、Ｄ
0，Ｄ1，Ｄ2，Ｄ3，Ｄ4，Ｄ5，Ｄ6，Ｄ7の順にデータを
転送するときにおいて、データＤ3に対応するアドレス
と、データＤ4に対応するアドレスとが連続していない
場合には、Ｄ0，Ｄ 1，Ｄ2，Ｄ3までバースト転送を行っ
た後、先頭アドレスとしてデータＤ4に対応するアドレ
スを改めて転送し直さなければならない。[Problems to be Solved by the Invention] However, writing
To transfer data with discontinuous destination addresses, use one bar
It is not possible to transfer only with the strike transfer. For example, D
0, D1, D2, D3, DFour, DFive, D6, D7Data in order
When transferring data D3Address corresponding to
And data DFourIs not continuous with the address corresponding to
In case D0, D 1, D2, D3Burst transfer up to
And then data D as the start addressFourAddress corresponding to
You have to transfer the data again.
【０００７】かかる問題を解決するために、例えば加算
あるいは減算する値を『１』以外の所定値にしてバース
ト転送を行う手法なども考えられる。しかし、このよう
な手法においても、データをランダムに書き込む場合に
おいては汎用性がない。In order to solve such a problem, for example, a method of performing burst transfer by setting a value to be added or subtracted to a predetermined value other than "1" can be considered. However, even in such a method, there is no versatility when writing data randomly.
【０００８】本発明は、このような事情に鑑みてなされ
たものであって、不連続のアドレスであってもデータを
連続して転送することができるデータ転送方法およびそ
の装置、並びにそれに用いられる画像表示装置を提供す
ることを目的とする。The present invention has been made in view of the above circumstances, and is used for a data transfer method and apparatus for continuously transferring data even with discontinuous addresses, and an apparatus therefor. An object is to provide an image display device.
【０００９】[0009]
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、請求項１に記載の発明は、データを転送するデータ
転送方法であって、第１データと複数の第２データとを
転送し、転送された前記第１データに基づいて、予め記
憶された互いに書込み先の異なる複数のアドレスの組み
合わせから１つのアドレスの組み合わせを選択し、選択
されたアドレスの組み合わせを構成する各々のアドレス
に、転送された前記第２データをそれぞれ書き込むこと
を特徴とするものである。The present invention has the following constitution in order to achieve such an object. That is, the invention according to claim 1 is a data transfer method for transferring data, which transfers first data and a plurality of second data, and is stored in advance based on the transferred first data. It is characterized in that one combination of addresses is selected from a plurality of combinations of different write destinations, and the transferred second data is written to each address that constitutes the selected combination of addresses. It is a thing.
【００１０】〔作用・効果〕請求項１に記載の発明によ
れば、第１データと複数の第２データとを転送し、転送
された第１データに基づいて、予め記憶された互いに書
込み先の異なる複数のアドレスの組み合わせから１つの
アドレスの組み合わせを選択し、選択されたアドレスの
組み合わせを構成する各々のアドレスに、転送された第
２データをそれぞれ書き込むことで、不連続のアドレス
であっても第１データと複数の第２データとを連続して
転送することができる。[Operation / Effect] According to the invention described in claim 1, the first data and the plurality of second data are transferred, and based on the transferred first data, the mutually stored write destinations are stored in advance. One of the address combinations is selected from a plurality of different address combinations, and the transferred second data is written to each of the addresses forming the selected address combination. Can also continuously transfer the first data and the plurality of second data.
【００１１】複数のアドレスの組み合わせは固定された
ものに限定されず、書き換え可能にすることもできる。
すなわち、第３データと複数の第４データとを転送し、
転送された第３データに基づいて、複数のアドレスの組
み合わせから１つのアドレスの組み合わせを選択し、選
択されたアドレスの組み合わせを構成する各々のアドレ
スから、転送された第４データに基づく各々のアドレス
にそれぞれ書き換えて、新たなるアドレスの組み合わせ
として記憶する（請求項２に記載の発明）ことで、複数
のアドレスの組み合わせを書き換え可能にすることがで
きる。かかる方法によって、書込み先のアドレスを自由
に設定して、データを連続して転送することができる。The combination of a plurality of addresses is not limited to a fixed combination, and may be rewritable.
That is, the third data and the plurality of fourth data are transferred,
An address combination is selected from a plurality of address combinations based on the transferred third data, and each address based on the transferred fourth data is selected from the respective addresses that form the selected address combination. By rewriting each of them and storing as a new combination of addresses (the invention according to claim 2), it is possible to rewrite a combination of a plurality of addresses. By such a method, it is possible to freely set the write destination address and continuously transfer data.
【００１２】また、このような請求項２に記載の発明に
対して、バースト転送を組み合わせることもできる。す
なわち、第５データと複数の第６データとを転送し、転
送された第５データを先頭アドレスとし、先頭アドレス
から所定値を加算あるいは減算し、加算時には加算され
たアドレスから上述した所定値を加算する工程を複数回
繰り返すことで先頭アドレスに付随した付随アドレスを
順次生成し、減算時には減算されたアドレスから上述し
た所定値を減算する工程を複数回繰り返すことで先頭ア
ドレスに付随した付随アドレスを順次生成し、先頭アド
レスを含んだ付随アドレスを構成する各々のアドレス
に、転送された第６データをそれぞれ書き込む（請求項
３に記載の発明）ことで、第６のデータを先頭アドレス
に付随したアドレスに書き込むことができる。なお、本
明細書中での『バースト転送』とは、複数のデータを連
続して転送し、これらのデータを先頭アドレスに付随し
た複数のアドレスにそれぞれ書き込むことをいう。従っ
て、所定値が『１』以外の値に係るデータ転送において
も、本明細書中では『バースト転送』とする。Further, burst transfer can be combined with the invention described in claim 2. That is, the fifth data and the plurality of sixth data are transferred, the transferred fifth data is used as a start address, a predetermined value is added or subtracted from the start address, and at the time of addition, the above-mentioned predetermined value is added from the added address. By repeating the process of adding a plurality of times, the attendant address associated with the start address is sequentially generated, and at the time of subtraction, the process of subtracting the above-mentioned predetermined value from the subtracted address is repeated a plurality of times to determine the attendant address associated with the start address. The sixth data is attached to the head address by sequentially generating and writing the transferred sixth data to the respective addresses that form the associated address including the head address (the invention according to claim 3). You can write to the address. It should be noted that in the present specification, "burst transfer" means that a plurality of data are continuously transferred and these data are respectively written to a plurality of addresses associated with the head address. Therefore, even in the data transfer in which the predetermined value is a value other than "1", it is referred to as "burst transfer" in this specification.
【００１３】このような請求項３に記載の発明に対し
て、アドレスの組み合わせに基づくデータ転送、アドレ
スの組み合わせの書き換え、またはバースト転送のいず
れかを選択して切り換えるようにすることもできる。す
なわち、第７データを転送し、（ａ）転送された第１デ
ータに基づいて、予め記憶された互いに書込み先の異な
る複数のアドレスの組み合わせから１つのアドレスの組
み合わせを選択し、選択されたアドレスの組み合わせを
構成する各々のアドレスに、転送された第２データをそ
れぞれ書き込む第１連続書込みモード、（ｂ）転送され
た第３データに基づいて、複数のアドレスの組み合わせ
から１つのアドレスの組み合わせを選択し、選択された
アドレスの組み合わせを構成する各々のアドレスから、
転送された第４データに基づく各々のアドレスにそれぞ
れ書き換えて、新たなるアドレスの組み合わせとして記
憶するアドレス書き換えモード、（ｃ）転送された第５
データを先頭アドレスとし、先頭アドレスから所定値を
加算あるいは減算し、加算時には加算されたアドレスか
ら上述した所定値を加算する工程を複数回繰り返すこと
で先頭アドレスに付随した付随アドレスを順次生成し、
減算時には減算されたアドレスから上述した所定値を減
算する工程を複数回繰り返すことで先頭アドレスに付随
した付随アドレスを順次生成し、先頭アドレスを含んだ
付随アドレスを構成する各々のアドレスに、転送された
第６データをそれぞれ書き込む第２連続書込みモードの
いずれかを、転送された第７データが選択して切り換え
る（請求項４に記載の発明）ことで、（ａ）の第１書込
みモードがアドレスの組み合わせに基づくデータ転送、
（ｂ）のアドレス書き換えモードがアドレスの組み合わ
せの書き換え、（ｃ）の第２書込みモードがバースト転
送であるので、上記切換を容易に行うことができる。With respect to the invention described in claim 3, it is also possible to selectively switch data transfer based on address combinations, rewriting of address combinations, or burst transfer. That is, the seventh data is transferred, and (a) based on the transferred first data, one address combination is selected from a plurality of prestored combinations of different write destinations, and the selected address is selected. A first continuous write mode for writing the transferred second data to each address forming the combination, and (b) a combination of one address from a combination of a plurality of addresses based on the transferred third data. From each of the addresses that make up the selected combination of addresses,
Address rewriting mode in which each address is rewritten based on the transferred fourth data and stored as a new address combination, (c) transferred fifth
Data is used as the start address, a predetermined value is added or subtracted from the start address, and at the time of addition, the process of adding the above-mentioned predetermined value from the added address is repeated a plurality of times to sequentially generate the accompanying addresses accompanying the start address,
At the time of subtraction, the process of subtracting the above-mentioned predetermined value from the subtracted address is repeated a plurality of times to sequentially generate incidental addresses attached to the start address, and the addresses are transferred to each address forming the incident address including the start address. The transferred 7th data selects and switches one of the 2nd continuous write modes for writing the 6th data respectively (the invention according to claim 4). Data transfer based on a combination of
Since the address rewriting mode in (b) is rewriting the combination of addresses and the second writing mode in (c) is burst transfer, the above switching can be easily performed.
【００１４】また、請求項５に記載の発明は、データを
転送するデータ転送装置であって、データを転送する転
送路と、互いに書込み先の異なるアドレスの組み合わせ
を複数に記憶するアドレス記憶手段と、前記転送路によ
って転送された第１のデータに基づいて、前記アドレス
記憶手段に記憶された前記複数のアドレスの組み合わせ
から１つのアドレスの組み合わせを選択するアドレス選
択手段とを備え、前記アドレス選択手段によって選択さ
れたアドレスの組み合わせを構成する各々のアドレス
に、前記転送路によって転送された第２データをそれぞ
れ書き込むことを特徴とするものである。According to a fifth aspect of the present invention, there is provided a data transfer device for transferring data, comprising: a transfer path for transferring the data; and an address storage means for storing a plurality of combinations of addresses having different write destinations. Address selecting means for selecting one address combination from the plurality of address combinations stored in the address storing means on the basis of the first data transferred by the transfer path. The second data transferred by the transfer path is written to each address forming the combination of addresses selected by.
【００１５】〔作用・効果〕請求項５に記載の発明によ
れば、転送路によって転送された第１データに基づい
て、アドレス記憶手段に記憶された互いに書込み先の異
なる複数のアドレスの組み合わせから１つのアドレスの
組み合わせを、アドレス選択手段によって選択し、選択
されたアドレスの組み合わせを構成する各々のアドレス
に、転送路によって転送された第２データをそれぞれ書
き込むことで、不連続のアドレスであっても第１データ
と複数の第２データとを連続して転送することができ
る。つまり、請求項５に記載の発明に係るデータ転送装
置によれば、請求項１に記載の発明に係るデータ転送方
法を好適に実施することができる。[Operation / Effect] According to the invention described in claim 5, based on the first data transferred by the transfer path, a combination of a plurality of addresses stored in the address storage means and having different write destinations is selected. A single address combination is selected by the address selection means, and the second data transferred by the transfer path is written to each of the addresses that form the selected address combination so that the addresses are discontinuous. Can also continuously transfer the first data and the plurality of second data. That is, according to the data transfer device of the fifth aspect of the invention, the data transfer method of the first aspect of the invention can be preferably implemented.
【００１６】また、請求項５に記載の発明は、下記の請
求項６から請求項８に記載の発明ように構成することが
できる。すなわち、請求項６に記載の発明は、請求項５
に記載のデータ転送装置において、前記転送路によって
転送された第３データに基づいて、前記複数のアドレス
の組み合わせから１つのアドレスの組み合わせを選択
し、選択されたアドレスの組み合わせを構成する各々の
アドレスから、前記転送路によって転送された第４デー
タに基づく各々のアドレスにそれぞれ書き換えて、新た
なるアドレスの組み合わせとして記憶するように、前記
アドレス記憶手段は構成されていることを特徴とするも
のである。The invention described in claim 5 can be configured as the inventions described in claims 6 to 8 below. That is, the invention described in claim 6 is the same as claim 5
In the data transfer device described in [1], based on the third data transferred by the transfer path, one address combination is selected from a combination of the plurality of addresses, and each address forming the selected address combination is selected. From the above, the address storage means is configured to rewrite each address based on the fourth data transferred by the transfer path and store it as a new combination of addresses. .
【００１７】〔作用・効果〕請求項６に記載の発明によ
れば、請求項２に記載の発明に係るデータ転送方法を好
適に実施することができる。[Operation / Effect] According to the invention described in claim 6, the data transfer method according to the invention described in claim 2 can be preferably implemented.
【００１８】請求項７に記載の発明は、請求項６に記載
のデータ転送装置において、前記転送路によって転送さ
れた第５データを先頭アドレスとし、前記先頭アドレス
から所定値を加算あるいは減算し、加算時には加算され
たアドレスから前記所定値を加算する工程を複数回繰り
返すことで先頭アドレスに付随した付随アドレスを順次
生成し、減算時には減算されたアドレスから前記所定値
を減算する工程を複数回繰り返すことで先頭アドレスに
付随した付随アドレスを順次生成するアドレス生成手段
を備え、前記先頭アドレスを含んだ前記付随アドレスを
構成する各々のアドレスに、前記転送路によって転送さ
れた第６データをそれぞれ書き込むことを特徴とするも
のである。According to a seventh aspect of the present invention, in the data transfer apparatus according to the sixth aspect, the fifth data transferred by the transfer path is used as a head address, and a predetermined value is added or subtracted from the head address, At the time of addition, the step of adding the predetermined value from the added address is repeated a plurality of times to sequentially generate the accompanying addresses attached to the head address, and at the time of subtraction, the step of subtracting the predetermined value from the subtracted address is repeated a plurality of times. In this way, an address generating means for sequentially generating the associated addresses associated with the head address is provided, and the sixth data transferred by the transfer path is written to each address forming the associated address including the head address. It is characterized by.
【００１９】〔作用・効果〕請求項７に記載の発明によ
れば、請求項３に記載の発明に係るデータ転送方法を好
適に実施することができる。[Operation / Effect] According to the invention described in claim 7, the data transfer method according to the invention described in claim 3 can be preferably implemented.
【００２０】請求項８に記載の発明は、請求項７に記載
のデータ転送装置において、（Ａ）前記転送路によって
転送された前記第１データに基づいて、前記アドレス記
憶手段に記憶された複数のアドレスの組み合わせから１
つのアドレスの組み合わせを前記アドレス選択手段によ
って選択し、選択されたアドレスの組み合わせを構成す
る各々のアドレスに、前記転送路によって転送された前
記第２データをそれぞれ書き込む第１書込みモード、
（Ｂ）前記転送路によって転送された前記第３データに
基づいて、前記アドレス記憶手段に記憶された前記複数
のアドレスの組み合わせから１つのアドレスの組み合わ
せを選択し、選択されたアドレスの組み合わせを構成す
る各々のアドレスから、前記転送路によって転送された
前記第４データに基づく各々のアドレスにそれぞれ書き
換えて、新たなるアドレスの組み合わせとしてアドレス
記憶手段に記憶するアドレス書き換えモード、または、
（Ｃ）前記転送路によって転送された前記第５データを
先頭アドレスとし、その先頭アドレスに付随した付随ア
ドレスを前記アドレス生成手段によって順次生成し、前
記先頭アドレスを含んだ前記付随アドレスを構成する各
々のアドレスに、転送された前記第６データをそれぞれ
書き込む第２書込みモードのいずれかを選択して切り換
えるモード切換手段を備えていることを特徴とするもの
である。According to an eighth aspect of the invention, in the data transfer apparatus according to the seventh aspect, (A) a plurality of addresses stored in the address storage means based on the first data transferred by the transfer path. 1 from the combination of addresses
A first write mode in which a combination of two addresses is selected by the address selection means, and the second data transferred by the transfer path is written to each address forming the selected combination of addresses,
(B) Based on the third data transferred by the transfer path, one address combination is selected from the plurality of address combinations stored in the address storage means, and the selected address combination is configured. An address rewriting mode in which each address to be rewritten to each address based on the fourth data transferred by the transfer path and stored in the address storage means as a new address combination, or
(C) The fifth data transferred by the transfer path is used as a start address, and the associated addresses associated with the start address are sequentially generated by the address generating means to form the associated address including the start address. Mode switching means for selecting and switching one of the second write modes for writing the transferred sixth data to the address of the above.
【００２１】〔作用・効果〕請求項８に記載の発明によ
れば、請求項４に記載の発明に係るデータ転送方法を好
適に実施することができる。[Operation / Effect] According to the invention described in claim 8, the data transfer method according to the invention described in claim 4 can be preferably implemented.
【００２２】また、請求項９に記載の発明は、請求項５
から請求項８のいずれかに記載のデータ転送装置に用い
られる画像表示装置であって、データを転送する転送路
と、互いに書込み先の異なるアドレスの組み合わせを複
数に記憶するアドレス記憶手段と、前記転送路によって
転送された第１のデータに基づいて、前記アドレス記憶
手段に記憶された前記複数のアドレスの組み合わせから
１つのアドレスの組み合わせを選択するアドレス選択手
段と、前記アドレス選択手段によって選択されたアドレ
スの組み合わせを構成する各々のアドレスに、前記転送
路によって転送された第２データをそれぞれ書き込み、
書き込まれたデータに基づいて画像を処理する画像処理
手段と、前記画像処理手段によって処理された画像を出
力表示する出力表示手段とを備えていることを特徴とす
るものである。The invention according to claim 9 is the same as claim 5
9. An image display device used in the data transfer device according to claim 8, wherein a transfer path for transferring data, an address storage means for storing a plurality of combinations of addresses to which writing is different from each other, Address selection means for selecting one address combination from the plurality of address combinations stored in the address storage means based on the first data transferred by the transfer path; and the address selection means. The second data transferred by the transfer path is written to each of the addresses forming the address combination,
An image processing means for processing an image based on the written data, and an output display means for outputting and displaying the image processed by the image processing means are provided.
【００２３】〔作用・効果〕請求項９に記載の発明によ
れば、不連続のアドレスであってもデータ転送装置によ
ってデータを転送することができるので、不連続のアド
レスであっても従来と比較して、画像処理手段によって
データに基づく画像処理を短時間で行うことができると
ともに、出力表示手段によって画像を短時間に出力表示
することができる。[Operation / Effect] According to the invention described in claim 9, since data can be transferred by the data transfer device even if the address is discontinuous, even if the address is discontinuous, it is different from the conventional one. In comparison, the image processing unit can perform image processing based on the data in a short time, and the output display unit can output and display the image in a short time.
【００２４】また、請求項９に記載の発明に係る画像表
示装置は、それを有する装置であれば、その装置に適用
することができ、その装置については限定されない。例
えば、画像表示装置は、遊技機（請求項１０に記載の発
明）あるいはゲーム機（請求項１２に記載の発明）に備
えられていてもよい。遊技機やゲーム機の場合、臨場感
のある画像を表示するにはデータのアドレスがランダ
ム、すなわち不連続となるので、請求項１０，１２に記
載の発明のようにこれらの装置に適用するときには、不
連続のアドレスであっても従来と比較して、出力表示手
段によって画像を短時間に出力表示することができる。
その結果、臨場感のある画像を短時間に出力表示するこ
とができ、遊技者の面白味を永続させることができる。
また、画像処理に伴う中央演算処理装置（ＣＰＵ）の負
荷軽減を図ることもできる。Further, the image display device according to the invention described in claim 9 can be applied to the device as long as it has the device, and the device is not limited. For example, the image display device may be provided in a game machine (the invention described in claim 10) or a game machine (the invention described in claim 12). In the case of a game machine or a game machine, since data addresses are random, that is, discontinuous, in order to display a realistic image, when applying to these devices as in the invention according to claims 10 and 12, Even when the addresses are discontinuous, it is possible to output and display the image in a short time by the output display means as compared with the related art.
As a result, a realistic image can be output and displayed in a short time, and the interest of the player can be kept permanent.
It is also possible to reduce the load on the central processing unit (CPU) associated with image processing.
【００２５】遊技機は、例えばパチンコ機（請求項１１
に記載の発明）であればよいし、ゲーム機は、例えばス
ロットマシン（請求項１３に記載の発明）、パチンコ機
とスロットマシンとを融合させたもの（請求項１４に記
載の発明）であればよい。The gaming machine is, for example, a pachinko machine (claim 11).
The invention may be a slot machine (the invention of claim 13), or a combination of a pachinko machine and a slot machine (the invention of claim 14). Good.
【００２６】[0026]
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。本実施例では、画像表示装置を遊技機
に適用し、その遊技機の一例として弾球遊技機の一種で
あるパチンコ機、特に、第１種パチンコ遊技機を用いて
説明する。なお、本発明を第３種パチンコ遊技機（権利
物とも呼ばれる）の遊技機や、あるいは遊技機以外のゲ
ーム機、例えばコイン遊技機、スロットマシン等の装
置、さらには画像表示装置を有する他の装置に用いるこ
とは、当然に可能である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In this embodiment, the image display device is applied to a game machine, and as an example of the game machine, a pachinko machine, which is a kind of ball game machine, particularly a first-class pachinko game machine will be described. It should be noted that the present invention is applicable to a third-class pachinko gaming machine (also referred to as a right-of-use) gaming machine, or a gaming machine other than the gaming machine, such as a coin gaming machine, a slot machine, or another device, and an image display device. It is naturally possible to use it in a device.
【００２７】図１は、本実施例のパチンコ機の概略正面
図であり、図２はパチンコ機の遊技盤の概略正面図であ
る。本実施例のパチンコ機Ｐは、図１に示すように、遊
技盤１と、球を貯留する上受け皿２および下受け皿３
と、球を遊技盤１へ発射するための発射ハンドル４とを
備えている。遊技盤１は、前面枠１ａに嵌め込まれたポ
リカーボネート製の透明板１ｂに覆われている。FIG. 1 is a schematic front view of a pachinko machine of this embodiment, and FIG. 2 is a schematic front view of a game board of the pachinko machine. As shown in FIG. 1, the pachinko machine P of this embodiment has a game board 1, an upper tray 2 and a lower tray 3 for storing balls.
And a firing handle 4 for firing a ball to the game board 1. The game board 1 is covered with a transparent plate 1b made of polycarbonate fitted in the front frame 1a.
【００２８】図２に示すように、遊技盤１の周囲には、
球が入賞することにより５個から１５個の球が払い出さ
れる複数の普通入賞口５が設けられている。また、遊技
盤１の中央には、複数種類の識別情報としての図柄等を
表示する液晶ディスプレイ（以下単に「ＬＣＤ」と略
す）６が設けられている。このＬＣＤ６の表示画面は、
例えば、縦方向に３分割されており、つまり、上段，中
段，下段の３段で構成されており、３分割された各段の
表示領域において、それぞれ右から左へ横方向にスクロ
ールしながら図柄の変動表示が行われる。As shown in FIG. 2, around the game board 1,
There are provided a plurality of ordinary winning openings 5 from which 5 to 15 balls are paid out by winning the balls. Further, at the center of the game board 1, a liquid crystal display (hereinafter, simply abbreviated as “LCD”) 6 for displaying symbols and the like as a plurality of types of identification information is provided. The display screen of this LCD 6 is
For example, it is divided into three parts in the vertical direction, that is, it is composed of three stages of upper, middle, and lower, and in each of the three divided display areas, the pattern is scrolled horizontally from right to left, respectively. The variable display is displayed.
【００２９】ＬＣＤ６の上方には、表面に「○」と
「×」との普通図柄が表示された２つのＬＥＤ（発光ダ
イオード）９ａ，９ｂで構成された普通図柄表示装置９
が配設されている。この普通図柄表示装置９では、遊技
領域に打ち込まれた球がＬＣＤ６の両側に配設されたゲ
ート１０を通過した場合に、「○」と「×」とのＬＥＤ
９ａ，９ｂを交互に点灯させる変動表示が行われる。か
かる変動表示が「○」のＬＥＤ９ａで終了した場合に
は、当りとなってＬＣＤ６の下方の普通電動役物７が所
定時間（例えば０．５秒間）二点鎖線で示すように開放
され、この普通電動役物７に球が入り易くなる。Above the LCD 6, a normal symbol display device 9 composed of two LEDs (light emitting diodes) 9a and 9b on the surface of which normal symbols "○" and "x" are displayed.
Is provided. In this normal symbol display device 9, when a ball hit in the game area passes through the gates 10 arranged on both sides of the LCD 6, an LED of "O" and "X"
A variable display in which 9a and 9b are alternately turned on is displayed. When such a fluctuation display ends with the LED 9a of "O", the normal electric accessory 7 below the LCD 6 is opened for a predetermined time (for example, 0.5 seconds) as shown by the chain double-dashed line. Ordinarily, the ball easily enters the electric accessory 7.
【００３０】ＬＣＤ６の下方に配設された普通電動役物
７には、図柄作動口（第１種始動口）７ａが設けられ、
球がこの図柄作動口７ａを通過することにより、前記し
たＬＣＤ６の変動表示が開始される。図柄作動口７ａの
下方には、特定入賞口（大入賞口）８が設けられてい
る。この特定入賞口８は、ＬＣＤ６の変動後の表示結果
が予め定められた図柄の組み合わせの１つと一致する場
合に、大当たりとなって、球が入賞しやすいように所定
時間（例えば、３０秒経過するまで、あるいは、球が１
０個入賞するまで）開放される入賞口である。The normal electric accessory 7 disposed below the LCD 6 is provided with a symbol operating port (first type starting port) 7a,
When the sphere passes through the symbol operating port 7a, the variable display of the LCD 6 is started. A specific winning opening (big winning opening) 8 is provided below the symbol working opening 7a. The specific winning opening 8 is a jackpot when the display result after the LCD 6 changes corresponds to one of the predetermined symbol combinations, and a predetermined time (for example, 30 seconds elapses) so that the ball can easily win. Or until the ball is 1
It is a winning opening that is opened (until 0 is won).
【００３１】この特定入賞口８内には、Ｖゾーン８ａが
設けられており、特定入賞口８の開放中に、球がＶゾー
ン８ａ内を通過すると、継続権が成立して、特定入賞口
８の閉鎖後、再度、その特定入賞口８が所定時間（又
は、特定入賞口８に球が所定個数入賞するまで）開放さ
れる。この特定入賞口８の開閉動作は、最高で１６回
（１６ラウンド）繰り返し可能にされており、開閉動作
の行われ得る状態が、いわゆる所定の遊技価値が付与さ
れた状態（特別遊技状態）である。A V zone 8a is provided in the specific winning opening 8, and when the ball passes through the V zone 8a while the specific winning opening 8 is open, the continuation right is established and the specific winning opening is formed. After closing 8, the specific winning opening 8 is opened again for a predetermined time (or until a predetermined number of balls are won in the specific winning opening 8). The opening / closing operation of the specific winning opening 8 can be repeated up to 16 times (16 rounds), and the state in which the opening / closing operation can be performed is a state in which a so-called predetermined game value is given (special game state). is there.
【００３２】なお、第３種パチンコ遊技機において所定
の遊技価値が付与された状態（特別遊技状態）とは、Ｌ
ＣＤ６の変動後の表示結果が予め定められた図柄の組み
合わせの１つと一致する場合に、特定入賞口が所定時間
開放されることをいう。この特定入賞口の開放中に、球
がその特定入賞口内へ入賞すると、特定入賞口とは別に
設けられた大入賞口が所定時間、所定回数開放される。The state (special game state) in which a predetermined game value is given to the third-class pachinko gaming machine is L
It means that the specific winning opening is opened for a predetermined time when the display result after the change of the CD 6 matches one of the predetermined symbol combinations. When the ball wins the special winning opening during the opening of the specific winning opening, the special winning opening provided separately from the specific winning opening is opened for a predetermined time and a predetermined number of times.
【００３３】また、パチンコ機Ｐは、図３に示すよう
に、このパチンコ機Ｐ全体を制御する制御基盤１１と、
ＬＣＤ６（図２参照）を有する画像表示装置２１とを備
えている。制御基盤１１は、メモリや中央演算処理装置
（以下、『ＣＰＵ』と呼ぶ）等で構成されるマイクロコ
ンピュータである主制御部１２と、普通入賞口５（図２
参照）へ入賞した球をそれぞれ検出する普通入賞スイッ
チ１３と、図柄作動口（第１種始動口）７ａ（図２参
照）を通過した球を検出する第１種始動口スイッチ１４
と、特定入賞口８内のＶゾーン８ａ（図２参照）へ入賞
した球を検出するＶカウントスイッチ１５と、特定入賞
口８内のＶゾーン８ａ以外へ入賞した球を検出する１０
カウントスイッチ１６と、特定の値を出力するカウンタ
１７と、特定入賞口８を開閉する開閉ソレノイド１８
と、画像表示装置２１のインターフェイス２２に通信可
能に接続されるインターフェイス１９とを備えている。Further, as shown in FIG. 3, the pachinko machine P includes a control board 11 for controlling the entire pachinko machine P,
An image display device 21 having an LCD 6 (see FIG. 2) is provided. The control board 11 includes a main control unit 12 which is a microcomputer including a memory, a central processing unit (hereinafter referred to as “CPU”), and a normal winning opening 5 (see FIG. 2).
Ordinary winning switch 13 for detecting each of the balls that have won the prize, and a first-type starting port switch 14 for detecting the balls that have passed through the symbol operating port (first-type starting port) 7a (see FIG. 2).
And a V count switch 15 for detecting a ball that has won a V zone 8a (see FIG. 2) in the specific winning opening 8 and a ball for winning a ball other than the V zone 8a in the specific winning opening 8 10
A count switch 16, a counter 17 that outputs a specific value, and an open / close solenoid 18 that opens and closes the specific winning opening 8.
And an interface 19 communicatively connected to the interface 22 of the image display device 21.
【００３４】以下、制御基盤１１で行われる処理につい
て、図４のフローチャートを参照して説明する。The processing performed by the control board 11 will be described below with reference to the flowchart of FIG.
【００３５】ステップＳ１では、遊技者は、発射ハンド
ル４によって球を遊技盤１内に発射し、遊技を開始す
る。遊技盤１内に打ち込まれた一部の球は普通電動役物
７にまで導かれ、普通電動役物７の図柄作動口７ａを通
過することにより、第１種始動口スイッチ１４が球を検
出し、始動開始信号を主制御部１２に送信するととも
に、入賞信号を主制御部１２に送信する。また、普通入
賞口５へ球が入賞した場合にも、普通入賞スイッチ１３
が球を検出し、入賞信号を主制御部１２に送信する。In step S1, the player shoots a ball into the game board 1 with the shooting handle 4 to start the game. A part of the balls that have been driven into the game board 1 is guided to the ordinary electric accessory 7 and passes through the symbol operating port 7a of the ordinary electric accessory 7, whereby the first-type starting opening switch 14 detects the ball. Then, the start start signal is transmitted to the main control unit 12, and the winning signal is transmitted to the main control unit 12. Also, when a ball is won in the normal winning opening 5, the normal winning switch 13
Detects a ball and sends a winning signal to the main control unit 12.
【００３６】ステップＳ２では、主制御部１２が入賞信
号を受信すると、図示しない払出モータを稼動させて、
所定数量の球を上受け皿２に供給する。ステップＳ３で
は、主制御部１２が、第１種始動口スイッチ１４からの
始動開始信号を受信すると、カウンタ１７からの出力値
を読み取り、大当たり抽選を行う。大当たり抽選では、
カウンタ１７の出力値が所定値であれば、『大当た
り』、すなわち特別遊技状態を発生させる。カウンタ１
７からの出力値が所定値でなければ、『ハズレ』、すな
わち通常の遊技状態を継続する。In step S2, when the main controller 12 receives the winning signal, the payout motor (not shown) is operated,
A predetermined number of balls are supplied to the upper tray 2. In step S3, when the main control unit 12 receives the start start signal from the first-type start opening switch 14, the main control unit 12 reads the output value from the counter 17 and performs the jackpot lottery. In the jackpot lottery,
If the output value of the counter 17 is a predetermined value, a "big hit", that is, a special game state is generated. Counter 1
If the output value from 7 is not the predetermined value, "miss", that is, the normal gaming state is continued.
【００３７】ステップＳ４では、主制御部１２は、イン
ターフェイス１９を介して、特別または通常の遊技状態
に応じたコマンドを画像表示装置２１に送信する。コマ
ンドは、画像表示装置２１のＬＣＤ６に所定の表示結果
を実行させる命令である。例えば、大当たりの場合に
は、主制御部２１は、所定のリーチの開始を指示するコ
マンドを送信し、所定時間経過後に、そのリーチの最終
段階で停止させて表示する大当たりの図柄の種類を指示
するコマンドを送信する。これにより、画像表示装置２
１は、コマンドで指示された種類のリーチを表示した後
に、さらにコマンドで指示された種類の大当たりの図柄
で停止するように表示する。主制御部１２は、画像表示
装置２１で大当たりの図柄の停止が表示された後に、開
閉ソレノイド１８に開放信号によって特定入賞口８を開
放させ、遊技者が多数個の球を取得することができる状
態にする。さらに、ラウンドが終了するたびに、そのラ
ウンドの終了を指示するコマンドを画像表示装置２１に
送信する。これにより、画像表示装置２１は、ラウンド
ごとに異なる表示態様を表示する。一方、ハズレの場合
には、リーチ表示の最終段階で停止させるハズレの図柄
の種類を指示するコマンドを画像表示装置２１に送信す
る。これにより、画像表示装置２１は、リーチを表示し
た後に、ハズレの図柄で停止するように表示させる。In step S4, the main control unit 12 sends a command according to the special or normal game state to the image display device 21 via the interface 19. The command is an instruction to cause the LCD 6 of the image display device 21 to execute a predetermined display result. For example, in the case of a big hit, the main control unit 21 sends a command instructing the start of a predetermined reach, and after a predetermined time has elapsed, indicates the kind of the big hit symbol to be stopped and displayed at the final stage of the reach. To send the command. As a result, the image display device 2
1, after displaying the reach of the type instructed by the command, it is displayed so as to stop at the jackpot pattern of the type instructed by the command. After the stop of the big hit symbol is displayed on the image display device 21, the main control unit 12 causes the opening / closing solenoid 18 to open the specific winning opening 8 by an opening signal so that the player can obtain a large number of balls. Put in a state. Further, every time a round is completed, a command instructing the end of the round is transmitted to the image display device 21. As a result, the image display device 21 displays different display modes for each round. On the other hand, in the case of a loss, a command is sent to the image display device 21 to instruct the type of the lost symbol to be stopped at the final stage of reach display. As a result, the image display device 21 displays the reach and then the stop display with the lost design.
【００３８】ステップＳ５では、主制御部１２は、第１
種始動口スイッチ１４からの新たな始動開始信号の有無
を受信するまで、すなわち球の入賞を検出するまで、待
機する。新たな開始始動信号を受信すれば、ステップＳ
２〜Ｓ４を繰り返し行う。In step S5, the main controller 12 causes the first controller
It waits until the presence or absence of a new start start signal from the seed start switch 14 is received, that is, until the winning of the ball is detected. If a new start signal is received, step S
Repeat 2 to S4.
【００３９】次に、画像表示装置２１の具体的構成につ
いて、図３および図５を参照して説明する。なお、図５
では、インターフェイス２２，ＲＯＭ２４，ＲＡＭ２
５，バス２６の図示を省略して説明する。画像表示装置
２１は、図３に示すように、主制御基盤１１のインター
フェイス１９に通信可能に接続されるインターフェイス
２２と、ＣＰＵ２３と、ＣＰＵ２３によって実行される
制御プログラムを記憶するＲＯＭ２４と、ＣＰＵ２３が
制御プログラムを実行して得られた各種のデータ等を一
時的に記憶するＲＡＭ２５と、インターフェイス２２，
ＣＰＵ２３，ＲＯＭ２４，ＲＡＭ２５，および後述する
描画処理装置３１を接続するバス２６と、描画処理装置
３１で使用されるモデルデータやテクスチャデータを記
憶するキャラクタＲＯＭ２７と、描画処理装置３１で生
成された視野画像を一時的に記憶するビデオＲＡＭ２８
と、そのビデオＲＡＭ２８内の視野画像を表示するＬＣ
Ｄ６と、視野画像を生成する描画処理装置３１とを備え
ている。Next, a specific structure of the image display device 21 will be described with reference to FIGS. 3 and 5. Note that FIG.
Then, interface 22, ROM 24, RAM 2
5, the description of the bus 26 will be omitted. As shown in FIG. 3, the image display device 21 is controlled by an interface 22 communicatively connected to an interface 19 of the main control board 11, a CPU 23, a ROM 24 storing a control program executed by the CPU 23, and a CPU 23. A RAM 25 for temporarily storing various data obtained by executing the program, an interface 22,
A bus 26 that connects the CPU 23, the ROM 24, the RAM 25, and a drawing processing device 31 described later, a character ROM 27 that stores model data and texture data used in the drawing processing device 31, and a visual field image generated by the drawing processing device 31. RAM 28 for temporarily storing
And the LC that displays the field of view image in the video RAM 28
D6 and a drawing processing device 31 for generating a visual field image.
【００４０】なお、インターフェイス２２、ＣＰＵ２
３、ＲＯＭ２４、ＲＡＭ２５、バス２６、および描画処
理装置３１でデータ転送装置３０を構成している。バス
２６は、本発明における転送路に、ＬＣＤ６は、本発明
における出力表示手段にそれぞれ相当する。The interface 22 and the CPU 2
3, the ROM 24, the RAM 25, the bus 26, and the drawing processing device 31 constitute a data transfer device 30. The bus 26 corresponds to the transfer path of the present invention, and the LCD 6 corresponds to the output display means of the present invention.
【００４１】描画処理装置３１は、図５に示すように、
分岐器３２とアドレス生成回路３３と先入れ先出しメモ
リ３４と２つの書込み先セレクタ３５，３６と記憶レジ
スタ３７と２つのアドレスラッチ３８，４１とアドレス
セレクタ３９とデータセレクタ４０とデータラッチ４２
と画像処理部４３とを備えている。The drawing processing device 31, as shown in FIG.
Branching device 32, address generation circuit 33, first-in first-out memory 34, two write destination selectors 35 and 36, storage register 37, two address latches 38 and 41, address selector 39, data selector 40, and data latch 42.
And an image processing unit 43.
【００４２】分岐器３２は、ＣＰＵ２３からバス２６を
介して転送された各種のデータ等から、アドレスデータ
（以下、単に『アドレス』と略記する）信号５１と、書
込み用のデータ（以下、単に『データ』と略記する）信
号５２とに分岐する。アドレス信号５１はアドレス生成
回路３３に入力され、データ信号５２は先入れ先出しメ
モリ３４に入力される。The branching device 32 includes an address data (hereinafter simply referred to as “address”) signal 51 and write data (hereinafter simply referred to as “hereinafter simply referred to as“ “” from various data transferred from the CPU 23 via the bus 26. (Abbreviated as “data”) signal 52. The address signal 51 is input to the address generation circuit 33, and the data signal 52 is input to the first-in first-out memory 34.
【００４３】アドレス生成回路３３は、入力されたアド
レス信号５１からアドレスを生成して、新たなアドレス
信号５３を出力する。アドレス生成回路３３は、アドレ
ス信号５１のアドレスを先頭アドレスとし、先頭アドレ
スから所定値を加算あるいは減算し、加算時には加算さ
れたアドレスから上述した所定値を加算する工程を複数
回繰り返すことで先頭アドレスに付随した付随アドレス
を順次生成し、減算時には減算されたアドレスから上述
した所定値を減算する工程を複数回繰り返すことで先頭
アドレスに付随した付随アドレスを順次生成する。つま
り、アドレス生成回路３３から出力されるアドレス信号
５３は、先頭アドレスを含んだ付随アドレスの信号とな
る。本実施例では、所定値を『１』とするとともに、演
算処理は加算のみとする。すなわち、本実施例でのアド
レス生成回路３３は、連続したアドレスを順次生成す
る。アドレス生成回路３３から出力されたアドレス信号
５３は先入れ先出しメモリ３４に入力される。アドレス
生成回路３３は、本発明におけるアドレス生成手段に相
当する。The address generation circuit 33 generates an address from the input address signal 51 and outputs a new address signal 53. The address generation circuit 33 uses the address of the address signal 51 as a start address, adds or subtracts a predetermined value from the start address, and at the time of addition, repeats the step of adding the above-mentioned predetermined value from the added address, thereby repeating the start address. Are sequentially generated, and at the time of subtraction, the process of subtracting the above-described predetermined value from the subtracted address is repeated a plurality of times to sequentially generate the associated addresses associated with the leading address. That is, the address signal 53 output from the address generation circuit 33 becomes a signal of an associated address including the head address. In the present embodiment, the predetermined value is set to "1" and the arithmetic processing is limited to addition. That is, the address generation circuit 33 in this embodiment sequentially generates consecutive addresses. The address signal 53 output from the address generation circuit 33 is input to the first-in first-out memory 34. The address generation circuit 33 corresponds to the address generation means in the present invention.
【００４４】先入れ先出しメモリ３４は、分岐器３２か
ら分岐されたデータ信号５２とアドレス生成回路３３か
ら出力されたアドレス信号５３との入力順に出力する。
すなわち、先入れ先出しメモリ３４は、外部データのバ
スクロックと内部回路のバスクロックとの調整や、下流
回路のデータ処理動作のスピードの増減などを調整する
ためのものである。先入れ先出しメモリ３４は、識別信
号５４，５５，５６，５７，５８とアドレス信号５９と
データ信号６０とを出力する。識別信号５４とアドレス
信号５９とは書込み先セレクタ３５に入力され、識別信
号５５とデータ信号６０とは書込み先セレクタ３６に入
力され、識別信号５６は記憶レジスタ３７に入力され、
識別信号５７はアドレスセレクタ３９に入力され、識別
信号５８はデータセレクタ４０に入力される。The first-in first-out memory 34 outputs the data signal 52 branched from the branching device 32 and the address signal 53 output from the address generation circuit 33 in the order of input.
That is, the first-in first-out memory 34 is for adjusting the bus clock of the external data and the bus clock of the internal circuit, and adjusting the increase / decrease in the speed of the data processing operation of the downstream circuit. The first-in first-out memory 34 outputs identification signals 54, 55, 56, 57, 58, an address signal 59 and a data signal 60. The identification signal 54 and the address signal 59 are input to the write destination selector 35, the identification signal 55 and the data signal 60 are input to the write destination selector 36, and the identification signal 56 is input to the storage register 37.
The identification signal 57 is input to the address selector 39, and the identification signal 58 is input to the data selector 40.
【００４５】書込み先セレクタ３５は、入力された識別
信号５４とアドレス信号５９とから書込みアドレス信号
６１と連続アドレス信号６２とを出力し、書込み先セレ
クタ３６は、入力された識別信号５５とデータ信号６０
とから書込みデータ信号６３とデータ信号６４とを出力
する。書込み先セレクタ３５，３６は、後述するモード
を切り換えるためのものであって、これらのモードは識
別信号５４，５５によって選択される。書込みアドレス
信号６１と書込みデータ信号６３とは記憶レジスタ３７
に入力され、連続アドレス信号６２はアドレスラッチ３
８に入力され、データ信号６４はデータセレクタ４０に
入力される。書込み先セレクタ３５，３６は、本発明に
おけるモード切換手段に相当する。The write destination selector 35 outputs a write address signal 61 and a continuous address signal 62 from the input identification signal 54 and address signal 59, and the write destination selector 36 receives the input identification signal 55 and data signal. 60
And the write data signal 63 and the data signal 64 are output. The write-destination selectors 35 and 36 are for switching modes to be described later, and these modes are selected by the identification signals 54 and 55. The write address signal 61 and the write data signal 63 are stored in the storage register 37.
And the continuous address signal 62 is input to the address latch 3
8 and the data signal 64 is input to the data selector 40. The write destination selectors 35 and 36 correspond to the mode switching means in the present invention.
【００４６】記憶レジスタ３７には、互いに書込み先の
異なる複数のアドレスの組み合わせが記憶されている。
アドレスの組み合わせの一例として、図１２に示す。図
１２中の左端の列は識別信号であって、各行は、その識
別番号ごとのアドレスの組み合わせである。また、『ｘ
ｘｘｘＨ』は、１６進数で表した『ｘｘｘｘ』を示し、
例えば、図１２（ａ）中の識別信号『ｘｘ２ｘＨ』の右
隣のアドレス『１０Ｈ』は、１６進数で『１０』を示す
（１０進数では『１６』となる）。記憶レジスタ３７に
記憶された、これらの組み合わせは、後述する『不連続
アドレス転送モード』時に不連続アドレス信号６５とし
て記憶レジスタ３７から出力され、アドレスセレクタ３
９に入力される。記憶レジスタ３７は、本発明における
アドレス記憶手段に相当する。The storage register 37 stores a combination of a plurality of addresses having different write destinations.
FIG. 12 shows an example of the combination of addresses. The leftmost column in FIG. 12 is an identification signal, and each row is a combination of addresses for each identification number. Also, "x
"xxxH" represents "xxxx" expressed in hexadecimal,
For example, the address "10H" to the right of the identification signal "xx2xH" in FIG. 12A indicates "10" in hexadecimal (decimal becomes "16"). These combinations stored in the storage register 37 are output from the storage register 37 as a discontinuous address signal 65 in the “discontinuous address transfer mode” described later, and the address selector 3
9 is input. The storage register 37 corresponds to the address storage means in the present invention.
【００４７】アドレスラッチ３８は、入力された連続ア
ドレス信号６２を一定時間だけ保持して、そのまま連続
アドレス信号６６として出力する。出力された連続アド
レス信号６６はアドレスセレクタ３９に入力される。The address latch 38 holds the input continuous address signal 62 for a fixed time and outputs it as it is as a continuous address signal 66. The output continuous address signal 66 is input to the address selector 39.
【００４８】アドレスセレクタ３９は、入力された識別
信号５７に基づいて連続アドレス信号６３と不連続アド
レス信号６５とを選択するとともに、不連続アドレス信
号６５の選択時には、識別信号５７に基づいて複数のア
ドレスの組み合わせから１つのアドレスの組み合わせを
選択する。選択された選択アドレス信号６７はアドレス
ラッチ４１を介して画像処理部４３に入力される。アド
レスセレクタ３９は、本発明におけるアドレス選択手段
に相当する。The address selector 39 selects the continuous address signal 63 and the discontinuous address signal 65 based on the input identification signal 57, and when the discontinuous address signal 65 is selected, a plurality of address signals are output based on the identification signal 57. One address combination is selected from the address combinations. The selected selection address signal 67 is input to the image processing unit 43 via the address latch 41. The address selector 39 corresponds to the address selecting means in the present invention.
【００４９】データセレクタ４０は、入力された識別信
号５８とデータ信号６４とからデータ信号６８を出力す
る。本実施例の場合には、データ信号６４がそのままデ
ータ信号６８として出力される。なお、図示を省略する
が、書込み先セレクタ３６とデータセレクタ４０との間
には上位・下位データセレクタを設けてもよい。この場
合、上位・下位データセレクタがデータを上位ビットと
下位ビットとに分けて、データセレクタ４０が、識別信
号５８に基づいて上位ビットまたは下位ビットのいずれ
かを選択して、選択されたデータをデータ信号６８とし
て出力している。The data selector 40 outputs a data signal 68 from the input identification signal 58 and data signal 64. In the case of the present embodiment, the data signal 64 is output as it is as the data signal 68. Although not shown, upper / lower data selectors may be provided between the write destination selector 36 and the data selector 40. In this case, the upper / lower data selector divides the data into upper bits and lower bits, and the data selector 40 selects either the upper bit or the lower bit based on the identification signal 58 to select the selected data. It is output as a data signal 68.
【００５０】説明の便宜上、アドレス信号の符号を５
１，５３，５９に、データ信号の符号を５２，６０，６
４，６８に、識別信号の符号を５４〜５８に、連続アド
レス信号の符号を６２，６６にそれぞれ分けたが、これ
らの各信号は同一である。また、アドレス信号５１と書
込みアドレス信号６１とは同一であるが、アドレス信号
５１と不連続アドレス信号６５と連続アドレス信号６２
とは互いに別異の信号である。また、データ信号５２と
書込みデータ信号６３とは同一の信号である。さらに
は、アドレス信号５１と識別信号５４とは同一である
が、識別信号は、後述するアドレスの組み合わせの選
択，モードの選択などを行うので、アドレス信号と識別
信号５４とを分けて説明している。For convenience of explanation, the reference numeral of the address signal is 5.
1, 53, 59, the data signal symbols are 52, 60, 6
4, 68, the identification signal code is 54-58, and the continuous address signal code is 62, 66, but these signals are the same. Further, although the address signal 51 and the write address signal 61 are the same, the address signal 51, the discontinuous address signal 65, and the continuous address signal 62.
And are signals different from each other. The data signal 52 and the write data signal 63 are the same signal. Further, although the address signal 51 and the identification signal 54 are the same, since the identification signal selects a combination of addresses and a mode, which will be described later, the address signal and the identification signal 54 will be described separately. There is.
【００５１】画像処理部４３は、書き込まれたデータに
基づいて画像を処理する機能を備え、上記データやキャ
ラクタＲＯＭ２７に記憶されているデータに基づいてレ
ンダリング処理やジオメトリ処理やパレット処理を行っ
て、視野画像を生成する。レンダリング処理とは、ＬＣ
Ｄ６のフレームに相当するフレームバッファに画素デー
タを書き込む処理をいい、ジオメトリ処理とは、座標計
算や光源計算等の演算処理をいい、パレット処理とは、
色情報より画像に色彩を施す処理をいう。画像処理部４
３は、本発明における画像処理手段に相当する。The image processing unit 43 has a function of processing an image based on the written data, and performs a rendering process, a geometry process, and a palette process based on the above data and the data stored in the character ROM 27, Generate a field-of-view image. The rendering process is LC
D6 is a process of writing pixel data in a frame buffer corresponding to a frame, geometry processing is a calculation process such as coordinate calculation and light source calculation, and palette process is a calculation process.
This is a process of applying color to an image based on color information. Image processing unit 4
3 corresponds to the image processing means in the present invention.
【００５２】次に、描画処理装置で行われる処理につい
て、図６〜図９のフローチャート，図１０〜図１２を参
照して説明する。Next, the processing performed by the drawing processing apparatus will be described with reference to the flowcharts of FIGS. 6 to 9 and FIGS. 10 to 12.
【００５３】上述したステップＳ４（図４参照）で主制
御部１２から画像表示装置２１に遊技状態に応じたコマ
ンドが送信されると、そのコマンドに応じた画像（図
柄）を出力するために、ＲＯＭ２４に記憶されている制
御プログラムを、バス２６を介して、ＣＰＵ２３に転送
し実行する。ＣＰＵ２３が制御プログラムを実行して得
られた各種のデータ等をＲＡＭ２５に一時的に記憶し、
例えばＬＣＤ６の垂直走査信号ごとに行われる割り込み
を待ち、割り込みが発生するとＲＡＭ２５に記憶された
データを描画処理装置３１に転送する。When a command corresponding to the game state is transmitted from the main control unit 12 to the image display device 21 in step S4 (see FIG. 4) described above, in order to output an image (design) corresponding to the command, The control program stored in the ROM 24 is transferred to the CPU 23 via the bus 26 and executed. The CPU 23 temporarily stores various data obtained by executing the control program in the RAM 25,
For example, it waits for an interrupt performed for each vertical scanning signal of the LCD 6, and when the interrupt occurs, the data stored in the RAM 25 is transferred to the drawing processing device 31.
【００５４】ステップＳ１１では、ＲＡＭ２５またはＣ
ＰＵ２３から転送されたデータを、分岐器３２がアドレ
ス信号５１とデータ信号５２とに分岐する。ステップＳ
１２では、アドレス生成回路３３がアドレス信号５１の
アドレスを先頭アドレスとする連続アドレスを順次生成
する。本実施例ではバースト転送されるデータの数を
『４』とする。すなわち、先頭アドレスを含んで連続ア
ドレスが４つ生成される。例えば、アドレス信号５１が
『５０００Ｈ』の場合には、先頭アドレスを含むと連続
アドレスは『５０００Ｈ』，『５００１Ｈ』，『５００
２Ｈ』，『５００３Ｈ』となる。In step S11, the RAM 25 or C
The branching device 32 branches the data transferred from the PU 23 into an address signal 51 and a data signal 52. Step S
In 12, the address generation circuit 33 sequentially generates consecutive addresses with the address of the address signal 51 as the start address. In this embodiment, the number of data to be burst-transferred is "4". That is, four consecutive addresses including the start address are generated. For example, when the address signal 51 is "5000H", the continuous addresses including the start address are "5000H", "5001H", "500".
2H ”and“ 5003H ”.
【００５５】ステップＳ１３では、分岐器３２またはア
ドレス生成回路３３から、先入れ先出しメモリ３４を介
して、転送された識別信号５４，５５に基づいて書込み
先セレクタ３５，３６がモードを切り換える。説明の便
宜上、図１０に示すように、ＲＡＭ２５またはＣＰＵ２
３から転送されたアドレス信号（または識別信号）を、
『アドレス書き換えモード』では『３０００Ｈ』〜『３
０ＦＦＨ』の範囲、『不連続アドレス転送モード』では
『４０００Ｈ』〜『４ＦＦＦＨ』の範囲、『バースト転
送モード』では『５０００Ｈ』〜『５ＦＦＦＨ』の範囲
とそれぞれする。なお、記憶レジスタ３７に記憶されて
いる複数のアドレスの組み合わせが書き換え可能のモー
ドを『アドレス書き換えモード』、不連続アドレスで、
すなわち選択されたアドレスの組み合わせでデータを連
続に転送するモードを『不連続アドレス転送モード』、
連続アドレスでデータを連続に転送するモードを『バー
スト転送モード』とする。『不連続アドレス転送モー
ド』は、本発明における第１書込みモードに、『アドレ
ス書き換えモード』は、本発明におけるアドレス書き換
えモードに、『バースト転送モード』は、本発明におけ
る第２書込みモードにそれぞれ相当する。また、識別信
号５４〜５８は、本発明における第７データに相当す
る。In step S13, the write destination selectors 35 and 36 switch the mode based on the identification signals 54 and 55 transferred from the branching device 32 or the address generation circuit 33 through the first-in first-out memory 34. For convenience of explanation, as shown in FIG.
The address signal (or identification signal) transferred from 3
In "address rewriting mode", "3000H" to "3"
The range is 0FFH, the range is "4000H" to "4FFFH" in the "discontinuous address transfer mode", and the range is "5000H" to "5FFFH" in the "burst transfer mode". In addition, a mode in which a combination of a plurality of addresses stored in the storage register 37 can be rewritten is an “address rewriting mode”, which is a discontinuous address.
That is, the mode in which data is continuously transferred with a combination of selected addresses is "discontinuous address transfer mode",
The "burst transfer mode" is a mode in which data is transferred continuously with continuous addresses. The "discontinuous address transfer mode" corresponds to the first write mode of the present invention, the "address rewrite mode" corresponds to the address rewrite mode of the present invention, and the "burst transfer mode" corresponds to the second write mode of the present invention. To do. The identification signals 54 to 58 correspond to the seventh data in the present invention.
【００５６】識別信号が『３０００Ｈ』〜『３０ＦＦ
Ｈ』の範囲の場合、書込み先セレクタ３５，３６は『ア
ドレス書き換えモード』に切り換えてステップＳ１４に
移行する。識別信号が『４０００Ｈ』〜『４ＦＦＦＨ』
の範囲の場合、書込み先セレクタ３５，３６は『不連続
アドレス転送モード』に切り換えてステップＳ１５に移
行する。識別信号が『５０００Ｈ』〜『５ＦＦＦＨ』の
範囲の場合、書込み先セレクタ３５，３６は『バースト
転送モード』に切り換えてステップＳ１６に移行する。The identification signal is "3000H" to "30FF"
In the case of the range of "H", the write destination selectors 35 and 36 switch to the "address rewriting mode" and proceed to step S14. The identification signal is "4000H" to "4FFFH"
In the case of the range, the write destination selectors 35 and 36 switch to the "discontinuous address transfer mode" and proceed to step S15. When the identification signal is in the range of "5000H" to "5FFFH", the write destination selectors 35 and 36 switch to the "burst transfer mode" and proceed to step S16.
【００５７】続いて、アドレス書き換えモードにおいて
描画処理装置で行われる処理について、図７のフローチ
ャート、図１１と図１２とを参照して説明する。図１１
（ａ）に示すように、転送されたアドレス信号５１が
『３０２０Ｈ』で、転送されたデータ信号５２が『１３
Ｈ』，『１５Ｈ』，『１４Ｈ』，『０３Ｈ』の場合に
は、アドレス信号（識別信号）が『３０００Ｈ』〜『３
０ＦＦＨ』の範囲にあるので、アドレス書き換えモード
に切り換わってステップＳ１４に移行する。Next, the processing performed by the drawing processing device in the address rewriting mode will be described with reference to the flowchart of FIG. 7 and FIGS. 11 and 12. Figure 11
As shown in (a), the transferred address signal 51 is "3020H" and the transferred data signal 52 is "13.
In the case of "H", "15H", "14H", and "03H", the address signal (identification signal) is "3000H" to "3H".
Since it is in the range of "0FFH", the mode is switched to the address rewriting mode and the process proceeds to step S14.
【００５８】ステップＳ２１では、書込み先セレクタ３
５が書込みアドレス信号６１を出力する。上述したよう
に書込みアドレス信号６１はアドレス信号（識別信号）
と同一なので、『３０２０Ｈ』が書込みアドレス信号６
１として出力されて、記憶レジスタ３７に入力される。
ステップＳ２２では、書込み先セレクタ３６が書込みデ
ータ信号６３を出力する。上述したように書込みデータ
信号６３はデータ信号と同一なので、『１３Ｈ』，『１
５Ｈ』，『１４Ｈ』，『０３Ｈ』が書込みデータ信号６
３として出力されて、記憶レジスタ３７に入力される。In step S21, the write destination selector 3
5 outputs the write address signal 61. As described above, the write address signal 61 is the address signal (identification signal).
"3020H" is the write address signal 6 because it is the same as
It is output as 1 and input to the storage register 37.
In step S22, the write destination selector 36 outputs the write data signal 63. As described above, since the write data signal 63 is the same as the data signal, "13H", "1"
5H ”,“ 14H ”and“ 03H ”are write data signals 6
It is output as 3, and is input to the storage register 37.
【００５９】ステップＳ２３では、書込みアドレス信号
６１に基づいて、記憶レジスタ３７に記憶されている複
数のアドレスの組み合わせから１つのアドレスの組み合
わせを選択し、選択されたアドレスの組み合わせを構成
する各々のアドレスから、書込みデータ信号６３に基づ
く各々のアドレスにそれぞれ書き換えて、新たなるアド
レスの組み合わせとして記憶レジスタ３７に記憶する。
本実施例では、書込みアドレス信号６１は『３０２０
Ｈ』である。『３０２０Ｈ』に該当するアドレスの組み
合わせは、図１２（ａ）に示すように、４行（『ｘｘ２
ｘＨ』の行）目の組み合わせである『１０Ｈ』，『１２
Ｈ』，『０８Ｈ』，『０５Ｈ』である。この組み合わせ
を選択し、選択されたアドレスの組み合わせを構成する
各々のアドレスから、書込みデータ信号６３の『１３
Ｈ』，『１５Ｈ』，『１４Ｈ』，『０３Ｈ』にそれぞれ
書き換える。なお、書き換えの際には、先入れ先出しメ
モリ３４からの識別信号５６の受信を待ってから行う。
書き換えられた結果は、図１２（ｂ）に示す通りであ
る。従って、書込みアドレス信号６１は、本発明におけ
る第３データに、書込みデータ信号６３は、本発明にお
ける第４データにそれぞれ相当する。In step S23, one address combination is selected from the plurality of address combinations stored in the storage register 37 on the basis of the write address signal 61, and each address forming the selected address combination is selected. To each address based on the write data signal 63 and stored in the storage register 37 as a new address combination.
In this embodiment, the write address signal 61 is "3020".
H ”. As shown in FIG. 12A, the combination of addresses corresponding to “3020H” is 4 rows (“xx2
xH ”row) combination of“ 10H ”and“ 12 ”
H ”,“ 08H ”, and“ 05H ”. This combination is selected, and the write data signal 63 “13” is selected from the respective addresses that form the selected combination of addresses.
Rewrite as "H", "15H", "14H", and "03H". The rewriting is performed after waiting for the identification signal 56 from the first-in first-out memory 34.
The rewritten result is as shown in FIG. Therefore, the write address signal 61 corresponds to the third data in the present invention, and the write data signal 63 corresponds to the fourth data in the present invention.
【００６０】ステップＳ２３でアドレスの組み合わせの
書き換えが終了することで、ステップＳ１４での一連の
アドレス書き換えモードが終了する。そして、ステップ
Ｓ１１に戻る。When the rewriting of the address combination is completed in step S23, the series of address rewriting modes in step S14 is completed. Then, the process returns to step S11.
【００６１】続いて、不連続アドレス転送モードにおい
て描画処理装置で行われる処理について、図８のフロー
チャート、図１１と図１２と参照して説明する。図１１
（ｂ）に示すように、転送されたアドレス信号５１が
『４０１０Ｈ』で、転送されたデータ信号５２がＤ0，
Ｄ1，Ｄ2，Ｄ3の場合には、アドレス信号（識別信号）
が『４０００Ｈ』〜『４ＦＦＦＨ』の範囲にあるので、
不連続アドレス転送モードに切り換わってステップＳ１
５に移行する。Next, the processing performed by the drawing processing apparatus in the discontinuous address transfer mode will be described with reference to the flowchart of FIG. 8 and FIGS. 11 and 12. Figure 11
As shown in (b), the transferred address signal 51 is “4010H” and the transferred data signal 52 is D 0 ,
In the case of D 1 , D 2 and D 3 , an address signal (identification signal)
Is in the range of "4000H" to "4FFFH",
Switching to the discontinuous address transfer mode, step S1
Go to 5.
【００６２】ステップＳ３１では、アドレス書き換えモ
ードでのステップＳ２１のように書込み先セレクタ３
５，３６は書込みアドレス信号６１，書込みデータ信号
６３を出力せずに、記憶レジスタ３７に記憶されている
複数のアドレスの組み合わせを、不連続アドレス信号６
５としてアドレスセレクタ３９に入力する。すなわち、
複数のアドレスの組み合わせ（図１２参照）をアドレス
セレクタ３９に一括して転送する。In step S31, the write destination selector 3 is used as in step S21 in the address rewriting mode.
Reference numerals 5 and 36 do not output the write address signal 61 and the write data signal 63, and the combination of the plurality of addresses stored in the storage register 37 is used as the discontinuous address signal 6
It is input to the address selector 39 as 5. That is,
A combination of a plurality of addresses (see FIG. 12) is collectively transferred to the address selector 39.
【００６３】ステップＳ３２では、入力された識別信号
５７に基づいて、アドレスセレクタ３９に転送された複
数のアドレスの組み合わせから１つのアドレスの組み合
わせを選択する。本実施例では、識別信号５７は『４０
１０Ｈ』である。『４０１０Ｈ』に該当するアドレスの
組み合わせは、図１２に示すように、３行（『ｘｘ１ｘ
Ｈ』の行）目の組み合わせである『０２Ｈ』，『０１
Ｈ』，『００Ｈ』，『０３Ｈ』である。この組み合わせ
を選択し、図６のフローチャート中のステップＳ１７に
移行する。不連続アドレス転送モードでの識別信号５４
〜５８は、本発明における第１データに、不連続アドレ
ス転送モードでのデータ信号５２，６０，６４，６８
は、本発明における第２データにそれぞれ相当する。In step S32, one address combination is selected from the plurality of address combinations transferred to the address selector 39 based on the input identification signal 57. In this embodiment, the identification signal 57 is "40".
10H ”. As shown in FIG. 12, the combination of addresses corresponding to “4010H” is 3 lines (“xx1x”).
"02H", "01" which is a combination of the "H" row)
H ”,“ 00H ”, and“ 03H ”. This combination is selected, and the process proceeds to step S17 in the flowchart of FIG. Identification signal 54 in discontinuous address transfer mode
58 are data signals 52, 60, 64, 68 in the discontinuous address transfer mode in addition to the first data in the present invention.
Respectively correspond to the second data in the present invention.
【００６４】続いて、バースト転送モードにおいて描画
処理装置で行われる処理について、図９のフローチャー
ト、図１１と図１２と参照して説明する。図１１（ｃ）
に示すように、転送されたアドレス信号５１が『５００
０Ｈ』で、転送されたデータ信号５２がＤ0，Ｄ1，
Ｄ2，Ｄ3の場合には、アドレス信号（識別信号）が『５
０００Ｈ』〜『５ＦＦＦＨ』の範囲にあるので、バース
ト転送モードに切り換わってステップＳ１６に移行す
る。Next, the processing performed by the drawing processing apparatus in the burst transfer mode will be described with reference to the flowchart of FIG. 9 and FIGS. 11 and 12. FIG. 11 (c)
As shown in FIG.
0H ”, the transferred data signal 52 is D 0 , D 1 ,
In the case of D 2 and D 3 , the address signal (identification signal) is "5.
Since it is in the range of "000H" to "5FFFH", the mode is switched to the burst transfer mode and the process proceeds to step S16.
【００６５】ステップＳ４１では、書込み先セレクタ３
５が連続アドレス信号６２を出力する。この連続アドレ
ス信号６２は、ステップＳ１１（図６参照）にてアドレ
ス生成回路３３で生成された連続アドレスを使用する。
本実施例では、アドレス信号５１は『５０００Ｈ』であ
る。従って、上述したように連続アドレス信号６２は
『５０００Ｈ』，『５００１Ｈ』，『５００２Ｈ』，
『５００３Ｈ』となる。連続アドレス信号６２をアドレ
スセレクタ３９に入力し、図６のフローチャート中のス
テップＳ１７に移行する。バースト転送モードでのアド
レス信号５１，５３，５９は、本発明における第５デー
タに、バースト転送モードでのデータ信号５２，６０，
６４，６８は、本発明における第６データにそれぞれ相
当する。In step S41, the write destination selector 3
5 outputs the continuous address signal 62. The continuous address signal 62 uses the continuous address generated by the address generation circuit 33 in step S11 (see FIG. 6).
In this embodiment, the address signal 51 is "5000H". Therefore, as described above, the continuous address signal 62 is "5000H", "5001H", "5002H",
It becomes "5003H". The continuous address signal 62 is input to the address selector 39, and the process proceeds to step S17 in the flowchart of FIG. The address signals 51, 53, 59 in the burst transfer mode are the same as the fifth data in the present invention and the data signals 52, 60, in the burst transfer mode.
64 and 68 correspond to the sixth data in the present invention, respectively.
【００６６】引き続いて、図６のフローチャートに戻っ
て説明する。ステップＳ１７では、不連続アドレス転送
モードおよびバースト転送モードにおいて、アドレスセ
レクタ３９に入力されたアドレスを、入力された識別信
号５７に基づいていずれかのモードでのアドレスに選択
する。すなわち、識別信号５７が『４０１０Ｈ』の場合
には不連続アドレス転送モードであるので、ステップＳ
３２で選択された組み合わせ『０２Ｈ』，『０１Ｈ』，
『００Ｈ』，『０３Ｈ』を選択する。また、識別信号５
７が『５０００Ｈ』の場合にはバースト転送モードであ
るので、ステップＳ４１で出力された『５０００Ｈ』，
『５００１Ｈ』，『５００２Ｈ』，『５００３Ｈ』を選
択する。そして、各々のアドレスにデータ信号Ｄ0，
Ｄ1，Ｄ2，Ｄ3をそれぞれ書き込むことで転送が終了す
る。なお、バースト転送モードでは、下２桁が実際のア
ドレスとなる。The flow chart of FIG. 6 will be described again. In step S17, in the discontinuous address transfer mode and the burst transfer mode, the address input to the address selector 39 is selected as the address in any mode based on the input identification signal 57. That is, when the identification signal 57 is "4010H", the discontinuous address transfer mode is in effect, so that the step S
The combination “02H”, “01H”, selected in 32,
Select "00H" or "03H". Also, the identification signal 5
If 7 is "5000H", the burst transfer mode is in effect, so "5000H" output in step S41,
"5001H", "5002H", "5003H" are selected. The data signal D 0 ,
The transfer ends by writing D 1 , D 2 , and D 3 , respectively. In the burst transfer mode, the last two digits are the actual address.
【００６７】不連続アドレス転送モードの場合には、ア
ドレス『０２Ｈ』にデータＤ0が，アドレス『０１Ｈ』
にデータＤ1が，アドレス『００Ｈ』にデータＤ2が，ア
ドレス『０３Ｈ』にデータＤ3がそれぞれ書き込まれ
る。バースト転送モードの場合には、アドレス『００
Ｈ』にデータがＤ0，アドレス『０１Ｈ』にデータＤ
1が，アドレス『０２Ｈ』にデータＤ2が，アドレス『０
３Ｈ』にデータＤ3がそれぞれ書き込まれる。In the discontinuous address transfer mode, the data D 0 and the address “01H” are stored in the address “02H”.
The data D 1 is written to the address “00H”, the data D 2 is written to the address “03H”, and the data D 3 is written to the address “03H”. In burst transfer mode, the address "00
Data " 0 " at "H" and data D at address "01H"
1 for the address “02H”, data D 2 for the address “0H”
The data D 3 is written in 3H ”.
【００６８】上述したパチンコ機Ｐの構成によれば、不
連続アドレス転送モードでは、バス２６によって転送さ
れた識別信号に基づいて、記憶レジスタ３７に記憶され
た互いに書込み先の異なる複数のアドレスの組み合わせ
から１つのアドレスの組み合わせを、アドレスセレクタ
３９によって選択し、選択されたアドレスの組み合わせ
を構成する各々のアドレスに、バス２６によって転送さ
れたデータ信号をそれぞれ書き込むことで、不連続のア
ドレスであっても識別信号と複数のデータ信号とを連続
して転送することができる。According to the configuration of the pachinko machine P described above, in the discontinuous address transfer mode, a combination of a plurality of addresses stored in the storage register 37 and having different write destinations is based on the identification signal transferred by the bus 26. One address combination is selected by the address selector 39, and the data signal transferred by the bus 26 is written to each of the addresses forming the selected address combination. Can continuously transfer the identification signal and the plurality of data signals.
【００６９】また、アドレス書き換えモードでは、バス
２６によって転送された書込みアドレス信号に基づい
て、複数のアドレスの組み合わせから１つのアドレスの
組み合わせを選択し、選択されたアドレスの組み合わせ
を構成する各々のアドレスから、転送された書込みデー
タ信号に基づく各々のアドレスにそれぞれ書き換えて、
新たなるアドレスの組み合わせとして記憶するように、
記憶レジスタ３７は構成されているので、複数のアドレ
スの組み合わせを書き換え可能にすることができる。In the address rewrite mode, one address combination is selected from a plurality of address combinations on the basis of the write address signal transferred by the bus 26, and each address forming the selected address combination is selected. From, to each address based on the transferred write data signal,
To store as a new combination of addresses,
Since the storage register 37 is configured, it is possible to rewrite a combination of a plurality of addresses.
【００７０】また、バースト転送モードでは、バス２６
によって転送されたアドレス信号を先頭アドレスとし、
先頭アドレスから『１』を加算し、加算されたアドレス
から『１』を加算する工程を複数回繰り返すことで先頭
アドレスに連続した連続アドレスをアドレス生成回路３
３によって順次生成し、先頭アドレスを含んだ連続アド
レスを構成する各々のアドレスに、バス２６によって転
送されたデータ信号をそれぞれ書き込むことで、データ
信号を先頭アドレスに連続したアドレスに書き込むこと
ができる。In the burst transfer mode, the bus 26
The address signal transferred by
By repeating the process of adding "1" from the start address and adding "1" from the added address a plurality of times, a continuous address continuous to the start address is generated by the address generation circuit 3
By sequentially writing the data signals transferred by the bus 26 to the respective addresses forming the continuous addresses including the start address, the data signals can be written to the addresses continuous to the start address.
【００７１】さらには、不連続アドレス転送モード、ア
ドレス書き換えモード、バースト転送モードを、書込み
先セレクタ３５，３６が選択して切り換えているので、
上記切換を容易に行うことができる。Further, since the write destination selectors 35 and 36 select and switch the discontinuous address transfer mode, the address rewriting mode and the burst transfer mode,
The above switching can be easily performed.
【００７２】このように、不連続のアドレスであっても
データを転送することができるので、不連続のアドレス
であっても従来と比較して、画像処理部４３によってデ
ータに基づく画像処理（レンダリング処理やジオメトリ
処理やパレット処理など）を短時間で行うことができる
とともに、ＬＣＤ６によって画像を短時間に出力表示す
ることができる。また、ＣＰＵ２３の負荷が過剰となら
ずに、画像処理を行うことができる。As described above, since data can be transferred even with discontinuous addresses, the image processing unit 43 can perform image processing (rendering) based on the data even with discontinuous addresses as compared with the conventional case. Processing, geometry processing, palette processing, etc.) can be performed in a short time, and an image can be output and displayed by the LCD 6 in a short time. Further, image processing can be performed without excessive load on the CPU 23.
【００７３】さらに、遊技機やゲーム機の場合には、臨
場感のある画像を表示するにはデータのアドレスがラン
ダム、すなわち不連続となるが、本実施例のパチンコ機
Ｐの場合にはＬＣＤ６によって画像を短時間に出力表示
することができるので、臨場感のある画像を短時間に出
力表示することができ、遊技者の面白味を永続させるこ
とができる。Further, in the case of a game machine or a game machine, the data address is random, that is, discontinuous in order to display a realistic image, but in the case of the pachinko machine P of this embodiment, the LCD 6 is used. Since an image can be output and displayed in a short time, an image with a realistic sensation can be output and displayed in a short time, and the interest of the player can be kept permanent.
【００７４】本発明は、上記実施形態に限られることは
なく、下記のように変形実施することができる。The present invention is not limited to the above embodiment, but can be modified as follows.
【００７５】（１）上述した本実施例では、図５に示す
ように、データ転送装置３０は描画処理装置３１を備
え、描画処理装置３１は分岐器３２とアドレス生成回路
３３と先入れ先出しメモリ３４と２つの書込み先セレク
タ３５，３６と記憶レジスタ３７と２つのアドレスラッ
チ３８，４１とアドレスセレクタ３９とデータセレクタ
４０とデータラッチ４２と画像処理部４３とを備えてい
たが、図１３に示すように、描画処理装置３１を画像処
理部４３のみの構成とし、描画処理装置３１内の他の構
成（分岐器など）と描画処理装置３１とを切り離すこと
で、他の構成をデータ転送装置３０として構成してもよ
い。(1) In the above-described embodiment, as shown in FIG. 5, the data transfer device 30 is provided with the drawing processing device 31, and the drawing processing device 31 includes the branching device 32, the address generating circuit 33, the first-in first-out memory 34. Although it has two write destination selectors 35 and 36, a storage register 37, two address latches 38 and 41, an address selector 39, a data selector 40, a data latch 42, and an image processing unit 43, as shown in FIG. By configuring the drawing processing device 31 only with the image processing unit 43, and separating the other configuration (branching device or the like) in the drawing processing device 31 from the drawing processing device 31, another configuration is configured as the data transfer device 30. You may.
【００７６】（２）上述した本実施例では、モード切換
を行っていたが、必ずしもモード切換を行わなくてもよ
い。また、不連続アドレス転送モードの機能を少なくと
も備えていれば、アドレス書き換えモード，バースト転
送モードの機能を必ずしも備えなくてもよい。(2) In the above-described embodiment, the mode switching is performed, but the mode switching does not necessarily have to be performed. Further, as long as it has at least the function of the discontinuous address transfer mode, it does not necessarily have to have the functions of the address rewriting mode and the burst transfer mode.
【００７７】（３）上述した本実施例では、記憶レジス
タ３７に記憶されている複数のアドレスの組み合わせを
アドレスセレクタ３９に一括して転送し、識別信号５７
に基づいてアドレスセレクタ３９が複数のアドレスの組
み合わせから１つのアドレスの組み合わせを選択してい
たが、アドレスセレクタの機能を記憶レジスタ３７に備
えてもよい。この場合には、１つの組み合わせのみが信
号として出力されて転送されるので、バスの負荷を軽減
させることができる。(3) In the above-described embodiment, the combination of a plurality of addresses stored in the storage register 37 is collectively transferred to the address selector 39, and the identification signal 57 is transmitted.
Although the address selector 39 selects one address combination from a plurality of address combinations based on the above, the storage register 37 may have the function of the address selector. In this case, since only one combination is output and transferred as a signal, the load on the bus can be reduced.
【００７８】（４）上述した本実施例では、アドレス生
成回路３３は、所定値を順に加算して先頭アドレスに付
随するアドレスを生成したが、所定値が『１』以外であ
ってもよいし、演算処理が減算であってもよい。(4) In the above-described embodiment, the address generation circuit 33 adds the predetermined values in order to generate the address associated with the start address, but the predetermined value may be other than "1". The arithmetic processing may be subtraction.
【００７９】[0079]
【発明の効果】以上の説明から明らかなように、本発明
によれば、転送された第１データに基づいて、予め記憶
された互いに書込み先の異なる複数のアドレスの組み合
わせから１つのアドレスの組み合わせを選択し、選択さ
れたアドレスの組み合わせを構成する各々のアドレス
に、転送された第２データをそれぞれ書き込むことで、
不連続のアドレスであっても第１データと複数の第２デ
ータとを連続して転送することができる。As is apparent from the above description, according to the present invention, one address combination is stored based on the transferred first data from among a plurality of pre-stored combinations of different write destinations. And writing the transferred second data to each of the addresses forming the selected combination of addresses,
Even with discontinuous addresses, the first data and the plurality of second data can be continuously transferred.
【図１】本実施例のパチンコ機の概略正面図である。FIG. 1 is a schematic front view of a pachinko machine of this embodiment.
【図２】パチンコ機の遊技盤の概略正面図である。FIG. 2 is a schematic front view of the game board of the pachinko machine.
【図３】パチンコ機のブロック図である。FIG. 3 is a block diagram of a pachinko machine.
【図４】パチンコ機の制御基盤の処理を示すフローチャ
ートである。FIG. 4 is a flowchart showing processing of a control base of a pachinko machine.
【図５】パチンコ機の画像表示装置のブロック図であ
る。FIG. 5 is a block diagram of an image display device of a pachinko machine.
【図６】パチンコ機の描画処理装置の処理を示すフロー
チャートである。FIG. 6 is a flowchart showing a process of a drawing processing device of a pachinko machine.
【図７】アドレス書き換えモードにおける描画処理装置
の処理を示すフローチャートである。FIG. 7 is a flowchart showing the processing of the drawing processing apparatus in the address rewriting mode.
【図８】不連続アドレス転送モードにおける描画処理装
置の処理を示すフローチャートである。FIG. 8 is a flowchart showing processing of the drawing processing apparatus in the discontinuous address transfer mode.
【図９】バースト転送モードにおける描画処理装置の処
理を示すフローチャートである。FIG. 9 is a flowchart showing the processing of the drawing processing apparatus in the burst transfer mode.
【図１０】各々のモードと信号との対応の説明に供する
図である。FIG. 10 is a diagram for explaining a correspondence between each mode and a signal.
【図１１】転送されるアドレス信号とデータ信号との出
力の一例を示す図であって、（ａ）はアドレス書き換え
モード、（ｂ）は不連続アドレス転送モード、（ｃ）は
バースト転送モードのときの図である。FIG. 11 is a diagram showing an example of output of an address signal and a data signal to be transferred, where (a) is an address rewriting mode, (b) is a discontinuous address transfer mode, and (c) is a burst transfer mode. FIG.
【図１２】記憶レジスタ内での複数のアドレスの組み合
わせの一例を示す図であって、（ａ）は書き換え前、
（ｂ）書き換え後の図である。FIG. 12 is a diagram showing an example of a combination of a plurality of addresses in a storage register, in which (a) is before rewriting,
(B) It is a figure after rewriting.
【図１３】変形例に係る画像表示装置のブロック図であ
る。FIG. 13 is a block diagram of an image display device according to a modification.
【図１４】従来のデータ転送方法を時系列で表した図で
あって、（ａ）は個々にデータを転送する転送方法、
（ｂ）はバースト転送方法に関するものである。FIG. 14 is a diagram showing a conventional data transfer method in time series, where (a) is a transfer method for individually transferring data,
(B) relates to a burst transfer method.
６ … ＬＣＤ ３０ … データ転送装置 ２１ … 画像表示装置 ２３ … ＣＰＵ ２６ … バス ３１ … 描画処理装置 ３３ … アドレス生成回路 ３５，３６ … 書込み先セレクタ ３７ … 記憶レジスタ ３９ … アドレスセレクタ ４３ … 画像処理部 ５１，５３，５９ … アドレス信号 ５２，６０，６４，６８ … データ信号 ５４〜５８ … 識別信号 ６１ … 書込みアドレス信号 ６２，６６ … 連続アドレス信号 ６３ … 書込みデータ信号 ６５ … 不連続アドレス信号 ６７ … 選択アドレス信号 6 ... LCD 30 ... Data transfer device 21 ... Image display device 23 ... CPU 26 ... Bus 31 ... Drawing processing device 33 ... Address generation circuit 35, 36 ... Write destination selector 37 ... Storage register 39 ... Address selector 43 ... Image processing unit 51, 53, 59 ... Address signal 52, 60, 64, 68 ... Data signal 54 to 58 ... Identification signal 61 ... Write address signal 62, 66 ... Continuous address signal 63 ... Write data signal 65 ... Discontinuous address signal 67 ... Selection address signal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/02 ５８０ Ｇ０６Ｆ 12/02 ５８０Ａ 13/12 ３３０ 13/12 ３３０Ｂ 13/38 ３３０ 13/38 ３３０Ｂ Ｆターム(参考） 2C088 AA17 AA35 AA36 AA42 EB56 EB58 5B014 EA01 GD05 GD23 HB05 HB15 HB16 5B060 AB25 AC13 5B061 GG07 PP04 PP05 5B077 AA04 AA23 BB02 DD02 DD05 FF13 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) G06F 12/02 580 G06F 12/02 580A 13/12 330 13/12 330B 13/38 330 13/38 330B F Term (reference) 2C088 AA17 AA35 AA36 AA42 EB56 EB58 5B014 EA01 GD05 GD23 HB05 HB15 HB16 5B060 AB25 AC13 5B061 GG07 PP04 PP05 5B077 AA04 AA23 BB02 DD02 DD05 FF13
Claims (14)
て、 第１データと複数の第２データとを転送し、 転送された前記第１データに基づいて、予め記憶された
互いに書込み先の異なる複数のアドレスの組み合わせか
ら１つのアドレスの組み合わせを選択し、 選択されたアドレスの組み合わせを構成する各々のアド
レスに、転送された前記第２データをそれぞれ書き込む
ことを特徴とするデータ転送方法。1. A data transfer method for transferring data, wherein first data and a plurality of second data are transferred, and different write destinations stored in advance are stored based on the transferred first data. A data transfer method, wherein one address combination is selected from a plurality of address combinations, and the transferred second data is written to each of the addresses forming the selected address combination.
て、 第３データと複数の第４データとを転送し、 転送された前記第３データに基づいて、前記複数のアド
レスの組み合わせから１つのアドレスの組み合わせを選
択し、 選択されたアドレスの組み合わせを構成する各々のアド
レスから、転送された前記第４データに基づく各々のア
ドレスにそれぞれ書き換えて、新たなるアドレスの組み
合わせとして記憶することを特徴とするデータ転送方
法。2. The data transfer method according to claim 1, wherein the third data and a plurality of fourth data are transferred, and one of the plurality of addresses is combined based on the transferred third data. Selecting a combination of addresses, rewriting each address constituting the selected combination of addresses to each address based on the transferred fourth data, and storing as a new combination of addresses. Data transfer method.
て、 第５データと複数の第６データとを転送し、 転送された前記第５データを先頭アドレスとし、前記先
頭アドレスから所定値を加算あるいは減算し、加算時に
は加算されたアドレスから前記所定値を加算する工程を
複数回繰り返すことで先頭アドレスに付随した付随アド
レスを順次生成し、減算時には減算されたアドレスから
前記所定値を減算する工程を複数回繰り返すことで先頭
アドレスに付随した付随アドレスを順次生成し、 前記先頭アドレスを含んだ前記付随アドレスを構成する
各々のアドレスに、転送された前記第６データをそれぞ
れ書き込むことを特徴とするデータ転送方法。3. The data transfer method according to claim 2, wherein the fifth data and a plurality of sixth data are transferred, the transferred fifth data is used as a start address, and a predetermined value is added from the start address. Alternatively, a step of subtracting and adding the predetermined value from the added address at the time of addition is repeated a plurality of times to sequentially generate incidental addresses attached to the head address, and at the time of subtraction, subtracting the predetermined value from the subtracted address. Is repeated a plurality of times to sequentially generate the associated address associated with the head address, and the transferred sixth data is written to each address forming the associated address including the head address. Data transfer method.
て、 第７データを転送し、 （ａ）転送された前記第１データに基づいて、予め記憶
された互いに書込み先の異なる複数のアドレスの組み合
わせから１つのアドレスの組み合わせを選択し、選択さ
れたアドレスの組み合わせを構成する各々のアドレス
に、転送された前記第２データをそれぞれ書き込む第１
書込みモード、 （ｂ）転送された前記第３データに基づいて、前記複数
のアドレスの組み合わせから１つのアドレスの組み合わ
せを選択し、選択されたアドレスの組み合わせを構成す
る各々のアドレスから、転送された前記第４データに基
づく各々のアドレスにそれぞれ書き換えて、新たなるア
ドレスの組み合わせとして記憶するアドレス書き換えモ
ード、 または、（ｃ）転送された前記第５データを先頭アドレ
スとし、前記先頭アドレスから所定値を加算あるいは減
算し、加算時には加算されたアドレスから前記所定値を
加算する工程を複数回繰り返すことで先頭アドレスに付
随した付随アドレスを順次生成し、減算時には減算され
たアドレスから前記所定値を減算する工程を複数回繰り
返すことで先頭アドレスに付随した付随アドレスを順次
生成し、前記先頭アドレスを含んだ前記付随アドレスを
構成する各々のアドレスに、転送された前記第６データ
をそれぞれ書き込む第２書込みモードのいずれかを、転
送された前記第７データが選択して切り換えることを特
徴とするデータ転送方法。4. The data transfer method according to claim 3, wherein the seventh data is transferred, and (a) based on the transferred first data, a plurality of prestored addresses of different write destinations are stored. A first combination of addresses is selected from the combinations, and the transferred second data is written to each of the addresses forming the selected combination of addresses.
Write mode, (b) selecting one address combination from the plurality of address combinations based on the transferred third data, and transferring from each address forming the selected address combination An address rewriting mode in which each address based on the fourth data is rewritten and stored as a new combination of addresses, or (c) the transferred fifth data is used as a start address, and a predetermined value is set from the start address. By adding or subtracting, and repeating the step of adding the predetermined value from the added address at the time of addition, the associated addresses associated with the head address are sequentially generated, and at the time of subtraction, the predetermined value is subtracted from the subtracted address. Accompanying address associated with the start address by repeating the process multiple times The transferred seventh data selects one of the second write modes for sequentially generating and writing the transferred sixth data to each of the addresses forming the associated address including the start address. A data transfer method, characterized in that switching is performed by switching.
て、 データを転送する転送路と、 互いに書込み先の異なるアドレスの組み合わせを複数に
記憶するアドレス記憶手段と、 前記転送路によって転送された第１のデータに基づい
て、前記アドレス記憶手段に記憶された前記複数のアド
レスの組み合わせから１つのアドレスの組み合わせを選
択するアドレス選択手段とを備え、 前記アドレス選択手段によって選択されたアドレスの組
み合わせを構成する各々のアドレスに、前記転送路によ
って転送された第２データをそれぞれ書き込むことを特
徴とするデータ転送装置。5. A data transfer device for transferring data, comprising: a transfer path for transferring data; an address storing means for storing a plurality of combinations of addresses having different write destinations; and a transfer path transferred by the transfer path. Address selection means for selecting one address combination from the plurality of address combinations stored in the address storage means based on one data, and configuring the address combination selected by the address selection means. The data transfer device is characterized in that the second data transferred by the transfer path is written to each address.
て、 前記転送路によって転送された第３データに基づいて、
前記複数のアドレスの組み合わせから１つのアドレスの
組み合わせを選択し、選択されたアドレスの組み合わせ
を構成する各々のアドレスから、前記転送路によって転
送された第４データに基づく各々のアドレスにそれぞれ
書き換えて、新たなるアドレスの組み合わせとして記憶
するように、前記アドレス記憶手段は構成されているこ
とを特徴とするデータ転送装置。6. The data transfer device according to claim 5, wherein based on the third data transferred by the transfer path,
Selecting one address combination from the plurality of address combinations, rewriting each address forming the selected address combination to each address based on the fourth data transferred by the transfer path, The data transfer device, wherein the address storage means is configured to store as a new combination of addresses.
て、 前記転送路によって転送された第５データを先頭アドレ
スとし、前記先頭アドレスから所定値を加算あるいは減
算し、加算時には加算されたアドレスから前記所定値を
加算する工程を複数回繰り返すことで先頭アドレスに付
随した付随アドレスを順次生成し、減算時には減算され
たアドレスから前記所定値を減算する工程を複数回繰り
返すことで先頭アドレスに付随した付随アドレスを順次
生成するアドレス生成手段を備え、 前記先頭アドレスを含んだ前記付随アドレスを構成する
各々のアドレスに、前記転送路によって転送された第６
データをそれぞれ書き込むことを特徴とするデータ転送
装置。7. The data transfer device according to claim 6, wherein the fifth data transferred by the transfer path is used as a start address, and a predetermined value is added or subtracted from the start address, and at the time of addition, from the added address. The step of adding the predetermined value is repeated a plurality of times to sequentially generate the associated addresses associated with the head address, and the step of subtracting the predetermined value from the subtracted address is added to the head address by repeating the step of subtracting the predetermined value from the subtracted address. An address generating unit for sequentially generating the associated addresses, and the sixth address transferred by the transfer path to each address forming the associated address including the head address.
A data transfer device characterized by writing data respectively.
て、 （Ａ）前記転送路によって転送された前記第１データに
基づいて、前記アドレス記憶手段に記憶された複数のア
ドレスの組み合わせから１つのアドレスの組み合わせを
前記アドレス選択手段によって選択し、選択されたアド
レスの組み合わせを構成する各々のアドレスに、前記転
送路によって転送された前記第２データをそれぞれ書き
込む第１書込みモード、 （Ｂ）前記転送路によって転送された前記第３データに
基づいて、前記アドレス記憶手段に記憶された前記複数
のアドレスの組み合わせから１つのアドレスの組み合わ
せを選択し、選択されたアドレスの組み合わせを構成す
る各々のアドレスから、前記転送路によって転送された
前記第４データに基づく各々のアドレスにそれぞれ書き
換えて、新たなるアドレスの組み合わせとしてアドレス
記憶手段に記憶するアドレス書き換えモード、 または、（Ｃ）前記転送路によって転送された前記第５
データを先頭アドレスとし、その先頭アドレスに付随し
た付随アドレスを前記アドレス生成手段によって順次生
成し、前記先頭アドレスを含んだ前記付随アドレスを構
成する各々のアドレスに、転送された前記第６データを
それぞれ書き込む第２書込みモードのいずれかを選択し
て切り換えるモード切換手段を備えていることを特徴と
するデータ転送装置。8. The data transfer device according to claim 7, wherein: (A) one of a combination of a plurality of addresses stored in the address storage means is selected based on the first data transferred by the transfer path. A first write mode in which a combination of addresses is selected by the address selection means, and the second data transferred by the transfer path is written to each address forming the selected combination of addresses; (B) the transfer On the basis of the third data transferred by the route, one address combination is selected from the plurality of address combinations stored in the address storage means, and one of the addresses forming the selected address combination is selected. , Each address based on the fourth data transferred by the transfer path. Each rewriting, address rewrite mode to be stored in the address storage means as a combination of A New Address, or the fifth transferred by (C) the transfer passage
The data is set as a head address, and the associated address associated with the head address is sequentially generated by the address generation means, and the transferred sixth data is respectively transferred to the respective addresses forming the associated address including the head address. A data transfer device comprising mode switching means for selecting and switching one of the second write modes for writing.
のデータ転送装置に用いられる画像表示装置であって、 データを転送する転送路と、 互いに書込み先の異なるアドレスの組み合わせを複数に
記憶するアドレス記憶手段と、 前記転送路によって転送された第１のデータに基づい
て、前記アドレス記憶手段に記憶された前記複数のアド
レスの組み合わせから１つのアドレスの組み合わせを選
択するアドレス選択手段と、 前記アドレス選択手段によって選択されたアドレスの組
み合わせを構成する各々のアドレスに、前記転送路によ
って転送された第２データをそれぞれ書き込み、書き込
まれたデータに基づいて画像を処理する画像処理手段
と、 前記画像処理手段によって処理された画像を出力表示す
る出力表示手段とを備えていることを特徴とする画像表
示装置。9. An image display device used in the data transfer device according to claim 5, wherein a plurality of combinations of transfer paths for transferring data and addresses of different write destinations are provided. Address storing means for storing; address selecting means for selecting one address combination from the plurality of address combinations stored in the address storing means based on the first data transferred by the transfer path; Image processing means for respectively writing the second data transferred by the transfer path to each address forming a combination of the addresses selected by the address selection means, and processing an image based on the written data; Output display means for outputting and displaying the image processed by the image processing means. Image display device according to symptoms.
て、 前記装置は、遊技機に備えられていることを特徴とする
画像表示装置。10. The image display device according to claim 9, wherein the device is provided in a game machine.
いて、 前記遊技機はパチンコ機であることを特徴とする画像表
示装置。11. The image display device according to claim 10, wherein the game machine is a pachinko machine.
て、 前記装置は、ゲーム機に備えられていることを特徴とす
る画像表示装置。12. The image display device according to claim 9, wherein the device is provided in a game machine.
いて、 前記ゲーム機はスロットマシンであることを特徴とする
画像表示装置。13. The image display device according to claim 12, wherein the game machine is a slot machine.
いて、 前記ゲーム機はパチンコ機とスロットマシンとを融合さ
せたものであることを特徴とする画像表示装置。14. The image display device according to claim 12, wherein the game machine is a combination of a pachinko machine and a slot machine.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002124208A JP2003316726A (en) | 2002-04-25 | 2002-04-25 | Data transfer method and device therefor, and image display device used for it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002124208A JP2003316726A (en) | 2002-04-25 | 2002-04-25 | Data transfer method and device therefor, and image display device used for it |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003316726A true JP2003316726A (en) | 2003-11-07 |
Family
ID=29539287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002124208A Pending JP2003316726A (en) | 2002-04-25 | 2002-04-25 | Data transfer method and device therefor, and image display device used for it |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003316726A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132365A1 (en) * | 2005-06-10 | 2006-12-14 | National University Corporation NARA Institute of Science and Technology | Memory controller, information processing system, and read access method |
-
2002
- 2002-04-25 JP JP2002124208A patent/JP2003316726A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132365A1 (en) * | 2005-06-10 | 2006-12-14 | National University Corporation NARA Institute of Science and Technology | Memory controller, information processing system, and read access method |
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