JP2003316602A - Ｒｏｍエミュレータ - Google Patents
ＲｏｍエミュレータInfo
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- JP2003316602A JP2003316602A JP2002123023A JP2002123023A JP2003316602A JP 2003316602 A JP2003316602 A JP 2003316602A JP 2002123023 A JP2002123023 A JP 2002123023A JP 2002123023 A JP2002123023 A JP 2002123023A JP 2003316602 A JP2003316602 A JP 2003316602A
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- emulator
- logic analyzer
- control unit
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Abstract
(57)【要約】
【課題】 ＲＯＭエミュレート中に、ＲＯＭの全信号の
安定した測定を行うこと。 【解決手段】 設計対象である集積回路に搭載されるＲ
ＯＭ３０１に接続して、ＲＯＭの動作をエミュレートす
るエミュレーション制御部２２０を備えたＲＯＭエミュ
レータ１００に、ＲＯＭ３０１からエミュレーション制
御部２２０に対して送出されるＲＯＭ出力信号を取得
し、取得したＲＯＭ出力信号を分析するロジックアナラ
イザ制御部２１０を内蔵した。このロジックアナライザ
制御部２１０は、エミュレーション制御部２２０ととも
に、ＦＰＧＡ１０１に組み込まれており、ＦＰＧＡ１０
１の外部には、ＲＯＭ出力信号を外部クロックに同期し
て書き込み動作を行うロジックアナライザ用ＰＢＳＲＡ
Ｍ１０３を設けている。
安定した測定を行うこと。 【解決手段】 設計対象である集積回路に搭載されるＲ
ＯＭ３０１に接続して、ＲＯＭの動作をエミュレートす
るエミュレーション制御部２２０を備えたＲＯＭエミュ
レータ１００に、ＲＯＭ３０１からエミュレーション制
御部２２０に対して送出されるＲＯＭ出力信号を取得
し、取得したＲＯＭ出力信号を分析するロジックアナラ
イザ制御部２１０を内蔵した。このロジックアナライザ
制御部２１０は、エミュレーション制御部２２０ととも
に、ＦＰＧＡ１０１に組み込まれており、ＦＰＧＡ１０
１の外部には、ＲＯＭ出力信号を外部クロックに同期し
て書き込み動作を行うロジックアナライザ用ＰＢＳＲＡ
Ｍ１０３を設けている。
Description
【０００１】
【発明の属する技術分野】この発明は、設計対象である
集積回路基板に搭載されるＲＯＭに接続して、ＲＯＭの
動作をエミュレートするＲＯＭエミュレータに関する。
集積回路基板に搭載されるＲＯＭに接続して、ＲＯＭの
動作をエミュレートするＲＯＭエミュレータに関する。
【０００２】
【従来の技術】一般に、データ処理装置のソフトウェア
開発を行うために、開発時のデバッグ作業段階で、一時
的に、エミュレータを設計対象である集積回路基板上の
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に接続し
て、ＲＯＭの動作のエミュレーションを行うＲＯＭエミ
ュレータが一般的に知られている。また、ＲＯＭの信号
を観測するためには、ロジックアナライザを、設計対象
である集積回路基板上のＲＯＭに、ＲＯＭエミュレータ
とは別個に接続して、ＲＯＭの出力信号をメモリに記憶
して信号波形を測定することが行われている。
開発を行うために、開発時のデバッグ作業段階で、一時
的に、エミュレータを設計対象である集積回路基板上の
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に接続し
て、ＲＯＭの動作のエミュレーションを行うＲＯＭエミ
ュレータが一般的に知られている。また、ＲＯＭの信号
を観測するためには、ロジックアナライザを、設計対象
である集積回路基板上のＲＯＭに、ＲＯＭエミュレータ
とは別個に接続して、ＲＯＭの出力信号をメモリに記憶
して信号波形を測定することが行われている。
【０００３】図４は、従来のＲＯＭエミュレータ４００
およびロジックアナライザ４１０と設計対象の集積回路
基板４２０上のＲＯＭ４２１との接続状態を示す説明図
である。図４に示すように、設計対象の集積回路基板４
２０のＲＯＭソケットに、ＲＯＭエミュレータ４００の
ＲＯＭプローブ４３１を差し込み、集積回路基板４２０
上のＲＯＭ４２１をＲＯＭエミュレータ４００のＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に置き
換えて、集積回路基板４２０のＲＯＭ４２１の動作をエ
ミュレートしている。また、ロジックアナライザ４１０
のプローブ４３０をＲＯＭコネクタの端子に接続して、
ＲＯＭ４２１からの出力信号をロジックアナライザ４１
０によって取得し、ロジックアナライザ４１０のメモリ
に出力信号を記録している。
およびロジックアナライザ４１０と設計対象の集積回路
基板４２０上のＲＯＭ４２１との接続状態を示す説明図
である。図４に示すように、設計対象の集積回路基板４
２０のＲＯＭソケットに、ＲＯＭエミュレータ４００の
ＲＯＭプローブ４３１を差し込み、集積回路基板４２０
上のＲＯＭ４２１をＲＯＭエミュレータ４００のＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に置き
換えて、集積回路基板４２０のＲＯＭ４２１の動作をエ
ミュレートしている。また、ロジックアナライザ４１０
のプローブ４３０をＲＯＭコネクタの端子に接続して、
ＲＯＭ４２１からの出力信号をロジックアナライザ４１
０によって取得し、ロジックアナライザ４１０のメモリ
に出力信号を記録している。
【０００４】
【発明が解決しようとする課題】ところで、ＲＯＭから
出力される信号は、一般的にアドレス信号として約２０
本、データ信号として８〜３２本、制御信号として３〜
５本の合計３０〜６０本となる。このため、従来のＲＯ
Ｍエミュレータ４００およびロジックアナライザ４１０
を使用してＲＯＭ４２１のエミュレート中に信号の観測
を行うためには、図４に示すように、ＲＯＭ４２１にＲ
ＯＭエミュレータ４００のＲＯＭプローブ４３１とロジ
ックアナライザ４１０のプローブ４３０とを別個に接続
しなければならないため、合計６０〜１２０本のプロー
ブを接続しなければならない。
出力される信号は、一般的にアドレス信号として約２０
本、データ信号として８〜３２本、制御信号として３〜
５本の合計３０〜６０本となる。このため、従来のＲＯ
Ｍエミュレータ４００およびロジックアナライザ４１０
を使用してＲＯＭ４２１のエミュレート中に信号の観測
を行うためには、図４に示すように、ＲＯＭ４２１にＲ
ＯＭエミュレータ４００のＲＯＭプローブ４３１とロジ
ックアナライザ４１０のプローブ４３０とを別個に接続
しなければならないため、合計６０〜１２０本のプロー
ブを接続しなければならない。
【０００５】しかしながら、近年、集積回路は集積度や
サイズが極小化する方向となってきていることから、Ｒ
ＯＭにすべてのプローブを接続するスペースを確保する
ことができず、ＲＯＭのエミュレート中にＲＯＭの全信
号の安定した測定を行うことができないという問題があ
る。
サイズが極小化する方向となってきていることから、Ｒ
ＯＭにすべてのプローブを接続するスペースを確保する
ことができず、ＲＯＭのエミュレート中にＲＯＭの全信
号の安定した測定を行うことができないという問題があ
る。
【０００６】この発明は上記に鑑みてなされたもので、
ＲＯＭエミュレート中に、ＲＯＭの全信号の安定した測
定を行え、ＲＯＭの詳細な検証を行うことができるＲＯ
Ｍエミュレータを得ることを目的とする。
ＲＯＭエミュレート中に、ＲＯＭの全信号の安定した測
定を行え、ＲＯＭの詳細な検証を行うことができるＲＯ
Ｍエミュレータを得ることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、設計対象である集積回路
基板に搭載されるＲＯＭに接続して、前記ＲＯＭの動作
をエミュレートするエミュレータ部を備えたＲＯＭエミ
ュレータであって、前記ＲＯＭから前記エミュレータ部
に対して送出されるＲＯＭ出力信号を取得し、取得した
ＲＯＭ出力信号を分析する論理回路分析部を備えたこと
を特徴とする。
め、請求項１にかかる発明は、設計対象である集積回路
基板に搭載されるＲＯＭに接続して、前記ＲＯＭの動作
をエミュレートするエミュレータ部を備えたＲＯＭエミ
ュレータであって、前記ＲＯＭから前記エミュレータ部
に対して送出されるＲＯＭ出力信号を取得し、取得した
ＲＯＭ出力信号を分析する論理回路分析部を備えたこと
を特徴とする。
【０００８】この請求項１にかかる発明によれば、ロジ
ックアナライザの機能を有する論理回路分析部をＲＯＭ
エミュレータに内蔵し、この論理回路分析部によって、
ＲＯＭからエミュレータ部に対して送出されるＲＯＭ出
力信号を取得し、取得したＲＯＭ出力信号を分析するこ
とで、ＲＯＭへの接続はＲＯＭエミュレータの接続だけ
で、ロジックアナライザの機能を実現できるので、ＲＯ
Ｍエミュレート中に、ＲＯＭの全信号の安定した測定を
行うことができる。
ックアナライザの機能を有する論理回路分析部をＲＯＭ
エミュレータに内蔵し、この論理回路分析部によって、
ＲＯＭからエミュレータ部に対して送出されるＲＯＭ出
力信号を取得し、取得したＲＯＭ出力信号を分析するこ
とで、ＲＯＭへの接続はＲＯＭエミュレータの接続だけ
で、ロジックアナライザの機能を実現できるので、ＲＯ
Ｍエミュレート中に、ＲＯＭの全信号の安定した測定を
行うことができる。
【０００９】また、請求項２にかかる発明は、請求項１
に記載のＲＯＭエミュレータにおいて、前記論理回路分
析部と前記エミュレータ部は、再構成可能な集積回路に
搭載されることを特徴とする。
に記載のＲＯＭエミュレータにおいて、前記論理回路分
析部と前記エミュレータ部は、再構成可能な集積回路に
搭載されることを特徴とする。
【００１０】この請求項２にかかる発明によれば、論理
回路分析部とエミュレータ部は、再構成可能な集積回路
に搭載されることで、ＲＯＭエミュレータの機能とロジ
ックアナライザの機能とを一チップで実現することがで
きる。本発明における再構成可能な集積回路とは、ＦＰ
ＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔ
ｅ Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などが含まれる。
回路分析部とエミュレータ部は、再構成可能な集積回路
に搭載されることで、ＲＯＭエミュレータの機能とロジ
ックアナライザの機能とを一チップで実現することがで
きる。本発明における再構成可能な集積回路とは、ＦＰ
ＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔ
ｅ Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などが含まれる。
【００１１】また、請求項３にかかる発明は、請求項２
に記載のＲＯＭエミュレータにおいて、前記再構成可能
な集積回路の外部に設けられ、前記論理回路分析部によ
って取得したＲＯＭ出力信号を記憶し、外部クロックに
同期して書き込み動作を行う記憶部をさらに備えたこと
を特徴とする。
に記載のＲＯＭエミュレータにおいて、前記再構成可能
な集積回路の外部に設けられ、前記論理回路分析部によ
って取得したＲＯＭ出力信号を記憶し、外部クロックに
同期して書き込み動作を行う記憶部をさらに備えたこと
を特徴とする。
【００１２】この請求項３にかかる発明によれば、再構
成可能な集積回路の外部に設けられ、前記論理回路分析
部によって取得したＲＯＭ出力信号を記憶し、外部クロ
ックに同期して書き込み動作を行う記憶部をさらに備え
たことで、ＲＯＭ出力信号の記憶部への書き込みを高速
に行うことができ、信号分析のタイミングの遅延を防止
することができる。
成可能な集積回路の外部に設けられ、前記論理回路分析
部によって取得したＲＯＭ出力信号を記憶し、外部クロ
ックに同期して書き込み動作を行う記憶部をさらに備え
たことで、ＲＯＭ出力信号の記憶部への書き込みを高速
に行うことができ、信号分析のタイミングの遅延を防止
することができる。
【００１３】また、請求項４にかかる発明は、請求項１
〜３のいずれか一つに記載のＲＯＭエミュレータにおい
て、前記論理回路分析部は、ＲＯＭプローブに接続され
る接続インタフェースを備えたことを特徴とする。
〜３のいずれか一つに記載のＲＯＭエミュレータにおい
て、前記論理回路分析部は、ＲＯＭプローブに接続され
る接続インタフェースを備えたことを特徴とする。
【００１４】この請求項４にかかる発明によれば、論理
回路分析部は、ＲＯＭプローブに接続される接続インタ
フェースを備えたことで、接続インタフェースからプロ
ーブを介して集積回路基板上のＲＯＭに接続することも
でき、従来の接続方法との互換性を維持することができ
る。
回路分析部は、ＲＯＭプローブに接続される接続インタ
フェースを備えたことで、接続インタフェースからプロ
ーブを介して集積回路基板上のＲＯＭに接続することも
でき、従来の接続方法との互換性を維持することができ
る。
【００１５】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるＲＯＭエミュレータの好適な実施の形態を
詳細に説明する。図１は、本実施形態にかかるＲＯＭエ
ミュレータの内部構成を示す説明図である。図３は、本
実施形態にかかるＲＯＭエミュレータと設計対象の集積
回路基板上のＲＯＭの接続状態を示す説明図である。
発明にかかるＲＯＭエミュレータの好適な実施の形態を
詳細に説明する。図１は、本実施形態にかかるＲＯＭエ
ミュレータの内部構成を示す説明図である。図３は、本
実施形態にかかるＲＯＭエミュレータと設計対象の集積
回路基板上のＲＯＭの接続状態を示す説明図である。
【００１６】本実施形態のＲＯＭエミュレータ１００に
は、図１に示すように、ＣＰＵ１０４と、ＲＳ２３２Ｃ
ドライバ１０５、フラッシュＲＯＭ１０６、コントロー
ラ１０７、ＥＰＲＯＭ１１０、ＦＰＧＡ（Ｆｉｅｌｄ
ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅ Ａｒｒａｙ）１１
１，１０１，１１３、拡張コネクタ１１５が設けられて
おり、それぞれＣＰＵ１０４とバスで接続された構造と
なっている。また、コントローラ１０７には、ＤＲＡＭ
１０８、イーサネット（Ｒ）コントローラ１０９がバス
で接続されている。
は、図１に示すように、ＣＰＵ１０４と、ＲＳ２３２Ｃ
ドライバ１０５、フラッシュＲＯＭ１０６、コントロー
ラ１０７、ＥＰＲＯＭ１１０、ＦＰＧＡ（Ｆｉｅｌｄ
ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅ Ａｒｒａｙ）１１
１，１０１，１１３、拡張コネクタ１１５が設けられて
おり、それぞれＣＰＵ１０４とバスで接続された構造と
なっている。また、コントローラ１０７には、ＤＲＡＭ
１０８、イーサネット（Ｒ）コントローラ１０９がバス
で接続されている。
【００１７】端子１１７には、図３に示すように、ＲＯ
Ｍプローブ３０６が接続され、このＲＯＭプローブ３０
６が設計対象の集積回路基板３００上のＲＯＭ３０１の
ＲＯＭコネクタに接続される。従って、ＲＯＭの出力信
号は、端子１１７からＦＰＧＡ１０１に入力される。
Ｍプローブ３０６が接続され、このＲＯＭプローブ３０
６が設計対象の集積回路基板３００上のＲＯＭ３０１の
ＲＯＭコネクタに接続される。従って、ＲＯＭの出力信
号は、端子１１７からＦＰＧＡ１０１に入力される。
【００１８】イーサネット（Ｒ）コントローラ１０９
は、図３に示すように、イーサネット（Ｒ）ケーブル３
０５を介してＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅ
ｒ）３０４が接続されている。このＰＣ３０４のディス
プレイ画面には、ＲＯＭ３０１の出力信号のロジックア
ナライザコントロール画面やロジックアナライザによる
ＲＯＭ出力信号の波形データの表示が行われる。
は、図３に示すように、イーサネット（Ｒ）ケーブル３
０５を介してＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅ
ｒ）３０４が接続されている。このＰＣ３０４のディス
プレイ画面には、ＲＯＭ３０１の出力信号のロジックア
ナライザコントロール画面やロジックアナライザによる
ＲＯＭ出力信号の波形データの表示が行われる。
【００１９】ＦＰＧＡ１０１は、本実施形態の再構成可
能な集積回路を構成するものであり、設計対象である集
積回路基板３００上のＲＯＭ３０１の動作をエミュレー
トするエミュレーション制御部と、ＲＯＭから出力され
る信号の分析を行うロジックアナライザ制御部とが論理
回路として組み込まれている。
能な集積回路を構成するものであり、設計対象である集
積回路基板３００上のＲＯＭ３０１の動作をエミュレー
トするエミュレーション制御部と、ＲＯＭから出力され
る信号の分析を行うロジックアナライザ制御部とが論理
回路として組み込まれている。
【００２０】そして、ＦＰＧＡ１０１には、エミュレー
ション用ＳＲＡＭ１０２と、ロジックアナライザ用ＰＢ
ＳＲＡＭ（Ｐｉｐｅｌｉｎｅｄ Ｂｕｒｓｔ ＳＲＡ
Ｍ）１０３が接続されている。ここで、ロジックアナラ
イザ用ＰＢＳＲＡＭ１０３は、ロジックアナライザ制御
部によって取得したＲＯＭ出力信号を、外部クロックに
同期して書き込んで格納するものである。ロジックアナ
ライザ用ＰＢＳＲＡＭ１０３は、本発明における記憶部
を構成する。
ション用ＳＲＡＭ１０２と、ロジックアナライザ用ＰＢ
ＳＲＡＭ（Ｐｉｐｅｌｉｎｅｄ Ｂｕｒｓｔ ＳＲＡ
Ｍ）１０３が接続されている。ここで、ロジックアナラ
イザ用ＰＢＳＲＡＭ１０３は、ロジックアナライザ制御
部によって取得したＲＯＭ出力信号を、外部クロックに
同期して書き込んで格納するものである。ロジックアナ
ライザ用ＰＢＳＲＡＭ１０３は、本発明における記憶部
を構成する。
【００２１】次に、ＦＰＧＡ１０１内部に組み込まれた
エミュレーション制御部とロジックアナライザ制御部に
ついて説明する。図２は、ＦＰＧＡ１０１の内部構造を
示す説明図である。
エミュレーション制御部とロジックアナライザ制御部に
ついて説明する。図２は、ＦＰＧＡ１０１の内部構造を
示す説明図である。
【００２２】エミュレーション制御部２２０は、本発明
におけるエミュレータ部を構成し、集積回路基板３００
のＲＯＭ３０１をエミュレートする。エミュレーション
制御部２２０は、ＣＰＵ制御部２２１と、ＲＯＭアドレ
ス制御部２２２と、ＲＯＭデータ制御部２２３が組み込
まれている。
におけるエミュレータ部を構成し、集積回路基板３００
のＲＯＭ３０１をエミュレートする。エミュレーション
制御部２２０は、ＣＰＵ制御部２２１と、ＲＯＭアドレ
ス制御部２２２と、ＲＯＭデータ制御部２２３が組み込
まれている。
【００２３】ＲＯＭアドレス制御部２２２は、ＲＯＭ３
０１からアドレスバス２４１を介してアドレス信号を入
力し、エミュレーション用ＳＲＡＭ１０２に出力する。
また、ＲＯＭデータ制御部２２３は、ＲＯＭ３０１から
データバス２４２を介してデータ信号を入力し、エミュ
レーション用ＳＲＡＭ１０２に出力する。ＣＰＵ制御部
２２１は、ＣＰＵ１０４とのインタフェースとなるもの
であり、ＣＰＵ１０４のデータ信号、アドレス信号など
を入力してＲＯＭアドレス制御部２２２、ＲＯＭデータ
制御部２２３に出力し、集積回路基板３００上のＲＯＭ
３０１をエミュレーション用ＳＲＡＭ１０２に置き換え
ることによって、ＲＯＭ３０１をエミュレートする。
０１からアドレスバス２４１を介してアドレス信号を入
力し、エミュレーション用ＳＲＡＭ１０２に出力する。
また、ＲＯＭデータ制御部２２３は、ＲＯＭ３０１から
データバス２４２を介してデータ信号を入力し、エミュ
レーション用ＳＲＡＭ１０２に出力する。ＣＰＵ制御部
２２１は、ＣＰＵ１０４とのインタフェースとなるもの
であり、ＣＰＵ１０４のデータ信号、アドレス信号など
を入力してＲＯＭアドレス制御部２２２、ＲＯＭデータ
制御部２２３に出力し、集積回路基板３００上のＲＯＭ
３０１をエミュレーション用ＳＲＡＭ１０２に置き換え
ることによって、ＲＯＭ３０１をエミュレートする。
【００２４】ロジックアナライザ制御部２１０は、本発
明の論理回路分析部を構成し、ＲＯＭ３０１の出力信号
を入力し、ロジックアナライザ用ＰＢＳＲＡＭ１０３に
出力して、信号の分析を行う。ロジックアナライザ制御
部２１０には、ロジアナデータ入力制御部２１１と、ロ
ジアナデータ外部入力制御部２１２と、ＰＢＳＲＡＭ制
御部２１３と、ＩＯレジスタ２１４が組み込まれてい
る。
明の論理回路分析部を構成し、ＲＯＭ３０１の出力信号
を入力し、ロジックアナライザ用ＰＢＳＲＡＭ１０３に
出力して、信号の分析を行う。ロジックアナライザ制御
部２１０には、ロジアナデータ入力制御部２１１と、ロ
ジアナデータ外部入力制御部２１２と、ＰＢＳＲＡＭ制
御部２１３と、ＩＯレジスタ２１４が組み込まれてい
る。
【００２５】ロジアナデータ入力制御部２１１には、同
期クロック制御部２３０からの内部クロック信号の入力
と同期して、ＲＯＭ３０１からのアドレス信号、Ｏｕｔ
ｐｕｔ Ｅｎａｂｌｅ信号がアドレスバス２５１から入
力される。また、ロジアナデータ入力制御部２１１に
は、同期クロック制御部２３０からの内部クロック信号
の入力と同期して、ＲＯＭ３０１からのデータ信号、Ｃ
ｈｉｐ Ｅｎａｂｌｅ信号およびＷｒｉｔｅ Ｅｎａｂ
ｌｅ信号がデータバス２５２から入力される。
期クロック制御部２３０からの内部クロック信号の入力
と同期して、ＲＯＭ３０１からのアドレス信号、Ｏｕｔ
ｐｕｔ Ｅｎａｂｌｅ信号がアドレスバス２５１から入
力される。また、ロジアナデータ入力制御部２１１に
は、同期クロック制御部２３０からの内部クロック信号
の入力と同期して、ＲＯＭ３０１からのデータ信号、Ｃ
ｈｉｐ Ｅｎａｂｌｅ信号およびＷｒｉｔｅ Ｅｎａｂ
ｌｅ信号がデータバス２５２から入力される。
【００２６】ここで、アドレスバス２５１は、ＲＯＭポ
ートからエミュレーション制御部２２０に接続されたア
ドレスバス２４１から分岐して、ロジアナデータ入力制
御部２１１に接続されており、またデータバス２５２
は、ＲＯＭポートからエミュレーション制御部２２０に
接続されたデータバス２４２から分岐して、ロジアナデ
ータ入力制御部２１１に接続されている。このため、Ｒ
ＯＭ３０１からのアドレス信号、データ信号などの出力
信号は、エミュレーション制御部２２０に入力されると
同時にロジックアナライザ制御部２１０にも入力される
ことになる。
ートからエミュレーション制御部２２０に接続されたア
ドレスバス２４１から分岐して、ロジアナデータ入力制
御部２１１に接続されており、またデータバス２５２
は、ＲＯＭポートからエミュレーション制御部２２０に
接続されたデータバス２４２から分岐して、ロジアナデ
ータ入力制御部２１１に接続されている。このため、Ｒ
ＯＭ３０１からのアドレス信号、データ信号などの出力
信号は、エミュレーション制御部２２０に入力されると
同時にロジックアナライザ制御部２１０にも入力される
ことになる。
【００２７】ロジックアナライザ用外部プローブにＲＯ
Ｍ３０１以外のＲＯＭなどが接続されている場合、ロジ
アナデータ入力制御部２１１には、同期クロック制御部
２３０からの内部クロック信号の入力と同期して、バス
２５１、２５２からの入力とは別個に、ロジックアナラ
イザ用外部プローブ用の端子１１８から出力信号が入力
される。これは、ＲＯＭエミュレータ１００とは別個に
ロジックアナライザを任意のパッケージピンや信号線と
接続した場合の信号入力であり、このような構造とする
ことにより、従来の接続方法でロジックアナライザとＲ
ＯＭとを接続できるようにしたり、ＲＯＭプローブの信
号線だけでは不足した場合に備え、任意の信号をＲＯＭ
の信号線と同時に観測できるようにしている。
Ｍ３０１以外のＲＯＭなどが接続されている場合、ロジ
アナデータ入力制御部２１１には、同期クロック制御部
２３０からの内部クロック信号の入力と同期して、バス
２５１、２５２からの入力とは別個に、ロジックアナラ
イザ用外部プローブ用の端子１１８から出力信号が入力
される。これは、ＲＯＭエミュレータ１００とは別個に
ロジックアナライザを任意のパッケージピンや信号線と
接続した場合の信号入力であり、このような構造とする
ことにより、従来の接続方法でロジックアナライザとＲ
ＯＭとを接続できるようにしたり、ＲＯＭプローブの信
号線だけでは不足した場合に備え、任意の信号をＲＯＭ
の信号線と同時に観測できるようにしている。
【００２８】ＰＢＳＲＡＭ制御部２１３は、ロジアナデ
ータ入力制御部２１１に入力されたＲＯＭの出力信号お
よびロジアナデータ外部入力制御部２１２に入力された
任意のパッケージピンや信号線の出力信号をロジックア
ナライザ用ＰＢＳＲＡＭ１０３に書き込むものである。
具体的には、ＲＯＭ３０１のデータ信号その他制御信号
は、ＩＯレジスタ２１４からのクロック信号に同期し
て、ＰＢＳＲＡＭ制御部２１３によってロジックアナラ
イザ用ＰＢＳＲＡＭ１０３に書き込まれる。
ータ入力制御部２１１に入力されたＲＯＭの出力信号お
よびロジアナデータ外部入力制御部２１２に入力された
任意のパッケージピンや信号線の出力信号をロジックア
ナライザ用ＰＢＳＲＡＭ１０３に書き込むものである。
具体的には、ＲＯＭ３０１のデータ信号その他制御信号
は、ＩＯレジスタ２１４からのクロック信号に同期し
て、ＰＢＳＲＡＭ制御部２１３によってロジックアナラ
イザ用ＰＢＳＲＡＭ１０３に書き込まれる。
【００２９】ロジックアナライザ用ＰＢＳＲＡＭ１０３
に書き込まれたデータ信号などは、イーサネット（Ｒ）
ケーブル３０５で接続されたＰＣ３０４で信号波形とし
て出力される。
に書き込まれたデータ信号などは、イーサネット（Ｒ）
ケーブル３０５で接続されたＰＣ３０４で信号波形とし
て出力される。
【００３０】このように、本実施形態にかかるＲＯＭエ
ミュレータ１００では、ロジックアナライザの機能を有
するロジックアナライザ制御部２１０をＲＯＭエミュレ
ータ１００に内蔵し、このロジックアナライザ制御部２
１０によって、ＲＯＭ３０１からエミュレーション制御
部２２０に対して出力されるアドレス信号およびデータ
信号などを入力し、入力された信号を分析しているの
で、ＲＯＭ３０１への接続は図３に示すように、ＲＯＭ
エミュレータ１００のプローブ３０６による接続だけ、
ロジックアナライザの機能を実現できるので、ＲＯＭエ
ミュレート中に、ＲＯＭ３０１の全信号の安定した測定
を行うことができる。
ミュレータ１００では、ロジックアナライザの機能を有
するロジックアナライザ制御部２１０をＲＯＭエミュレ
ータ１００に内蔵し、このロジックアナライザ制御部２
１０によって、ＲＯＭ３０１からエミュレーション制御
部２２０に対して出力されるアドレス信号およびデータ
信号などを入力し、入力された信号を分析しているの
で、ＲＯＭ３０１への接続は図３に示すように、ＲＯＭ
エミュレータ１００のプローブ３０６による接続だけ、
ロジックアナライザの機能を実現できるので、ＲＯＭエ
ミュレート中に、ＲＯＭ３０１の全信号の安定した測定
を行うことができる。
【００３１】なお、本実施形態では、エミュレーション
制御部２２０とロジックアナライザ制御部２１０をＦＰ
ＧＡ１０１に組み込んだ構成としているが、再構成可能
な集積回路、例えば、ＰＬＤに組み込んだ構成としても
良い。また、エミュレーション制御部２２０とロジック
アナライザ制御部２１０を再構成不可能な集積回路に組
み込んでも良く、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉ
ｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔ）などに組み込む構成としても良い。
制御部２２０とロジックアナライザ制御部２１０をＦＰ
ＧＡ１０１に組み込んだ構成としているが、再構成可能
な集積回路、例えば、ＰＬＤに組み込んだ構成としても
良い。また、エミュレーション制御部２２０とロジック
アナライザ制御部２１０を再構成不可能な集積回路に組
み込んでも良く、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉ
ｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔ）などに組み込む構成としても良い。
【００３２】
【発明の効果】以上説明したように、請求項１にかかる
発明によれば、ロジックアナライザのプローブを多数Ｒ
ＯＭに接続する必要がなくなり、一台のＲＯＭエミュレ
ータによって、ＲＯＭエミュレート中にＲＯＭの全信号
の安定した測定を行うことができるという効果を奏す
る。すなわち、ＲＯＭのエミュレート中に異常等が生じ
た場合、アドレスバスやデータバスの値の時間的変化を
確認することができるだけでなく、ＲＯＭの信号の詳細
なタイミングを検証したり、処理時間も測定することが
でき、ＲＯＭの詳細な検証を行えるという効果を奏す
る。
発明によれば、ロジックアナライザのプローブを多数Ｒ
ＯＭに接続する必要がなくなり、一台のＲＯＭエミュレ
ータによって、ＲＯＭエミュレート中にＲＯＭの全信号
の安定した測定を行うことができるという効果を奏す
る。すなわち、ＲＯＭのエミュレート中に異常等が生じ
た場合、アドレスバスやデータバスの値の時間的変化を
確認することができるだけでなく、ＲＯＭの信号の詳細
なタイミングを検証したり、処理時間も測定することが
でき、ＲＯＭの詳細な検証を行えるという効果を奏す
る。
【００３３】また、請求項２にかかる発明によれば、Ｒ
ＯＭエミュレータの機能とロジックアナライザの機能と
を一チップで実現することができるという効果を奏す
る。
ＯＭエミュレータの機能とロジックアナライザの機能と
を一チップで実現することができるという効果を奏す
る。
【００３４】また、請求項３にかかる発明によれば、Ｒ
ＯＭ出力信号の記憶部への書き込みを高速に行うことが
でき、信号分析のタイミングの遅延を防止することがで
きるという効果を奏する。
ＯＭ出力信号の記憶部への書き込みを高速に行うことが
でき、信号分析のタイミングの遅延を防止することがで
きるという効果を奏する。
【００３５】また、請求項４にかかる発明によれば、接
続インタフェースからプローブを介して集積回路基板上
のＲＯＭに接続することもでき、従来の接続方法との互
換性を維持することができるという効果を奏する。
続インタフェースからプローブを介して集積回路基板上
のＲＯＭに接続することもでき、従来の接続方法との互
換性を維持することができるという効果を奏する。
【図１】本実施形態にかかるＲＯＭエミュレータの内部
構成を示す説明図である。
構成を示す説明図である。
【図２】本実施形態にかかるＲＯＭエミュレータ内のＦ
ＰＧＡの内部構造を示す説明図である。
ＰＧＡの内部構造を示す説明図である。
【図３】本実施形態にかかるＲＯＭエミュレータと設計
対象の集積回路基板上のＲＯＭの接続状態を示す説明図
である。
対象の集積回路基板上のＲＯＭの接続状態を示す説明図
である。
【図４】従来のＲＯＭエミュレータおよびロジックアナ
ライザと設計対象の集積回路基板上のＲＯＭとの接続状
態を示す説明図である。
ライザと設計対象の集積回路基板上のＲＯＭとの接続状
態を示す説明図である。
１００，４００ ＲＯＭエミュレータ
１０１，１１１，１１３ ＦＰＧＡ
１０２ エミュレーション用ＳＲＡＭ
１０３ ロジックアナライザ用ＰＢＳＲＡＭ
１０４ ＣＰＵ
１０５ ＲＳ２３２Ｃドライバ
１０６ フラッシュＲＯＭ
１０７ コントローラ
１０８ ＤＲＡＭ
１０９ イーサネット（Ｒ）コントローラ
１１０ ＥＰＲＯＭ
１１４ ＤＳＵメモリ
１１５ 拡張コネクタ
１１７ ＲＯＭプローブ用端子
１１８ ロジックアナライザ用外部プローブ用端子
２１０ ロジックアナライザ制御部
２１１ ロジアナデータ入力制御部
２１２ ロジアナデータ外部入力制御部
２１３ ＰＢＳＲＡＭ制御部
２１４ ＩＯレジスタ
２２０ エミュレーション制御部
２２１ ＣＰＵ制御部
２２２ ＲＯＭアドレス制御部
２２３ ＲＯＭデータ制御部
２３０ 同期クロック制御部
２３１ ＰＬＬ
２４１，２５１，２６１ アドレスバス
２４２，２５２，２６２ データバス
３００，４２０ 集積回路基板
３０１，４２１ ＲＯＭ
３０２，４２３ ＲＡＭ
３０３，４２２ ＣＰＵ
３０４，４３４ ＰＣ
３０５，４３５ イーサネット（Ｒ）ケーブル
３０６，４３１ ＲＯＭプローブ
３２４，４２４ バス
４１０ ロジックアナライザ
４３０ プローブ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 保谷 慶次
東京都中央区京橋２丁目７番19号 緑屋電
気株式会社内
Ｆターム(参考） 5B048 AA19 BB04 DD08 DD17
Claims (4)
- 【請求項１】 設計対象である集積回路基板に搭載され
るＲＯＭに接続して、前記ＲＯＭの動作をエミュレート
するエミュレータ部を備えたＲＯＭエミュレータであっ
て、 前記ＲＯＭから前記エミュレータ部に対して送出される
ＲＯＭ出力信号を取得し、取得したＲＯＭ出力信号を分
析する論理回路分析部を備えたことを特徴とするＲＯＭ
エミュレータ。 - 【請求項２】 前記論理回路分析部と前記エミュレータ
部は、再構成可能な集積回路に搭載されることを特徴と
する請求項１に記載のＲＯＭエミュレータ。 - 【請求項３】 前記再構成可能な集積回路の外部に設け
られ、前記論理回路分析部によって取得したＲＯＭ出力
信号を記憶し、外部クロックに同期して書き込み動作を
行う記憶部をさらに備えたことを特徴とする請求項２に
記載のＲＯＭエミュレータ。 - 【請求項４】 前記論理回路分析部は、ＲＯＭプローブ
に接続される接続インタフェースを備えたことを特徴と
する請求項１〜３のいずれか一つに記載のＲＯＭエミュ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002123023A JP2003316602A (ja) | 2002-04-24 | 2002-04-24 | Ｒｏｍエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002123023A JP2003316602A (ja) | 2002-04-24 | 2002-04-24 | Ｒｏｍエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003316602A true JP2003316602A (ja) | 2003-11-07 |
Family
ID=29538471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002123023A Pending JP2003316602A (ja) | 2002-04-24 | 2002-04-24 | Ｒｏｍエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003316602A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008020513A1 (fr) * | 2006-08-14 | 2008-02-21 | Nec Corporation | débogueur et procédé de débogage |
-
2002
- 2002-04-24 JP JP2002123023A patent/JP2003316602A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008020513A1 (fr) * | 2006-08-14 | 2008-02-21 | Nec Corporation | débogueur et procédé de débogage |
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