JP2003309245A - 電気デバイスおよびその作製方法 - Google Patents

電気デバイスおよびその作製方法

Info

Publication number
JP2003309245A
JP2003309245A JP2003074764A JP2003074764A JP2003309245A JP 2003309245 A JP2003309245 A JP 2003309245A JP 2003074764 A JP2003074764 A JP 2003074764A JP 2003074764 A JP2003074764 A JP 2003074764A JP 2003309245 A JP2003309245 A JP 2003309245A
Authority
JP
Japan
Prior art keywords
substrate
contact
coupling
bonding
coupling ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003074764A
Other languages
English (en)
Inventor
John Liebeskind
ジョン・リーベスカインド
James C Mckinnel
ジェイムス・シー・マッキンネル
Paul J Benning
ポール・ジェイ・ベニング
Chien-Hua Chen
チエン−ヒュア・チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JP2003309245A publication Critical patent/JP2003309245A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0006—Interconnects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)
  • Pressure Sensors (AREA)
  • Combinations Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】製造コストを低減すると共に製造の歩留りを向
上させることが可能な電気デバイスを提供する。 【解決手段】電気デバイス(100,502,602,702)は、複数
の集積回路(106)を有しており、それらの集積回路の各
々は、第２の基板(104)に結合された第１の基板(102)に
製作される。ここで、第１の基板(102)は、ある変形条
件を超える条件下では変形するが、その変形条件を下回
る条件下では変形しない結合部(111)によって第２の基
板(104)に結合されている。この変形条件は、第１の基
板(102)と第２の基板(104)の対向する面からの所定の圧
力とするか、または、温度と、第１の基板(102)と第２
の基板(104)の対向する面からの圧力との所定の組み合
わせとすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気デバイスに関
し、特に結合構造により互いに結合される基板を有する
電気デバイスに関する。
【０００２】
【従来の技術】大規模集積回路において、相補型金属酸
化膜半導体（ＣＭＯＳ）回路等の電気デバイスは、基板
上に大量に製作される。これら基板を、微細加工技法を
使用して互いに結合することにより、微細機械加工構造
を効率的に製造することができる。「半導体基板」とい
う用語には、半導体材料が含まれる。この用語は、単独
または他の材料を含むアセンブリにおけるシリコンウェ
ーハ（シリコンウェーハ単独かまたは、他の材料を含む
アセンブリ内にある）等のバルク半導体材料、及び、半
導体材料層（半導体材料層単独かまたは他の材料を含む
アセンブリ内にある）に限定されない。「基板」という
用語は、上述した半導体基板を含む任意の支持構造を指
すものとして使用される（但し、必ずしもそれらに限定
されるわけではない）。基板は、シリコン、ガラス、ヒ
化ガリウム（ガリウムヒ素）、シリコン・オン・サファ
イア（ＳＯＳ）、エピタキシャル構造（エピタキシャル
形成）、ゲルマニウム、ゲルマニウムシリコン、ダイア
モンド、シリコン・オン・インシュレータ（ＳＯＩ。絶
縁体上シリコン）材料、酸素の選択的注入（selective
implantation of oxygen（ＳＩＭＯＸ））基板および／
または同様の基板材料から作製することができる。基板
は、典型的には単結晶であるシリコン（ケイ素）から作
製することができる。
【０００３】多くの用途において、互いに結合される基
板は、シリコンウェーハ等の半導体基板とすることがで
きる。ウェーハ結合では、２つ以上のウェーハを互いに
結合する。各ウェーハには、ウェーハ結合プロセスに先
立って複数の電気デバイスを形成することができる。必
ずしも必要ではないが、結合プロセスを使用して、結合
された隣接するウェーハ間に気密封止等の制御された環
境を形成することができる。ウェーハ間に電気的相互接
続を形成することができる。ウェーハが互いに結合され
た後、従来のように、ソー／ダイス（saw/dice）、ワイ
ヤーボンディングおよび最終パッケージングプロセスを
実施することができる。典型的な分離または切断された
（singulated）ダイは、フィールド（電界）エミッタデ
ィスプレイデバイス、加速度計、ボロメータ、ミラーア
レイ、光スイッチ、圧力計、原子分解能記憶デバイス等
のメモリ記憶デバイス、タービン室および燃焼室などの
ような微小電気機械システム（MicroElectroMechanical
System（ＭＥＭＳ））とすることができる。
【０００４】結合されたウェーハをパッケージングする
のは、個々のダイをパッケージングする場合よりコスト
が安い。ダイレベルのパッケージングのコストが高いこ
とにより、ウェーハレベルのパッケージングは、ＭＥＭ
Ｓ製品に対して重要であろう。ウェーハレベルパッケー
ジングで製作されるＭＥＭＳデバイスは、ウェーハ間の
電気的相互接続、および隣接するウェーハ間の一定のギ
ャップ間隔距離などの側面を含むことができる。オプシ
ョンとして、真空、特定の気体などの特定の環境を維持
するために、または、周囲または外部環境にある気体か
ら保護するために、気密封止または気体不透過性封止を
形成することも可能である。これらの側面は、原子分解
能記憶デバイス、フィールドエミッタディスプレイ、ま
たは複数のウェーハ上に作製される他の高集積コンポー
ネント等のＭＥＭＳに対して重要となりうる。コストを
低減し歩留りを向上させるためにプロセスステップの数
を最小限にしながら、隣接するウェーハ間に一定のギャ
ップ間隔距離を形成する、電気デバイス製作プロセスを
開発することは、本技術分野において有利である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、製造
コストを低減すると共に製造の歩留りを向上させること
が可能な電気デバイスを提供することである。
【０００６】
【課題を解決するための手段】本発明の一実施形態で
は、電気デバイスは、複数の集積回路と、結合材により
第２の基板に結合される第１の基板とを有し、結合材
は、温度変化の有無に関らず第１および第２の基板上の
対向する面からの圧力の変形条件を超える条件下で変形
するが、その変形条件に満たない条件下では変形しな
い。
【０００７】本発明のこれらおよび他の特徴は、以下の
説明および特許請求の範囲からより十分に明らかであろ
う。また、下記するように本発明を実施することにより
知ることができる。
【０００８】本発明の上記および他の利点および特徴を
さらに明確にするために、本発明を、添付図面に示す特
定の実施形態を参照して説明する。図面を通して同じ特
徴および構成要素には同じ参照符号を付している。これ
らの図面は本発明の単なる典型的な実施形態を示し、し
たがって本発明の範囲を限定するものではない。添付図
面を使用して本発明をそのさらなる特異性および細部と
共に説明する。
【０００９】
【発明の実施の形態】本発明は、１つまたは複数の成分
（または構成要素）を有することができる結合構造を使
用して基板を互いに結合する。結合構造は、隣接する基
板が互いに結合されるまで、それらの基板間においてあ
る変形条件下で変形される。オプションとして、結合構
造を、結合された基板間に気体（ガス）不透過室が形成
されるように構成することができる。結合構造は、低強
度（weak）成分を含むことができ、また高強度（stron
g）成分を含むこともできる。低強度成分を、それが、
変形時に少なくとも部分的に気体不透過室を画定するよ
うに任意に構成することが可能である。低強度成分は、
高強度成分より容易に変形する。低強度成分を構成する
材料は、高強度成分を構成する材料より低い強度および
／または融点を有するようにすることができる。代替的
に、低強度成分および高強度成分が同様の強度を有する
同じ材料（複数可）から作製される場合、低強度成分の
断面積は、高強度成分の断面積より小さくなる。隣接す
る基板間で圧縮されている間に結合構造が受ける変形条
件には、温度および／または圧力の変化を含めることが
できる。結合構造は、変形条件を超える条件下では変形
するが、その変形条件を下回る条件下では変化しない。
結合構造の低強度成分は変形条件に晒されると変形する
が、高強度成分は、変形しないかまたは変形したとして
も低強度成分より変形の程度がかなり少ない。
【００１０】結合プロセスに先立って、基板のうちの１
つまたは複数の中または上に、複数の集積回路を製作す
ることができる。例として、基板のうちの１つまたは複
数を、微細電子デバイス製作プロセスを受ける半導体ウ
ェーハとすることにより、その一部に複数のＣＭＯＳ回
路を形成することができる。そのように製作される場
合、複数のウェーハを互いに結合することができる。そ
して、結合されたウェーハに、ソー／ダイス、ワイヤー
ボンディングおよび最終パッケージプロセスを適用し
て、微小電気機械システム（ＭＥＭＳ）デバイス等の電
気デバイスを形成することができる。本発明の実施形態
を使用して形成することができるＭＥＭＳデバイスの例
には、フィールドエミッタディスプレイデバイス、加速
度計、ボロメータ、ミラーアレイ、光スイッチ、圧力ゲ
ージ、原子分解能記憶デバイス等のメモリ記憶デバイ
ス、タービン室および燃焼室が含まれる。
【００１１】図１は上述の構成の１例を示すものであ
る。図１には、別の半導体ウェーハ（以下、ウェーハ１
０４と記載）の一部に結合された半導体ウェーハ（以
下、ウェーハ１０２と記載）の一部を含む電気デバイス
１００の一部が示されており、それらの各々には、複数
のＣＭＯＳ回路１０６が製作されている。ウェーハ１０
２と１０４間には、電気的相互接続を作製することがで
きる。ウェーハ１０２、１０４は、結合構造により互い
に結合される。結合構造１１１には、低強度成分とオプ
ションとしての高強度成分が含まれている。結合構造１
１１の低強度成分は、所定の変形条件に晒された場合に
変形し、結合構造１１１の高強度成分は、その所定の変
形条件に晒された場合に変形しない。ウェーハ１０２、
１０４は、ウェーハ結合プロセス後にウェーハ１０２、
１０４のＣＭＯＳ回路１０６がウェーハ１０２、１０４
上の電気的相互接続またはトレース（図示せず）を通し
て種々の電気的通信状態にあるように、製作することが
できる。
【００１２】そのように望まれる場合、図１に示す結合
構造１１１は、所定の変形条件により結合構造１１１が
結合されたウェーハ１０２、１０４間に気体不透過室１
０９を形成するように、任意に設計することができる。
したがって、必ずしも必要ではないが、結合構造１１１
を使用することにより、気体不透過室１０９に対して封
止（すなわちシール）を画定し形成することができる。
気体不透過室１０９に対する封止を形成するために結合
構造１１１を使用する本発明の１実施形態では、溶融時
にウェーハ１０２、１０４の各々の表面領域を湿潤させ
る（すなわち、ぬらすかまたは湿らせる）第１の材料を
結合構造１１１内に含めることにより、封止を形成する
ことができる。ウェーハ１０２、１０４の湿潤した表面
領域の境界を第２の材料と接するようにすることができ
るが、この第２の材料は、第１の材料が溶融した時に、
ウェーハ１０２、１０４の表面を構成するそれぞれの第
２の材料を湿潤させないものである。一般的に、ウェー
ハ１０２、１０４のこれらの湿潤表面と非湿潤表面とを
オプションとして利用することにより、結合構造１１１
を構成する溶融した材料または液体材料の流れを制限す
るという目的を達成することができる。例として、結合
された基板の表面上の溶融した金合金の流れを制御する
ために二酸化ケイ素を使用することができる。溶融した
金合金が二酸化ケイ素の境界によって画定された領域に
おいて凝固すると、それによって気体不透過室に対する
封止を形成することができる。
【００１３】本発明の別の実施形態において、結合構造
１１１を、変形しない材料として作用するはんだまたは
真鍮合金の固形部分を有する部分的に溶融した封止基材
から構成することができる。はんだまたは真鍮合金は、
溶融部分が封止部と封止基材との間に結合を形成する間
に合金固体の少なくとも約９０％を維持するように選択
される。ウェーハ１０２、１０４が封止基材の溶融温度
より高くなると、封止基材の一部が溶融し、はんだ／真
鍮接合を形成する。溶融した封止基材（溶融封止基材）
の流れを、溶融封止基材を湿潤させない材料により封止
基材を包囲することによって制御することができる。結
合中に接合部に加えられる圧力は、約３００ＭＰａより
低い範囲であり、封止を形成する時間を１０００時間よ
り短くすることができ、封止を、約２０℃〜約１５００
℃までの温度範囲で形成することができる。例として、
合金を、約４００℃で形成される約５重量％のケイ素を
含む金から構成することができる（Ｓｉ５重量％Ａ
ｕ）。
【００１４】結合構造は、種々の形態をとることがで
き、それらの例を図２〜図４に示す。ここでは、ウェー
ハ１０２、１０４のそれぞれの表面に対し、左側の
「前」の図と右側の「後」の図の両方において力Ｆが与
えられている。「後」の図は、ウェーハ１０２、１０４
間の結合構造の圧縮の結果を示す。「後」の図は、結合
構造の変形と、ウェーハ１０２、１０４上の対向面の間
の一様かつ所定のギャップの達成と、ウェーハ１０２、
１０４同士の結合とを表す。オプションとして、「後」
の図は、ウェーハ１０２、１０４間の気体不透過室に対
する封止を形成するために変形した結合構造を使用する
ことを表すことができる。
【００１５】図２において、ウェーハ１０２、１０４間
において低強度結合構造１０８が圧縮される。低強度結
合構造１０８が変形するにしたがい、力Ｆがウェーハ１
０２、１０４上の対向面のより広い領域にわたって分散
されることにより、低強度結合構造１０８に対する圧力
が有効に低減される。所定の圧力において、低強度結合
構造１０８の材料特性により、さらなる変形に対する抵
抗およびさらなる変形の停止がもたらされ、それによ
り、図２に示すように、ウェーハ１０２、１０４間のギ
ャップが所定間隔に設定される。代替的に、圧縮中にウ
ェーハ１０２、１０４を、低強度結合構造１０８に含ま
れる材料の融点またはその近辺まで加熱することができ
る。ウェーハ１０２、１０４間の所定のギャップに近づ
くと、ウェーハ１０２、１０４の温度を低下させること
ができ、それによって低強度結合構造１０８がその凝固
により変形しなくなる。したがって、力Ｆおよび／また
は温度を、所定の順序で変化させることにより、ウェー
ハ１０２、１０４間に所定のギャップを画定することが
でき、したがってそれにより低強度結合構造１０８が変
形しなくなる。
【００１６】図３は、低強度結合構造１０８が間にある
ウェーハ１０２、１０４の「前」および「後」の図を示
す。低強度結合構造１０８の上面は、その上面の下の第
２の幅より狭い第１の幅を有する。ウェーハ１０２、１
０４のそれぞれの面に一定の力Ｆが加えられることによ
り、ウェーハ１０２、１０４間の低強度結合構造１０８
が圧縮される。低強度結合構造１０８が変形するにした
がい、上面における第１の表面領域にわたって力Ｆが分
散される。変形が第２の幅のところに達すると、力Ｆが
大きく広がった表面領域にわたって分散し、その結果低
強度結合構造１０８上の圧力がずっと小さくなる。低強
度結合構造１０８の材料特性により、さらなる変形に対
する抵抗およびさらなる変形の停止がもたらされ、それ
によって、図３に示すように、ウェーハ１０２、１０４
間のギャップが所定間隔に設定される。代替的に、圧縮
中、低強度結合構造１０８に含まれる材料の融点または
その近辺でウェーハ１０２、１０４を加熱することがで
きる。ウェーハ１０２、１０４の間が所定のギャップに
近づくと、ウェーハ１０２、１０４の温度を低下させる
ことができ、それにより、低強度結合構造１０８がその
凝固により変形しなくなる。さらに、所定の順序で力Ｆ
および／または温度を変化させることにより、ウェーハ
１０２、１０４間の所定ギャップを達成することがで
き、したがってそれにより低強度結合構造１０８が変形
しなくなる。図４は、低強度結合構造１０８の変形中に
圧力および表面領域の量に対する一種の漸進的階段関数
が実現される、本発明のさらに別の実施形態を示す。
【００１７】図５ａ及び図５ｂは、「前」の図における
電気デバイス５００と電気デバイス５００の圧縮によっ
て達成される「後」の図における電気デバイス５０２と
をそれぞれ示す。デバイス５０２は、間に結合リング１
１６と結合接触部１２０とスペーサ接触部１２２とを含
む結合構造を備えたウェーハ１０２、１０４を有する。
ウェーハ１０２、１０４の各々の内部には、複数のＣＭ
ＯＳ回路１０６が製作されている。スペーサ接触部１２
２は、ウェーハ１０４の上にあり、かつ同じくウェーハ
１０４の上にある結合接触部１２０の下にある。図５ｂ
に示すように、結合リング１１６と結合接触部１２０と
が共に変形することにより、所定のギャップだけ分離し
てウェーハ１０２、１０４が互いに結合する。オプショ
ンとして、結合リング１１６と結合接触部１２０とを、
変形時に気体不透過室（図示せず）が形成されるように
構成することができる。変形は、所定のギャップでウェ
ーハ１０２、１０４が分離されるところの所定の変形条
件に達するまで進行する。ここで、所定の変形条件は、
結合リング１１６と結合接触部１２０とを構成する材料
がさらなる変形に抵抗するとき、または、それ以上の変
形を受けなくなったときに生じる。スペーサ接触部１２
２を圧縮によって変形させることができるが、このこと
は必ずしも必要ではない。
【００１８】ウェーハ１０２上に接着層１１４があり、
接着層１１４の上に拡散障壁層１１２がある。拡散障壁
層１１２は、材料が接着層１１４およびウェーハ１０２
に拡散するのを防止する。接着層１１４は、ウェーハ１
０２に接着される。ウェーハ１０４およびスペーサ接触
部１２２上の拡散障壁−接着層１１８は、材料のウェー
ハ１０４への拡散を防止する機能と結合接触部１２０を
スペーサ接触部１２２に接着する機能との一方または両
方の役割を果たすことができる。スペーサ接触部１２２
は、ウェーハ１０４の上でありかつ拡散障壁−接着層１
１８の下にある。
【００１９】結合接触部１２０を構成する材料は、スペ
ーサ接触部１２２を構成する材料より低い融点および／
または強度を有するものとすることができる。結合リン
グ１１６を構成する材料は、１つまたは複数の成分を含
むことができ、結合接触部１２０を構成する材料と同じ
かまたはそれより低い融点および／または強度を有する
ものとすることができる。結合リング１１６および結合
接触部１２０が金またはその合金から構成される場合、
金は境界面にわたって互いに混ざり合って、比較的強い
結合を形成する。同様の作用を奏する他の材料、並び
に、約５００℃より低い温度範囲でそのように作用する
材料を使用することもでき、それによってウェーハ１０
２、１０４に含まれるいかなるＣＭＯＳ回路も損傷を受
けないようにすることができる。結合接触部１２０を構
成する材料は、スペーサ接触部１２２を構成する材料よ
り容易に変形する。スペーサ接触部１２０は、一般に
（といっても必ずというわけではないが）、湿潤した、
または乾燥した二酸化ケイ素（ＳｉＯ２）、窒化ケイ素
を含む窒化物材料、テトラエチルオルソシリケート
（（Ｓｉ−ＯＣ２Ｈ５）４）（tetraethylorthosilicat
e（ＴＥＯＳ））ベースの酸化物、ホウ素燐珪酸ガラス
（borophosphosilicate glass（ＢＰＳＧ）またはボロ
ンリンガラス）、燐珪酸ガラス（phosphosilicate glas
s（ＰＳＧ）またはリン酸シリケートガラス）、ホウ珪
酸ガラス（borosilicate glass（ＢＳＧ）またはボロシ
リケートガラス）、酸化物−窒化物−酸化物（ＯＮ
Ｏ）、ポリアミド膜、五酸化タンタル（Ｔａ２Ｏ５）、
プラズマ促進（plasma enhanced）窒化ケイ素（Ｐ−Ｓ
ｉＮｘ）、酸化チタン、酸窒化物、酸化ゲルマニウム、
スピンオンガラス（spin on glass（ＳＯＧ））、堆積
酸化物を含む任意の化学蒸着（ＣＶＤ）誘電体、成長酸
化物（grown oxide）および／または同様の誘電材料等
の誘電材料からなる。結合接触部１２０および結合リン
グ１１６は、ともに金またはその合金から構成すること
ができる。
【００２０】図６ａ及び図６ｂは、「前」の図における
電気デバイス６００と、電気デバイス６００の圧縮後の
「後」の図における電気デバイス６０２とをそれぞれ示
しており、各々の電気デバイスが、結合リング１１６と
結合接触部１２０とスペーサ接触部１２２とを含む結合
構造が間にあるウェーハ１０２、１０４を有する。スペ
ーサ接触部１２２は、ウェーハ１０４の上にあり、拡散
障壁−接着層１１８の下にあり、かつ結合接触部１２０
の下にある。結合リング１１６と結合接触部１２０とは
共に、図６ｂに示すように、変形することによって所定
のギャップだけ分離した状態でウェーハ１０２、１０４
を互いに結合する。オプションとして、結果として生じ
る結合構造を、閉鎖領域、気体不透過室または気密封止
領域（図示せず）を形成するように構成することができ
る。結合構造の変形は、所定の変形条件に達するまで進
行することができる。ここで、所定の変形条件は、結合
リング１１６および結合接触部１２０を構成する材料が
さらなる変形に抵抗するとき、または、さらなる変形を
うけなくなったときに生じる。スペーサ接触部１２２
を、圧縮によって変形させることができるが、このこと
は必ずしも必要ではない。
【００２１】図７ａ及び図７ｂは、「前」の図における
電気デバイス７００と、電気デバイス７００の圧縮後の
「後」の図における電気デバイス７０２とをそれぞれ示
しており、各々の電気デバイスは、結合リング１１６と
結合接触部１２０とスペーサ接触部１２２とを含む結合
構造が間にあるウェーハ１０２、１０４を有する。スペ
ーサ接触部１２２は、ウェーハ１０４の上にあり、か
つ、拡散障壁−接着層１１８および結合接触部１２０の
下にある。共晶合金または金属間ケイ化物合金等の拡散
または溶融によって形成することが可能な合金１２６
は、結合接触部１２０が変形する際に結合リング１１６
および結合接触部１２０によって形成されるが、合金１
２６を形成するために温度および／または圧力の変化を
利用することもできる。例として、結合リング１１６を
金または金合金によって構成することができ、結合接触
部１２０は、金、ケイ素または金膜積層体（gold film
stack）とすることができる。ウェーハ１０２、１０４
間の圧縮と、結合接触部１２０の変形と、合金１２６の
形成とにより、ウェーハ１０２、１０４が所定のギャッ
プだけ分離して互いに結合され、この場合、変形は、所
定の変形条件に達するまで進行する。ここで、所定の変
形条件は、合金１２６が形成され、結合接触部１２０を
構成する材料が所定の圧力におけるさらなる変形に抵抗
するとき、または、さらなる変形を受けなくなったとき
に生じる。スペーサ接触部１２２を圧縮によって変形さ
せることができるが、このことは必ずしも必要ではな
い。オプションとして、プロセスおよび結合構造を、結
合リング１１６と合金１２６と変形した結合接触部１２
０とにより、封止領域、気体不透過室または気密封止が
少なくとも部分的に形成されるように構成することがで
きる。
【００２２】ＭＥＭＳデバイスの製作において、図５
ｂ、図６ｂおよび図７ｂにそれぞれ示す電気デバイス５
０２、６０２および７０２を使用することができる。図
８に、それを行うプロセス８００を示す。図８のステッ
プ８０２において、互いに結合すべき基板に集積回路
（ＩＣ）が製作される。ステップ８０４において、互い
に結合すべき基板のうちの１つまたは複数に、１つまた
は複数の成分を含むことができる結合構造が形成され
る。ステップ８０６において、変形条件に達するよう
に、隣接する基板間において結合構造が圧縮される。変
形条件に達することにより、基板間の結合が形成され
る。オプションとして、結果として生じる結合構造を使
用して、結合された基板間に封止領域、気体不透過室ま
たは気密封止領域を形成することができる。変形条件の
結果として、結合された基板間に所定のギャップまたは
間隔を設けることができる。また、基板間に電気的相互
接続を形成することもできる。基板結合ステップに続
き、ステップ８０８において、結合された基板に対し、
ソー／ダイス、ワイヤーボンディングおよび最終パッケ
ージングを含むプロセスが施される。ステップ８１０に
おいて、デバイスまたはダイの試験を任意に実施するこ
とができる。
【００２３】上述した本発明の結合基板の実施形態に加
えて、本発明を、内部に閉鎖環境または気密封止ガス体
を封入するダイ、およびエアバッグ用途、フィールドエ
ミッタディスプレイデバイス、加速度計、ボロメータ、
ミラーアレイ、光スイッチ、圧力ゲージ、原子分解能記
憶デバイス等のメモリ記憶デバイス、タービン室および
燃焼室におけるＭＥＭＳデバイスを含む、上記プロセス
によって形成することが可能なＭＥＭＳデバイスなどの
代替的な結合構造技術にも適用可能であることが理解さ
れよう。
【００２４】アニーリングプロセス（焼きなまし処理）
などの熱処理を含むことができる基板を互いに結合する
プロセスを、およそ４５０℃以下の温度で行うことがで
きる。結合プロセスを実行するためにアニーリングチャ
ンバ（焼きなまし室）を使用することができる。本発明
の１実施形態を実施するために、結合プロセスは温度を
変化させる、すなわち「勾配をつけて変化させる」こと
ができる。ただし、このことは必ずしも必要ではない。
結合プロセスまたはアニーリングプロセスの温度をおよ
そ４５０℃より低く維持することにより、結合された基
板のいずれかに含まれるいずれのＣＭＯＳ回路も損傷す
ることはないであろう。
【００２５】結合プロセスにおいて、基板を約０ＭＰａ
〜約３００ＭＰａまでの圧力で互いに押し付けることに
より、それらの間に結合を形成することができる。電気
デバイスの通常動作中に、結合が、隣接する基板の互い
に対する整列状態を維持することができる場合には、そ
の結合は本発明の目的のために「十分」である。このよ
うに、結合プロセス後、結合は、それぞれの基板におけ
る集積回路間に電気的接続を形成するように構成される
と共に、結合された基板を結合され位置合せされた状態
（すなわち整列状態）に維持するのに十分なものでなけ
ればならない。当業者には、本明細書で開示したデバイ
ス、構造およびプロセスを実現するために、多種多様な
寸法、材料、温度、時間および圧力が考慮されるという
こと、及び、本発明の実施形態を半導体製作作業におけ
る多種多様の処理設備を使用して製作することができる
ということが理解されよう。
【００２６】本発明を、その思想および本質的な特性か
ら逸脱することなく他の特定の形態で具現化することが
できる。説明した実施形態は、あらゆる点で単に例示的
なものであって、限定することを意図したものではな
い。したがって、本発明の範囲は、上述した説明によっ
てではなく特許請求の範囲によって示される。特許請求
の範囲によって画定される発明の趣旨、及びその発明と
等価である範囲にいるすべての変更は、本発明の範囲に
包含される。
【００２７】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．結合材（１１１）により第２の基板（１０４）に結
合された第１の基板（１０２）にそれぞれ製作された複
数の集積回路（１０６）を有する電気デバイス（１０
０、５０２、６０２、７０２）であって、前記結合材
（１１１）が、前記第１の基板（１０２）と第２の基板
（１０４）の対向面からの所定の圧力と、温度と、前記
第１の基板（１０２）と第２の基板（１０４）の対向面
からの圧力との所定の組合せとからなるグループから選
択された変形条件を超える条件下では変形するが、当該
変形条件に満たない条件下では変形しないことからな
る、電気デバイス。 ２．電気デバイス（１００、５０２、６０２、７０２）
であって、前記結合材は、前記変形条件に晒された場合
に変形する第１の材料（１２０）と、前記第１の基板
（１０２）と第２の基板（１０４）の前記対向面に接触
し、かつ、前記変形条件に晒された場合に変形しない第
２の材料（１２２）とをさらに備える、上項１記載の電
気デバイス。 ３．電気デバイス（１００、５０２、６０２、７０２）
であって、前記変形条件に晒された場合に、変形する前
記第１の材料（１２０）と変形しない前記第２の材料
（１２２）が、それぞれ、低い方の強度を有するものと
高い方の強度を有するものと、それぞれ、低い方の融点
を有するものと高い方の融点を有するものとからなるグ
ループから選択された材料特性を有する、上項２記載の
電気デバイス。 ４．第２の接触構造（１２０または１２２）上に第１の
接触構造（１２０または１２２）を有する結合構造によ
り第２の基板（１０４）に結合された第１の基板（１０
２）にそれぞれ製作された複数の集積回路（１０６）を
有する電気デバイス（５０２、６０２、７０２）であっ
て、前記第１の接触構造と第２の接触構造の各々は、前
記第１の基板（１０２）と第２の基板（１０４）の対向
面に接触し、前記第１の接触構造と第２の接触構造（１
２０または１２２）のうちの両方ではなく一方が、前記
第１の基板（１０２）と第２の基板（１０４）の前記対
向面の所定の圧力と、温度と、前記第１の基板（１０
２）と第２の基板（１０４）の前記対向面の圧力との所
定の組合せとからなるグループから選択された状態に晒
された場合に変形することからなる、電気デバイス。 ５．電気デバイス（５０２、６０２、７０２）であっ
て、前記第１の接触構造と第２の接触構造のうちの一方
が、前記第１の接触構造と第２の接触構造のうちの他方
を構成する材料より高い強度を有する材料から構成され
る、上項４記載のデバイス。 ６．電気デバイス（５０２、６０２、７０２）におい
て、複数のＣＭＯＳ回路（１０６）と第１の面とを有す
る第１の半導体ウェーハ（１０２）の部分と、複数のＣ
ＭＯＳ回路（１０６）と第２の面とを有する第２の半導
体ウェーハ（１０４）の部分と、前記第１の面と前記第
２の面との間の境界部であって、前記第１の面上のスペ
ーサ接触部（１２２）と、前記第２の面上の結合リング
（１１６）と、前記スペーサ接触部（１２２）と前記結
合リング（１１６）との間の結合接触部（１２０）とを
含む境界部と、を備え、前記結合接触部（１２０）は、
前記第１の面と前記第２の面との間において可変の厚さ
を有し、前記結合接触部（１２０）は、前記結合リング
（１１６）に結合され、前記結合接触部（１２０）は、
前記第１の面および第２の面からの所定の圧力と、温度
と、前記第１の面および第２の面からの圧力との所定の
組合せとからなるグループから選択された変形条件に晒
された場合に変形し、前記スペーサ接触部（１２２）
は、前記変形条件に晒された場合に変形しないことから
なる、電気デバイス。 ７．電気デバイス（５０２、６０２、７０２）であっ
て、複数のＣＭＯＳ回路（１０６）と第１の面とを有す
る第１の半導体ウェーハ（１０２）の部分と、複数のＣ
ＭＯＳ回路（１０６）と第２の面とを有する第２の半導
体ウェーハ（１０４）の部分と、前記第１の面と前記第
２の面との間の境界部であって、前記第１の面上のスペ
ーサ接触部（１２２）と、前記第２の面上の結合リング
（１１６）と、前記スペーサ接触部（１２２）および前
記結合リング（１１６）に接触する結合接触部（１２
０）とを含む境界部と、を備え、前記結合リング（１１
６）は、前記第１の面と前記第２の面との間において可
変の厚さを有し、前記結合接触部（１２０）は、前記結
合リング（１１６）と前記スペーサ接触部（１２２）と
の間において可変の厚さを有し、前記結合接触部（１２
０）は前記結合リング（１１６）に結合され、前記結合
接触部（１２０）は、前記第１の面および第２の面から
の所定の圧力と、温度と、前記第１の面および第２の面
からの圧力との所定の組合せとからなるグループから選
択された変形条件に晒された場合に変形し、前記スペー
サ接触部（１２２）は、前記変形条件に晒された場合に
変形しないことからなる、電気デバイス。 ８．電気デバイス（１００、５０２、６０２、７０２）
を作製する方法において、第１の基板（１０２）と第２
の基板（１０４）のうちの少なくとも一方に結合構造
（１１１）を形成するステップであって、各々の基板に
は、複数の集積回路（１０６）が製作されていることか
らなる、ステップと、前記第１の基板（１０２）と第２
の基板（１０４）の対向面の間で前記結合構造（１１
１）を圧縮し、その間に、前記結合構造（１１１）に変
形条件を与えることにより、前記結合構造（１１１）が
前記第１の基板（１０２）と第２の基板（１０４）とを
互いに結合するまで前記結合構造（１１１）を変形させ
るステップとを含み、前記結合構造（１１１）は、前記
結合構造（１１１）に対する前記第１の基板（１０２）
と第２の基板（１０４）の前記対向面の所定の圧力と、
温度と、前記結合構造（１１１）に対する前記第１の基
板（１０２）と第２の基板（１０４）の前記対向面の圧
力との所定の組合せとからなるグループから選択される
前記変形条件を超える条件下では変形するが、当該条件
に満たない条件下では変形しないことからなる、方法。 ９．電気デバイス（５０２、６０２、７０２）を作製す
る方法であって、複数のＣＭＯＳ回路（１０６）が製作
されている第１の半導体ウェーハ（１０２）の一部に結
合リング（１１６）を形成するステップと、複数のＣＭ
ＯＳ回路（１０６）が製作されている第２の半導体ウェ
ーハ（１０４）の一部にスペーサ接触部（１２２）を形
成するステップと、前記スペーサ接触部（１２２）上と
前記第２の半導体ウェーハ（１０４）の前記一部の面上
とに結合接触部（１２０）を形成するステップと、前記
結合接触部（１２０）に対して前記結合リング（１１
６）を押し付けることにより、前記結合接触部（１２
０）が前記結合リング（１１６）に結合され、及び、前
記第１の半導体ウェーハ（１０２）と第２の半導体ウェ
ーハ（１０４）の前記一部がある変形条件に晒されるま
で前記結合接触部（１２０）を変形させるステップとを
含み、前記ある変形条件が、前記結合リング（１１６）
と前記結合接触部（１２０）との間の境界部における所
定の圧力と、温度と、前記結合リング（１１６）と前記
結合接触部（１２０）との間の前記境界部における圧力
との所定の組合せとからなるグループから選択され、前
記スペーサ接触部（１２２）は、前記変形条件によって
変形しないことからなる、方法。 １０．電気デバイス（５０２、６０２、７０２）を作製
する方法であって、内部に複数のＣＭＯＳ回路（１０
６）が製作されている第１の半導体ウェーハ（１０２）
の一部の上に結合リング（１１６）を形成するステップ
と、内部に複数のＣＭＯＳ回路（１０６）が製作されて
いる第２の半導体ウェーハ（１０４）の一部の上にスペ
ーサ接触部（１２２）を形成するステップと、前記スペ
ーサ接触部（１２２）上に結合接触部（１２０）を形成
するステップと、前記結合接触部（１２０）に対して前
記結合リング（１１６）を押し付けて、前記結合接触部
（１２０）が前記結合リング（１１６）に結合され、及
び、前記第１の半導体ウェーハ（１０２）と第２の半導
体ウェーハ（１０４）の前記部分がある変形条件に晒さ
れるまで、前記結合接触部（１２０）を変形させるステ
ップであって、この間、前記スペーサ接触部（１２２）
は変形しないことからなる、ステップとを含み、前記あ
る変形条件が、前記結合リング（１１６）と前記結合接
触部（１２０）との間の所定の圧力と、温度と、前記結
合リング（１１６）と前記結合接触部（１２０）との間
の圧力との所定の組合せとからなるグループから選択さ
れることからなる、方法。
【００２８】本発明の電気デバイス(100,502,602,702)
は、複数の集積回路(106)を有しており、それらの集積
回路の各々は、第２の基板(104)に結合された第１の基
板(102)に製作される。ここで、第１の基板(102)は、あ
る変形条件を超える条件下では変形するが、その変形条
件を超えないか、または下回る条件下では変形しない結
合部(111)によって第２の基板(104)に結合されている。
この変形条件は、第１の基板(102)と第２の基板(104)の
対向する面からの所定の圧力とするか、または、温度
と、第１の基板(102)と第２の基板(104)の対向する面か
らの圧力との所定の組み合わせとすることができる。
【００２９】
【発明の効果】本発明によれば、電気デバイスの製造に
おいて、製造コストを低減すると共に製造の歩留りを向
上させることが可能になる。
【図面の簡単な説明】
【図１】互いに結合されている２つのウェーハを示す本
発明の１実施形態の断面図であり、ウェーハの各々の内
部には、複数の集積回路が製作されており、結合構造に
よりウェーハが一定幅のギャップで互いに結合されてい
る。オプションであるが、結合されたウェーハ間に気体
不透過室を形成することができる。
【図２】本発明の１実施形態の断面図であり、結合前後
の２つの基板の一対の部分切取図を示す。
【図３】本発明の１実施形態の断面図であり、結合前後
の２つの基板の一対の部分切取図を示す。
【図４】本発明の１実施形態の断面図であり、結合前後
の２つの基板の一対の部分切取図を示す。
【図５】本発明の１実施形態の断面図であり、ａは、結
合前の２つの基板の部分切取図であり、ｂは、結合後の
２つの基板の部分切取図である。
【図６】本発明の１実施形態の断面図であり、ａは、結
合前の２つの基板の部分切取図であり、ｂは、結合後の
２つの基板の部分切取図である。
【図７】本発明の１実施形態の断面図であり、ａは、結
合前の２つの基板の部分切取図であり、ｂは、結合後の
２つの基板の部分切取図である。
【図８】図１〜図７に示す構造を形成するために使用す
ることができる、本発明の１実施形態によるプロセスを
示すフローチャートである。
【符号の説明】
１００、５０２、６０２、７０２ 電気デバイス １０２、１０４ 基板（またはウェーハ） １０６ 集積回路 １１１ 結合構造
フロントページの続き (72)発明者 ジェイムス・シー・マッキンネル アメリカ合衆国オレゴン州97304，セーラ ム，ノースウエスト・デイジー・レーン・ 2512 (72)発明者 ポール・ジェイ・ベニング アメリカ合衆国オレゴン州97330，コーバ リス，ノースウエスト・ジャニス・プレイ ス・4736 (72)発明者 チエン−ヒュア・チェン アメリカ合衆国オレゴン州97330，コーバ リス，ノースウエスト・ディクソン・スト リート・2214

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】結合材（１１１）により第２の基板（１０
    ４）に結合された第１の基板（１０２）にそれぞれ製作
    された複数の集積回路（１０６）を有する電気デバイス
    （１００、５０２、６０２、７０２）であって、 前記結合材（１１１）が、 前記第１の基板（１０２）と第２の基板（１０４）の対
    向面からの所定の圧力と、 温度と、前記第１の基板（１０２）と第２の基板（１０
    ４）の対向面からの圧力との所定の組合せとからなるグ
    ループから選択された変形条件を超える条件下では変形
    するが、当該変形条件に満たない条件下では変形しない
    ことからなる、電気デバイス。
  2. 【請求項２】電気デバイス（１００、５０２、６０２、
    ７０２）であって、 前記結合材は、前記変形条件に晒された場合に変形する
    第１の材料（１２０）と、 前記第１の基板（１０２）と第２の基板（１０４）の前
    記対向面に接触し、かつ、前記変形条件に晒された場合
    に変形しない第２の材料（１２２）とをさらに備える、
    請求項１記載の電気デバイス。
  3. 【請求項３】電気デバイス（１００、５０２、６０２、
    ７０２）であって、 前記変形条件に晒された場合に、変形する前記第１の材
    料（１２０）と変形しない前記第２の材料（１２２）
    が、 それぞれ、低い方の強度を有するものと高い方の強度を
    有するもの、及び、 それぞれ、低い方の融点を有するものと高い方の融点を
    有するものとからなるグループから選択された材料特性
    を有する、請求項２記載の電気デバイス。
  4. 【請求項４】第２の接触構造（１２０または１２２）上
    に第１の接触構造（１２０または１２２）を有する結合
    構造により第２の基板（１０４）に結合された第１の基
    板（１０２）にそれぞれ製作された複数の集積回路（１
    ０６）を有する電気デバイス（５０２、６０２、７０
    ２）であって、 前記第１の接触構造と第２の接触構造の各々は、前記第
    １の基板（１０２）と第２の基板（１０４）の対向面に
    接触し、 前記第１の接触構造と第２の接触構造（１２０または１
    ２２）のうちの両方ではなく一方が、 前記第１の基板（１０２）と第２の基板（１０４）の前
    記対向面の所定の圧力と、 温度と、前記第１の基板（１０２）と第２の基板（１０
    ４）の前記対向面の圧力との所定の組合せとからなるグ
    ループから選択された状態に晒された場合に変形するこ
    とからなる、電気デバイス。
  5. 【請求項５】電気デバイス（５０２、６０２、７０２）
    であって、 前記第１の接触構造と第２の接触構造のうちの一方が、
    前記第１の接触構造と第２の接触構造のうちの他方を構
    成する材料より高い強度を有する材料から構成される、
    請求項４記載のデバイス。
  6. 【請求項６】電気デバイス（５０２、６０２、７０２）
    において、 複数のＣＭＯＳ回路（１０６）と第１の面とを有する第
    １の半導体ウェーハ（１０２）の部分と、 複数のＣＭＯＳ回路（１０６）と第２の面とを有する第
    ２の半導体ウェーハ（１０４）の部分と、 前記第１の面と前記第２の面との間の境界部であって、 前記第１の面上のスペーサ接触部（１２２）と、 前記第２の面上の結合リング（１１６）と、 前記スペーサ接触部（１２２）と前記結合リング（１１
    ６）との間の結合接触部（１２０）とを含む境界部と、
    を備え、 前記結合接触部（１２０）は、前記第１の面と前記第２
    の面との間において可変の厚さを有し、 前記結合接触部（１２０）は、前記結合リング（１１
    ６）に結合され、 前記結合接触部（１２０）は、 前記第１の面および第２の面からの所定の圧力と、 温度と、前記第１の面および第２の面からの圧力との所
    定の組合せとからなるグループから選択された変形条件
    に晒された場合に変形し、 前記スペーサ接触部（１２２）は、前記変形条件に晒さ
    れた場合に変形しないことからなる、電気デバイス。
  7. 【請求項７】電気デバイス（５０２、６０２、７０２）
    であって、 複数のＣＭＯＳ回路（１０６）と第１の面とを有する第
    １の半導体ウェーハ（１０２）の部分と、 複数のＣＭＯＳ回路（１０６）と第２の面とを有する第
    ２の半導体ウェーハ（１０４）の部分と、 前記第１の面と前記第２の面との間の境界部であって、 前記第１の面上のスペーサ接触部（１２２）と、 前記第２の面上の結合リング（１１６）と、 前記スペーサ接触部（１２２）および前記結合リング
    （１１６）に接触する結合接触部（１２０）とを含む境
    界部と、を備え、 前記結合リング（１１６）は、前記第１の面と前記第２
    の面との間において可変の厚さを有し、 前記結合接触部（１２０）は、前記結合リング（１１
    ６）と前記スペーサ接触部（１２２）との間において可
    変の厚さを有し、 前記結合接触部（１２０）は前記結合リング（１１６）
    に結合され、 前記結合接触部（１２０）は、 前記第１の面および第２の面からの所定の圧力と、 温度と、前記第１の面および第２の面からの圧力との所
    定の組合せとからなるグループから選択された変形条件
    に晒された場合に変形し、前記スペーサ接触部（１２
    ２）は、前記変形条件に晒された場合に変形しないこと
    からなる、電気デバイス。
  8. 【請求項８】電気デバイス（１００、５０２、６０２、
    ７０２）を作製する方法において、 第１の基板（１０２）と第２の基板（１０４）のうちの
    少なくとも一方に結合構造（１１１）を形成するステッ
    プであって、各々の基板には、複数の集積回路（１０
    ６）が製作されていることからなる、ステップと、 前記第１の基板（１０２）と第２の基板（１０４）の対
    向面の間で前記結合構造（１１１）を圧縮し、その間
    に、前記結合構造（１１１）に変形条件を与えることに
    より、前記結合構造（１１１）が前記第１の基板（１０
    ２）と第２の基板（１０４）とを互いに結合するまで前
    記結合構造（１１１）を変形させるステップとを含み、 前記結合構造（１１１）は、 前記結合構造（１１１）に対する前記第１の基板（１０
    ２）と第２の基板（１０４）の前記対向面の所定の圧力
    と、 温度と、前記結合構造（１１１）に対する前記第１の基
    板（１０２）と第２の基板（１０４）の前記対向面の圧
    力との所定の組合せとからなるグループから選択される
    前記変形条件を超える条件下では変形するが、当該条件
    に満たない条件下では変形しないことからなる、方法。
  9. 【請求項９】電気デバイス（５０２、６０２、７０２）
    を作製する方法であって、 複数のＣＭＯＳ回路（１０６）が製作されている第１の
    半導体ウェーハ（１０２）の一部に結合リング（１１
    ６）を形成するステップと、 複数のＣＭＯＳ回路（１０６）が製作されている第２の
    半導体ウェーハ（１０４）の一部にスペーサ接触部（１
    ２２）を形成するステップと、 前記スペーサ接触部（１２２）上と前記第２の半導体ウ
    ェーハ（１０４）の前記一部の面上とに結合接触部（１
    ２０）を形成するステップと、 前記結合接触部（１２０）に対して前記結合リング（１
    １６）を押し付けることにより、 前記結合接触部（１２０）が前記結合リング（１１６）
    に結合され、及び、 前記第１の半導体ウェーハ（１０２）と第２の半導体ウ
    ェーハ（１０４）の前記一部がある変形条件に晒される
    まで前記結合接触部（１２０）を変形させるステップと
    を含み、前記ある変形条件が、 前記結合リング（１１６）と前記結合接触部（１２０）
    との間の境界部における所定の圧力と、 温度と、前記結合リング（１１６）と前記結合接触部
    （１２０）との間の前記境界部における圧力との所定の
    組合せとからなるグループから選択され、前記スペーサ
    接触部（１２２）は、前記変形条件によって変形しない
    ことからなる、方法。
  10. 【請求項１０】電気デバイス（５０２、６０２、７０
    ２）を作製する方法であって、 内部に複数のＣＭＯＳ回路（１０６）が製作されている
    第１の半導体ウェーハ（１０２）の一部の上に結合リン
    グ（１１６）を形成するステップと、 内部に複数のＣＭＯＳ回路（１０６）が製作されている
    第２の半導体ウェーハ（１０４）の一部の上にスペーサ
    接触部（１２２）を形成するステップと、 前記スペーサ接触部（１２２）上に結合接触部（１２
    ０）を形成するステップと、 前記結合接触部（１２０）に対して前記結合リング（１
    １６）を押し付けて、前記結合接触部（１２０）が前記
    結合リング（１１６）に結合され、及び、前記第１の半
    導体ウェーハ（１０２）と第２の半導体ウェーハ（１０
    ４）の前記部分がある変形条件に晒されるまで、前記結
    合接触部（１２０）を変形させるステップであって、こ
    の間、前記スペーサ接触部（１２２）は変形しないこと
    からなる、ステップとを含み、 前記ある変形条件が、 前記結合リング（１１６）と前記結合接触部（１２０）
    との間の所定の圧力と、 温度と、前記結合リング（１１６）と前記結合接触部
    （１２０）との間の圧力との所定の組合せとからなるグ
    ループから選択されることからなる、方法。
JP2003074764A 2002-04-01 2003-03-19 電気デバイスおよびその作製方法 Withdrawn JP2003309245A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/114392 2002-04-01
US10/114,392 US6969667B2 (en) 2002-04-01 2002-04-01 Electrical device and method of making

Publications (1)

Publication Number Publication Date
JP2003309245A true JP2003309245A (ja) 2003-10-31

Family

ID=28041043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003074764A Withdrawn JP2003309245A (ja) 2002-04-01 2003-03-19 電気デバイスおよびその作製方法

Country Status (4)

Country Link
US (1) US6969667B2 (ja)
EP (1) EP1351285A3 (ja)
JP (1) JP2003309245A (ja)
TW (1) TWI253698B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008527730A (ja) * 2005-01-12 2008-07-24 フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ 半導体デバイスの空洞内に所定の内圧を形成する方法
JP2009506565A (ja) * 2005-08-30 2009-02-12 コミツサリア タ レネルジー アトミーク ２つの要素を互いにシーリングまたは溶接する方法
JP2009542012A (ja) * 2006-06-22 2009-11-26 ズース マイクロテク，アイエヌシー． 半導体接合のための装置及び方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030119278A1 (en) * 2001-12-20 2003-06-26 Mckinnell James C. Substrates bonded with oxide affinity agent and bonding method
EP1495491B1 (de) * 2002-04-15 2020-12-16 Schott AG Verfahren zum verbinden von substraten und verbundelement
US6871942B2 (en) * 2002-04-15 2005-03-29 Timothy R. Emery Bonding structure and method of making
FR2935537B1 (fr) * 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
FR2943177B1 (fr) 2009-03-12 2011-05-06 Soitec Silicon On Insulator Procede de fabrication d'une structure multicouche avec report de couche circuit
SE537499C2 (sv) 2009-04-30 2015-05-26 Silex Microsystems Ab Bondningsmaterialstruktur och process med bondningsmaterialstruktur
FR2947380B1 (fr) 2009-06-26 2012-12-14 Soitec Silicon Insulator Technologies Procede de collage par adhesion moleculaire.
US8378490B2 (en) 2011-03-15 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor apparatus including a metal alloy between a first contact and a second contact
US8900906B2 (en) 2012-03-08 2014-12-02 Robert Bosch Gmbh Atomic layer deposition strengthening members and method of manufacture
TWI476839B (zh) * 2012-07-06 2015-03-11 Univ Nat Chiao Tung 晶圓次微米接合方法及其接合層
US9199838B2 (en) 2013-10-25 2015-12-01 Robert Bosch Gmbh Thermally shorted bolometer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4831507B1 (ja) * 1969-07-10 1973-09-29
US6252229B1 (en) * 1998-07-10 2001-06-26 Boeing North American, Inc. Sealed-cavity microstructure and microbolometer and associated fabrication methods
JP3303791B2 (ja) * 1998-09-02 2002-07-22 株式会社村田製作所 電子部品の製造方法
JP4420538B2 (ja) * 1999-07-23 2010-02-24 アバゴ・テクノロジーズ・ワイヤレス・アイピー（シンガポール）プライベート・リミテッド ウェーハパッケージの製造方法
US6428942B1 (en) * 1999-10-28 2002-08-06 Fujitsu Limited Multilayer circuit structure build up method
US6521477B1 (en) * 2000-02-02 2003-02-18 Raytheon Company Vacuum package fabrication of integrated circuit components
EP1325517A2 (en) * 2000-09-19 2003-07-09 Nanopierce Technologies Inc. Method for assembling components and antennae in radio frequency identification devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008527730A (ja) * 2005-01-12 2008-07-24 フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ 半導体デバイスの空洞内に所定の内圧を形成する方法
JP4809848B2 (ja) * 2005-01-12 2011-11-09 フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ 半導体デバイスの空洞内に所定の内圧を形成する方法
JP2009506565A (ja) * 2005-08-30 2009-02-12 コミツサリア タ レネルジー アトミーク ２つの要素を互いにシーリングまたは溶接する方法
JP2009542012A (ja) * 2006-06-22 2009-11-26 ズース マイクロテク，アイエヌシー． 半導体接合のための装置及び方法

Also Published As

Publication number Publication date
TW200305232A (en) 2003-10-16
US20030183307A1 (en) 2003-10-02
EP1351285A2 (en) 2003-10-08
EP1351285A3 (en) 2006-12-27
US6969667B2 (en) 2005-11-29
TWI253698B (en) 2006-04-21

Similar Documents

Publication Publication Date Title
CN105480935B (zh) 包括不同受控压力下的多个腔的cmos-mems集成装置以及制造方法
TWI486303B (zh) 由至少兩種半導體基材構成的複合物及其製造方法（二）
US7981765B2 (en) Substrate bonding with bonding material having rare earth metal
TWI471259B (zh) 微機電裝置與其製造方法
TWI500133B (zh) 微機電系統結構
US9452924B2 (en) MEMS devices and fabrication methods thereof
TWI683781B (zh) 使用金屬矽化物形成的互補式金屬氧化物半導體微機電系統整合
TWI582906B (zh) 提供ｃｍｏｓ-ｍｅｍｓ結構之方法
US8217473B2 (en) Micro electro-mechanical system packaging and interconnect
JP2003309245A (ja) 電気デバイスおよびその作製方法
US20080003779A1 (en) Mems device and interposer and method for integrating mems device and interposer
US9790084B2 (en) Micromechanical sensor device
US9112001B2 (en) Package systems and manufacturing methods thereof
US10160640B2 (en) Mechanisms for forming micro-electro mechanical system device
US20150232329A1 (en) Method for eutectic bonding of two carrier devices
US8525316B2 (en) Eutectic flow containment in a semiconductor fabrication process
US20160176706A1 (en) Systems and methods for forming mems assemblies incorporating getters
US9000578B2 (en) Package systems having an opening in a substrate thereof and manufacturing methods thereof
WO2002090243A3 (en) Thick sandwich wafer for mems fabrication
Taklo et al. Vertical Interconnects for High-End MEMS
Vaganov et al. Three-dimensional bonding technologies for MEMS

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060512

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20070130