JP2003306399A - シリコン基板上にリン化インジウム層を形成する方法 - Google Patents
シリコン基板上にリン化インジウム層を形成する方法Info
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Abstract
(57)【要約】
【課題】従来のリン化インジウム基板上における高品質
リン化インジウム薄膜成長による方法の特徴であるウエ
ハサイズが小さく、脆く、且つ高価であるという固有の
問題点を克服すること。 【解決手段】本発明は、シリコン基板上に高品質のエピ
タキシャルリン化インジウム層を形成する方法とこの方
法によって形成された半導体デバイスを提供するもので
ある。本発明によれば、比較的サイズが大きく（例：最
大直径３００ｍｍ）且つシリコン基板によって提供され
る比較的高度な機械的安定性を備えた高品質リン化イン
ジウム膜を生成することができる。
リン化インジウム薄膜成長による方法の特徴であるウエ
ハサイズが小さく、脆く、且つ高価であるという固有の
問題点を克服すること。 【解決手段】本発明は、シリコン基板上に高品質のエピ
タキシャルリン化インジウム層を形成する方法とこの方
法によって形成された半導体デバイスを提供するもので
ある。本発明によれば、比較的サイズが大きく（例：最
大直径３００ｍｍ）且つシリコン基板によって提供され
る比較的高度な機械的安定性を備えた高品質リン化イン
ジウム膜を生成することができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、リン化インジウム
薄膜の形成に関し、更に詳しくは、シリコン上にリン化
インジウム薄膜を形成するための鉛系ペロブスカイトバ
ッファに関する。 【０００２】 【従来の技術】高品質のエピタキシャルリン化インジウ
ム薄膜を必要とするデバイスは、従来、リン化インジウ
ム基板上に形成されている。しかしながら、これらの基
板は、ウエハのサイズが小さく、脆く、且つ高価であ
る。従って、例えば、リン化インジウム基板よりも機械
的及び価格的な面で優れたシリコン基板などのその他の
材料システム上に高品質エピタキシャルリン化インジウ
ム薄膜を成長させる技術の開発が強く求められている。 【０００３】既に、シリコン基板上にリン化インジウム
薄膜を形成する様々な方法が提案されており、例えば、
シリコン基板上にリン化インジウム層が直接形成されて
いる。これらのプロセスによれば、リン化インジウムを
１つ又は２つの段階によって形成可能であり、従来の１
段階からなるプロセスの場合には、単結晶のリン化イン
ジウムの単一薄膜をシリコン基板上に直接形成してい
る。一方、従来の２段階からなるプロセスにおいては、
まずシリコン基板上に非晶質のリン化インジウムバッフ
ァ層を形成し、この非晶質リン化インジウムバッファ層
上に最終的な単結晶リン化インジウム薄膜を形成する。
しかしながら、これらの方法で形成されたリン化インジ
ウム層は、歩留まりが悪く表面構造も低品質であるた
め、通常、サイズが大きな半導体デバイスの製造には適
さない。これらの方法によって形成されるリン化インジ
ウムが低品質になる主な原因は、リン化インジウムとシ
リコン間の比較的大きな格子ミスマッチ（８％のレベ
ル）にある。 【０００４】 【発明が解決しようとする課題】シリコン基板上に形成
されたリン化インジウム薄膜の格子ミスマッチによって
生じる欠陥と表面の粗さを軽減すべく、米国特許第４，
９６５，２２４号明細書では、シリコン基板上にガリウ
ム砒素バッファ層を形成しこのガリウム砒素バッファ層
と単結晶のリン化インジウム薄膜の間に非晶質のリン化
インジウムバッファを形成する方法を提案している。ガ
リウム砒素の格子定数はリン化インジウム薄膜とシリコ
ン基板の格子定数の中間に位置しているため、上述の方
法によって形成されるリン化インジウム薄膜に比べ、最
終的な単結晶リン化インジウム薄膜の歪が軽減されると
米国特許第４，９６５，２２４号明細書は主張してい
る。しかしながら、リン化インジウムとガリウム砒素間
の格子ミスマッチは依然として比較的大きなものであり
（３．８％のレベル）、又、非晶質リン化インジウム上
におけるリン化インジウム成長の歩留まりと表面構造
も、通常、サイズの大きな半導体デバイスの製造に適し
たものではない。 【０００５】 【発明を解決するための手段】本発明は、シリコン基板
上に高品質のエピタキシャルリン化インジウム層を形成
する方法とこの方法によって形成された半導体デバイス
を提供するものである。本発明によれば、比較的サイズ
が大きく（例：最大直径３００ｍｍ）且つシリコン基板
によって提供される比較的高度な機械的安定性を備えた
高品質リン化インジウム膜を生成することができる。こ
の結果、本発明は、従来のリン化インジウム基板上にお
ける高品質リン化インジウム薄膜成長による方法の特徴
であるウエハサイズが小さく、脆く、且つ高価であると
いう固有の問題点を克服する。又、本発明によれば、シ
リコン系デバイスとリン化インジウム系デバイスの両方
を含む高集積製品の製造が可能となる。 【０００６】本発明の一側面では、鉛系ペロブスカイト
バッファをシリコン基板上に形成し、この鉛系ペロブス
カイトバッファ上にエピタキシャルリン化インジウム層
を形成する。 【０００７】本発明による実施例には、以下の特徴が１
つ以上含まれている。 【０００８】バッファは、次の式に従ってリン化インジ
ウム層の格子定数（αＩｎＰ）と略マッチする格子定数
（αＢＵＦＦＥＲ）を有するエピタキシャル核形成面を
リン化インジウム層に対して提供する鉛系ペロブスカイ
ト層から構成されることが望ましい。 【０００９】｜αＩｎＰ−αＢＵＦＦＥＲ｜／α
ＢＵＦＦＥＲ≦０．０２ 【００１０】このバッファをＰｂ（ＺｒｘＴｉ１−Ｘ）
Ｏ３の層で構成する実施例も存在する（ここで、０≦Ｘ
≦１の範囲にある）。Ｚｒの添え字Ｘは、０．５＜Ｘ≦
１の範囲であることが望ましく、略１の値が更に望まし
い。又、このＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層が、基板
からリン化インジウム層に向かう成長方向に沿ってＴｉ
成分が減少しつつ徐々に変化する組成を有する実施例も
存在する。更に、リン化インジウム層は、Ｐｂ（Ｚｒｘ
Ｔｉ１−Ｘ）Ｏ３層の対応するエピタキシャル方向に対
して面内回転したエピタキシャル方向を有することも可
能であり、例えば、リン化インジウム層のエピタキシャ
ル方向は、Ｐｂ（ＺｒｘＴｉ１−Ｘ）Ｏ ３層の対応する
エピタキシャル方向に対して４５°回転可能である。 【００１１】又、リン化インジウム層に対してエピタキ
シャル核形成面を提供する鉛系ペロブスカイト層と鉛系
ペロブスカイト層及びシリコン基板間に配設された電気
的、熱的、及び化学的に安定したバリア層からバッファ
を構成する実施例も存在する。このバリア層は混合遷移
金属酸化物で構成することが望ましく、チタン酸ジルコ
ニウム又はチタン酸ストロンチウム、或いはこれらの両
方で構成することできる。 【００１２】更には、リン化インジウム層を原子層エピ
タキシャル成長プロセスによって形成する実施例も存在
する。 【００１３】本発明のその他の特徴と利点は、図面及び
請求の範囲を参照しつつ以下の説明によって明らかにさ
れる。 【００１４】 【発明の実施の形態】以下の説明においては、同様の要
素を識別するために同様の参照符号が使用されている。
又、図面は模範的な実施例における主要な特徴を概略的
に示すためのものであり、これらの図面は、実際の実施
例の様々な特徴や対象要素の相対的な寸法を示すための
ものではなく、縮尺も正確なものではない。 【００１５】図１を参照すれば、一実施例における半導
体構造１０は、シリコン基板１４上に形成された鉛系ペ
ロブスカイト（lead-based perovskite、ペロブスカイ
トは灰チタン石とも呼ばれる）バッファ１２を含んでお
り、このバッファ１２上に高品質のエピタキシャルリン
化インジウム層１６が形成されている。通常、この鉛系
ペロブスカイトバッファ１２は、リン化インジウムの格
子定数（αＩｎＰ）と略マッチする格子定数（α
ＢＵＦＦＥＲ）を有するエピタキシャル核形成面１８を
リン化インジウム層１６に対して提供する。式（１）に
よって規定されるように、格子ミスマッチ（Δ）は２％
を超過しないことが望ましい。 【００１６】 Δ=｜αＩｎＰ−αＢＵＦＦＥＲ｜／αＢＵＦＦＥＲ≦０．０２ （１） 【００１７】３００°Ｋにおけるリン化インジウムの格
子定数は０．５８７ｎｍである。従って、好適な実施例
においては、バッファ１２によって提供される格子定数
（α ＢＵＦＦＥＲ）は、３００°Ｋで式（２）で表され
る範囲内の値となる。 【００１８】 ０．５７５ｎｍ≦αＢＵＦＦＥＲ≦０．５９９ｎｍ （２） 【００１９】通常、リン化インジウム層１６は、現在入
手可能なバルクリン化インジウムウエハの品質と略同等
の品質を有することが望ましく、例えば、リン化インジ
ウム層１６のエッチピット欠陥密度は５ｘ１０４ｃｍ
−２のレベル未満であることが望ましい。 【００２０】バッファ１２がリン化インジウム層１６に
対してＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ ３の結晶層を提供す
る実施例も存在する（ここで、Ｚｒの添え字Ｘは、通
常、０≦Ｘ≦１の範囲内にある）。図２を参照して後程
詳述するように、特定の相対的なエピタキシャル方向に
おいて、このＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層は、Ｘ＝
１（即ち、ＰｂＺｒＯ３）での値０．５８８ｎｍからＸ
≒０．５８における０．５７５まで略線形で減少する格
子定数をリン化インジウム層に対して提供する。この結
果、相対的な組成値Ｘは０．５＜Ｘ≦１の範囲内にある
ことが望ましく、略１の値を有することが更に望まし
い。尚、本明細書で使用されているＰｂ（ＺｒｘＴｉ
１−Ｘ）Ｏ３という化学式には一貫して酸素の添え字と
して値３が含まれているが、実際の実施例においては、
この値は、例えば、２．７〜３．３の範囲で変化可能で
あることに留意されたい。 【００２１】図２に示されているように、これらの実施
例においては、リン化インジウム層１６は、Ｐｂ（Ｚｒ
ｘＴｉ１−Ｘ）Ｏ３層の対応するエピタキシャル方向に
対して面内回転したエピタキシャル方向を有している。
例えば、バッファ層１２がＰｂＺｒＯ３エピタキシャル
核形成層をリン化インジウム層１６に対して提供する実
施例においては、リン化インジウム層のエピタキシャル
方向は、ＰｂＺｒＯ３層の対応するエピタキシャル方向
に対して４５°回転可能である。即ち、リン化インジウ
ムエピタキシャル層１６の＜０１０＞方向は、ＰｂＺｒ
Ｏ３層の＜０１０＞の方向に対して４５°回転してい
る。この相対的なエピタキシャル方向により、リン化イ
ンジウム層とＰｂＺｒＯ３層間の格子ミスマッチは０．
１７％程度になり、最大数ミクロンの厚さの高品質エピ
タキシャルリン化インジウム層の成長が可能となる。そ
の他の実施例においては、鉛系ペロブスカイトバッファ
１２の個別の化学組成に応じ、この相対的な面内エピタ
キシャル回転の程度を４５°以外にすることも可能であ
る。 【００２２】このＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層の組
成が、基板からリン化インジウム膜に向かう成長方向に
沿ってＴｉ成分が減少しつつ徐々に変化する実施例も存
在する。これにより、バッファ１２とシリコン基板１４
間の格子ミスマッチによって生じるバッファ１２内の歪
による欠陥を軽減することができる。 【００２３】図３を参照すれば、一半導体構造２０にお
いて、バッファ１２は、鉛系ペロブスカイトバッファ層
２２と、このバッファ層２２とシリコン基板１４の間に
配設された電気的、熱的、及び化学的に安定したバリア
層２４を含む複数の層を有している。この実施例におい
ては、バリア層２４は、鉛系ペロブスカイトバッファ層
２２とシリコン基板１４の間の電流と酸素の拡散を制限
し、鉛系ペロブスカイトバッファ層２２とシリコン基板
１４間における有害な化学的及び電気的相互作用を回避
している。このバリア層２４は、混合遷移金属酸化物
（例：チタン酸ジルコニウム又はチタン酸ストロンチウ
ム、或いはこれらの両方）を含むことが望ましい。この
バリア層２２の組成及び形成法の更なる詳細は、１９９
９年１０月２０日に出願されたジュン・アマノ（Ｊｕｎ
Ａｍａｎｏ）による「強誘電性メモリデバイス用のバ
リア層（Ｂａｒｒｉｅｒ Ｌａｙｅｒ ｆｏｒ Ｆｅｒ
ｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ
ｓ）」という名称の米国特許出願公開第０９／４２０，
９８９号明細書で開示されており、この特許出願公開明
細書は欧州特許出願公開第１，０９４，５０７（Ａ０
２）号明細書に対応している。この実施例においては、
鉛系ペロブスカイトバッファ層２２とバリア層２４の間
の格子ミスマッチの結果生じる歪を軽減するために、鉛
系ペロブスカイトバッファ層２２の組成を徐々に変化さ
せることができる。 【００２４】その他の実施例においては、バッファ１２
が２つ以上の層を含むことも可能であり、その中の１つ
以上の層の組成を徐々に変化させることができる。 【００２５】図４を参照すれば、一実施例において、リ
ン化インジウム系半導体デバイス３０が図１の半導体構
造１０上に形成されている。この図示の実施例において
は、半導体デバイス３０は、リン化インジウム系ダブル
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）である
が、その他の実施例においては、半導体デバイス３０
は、電気的、光学的、及び光電デバイスを含む、リン化
インジウムのエピタキシャル層上に製造可能な様々な従
来のデバイスのいずれであってよい。 【００２６】上述の半導体構造は、従来の半導体プロセ
ス技術によって製造可能である。例えば、鉛系ペロブス
カイト層は、有機金属化学気相蒸着法（ＭＯＣＶＤ）又
は反応スパッタリング法によって形成可能である。又、
リン化インジウム層は、分子線エピタキシ法（ＭＢＥ）
又は低温ＭＯＣＶＤ法などの原子層蒸着技術によって形
成することができる。 【００２７】要約すれば、上述の実施例の特徴は、シリ
コン基板上での高品質エピタキシャルリン化インジウム
層の形成を可能にする鉛系ペロブスカイトバッファであ
る。これにより、比較的サイズが大きく（例：最大直径
３００ｍｍ）且つシリコン基板によって提供される比較
的高度な機械的安定性を備えた高品質のリン化インジウ
ム膜を生成することができる。この結果生成された構造
は、リン化インジウムウエハ基板の安価な代替物として
使用可能であり、更には、これらの構造は、高集積の半
導体デバイス及び回路を形成するのに使用可能である。
例えば、標準的なシリコンデバイス（例：ＣＭＯＳデバ
イス）をシリコン基板上に製造し、そのシリコンデバイ
スの構造上に形成した鉛系ペロブスカイトバッファ上に
エピタキシャル成長させたリン化インジウム層の上にリ
ン化インジウム系回路を製造することができるのであ
る。 【００２８】尚、その他の実施例も特許請求の範囲によ
って規定された本発明の範囲内に含まれる。この発明は
例として、次の実施形態を含む。 【００２９】（１）シリコン基板にリン化インジウム層
を形成する方法であって、前記シリコン基板上に鉛系ペ
ロブスカイトバッファを形成し、前記鉛系ペロブスカイ
トバッファ上にエピタキシャルリン化インジウム層を形
成する方法。 【００３０】（２）前記バッファは、式｜αＩｎＰ−α
ＢＵＦＦＥＲ｜／αＢＵＦＦＥＲ≦０．０２を満たすリ
ン化インジウム層の格子定数（αＩｎＰ）とほぼ一致す
る格子定数（αBUＦＦＥＲ）を有するエピタキシャル核
形成面が、リン化インジウム層に対して存在する鉛系ペ
ロブスカイト層を有する（１）に記載の方法。 【００３１】（３）前記バッファ（１２）は、Ｐｂ（Ｚ
ｒｘＴｉ１−Ｘ）Ｏ３層（ここで、Ｘは０．５＜Ｘ≦１
の範囲内にある）を有する（１）に記載の方法。 【００３２】（４）前記Ｐｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３
層は、前記基板から前記リン化インジウム膜に向かう成
長方向に沿ってＴｉ成分が減少しつつ徐々に変化する組
成を有する（３）に記載の方法。 【００３３】（５）前記リン化インジウム層は、前記Ｐ
ｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層の対応するエピタキシャ
ル方向に対して面内回転したエピタキシャル方向を有す
る（３）に記載の方法。 【００３４】（６）前記バッファは、前記リン化インジ
ウム層に対してエピタキシャル核形成面が存在する鉛系
ペロブスカイト層と、該鉛系ペロブスカイト層と前記シ
リコン基板の間に配設された電気的、熱的、及び化学的
に安定なバリア層と、を有する（１）に記載の方法。 【００３５】（７）シリコン基板と、前記シリコン基板
上に形成された鉛系ペロブスカイトバッファと、前記鉛
系ペロブスカイトバッファ上に形成されたエピタキシャ
ルリン化インジウム層と、を有することを特徴とする半
導体デバイス。 【００３６】（８）前記バッファは、式｜αＩｎＰ−α
ＢＵＦＦＥＲ｜／αＢＵＦＦＥＲ≦０．０２をみたすリ
ン化インジウム層の格子定数（αＩｎＰ）とほぼ一致す
る格子定数（αＢＵＦＦＥＲ）を有するエピタキシャル
核形成面を前記リン化インジウム層に対して存在する鉛
系ペロブスカイト層を有する（７）に記載の半導体デバ
イス。 【００３７】（９）前記バッファは、Ｐｂ（ＺｒｘＴｉ
１−Ｘ）Ｏ３層（ここで、Ｘは０．５＜Ｘ≦１の範囲内
にある）を有する（７）に記載の半導体デバイス。 【００３８】（１０）前記リン化インジウム層は、前記
Ｐｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層の対応するエピタキシ
ャル方向に対して面内回転したエピタキシャル方向を有
する（９）に記載の半導体デバイス。
薄膜の形成に関し、更に詳しくは、シリコン上にリン化
インジウム薄膜を形成するための鉛系ペロブスカイトバ
ッファに関する。 【０００２】 【従来の技術】高品質のエピタキシャルリン化インジウ
ム薄膜を必要とするデバイスは、従来、リン化インジウ
ム基板上に形成されている。しかしながら、これらの基
板は、ウエハのサイズが小さく、脆く、且つ高価であ
る。従って、例えば、リン化インジウム基板よりも機械
的及び価格的な面で優れたシリコン基板などのその他の
材料システム上に高品質エピタキシャルリン化インジウ
ム薄膜を成長させる技術の開発が強く求められている。 【０００３】既に、シリコン基板上にリン化インジウム
薄膜を形成する様々な方法が提案されており、例えば、
シリコン基板上にリン化インジウム層が直接形成されて
いる。これらのプロセスによれば、リン化インジウムを
１つ又は２つの段階によって形成可能であり、従来の１
段階からなるプロセスの場合には、単結晶のリン化イン
ジウムの単一薄膜をシリコン基板上に直接形成してい
る。一方、従来の２段階からなるプロセスにおいては、
まずシリコン基板上に非晶質のリン化インジウムバッフ
ァ層を形成し、この非晶質リン化インジウムバッファ層
上に最終的な単結晶リン化インジウム薄膜を形成する。
しかしながら、これらの方法で形成されたリン化インジ
ウム層は、歩留まりが悪く表面構造も低品質であるた
め、通常、サイズが大きな半導体デバイスの製造には適
さない。これらの方法によって形成されるリン化インジ
ウムが低品質になる主な原因は、リン化インジウムとシ
リコン間の比較的大きな格子ミスマッチ（８％のレベ
ル）にある。 【０００４】 【発明が解決しようとする課題】シリコン基板上に形成
されたリン化インジウム薄膜の格子ミスマッチによって
生じる欠陥と表面の粗さを軽減すべく、米国特許第４，
９６５，２２４号明細書では、シリコン基板上にガリウ
ム砒素バッファ層を形成しこのガリウム砒素バッファ層
と単結晶のリン化インジウム薄膜の間に非晶質のリン化
インジウムバッファを形成する方法を提案している。ガ
リウム砒素の格子定数はリン化インジウム薄膜とシリコ
ン基板の格子定数の中間に位置しているため、上述の方
法によって形成されるリン化インジウム薄膜に比べ、最
終的な単結晶リン化インジウム薄膜の歪が軽減されると
米国特許第４，９６５，２２４号明細書は主張してい
る。しかしながら、リン化インジウムとガリウム砒素間
の格子ミスマッチは依然として比較的大きなものであり
（３．８％のレベル）、又、非晶質リン化インジウム上
におけるリン化インジウム成長の歩留まりと表面構造
も、通常、サイズの大きな半導体デバイスの製造に適し
たものではない。 【０００５】 【発明を解決するための手段】本発明は、シリコン基板
上に高品質のエピタキシャルリン化インジウム層を形成
する方法とこの方法によって形成された半導体デバイス
を提供するものである。本発明によれば、比較的サイズ
が大きく（例：最大直径３００ｍｍ）且つシリコン基板
によって提供される比較的高度な機械的安定性を備えた
高品質リン化インジウム膜を生成することができる。こ
の結果、本発明は、従来のリン化インジウム基板上にお
ける高品質リン化インジウム薄膜成長による方法の特徴
であるウエハサイズが小さく、脆く、且つ高価であると
いう固有の問題点を克服する。又、本発明によれば、シ
リコン系デバイスとリン化インジウム系デバイスの両方
を含む高集積製品の製造が可能となる。 【０００６】本発明の一側面では、鉛系ペロブスカイト
バッファをシリコン基板上に形成し、この鉛系ペロブス
カイトバッファ上にエピタキシャルリン化インジウム層
を形成する。 【０００７】本発明による実施例には、以下の特徴が１
つ以上含まれている。 【０００８】バッファは、次の式に従ってリン化インジ
ウム層の格子定数（αＩｎＰ）と略マッチする格子定数
（αＢＵＦＦＥＲ）を有するエピタキシャル核形成面を
リン化インジウム層に対して提供する鉛系ペロブスカイ
ト層から構成されることが望ましい。 【０００９】｜αＩｎＰ−αＢＵＦＦＥＲ｜／α
ＢＵＦＦＥＲ≦０．０２ 【００１０】このバッファをＰｂ（ＺｒｘＴｉ１−Ｘ）
Ｏ３の層で構成する実施例も存在する（ここで、０≦Ｘ
≦１の範囲にある）。Ｚｒの添え字Ｘは、０．５＜Ｘ≦
１の範囲であることが望ましく、略１の値が更に望まし
い。又、このＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層が、基板
からリン化インジウム層に向かう成長方向に沿ってＴｉ
成分が減少しつつ徐々に変化する組成を有する実施例も
存在する。更に、リン化インジウム層は、Ｐｂ（Ｚｒｘ
Ｔｉ１−Ｘ）Ｏ３層の対応するエピタキシャル方向に対
して面内回転したエピタキシャル方向を有することも可
能であり、例えば、リン化インジウム層のエピタキシャ
ル方向は、Ｐｂ（ＺｒｘＴｉ１−Ｘ）Ｏ ３層の対応する
エピタキシャル方向に対して４５°回転可能である。 【００１１】又、リン化インジウム層に対してエピタキ
シャル核形成面を提供する鉛系ペロブスカイト層と鉛系
ペロブスカイト層及びシリコン基板間に配設された電気
的、熱的、及び化学的に安定したバリア層からバッファ
を構成する実施例も存在する。このバリア層は混合遷移
金属酸化物で構成することが望ましく、チタン酸ジルコ
ニウム又はチタン酸ストロンチウム、或いはこれらの両
方で構成することできる。 【００１２】更には、リン化インジウム層を原子層エピ
タキシャル成長プロセスによって形成する実施例も存在
する。 【００１３】本発明のその他の特徴と利点は、図面及び
請求の範囲を参照しつつ以下の説明によって明らかにさ
れる。 【００１４】 【発明の実施の形態】以下の説明においては、同様の要
素を識別するために同様の参照符号が使用されている。
又、図面は模範的な実施例における主要な特徴を概略的
に示すためのものであり、これらの図面は、実際の実施
例の様々な特徴や対象要素の相対的な寸法を示すための
ものではなく、縮尺も正確なものではない。 【００１５】図１を参照すれば、一実施例における半導
体構造１０は、シリコン基板１４上に形成された鉛系ペ
ロブスカイト（lead-based perovskite、ペロブスカイ
トは灰チタン石とも呼ばれる）バッファ１２を含んでお
り、このバッファ１２上に高品質のエピタキシャルリン
化インジウム層１６が形成されている。通常、この鉛系
ペロブスカイトバッファ１２は、リン化インジウムの格
子定数（αＩｎＰ）と略マッチする格子定数（α
ＢＵＦＦＥＲ）を有するエピタキシャル核形成面１８を
リン化インジウム層１６に対して提供する。式（１）に
よって規定されるように、格子ミスマッチ（Δ）は２％
を超過しないことが望ましい。 【００１６】 Δ=｜αＩｎＰ−αＢＵＦＦＥＲ｜／αＢＵＦＦＥＲ≦０．０２ （１） 【００１７】３００°Ｋにおけるリン化インジウムの格
子定数は０．５８７ｎｍである。従って、好適な実施例
においては、バッファ１２によって提供される格子定数
（α ＢＵＦＦＥＲ）は、３００°Ｋで式（２）で表され
る範囲内の値となる。 【００１８】 ０．５７５ｎｍ≦αＢＵＦＦＥＲ≦０．５９９ｎｍ （２） 【００１９】通常、リン化インジウム層１６は、現在入
手可能なバルクリン化インジウムウエハの品質と略同等
の品質を有することが望ましく、例えば、リン化インジ
ウム層１６のエッチピット欠陥密度は５ｘ１０４ｃｍ
−２のレベル未満であることが望ましい。 【００２０】バッファ１２がリン化インジウム層１６に
対してＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ ３の結晶層を提供す
る実施例も存在する（ここで、Ｚｒの添え字Ｘは、通
常、０≦Ｘ≦１の範囲内にある）。図２を参照して後程
詳述するように、特定の相対的なエピタキシャル方向に
おいて、このＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層は、Ｘ＝
１（即ち、ＰｂＺｒＯ３）での値０．５８８ｎｍからＸ
≒０．５８における０．５７５まで略線形で減少する格
子定数をリン化インジウム層に対して提供する。この結
果、相対的な組成値Ｘは０．５＜Ｘ≦１の範囲内にある
ことが望ましく、略１の値を有することが更に望まし
い。尚、本明細書で使用されているＰｂ（ＺｒｘＴｉ
１−Ｘ）Ｏ３という化学式には一貫して酸素の添え字と
して値３が含まれているが、実際の実施例においては、
この値は、例えば、２．７〜３．３の範囲で変化可能で
あることに留意されたい。 【００２１】図２に示されているように、これらの実施
例においては、リン化インジウム層１６は、Ｐｂ（Ｚｒ
ｘＴｉ１−Ｘ）Ｏ３層の対応するエピタキシャル方向に
対して面内回転したエピタキシャル方向を有している。
例えば、バッファ層１２がＰｂＺｒＯ３エピタキシャル
核形成層をリン化インジウム層１６に対して提供する実
施例においては、リン化インジウム層のエピタキシャル
方向は、ＰｂＺｒＯ３層の対応するエピタキシャル方向
に対して４５°回転可能である。即ち、リン化インジウ
ムエピタキシャル層１６の＜０１０＞方向は、ＰｂＺｒ
Ｏ３層の＜０１０＞の方向に対して４５°回転してい
る。この相対的なエピタキシャル方向により、リン化イ
ンジウム層とＰｂＺｒＯ３層間の格子ミスマッチは０．
１７％程度になり、最大数ミクロンの厚さの高品質エピ
タキシャルリン化インジウム層の成長が可能となる。そ
の他の実施例においては、鉛系ペロブスカイトバッファ
１２の個別の化学組成に応じ、この相対的な面内エピタ
キシャル回転の程度を４５°以外にすることも可能であ
る。 【００２２】このＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層の組
成が、基板からリン化インジウム膜に向かう成長方向に
沿ってＴｉ成分が減少しつつ徐々に変化する実施例も存
在する。これにより、バッファ１２とシリコン基板１４
間の格子ミスマッチによって生じるバッファ１２内の歪
による欠陥を軽減することができる。 【００２３】図３を参照すれば、一半導体構造２０にお
いて、バッファ１２は、鉛系ペロブスカイトバッファ層
２２と、このバッファ層２２とシリコン基板１４の間に
配設された電気的、熱的、及び化学的に安定したバリア
層２４を含む複数の層を有している。この実施例におい
ては、バリア層２４は、鉛系ペロブスカイトバッファ層
２２とシリコン基板１４の間の電流と酸素の拡散を制限
し、鉛系ペロブスカイトバッファ層２２とシリコン基板
１４間における有害な化学的及び電気的相互作用を回避
している。このバリア層２４は、混合遷移金属酸化物
（例：チタン酸ジルコニウム又はチタン酸ストロンチウ
ム、或いはこれらの両方）を含むことが望ましい。この
バリア層２２の組成及び形成法の更なる詳細は、１９９
９年１０月２０日に出願されたジュン・アマノ（Ｊｕｎ
Ａｍａｎｏ）による「強誘電性メモリデバイス用のバ
リア層（Ｂａｒｒｉｅｒ Ｌａｙｅｒ ｆｏｒ Ｆｅｒ
ｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ
ｓ）」という名称の米国特許出願公開第０９／４２０，
９８９号明細書で開示されており、この特許出願公開明
細書は欧州特許出願公開第１，０９４，５０７（Ａ０
２）号明細書に対応している。この実施例においては、
鉛系ペロブスカイトバッファ層２２とバリア層２４の間
の格子ミスマッチの結果生じる歪を軽減するために、鉛
系ペロブスカイトバッファ層２２の組成を徐々に変化さ
せることができる。 【００２４】その他の実施例においては、バッファ１２
が２つ以上の層を含むことも可能であり、その中の１つ
以上の層の組成を徐々に変化させることができる。 【００２５】図４を参照すれば、一実施例において、リ
ン化インジウム系半導体デバイス３０が図１の半導体構
造１０上に形成されている。この図示の実施例において
は、半導体デバイス３０は、リン化インジウム系ダブル
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）である
が、その他の実施例においては、半導体デバイス３０
は、電気的、光学的、及び光電デバイスを含む、リン化
インジウムのエピタキシャル層上に製造可能な様々な従
来のデバイスのいずれであってよい。 【００２６】上述の半導体構造は、従来の半導体プロセ
ス技術によって製造可能である。例えば、鉛系ペロブス
カイト層は、有機金属化学気相蒸着法（ＭＯＣＶＤ）又
は反応スパッタリング法によって形成可能である。又、
リン化インジウム層は、分子線エピタキシ法（ＭＢＥ）
又は低温ＭＯＣＶＤ法などの原子層蒸着技術によって形
成することができる。 【００２７】要約すれば、上述の実施例の特徴は、シリ
コン基板上での高品質エピタキシャルリン化インジウム
層の形成を可能にする鉛系ペロブスカイトバッファであ
る。これにより、比較的サイズが大きく（例：最大直径
３００ｍｍ）且つシリコン基板によって提供される比較
的高度な機械的安定性を備えた高品質のリン化インジウ
ム膜を生成することができる。この結果生成された構造
は、リン化インジウムウエハ基板の安価な代替物として
使用可能であり、更には、これらの構造は、高集積の半
導体デバイス及び回路を形成するのに使用可能である。
例えば、標準的なシリコンデバイス（例：ＣＭＯＳデバ
イス）をシリコン基板上に製造し、そのシリコンデバイ
スの構造上に形成した鉛系ペロブスカイトバッファ上に
エピタキシャル成長させたリン化インジウム層の上にリ
ン化インジウム系回路を製造することができるのであ
る。 【００２８】尚、その他の実施例も特許請求の範囲によ
って規定された本発明の範囲内に含まれる。この発明は
例として、次の実施形態を含む。 【００２９】（１）シリコン基板にリン化インジウム層
を形成する方法であって、前記シリコン基板上に鉛系ペ
ロブスカイトバッファを形成し、前記鉛系ペロブスカイ
トバッファ上にエピタキシャルリン化インジウム層を形
成する方法。 【００３０】（２）前記バッファは、式｜αＩｎＰ−α
ＢＵＦＦＥＲ｜／αＢＵＦＦＥＲ≦０．０２を満たすリ
ン化インジウム層の格子定数（αＩｎＰ）とほぼ一致す
る格子定数（αBUＦＦＥＲ）を有するエピタキシャル核
形成面が、リン化インジウム層に対して存在する鉛系ペ
ロブスカイト層を有する（１）に記載の方法。 【００３１】（３）前記バッファ（１２）は、Ｐｂ（Ｚ
ｒｘＴｉ１−Ｘ）Ｏ３層（ここで、Ｘは０．５＜Ｘ≦１
の範囲内にある）を有する（１）に記載の方法。 【００３２】（４）前記Ｐｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３
層は、前記基板から前記リン化インジウム膜に向かう成
長方向に沿ってＴｉ成分が減少しつつ徐々に変化する組
成を有する（３）に記載の方法。 【００３３】（５）前記リン化インジウム層は、前記Ｐ
ｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層の対応するエピタキシャ
ル方向に対して面内回転したエピタキシャル方向を有す
る（３）に記載の方法。 【００３４】（６）前記バッファは、前記リン化インジ
ウム層に対してエピタキシャル核形成面が存在する鉛系
ペロブスカイト層と、該鉛系ペロブスカイト層と前記シ
リコン基板の間に配設された電気的、熱的、及び化学的
に安定なバリア層と、を有する（１）に記載の方法。 【００３５】（７）シリコン基板と、前記シリコン基板
上に形成された鉛系ペロブスカイトバッファと、前記鉛
系ペロブスカイトバッファ上に形成されたエピタキシャ
ルリン化インジウム層と、を有することを特徴とする半
導体デバイス。 【００３６】（８）前記バッファは、式｜αＩｎＰ−α
ＢＵＦＦＥＲ｜／αＢＵＦＦＥＲ≦０．０２をみたすリ
ン化インジウム層の格子定数（αＩｎＰ）とほぼ一致す
る格子定数（αＢＵＦＦＥＲ）を有するエピタキシャル
核形成面を前記リン化インジウム層に対して存在する鉛
系ペロブスカイト層を有する（７）に記載の半導体デバ
イス。 【００３７】（９）前記バッファは、Ｐｂ（ＺｒｘＴｉ
１−Ｘ）Ｏ３層（ここで、Ｘは０．５＜Ｘ≦１の範囲内
にある）を有する（７）に記載の半導体デバイス。 【００３８】（１０）前記リン化インジウム層は、前記
Ｐｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３層の対応するエピタキシ
ャル方向に対して面内回転したエピタキシャル方向を有
する（９）に記載の半導体デバイス。
【図面の簡単な説明】
【図１】シリコン基板上に形成されたバッファと、その
上に形成されたエピタキシャルリン化インジウム層を含
む半導体構造の概略的な側面図である。 【図２】図１のバッファとリン化インジウム層のエピタ
キシャル方向における４５°の面内回転を概略的に示す
複合結晶構造の透視図である。 【図３】バッファに上部の鉛系ペロブスカイト層とこの
鉛系ペロブスカイト層とシリコン基板の間に配設された
底部バリア層が含まれている図１の半導体構造の概略的
な側面図である。 【図４】図１の半導体構造上に形成されたリン化インジ
ウム系半導体デバイスの概略的な側面図である。 【符号の説明】 １２ 鉛系ペロブスカイトバッファ １４ シリコン基板 １６ リン化インジウム層 １８ エピタキシャル核形成面 ２４ バリア層
上に形成されたエピタキシャルリン化インジウム層を含
む半導体構造の概略的な側面図である。 【図２】図１のバッファとリン化インジウム層のエピタ
キシャル方向における４５°の面内回転を概略的に示す
複合結晶構造の透視図である。 【図３】バッファに上部の鉛系ペロブスカイト層とこの
鉛系ペロブスカイト層とシリコン基板の間に配設された
底部バリア層が含まれている図１の半導体構造の概略的
な側面図である。 【図４】図１の半導体構造上に形成されたリン化インジ
ウム系半導体デバイスの概略的な側面図である。 【符号の説明】 １２ 鉛系ペロブスカイトバッファ １４ シリコン基板 １６ リン化インジウム層 １８ エピタキシャル核形成面 ２４ バリア層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジュン・アマノ
アメリカ合衆国94010カリフォルニア州ヒ
ルズボロー、エンドフィールド・ウェイ
740
Ｆターム(参考） 4G077 AA03 BE44 DA04 DB08 ED06
EF02 SC01 TB05 TC13
5F045 AB12 AF03 DA53
Claims (1)
- 【特許請求の範囲】 【請求項１】シリコン基板にリン化インジウム層を形成
する方法であって、 前記シリコン基板上に鉛系ペロブスカイトバッファを形
成し、 前記鉛系ペロブスカイトバッファ上にエピタキシャルリ
ン化インジウム層を形成することを含む前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/093,342 | 2002-03-06 | ||
| US10/093,342 US6872252B2 (en) | 2002-03-06 | 2002-03-06 | Lead-based perovskite buffer for forming indium phosphide on silicon |
Publications (2)
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|---|---|
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| JP2003306399A5 JP2003306399A5 (ja) | 2006-02-23 |
Family
ID=27787965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003045552A Withdrawn JP2003306399A (ja) | 2002-03-06 | 2003-02-24 | シリコン基板上にリン化インジウム層を形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6872252B2 (ja) |
| EP (1) | EP1347502A3 (ja) |
| JP (1) | JP2003306399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010539723A (ja) * | 2007-09-18 | 2010-12-16 | サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） | エピタキシャル固体半導体ヘテロ構造及びその製造方法 |
Families Citing this family (1)
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|---|---|---|---|---|
| JP4663216B2 (ja) * | 2003-06-10 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置およびその製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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