JP2003295845A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速動作が可能で、かつ消費電力の削減も図
れる液晶表示装置を提供すること。 【解決手段】 液晶表示装置は、走査線Ｌとデータ線Ｄ
の交点に対応して液晶表示画素が形成されている液晶表
示マトリックス３００と、走査線Ｄを駆動する走査線駆
動回路１００と、データ線Ｄを駆動するデータ線駆動回
路２００とを有する。データ線駆動回路２００は、複数
段を備えるシフトレジスタ２２０と、シフトレジスタ２
２０の隣り合う複数段の出力を入力とする複数の排他的
論理和回路と、映像信号をデータ線Ｄに入力するための
映像信号入力線Ｓ１〜Ｓ４とを有する。排他的論理和回
路の各々の出力に応じて映像信号線がサンプリングされ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、液晶表示マトリクスを駆動するためのトラン
ジスタを、液晶表示マトリクス基板上に形成した液晶表
示装置に関する。

【０００２】

【背景技術】薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ；以下、ＴＦＴという）をスイッ
チング素子として用いたアクティブマトリクス型液晶表
示装置において、アクティブマトリクスの駆動回路をＴ
ＦＴで構成し、その駆動回路を構成するＴＦＴを、画素
部のＴＦＴと同時にアクティブマトリクス基板上に形成
できれば、ドライバＩＣを搭載する必要がなくなり便利
である。

【０００３】但し、ＴＦＴは、単結晶シリコン基板に集
積されたトランジスタに比べて動作スピードが遅く駆動
回路の高速化には一定の限界があり、また、駆動回路を
高速動作させれば、それだけ消費電力も増大する。

【０００４】液晶表示装置の駆動回路を高速に動作させ
るための技術の例としては、日本国の特開昭６１−３２
０９３号公報に記載の技術，ＳＩＤ Ｄｉｇｅｓｔ，ｐ
ｐ６０９−６１２（１９９２）に記載の技術がある。

【０００５】日本国の特開昭６１−３２０９３号公報に
記載の技術は、駆動回路を複数のシフトレジスタで構成
し、各シフトレジスタをそれぞれ、位相が少しずつ異な
るクロックで駆動することによって、シフトレジスタの
実質的な動作周波数を向上させるものである。

【０００６】また、ＳＩＤ Ｄｉｇｅｓｔ，ｐｐ６０９
−６１２（１９９２）には、複数のアナログスイッチ
を、タイミング制御回路の一つの出力で同時に一括して
駆動し、映像信号を並列に書き込む技術が開示されてい
る。

【０００７】また、駆動回路の低消費電力化を図る技術
の例としては、特開昭６１−３２０９３号公報に記載の
技術がある。この技術は、駆動回路を複数のブロックに
分割し、動作しなければならないブロックのみを動作状
態とし、他のブロックは非動作状態とすることによって
消費電力の削減を図るものである。

【０００８】しかし、日本国の特開昭６１−３２０９３
号公報に記載の技術を実施する場合、位相の異なる複数
のクロックを用意する必要があり、回路構成の複雑化や
端子数の増大を招く。

【０００９】また、ＳＩＤ Ｄｉｇｅｓｔ，ｐｐ６０９
−６１２（１９９２）に記載の技術は、複数のアナログ
スイッチを一括して駆動するため、負荷が重く、したが
って重い負荷を駆動できるバッファを用意する必要があ
る。また、駆動信号の遅延により、各アナログスイッチ
の駆動タイミングにもずれが生じやすい。

【００１０】また、特開昭６１−３２０９３号公報に記
載の技術は、分割されたブロックを選択的に動作状態と
するための制御回路が必要であり、回路の複雑化を招
き、また、この技術は駆動回路の高速化には何ら寄与し
ない。

【００１１】さらに、上述の従来技術の駆動回路をＴＦ
Ｔで構成した場合、いずれの場合も回路が複雑で、回路
の電気的特性を正確かつ高速に検査することが難しく、
よって信頼性の評価の面では問題がある。

【００１２】

【発明が解決しようとする課題】本発明は、上述の従来
技術の問題点を考慮してなされたものであり、その目的
は、高速動作が可能で、ある程度の消費電力の削減も図
れ、かつ検査も容易に行える、新規な液晶表示装置やそ
の駆動方法等を提供することにある。

【００１３】本発明の液晶表示装置の一つの態様では、
一本のシフトレジスタを用いて複数のパルスを同時に発
生させる。

【００１４】したがって、シフトレジスタの動作クロッ
クの周波数を変更することなく、シフトレジスタの出力
信号の周波数を高くすることができる。同時に発生する
パルスの数を「Ｎ個（Ｎは２以上の自然数）」とした場
合、シフトレジスタの出力信号の周波数はＮ倍となる。

【００１５】

【課題を解決するための手段】上述のシフトレジスタの
出力信号を、アナログドライバにおける映像信号のサン
プリングタイミングを決めるために使用すれば、高速な
データ線の駆動が実現される。また、上述のシフトレジ
スタの出力信号を、デジタルドライバにおける映像信号
のラッチタイミングを決めるために使用すれば、映像信
号の高速なラッチが実現される。したがって、液晶表示
マトリクスの駆動回路をＴＦＴで構成した場合でも、消
費電力を増大させずに、駆動回路の高速動作が可能とな
る。

【００１６】一本のシフトレジスタを用いて複数のパル
スを同時に発生させるには、例えば、そのシフトレジス
タの入力端に、映像信号の１水平期間毎に１つの同極性
のパルスを入力していき、少なくとも（Ｎ−１）回の水
平期間の経過を待って、前記シフトレジスタの各段の出
力端より、相互に間隔をおいて並列に走るＮ個のパルス
が出力されるような定常状態を実現すればよい。

【００１７】本発明の液晶表示装置の他の態様では、一
本のシフトレジスタに加えて、そのシフトレジスタの出
力信号を入力とするゲート回路が設けられ、そのゲート
回路の出力信号を、データ線駆動回路を構成する回路の
タイミング制御信号として使用する。例えば、ゲート回
路の出力信号は、アナログドライバにおける映像信号の
サンプリングタイミングを決めるタイミング信号として
使用でき、デジタルドライバにおける映像信号のラッチ
タイミングを決めるタイミング信号として使用できる。

【００１８】例えば、ゲート回路として排他的論理和ゲ
ートを使用し、シフトレジスタの隣り合う段の各出力を
その排他的論理和ゲートの入力とし、シフトレジスタに
映像信号の２水平期間を１周期とするクロックを入力と
すれば、１水平期間におけるクロックのレベルの変化数
が減少し、より低消費電力化が可能である。

【００１９】本発明の液晶表示装置の他の態様では、一
本のシフトレジスタを活用することにより、液晶表示マ
トリクスの電気的検査を行うことができる構成を実現す
る。例えば、データ線の一端に検査用信号の入力回路を
接続し、データ線の他端にアナログスイッチを介して映
像信号の入力線を接続しておく。

【００２０】そして、検査用信号の入力回路を用いてデ
ータ線に検査用の信号を一括して入力し、そのような入
力が維持されている状態で、１本のシフトレジスタより
一つのパルスを順次に出力させ、そのパルスの各々を用
いて複数のアナログスイッチを順次にオンさせ、これに
より、前記データ線の一端より送信された検査用の信号
を、アナログスイッチおよび映像信号の入力線を介して
受信することにより、データ線やアナログスイッチの電
気的特性の検査を行うことができる。例えば、データ線
やアナログスイッチの周波数特性やデータ線の断線等を
正確かつ高速に検出可能である。

【００２１】

【発明の実施の形態】以下、本発明の実施例を用いて、
本発明の内容をより詳細に説明する。

【００２２】（実施例１） （全体構成）図１Ａは本発明の液晶表示装置の一実施例
の構成を示し、図１Ｂはアクティブマトリクス型液晶表
示装置のおける画素部の構成を示す図である。

【００２３】本実施例は、アナログスイッチ（スイッチ
回路）を用いてデータ線を駆動する方式を採用した液晶
表示装置である。

【００２４】また、本実施例では、データ線駆動回路を
構成するトランジスタとしてＴＦＴを使用している。そ
のＴＦＴは、画素部のスイッチング用ＴＦＴと同時に基
板上に形成されたものである。その製造プロセスについ
ては、後述する。

【００２５】画素部（アクティブマトリクス）３００に
おける１つの画素は、図１Ｂに示すように、スイッチン
グ用のＴＦＴ３５０と液晶素子３７０とで構成される。
ＴＦＴ３５０のゲートは走査線Ｌ（ｋ）に接続され、ソ
ース（ドレイン）はデータ線Ｄ（ｋ）に接続されてい
る。

【００２６】走査線Ｌ（ｋ）は、図１Ａに示される走査
線駆動回路１００により駆動され、データ線Ｄ（ｋ）
は、図１Ａに示されるデータ線駆動回路２００により駆
動される。

【００２７】データ線駆動回路２００は、データ線の本
数に対応する段数を少なくとも具備するシフトレジスタ
２２０と、ゲート回路２４０と、Ｎ本（本実施例では４
本）の映像信号線（Ｓ１〜Ｓ４）に接続される複数のア
ナログスイッチ２６１とを有している。

【００２８】Ｎ本の映像信号線（Ｓ１〜Ｓ４）が用意さ
れているということは、映像信号が多重化されていてか
つ、その多重度が「Ｎ」であることを意味する。

【００２９】複数のアナログスイッチは、任意のＭ個毎
（本実施例では、４個毎）にグループ化され、そのグル
ープの総数は映像信号線の総数（すなわち「Ｎ」）に等
しい。つまり、本実施例ではアナログスイッチのグルー
プ数は「４」個であり、一つのグループに属する各アナ
ログスイッチは１本の映像信号線に共通に接続されてい
る。

【００３０】図１Ａ中、「Ｖ１」，「Ｖ２」，「Ｖ
３」，「Ｖ４」は多重化された映像信号を示し、「Ｓ
Ｐ」はシフトレジスタ２２０に入力されるスタートパル
スを示し、「ＣＬ１」，「ｎＣＬ１」は動作クロックを
示す。なお、「ＣＬ１」と「ｎＣＬ１」は位相が１８０
度ずれたパルスである。以下の説明において、他のパル
ス信号についても、位相が１８０度ずれたクロックは冒
頭に「ｎ」を付して表すこととする。また、正極性のパ
ルスがデジタル値の「１」に対応し、負極性のパルスが
デジタル値の「０」に対応する。

【００３１】また、映像信号の多重化の意味が図４Ｂに
示されている。図４Ａに示すように、１番目から１６番
目までの映像信号を例にとると、通常、各信号は時系列
的に順番に配置されている。

【００３２】一方、本実施例のように多重度「４」で映
像信号を多重化すると、図４Ｂに示すように、時刻ｔ１
において、映像信号Ｖ１〜Ｖ４にはそれぞれ、「１番
目」，「５番目」，「９番目」，「１３番目」の各信号
が同時に現れる。以下、同様に、時刻ｔ２には「２番
目」，「６番目」，「１０番目」，「１４番目」の各信
号が同時に現れ、時刻ｔ３には「３番目」，「７番
目」，「１１番目」，「１５番目」の各信号が同時に現
れ、時刻ｔ４には「４番目」，「８番目」，「１２番
目」，「１６番目」の各信号が同時に現れる。

【００３３】映像信号の多重化は、例えば、図６に示す
ようにアナログ映像信号を少しずつ遅延させて、位相が
少しずつ異なる複数の映像信号を作成することにより可
能である。そのような映像信号の遅延は、例えば、図５
に示すような遅延回路１２００を用いて実現できる。遅
延回路１２００は同じ遅延量をもつ４つの遅延回路１２
０２〜１２０７を直列に接続してなり、各遅延回路の出
力をデータ線駆動回路２００に供給する。なお、図５に
おいて、参照番号１０００はアナログ映像信号発生装置
であり、参照番号１１００はタイミングコントローラで
ある。

【００３４】本実施例では、このように映像信号を多重
化しておき、一方、一本のシフトレジスタを用いて多重
度に応じた数のパルスを同時に発生させ、複数のアナロ
グスイッチを同時に駆動して、映像信号を同時に複数の
データ線に供給することにより、データ線駆動の高速化
が図られる。

【００３５】なお、液晶表示装置は、実際は、図２１に
示されるように、アクティブマトリクス基板３１００と
対向基板３０００とを張り合わせて構成される。各基板
の間に液晶が封入されている。

【００３６】（データ線駆動回路の具体的構成）本実施
例は、データ線駆動回路２００における動作に特徴があ
り、以下、具体的に説明する。

【００３７】図２に示されるように、本施例では、シフ
トレジスタ２２０において、所定間隔をおいて複数の正
極性のパルス（１つのパルスはデータ「１」に対応す
る）が同時にシフトされ、これに対応してシフトレジス
タの各段から、相互に間隔をおいて並列に走る複数のパ
ルスが出力される。並列に走るパルスの数は、上述の映
像信号の多重度「Ｎ」に等しい。つまり、本実施例では
「４」個である。

【００３８】それらのパルスは、アナログスイッチ２６
１の動作タイミングを決定するために使用される。具体
的には、それらのパルスはゲート回路２４０に入力さ
れ、そのゲート回路２４０の出力端（ＯＵＴ１〜ＯＵＴ
（Ｎ×Ｍ））から、相互に間隔をおいて並列に走る複数
のパルスが出力される。

【００３９】そして、本実施例では、ゲート回路２４０
から出力されるそれらのパルスは、アナログスイッチに
よる映像信号のサンプリングのタイミングを決定するた
めに用いられる。

【００４０】ゲート回路２４０は、波形整形のために使
用される。つまり、ｐ型のＴＦＴとｎ型のＴＦＴとで
は、図２３Ａに示すように電圧−電流特性に差があり、
したがって、それらのＴＦＴを出力段トランジスタとし
て用いて図２３Ｂのようなバッファを構成すると、図２
３Ｃに示すように、パルス入力に対して出力波形が鈍
り、信号の遅延が生じる。このような遅延を抑制するた
め、ゲート回路２４０を設けるのが望ましいのである。
しかし、必ず必要というものではなく、シフトレジスタ
２２０の出力信号で、直接にアナログスイッチ２６１を
駆動してもよい。

【００４１】データ線駆動回路２００の、より具体的な
回路構成が図３に示される。

【００４２】図３に明示されるように、アナログスイッ
チ２６１は、ＭＯＳトランジスタ４１０により構成され
ている。また、参照番号４１２は、データ線自体がもつ
容量（以下、データ線容量という）である。

【００４３】また、シフトレジスタ２２０を構成する一
つの段（参照番号５００）は、インバータ５０４と、ク
ロックドインバータ５０２，５０６とからなっている。

【００４４】また、ゲート回路２４０は、シフトレジス
タの隣り合う２つの段の出力を入力とする２入力ナンド
ゲート２４１〜２４６を具備している。

【００４５】（回路動作の説明）次に、図９および図１
０を用いて、図３に示される回路の動作を具体的に説明
する。図９及び図１０は、Ｎ＝４，Ｍ＝１０の例を示し
ている。図９は、シフトレジスタ２２０から並列に走る
４つのパルスが定常的に出力されるようになるまで（そ
の状態が図１０に示される）の動作のうちの、初期段階
の動作を示している。

【００４６】図９において、「ａ」〜「ｇ」は、図３に
示される、シフトレジスタ２２０の各段の出力端におけ
る信号波形を示し、「ＯＵＴ１」〜「ＯＵＴ６」は、同
じく図３に示されるナンドゲート２４１〜２４６のそれ
ぞれの出力信号の波形を示す。また、「ＧＰ」は一本の
走査線の選択パルスであり、「Ｈ₁」は非定常時の１番
目の選択期間を示し、「Ｈ₂」は非定常時の２番目の選
択期間を示し、「Ｈ₃」は非定常時の３番目の選択期間
を示す。また、上述したように、「ＣＬ１」，「ｎＣＬ
１」は動作クロックであり、「ＳＰ」はスタートパルス
である。図１０においても同様である。

【００４７】図９に示されるように、１選択期間（１
Ｈ）に１個のスタートパルス（ＳＰ）をシフトレジスタ
２２０に順次に入力していくと、それに対応してシフト
レジスタ２２０の各段から一つのパルスが出力され、そ
のパルスは順次にシフトされていく。これに応じて、ナ
ンドゲート２４１〜２４６のそれぞれから順次に１つの
パルスが出力される。

【００４８】このような動作が繰り返され、図１０に示
すように、４番目の選択期間が定常時の最初の選択期間
「Ｈ_1th」であり、その開始時点（時刻ｔ１）におい
て、初めて、４つのパルスが、ゲート回路２４０より同
時に出力される（ＯＵＴ１，ＯＵＴ１１，ＯＵＴ２１，
ＯＵＴ３１）。以後、各パルスは相互の間隔を保ちなが
ら同一方向に並列に走るようになり、４つのパルスが同
時に出力される状態が定常的に実現される。

【００４９】このようにして得られた、同時に出力され
る４つのパルスでもって、図３の各アナログスイッチ２
６１を構成するＭＯＳトランジスタ４１０を同時にオン
させ、多重化された映像信号を同時にサンプリングし、
対応する４本のデータ線に同時に映像信号を供給する。

【００５０】すなわち、パルスが入力されるとＭＯＳト
ランジスタ４１０がオンし、データ線（Ｄ（ｎ））と映
像信号線（Ｓ１〜Ｓ４）とが電気的に接続され、アナロ
グビデオ信号がデータ線容量４１２に書き込まれる。そ
して、ＭＯＳトランジスタ４１０がオフすると、書き込
まれた信号がデータ線容量４１２に保持される。つま
り、データ線容量４１２がホールディングコンデンサの
役割を果たす。データ線のドライバがアナログスイッチ
のみで構成されているので、回路構成が簡単で集積度を
高めることができ、また、映像信号のサンプリングも正
確に行うことができる。なお、比較的小型の液晶パネル
の場合、本実施例のようなアナログスイッチのみのドラ
イバでデータ線を十分に駆動可能である。

【００５１】このように、本実施例では、まず、一本の
シフトレジスタを用いて複数のパルスを同時に発生させ
る。したがって、シフトレジスタの動作クロックの周波
数を変更することなく、シフトレジスタの出力信号の周
波数を高くすることができる。同時に発生するパルスの
数を「Ｎ個（Ｎは２以上の自然数）」とした場合、シフ
トレジスタの出力信号の周波数はＮ倍となる。

【００５２】そして、シフトレジスタの各出力信号を、
アナログスイッチによる映像信号のサンプリングのタイ
ミングを決めるために使用することにより、高速なデー
タ線の駆動が実現される。したがって、液晶表示マトリ
クスの駆動回路をＴＦＴで構成しても、消費電力を増大
させずに、高速なデータ線の駆動が可能である。

【００５３】なお、アナログスイッチとしては、１個の
ＭＯＳトランジスタのみからなるものだけでなく、図２
５Ａに示すようなＣＭＯＳで構成されるスイッチも使用
可能である。ＣＭＯＳスイッチは、ＭＯＳトランジスタ
４１４，４１６と、インバータ４１８とで構成されてい
る。

【００５４】また、データ線ドライバとして、図２５Ｂ
のようなアナログドライバを用いることも可能である。
アナログドライバは、ＭＯＳトランジスタ４４０および
ホールディングコンデンサ４２０からなるサンプル・ホ
ールド回路と、バッファ回路（ボルテージフォロワ）４
００とで構成されている。

【００５５】さらに、本実施例は、以下に述べるような
優れた独自の効果を有している。以下、比較例と対比し
て、その効果について説明する。

【００５６】（比較例との対比）図１１Ａは比較例のデ
ータ線駆動回路の構成を示す図であり、図１１Ｂは図１
１Ａの構成の問題点を示す図である。

【００５７】図１１Ａの比較例では、シフトレジスタ
（ＳＲ）およびゲート回路を複数設け（２２２〜２２
６，２４２〜２４６）、シフトレジスタ（ＳＲ）のそれ
ぞれに、個別にスタートパルス（ＳＰ）を供給するよう
にしている。そのスタートパルスのシフトレジスタへの
入力は、専用の配線Ｓ１０を介して行う必要がある。

【００５８】この場合、スタートパルス入力用の配線Ｓ
１０が、各シフトレジスタ２２２，２２４，２２６へ動
作クロック（ＣＬ１，ｎＣＬ１）を入力するための配線
Ｓ２０と交差し、その結果、図１１Ｂに示すように、ス
タートパルスにノイズが重畳されることになる。

【００５９】また、スタートパルスの入力用配線Ｓ１０
の長さは、少なくとも１０μｍ程度になり、よって微細
化の大きな障害となる。

【００６０】さらに、その配線の抵抗よってスタートパ
ルスが遅延し、各シフトレジスタへの入力タイミングに
差が生じる恐れもある。

【００６１】これに対し、本実施例のデータ線駆動回路
では、図１２Ａに示されるように、１本のシフトレジス
タ２２０の左端から所望のタイミングでスタートパルス
（ＳＰ）を入力すればよく、スタートパルス用の専用配
線は不要である。

【００６２】したがって、本実施例では、図１１Ｂに示
すようにスタートパルスにノイズが重畳するがことがな
く、また、レイアウト面積の削減も図れる。

【００６３】また、一本のシフトレジスタを用いて複数
のパルスを生成するので、スタートパルスの遅延も生じ
ない。

【００６４】このように、本発明によれば、回路の微細
化とシフトレジスタの動作クロックの周波数の低減とを
両立できる。したがって、例えば、データ線駆動回路を
構成するＴＦＴとして、低温プロセスを用いて作成した
ＴＦＴを用いた場合でも高速かつ正確な動作が確保され
る。

【００６５】したがって、本実施例を用いれば、駆動回
路をＴＦＴで構成した液晶表示装置の性能を高めること
ができる。

【００６６】（ＴＦＴの製造プロセス）図２２Ａ〜図２
２Ｅに、ドライバ部のＴＦＴと、アクティブマトリクス
部（画素部）のＴＦＴとを同時に基板上に形成する場合
の、製造プロセス（低温製造プロセス）の一例が示され
ている。本製造プロセスにより製造されるＴＦＴは、ポ
リシリコンを用いた、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造のＴＦＴである。

【００６７】まず、ガラス基板４０００上に絶縁膜４１
００を形成し、絶縁膜４１００上にポリシリコンアイラ
ンド（４２００ａ，４２００ｂ，４２００ｃ）を形成
し、続いて、全面にゲート酸化膜４３００を形成する
（図２２Ａ）。

【００６８】次に、ゲート電極４４００ａ，４４００
ｂ，４４００ｃを形成した後、マスク材４５００ａ，４
５００ｂを形成し、次に、ボロンを高濃度にイオン打ち
込みし、ｐ型のソース・ドレイン領域４７０２を形成す
る（図２２ｂ）。

【００６９】次に、マスク材４５００ａ，４５００ｂを
除去し、リンをイオン打ち込みし、ｎ型のソース・ドレ
イン領域４７００，４９００を形成する（図２２Ｃ）。

【００７０】続いて、マスク材４８００ａ，４８００ｂ
を形成した後、リンをイオン打ち込みする（図２２
Ｄ）。

【００７１】続いて、層間絶縁膜５０００、金属電極５
００１，５００２，５００４，５００６，５００８、最
終保護膜６０００を形成して、デバイスが完成する。

【００７２】（実施例２）本発明は、アナログ方式のド
ライバを用いたデータ線駆動回路のみならず、デジタル
ドライバを用いたデータ線駆動回路にも適用が可能であ
る。

【００７３】図８は、デジタルドライバを用いた線順次
駆動方式のデータ線駆動回路の構成例を示す。

【００７４】この回路の構成の特徴は、デジタル映像信
号（Ｖ１ａ〜Ｖ１ｄ）を取り込んで一時的に記憶する第
１のラッチ１５００と、この第１のラッチ１５００の各
ビットのデータを一括して取り込んで一時的に記憶する
第２のラッチ１５１０と、この第２のラッチ１５１０の
各ビットのデジタルデータを同時にアナログ信号に変換
し、全データ線を同時に駆動するＤ／Ａコンバータ１６
００とを有していることである。

【００７５】このようなデジタルドライバを用いた回路
においても、デジタル映像信号（Ｖ１ａ〜Ｖ１ｄ）を第
１のラッチ１５００に取り込む方式として、前掲の第１
の実施例で示した技術を適用できる。つまり、デジタル
映像信号（Ｖ１ａ〜Ｖ１ｄ）を多重化し、かつ一本のシ
フトレジスタ２２０から複数のパルスを同時に発生さ
せ、それらのパルスを用いてデジタル映像信号の複数の
データを並列にラッチすることにより、シフトレジスタ
の動作クロックの周波数を高めることなく、デジタル映
像信号のラッチを高速化できる。

【００７６】デジタル映像信号の多重化は例えば、図７
に示される、データの組み替え回路１２７０により実現
できる。なお、図７において、参照番号１０００はアナ
ログ映像信号発生装置を示し、参照番号１２５０はＡ／
Ｄ変換回路を示し、参照番号１２６０はγ補正用ＲＯＭ
を示し、参照番号１１１０はタイミングコントローラを
示す。

【００７７】なお、線順次駆動方式のデジタルドライバ
に限定されず、点順次駆動方式のデジタルドライバにも
同様に、本発明は適用可能である。

【００７８】（実施例３）本発明の第３の実施例の特徴
が図１９Ａ，図１９Ｂに示されている。第１の実施例で
は、ゲート回路２４０をナンドゲートで構成していたが
（図３）、本実施例では、ゲート回路２４０を排他的論
理和ゲート２５１で構成している。排他的論理和ゲート
２５１は、シフトレジスタの隣接する２つの段の出力
（ａ，ｂ・・・）を入力とし、映像信号のサンプリング
タイミングを決めるために使用されるパルス（Ｘ，Ｙ，
Ｚ・・・）を出力する。

【００７９】排他的論理和ゲート２５１を用いる利点
は、スタートパルス（ＳＰ）の１周期を２選択期間（選
択期間の２倍）とすると消費電力の低減が可能となる点
と、出力パルスの後端が急峻となってパルス幅が広がる
のを防ぐことができる点である。

【００８０】すなわち、図３に示すように、スタートパ
ルス（ＳＰ）の１周期を２選択期間（選択期間の２倍）
とすると、図９に示されるのと同様の回路動作によって
並列にパルスが出力されると共に、１選択期間あたり
の、シフトレジスタの各段の出力（ａ，ｂ・・・）のレ
ベル変化の回数が、図９のような動作が行われる場合に
比べて半分となる。

【００８１】つまり、図１９Ａの「ｂ」点における１選
択期間（１Ｈ）内の信号のレベル変化は、図１９Ｂに示
すように、１回である。つまり、１選択期間（１Ｈ）に
はポジティブエッジＲ３が１つ存在するだけである。

【００８２】これに対し、図９に示す回路動作では、
「ｂ」点における信号レベルは１選択期間（１Ｈ）内で
２回変化している。つまり、１選択期間（１Ｈ）には、
ポジティブエッジＲ１とネガティブエッジＲ２の２つが
存在する。したがって、図９の場合に比べ、図１９の場
合は信号レベルの遷移回数が半減しており、それに伴
い、消費電力が約半分となる。

【００８３】また、図２４Ｂに示すように、２入力ナン
ドゲート（図２４Ａに示される）の場合、１つの入力の
ポジティブエッジと他の入力のネガティブエッジとで出
力パルスのパルス幅（Ｔ１）が決定されるのに対し、２
入力排他的論理和ゲート（図２４Ｃ）の場合、図２４Ｄ
に示されるように、２つの入力のポジティブエッジで出
力パルスのパルス幅（Ｔ２）が決定される。このため、
出力パルスの後端が急峻となってパルス幅が広がるのを
防止できる。

【００８４】（実施例４）図１３Ａに本発明の第４の実
施例の要部構成が示される。

【００８５】本実施例の特徴は、図１のゲート回路２４
０を、シフトレジスタの各段の出力と出力イネーブル信
号（Ｅ，ｎＥ）とを入力とするナンドゲート（２４１，
２４２，２４３，２４４・・・）で構成したことであ
る。

【００８６】出力イネーブル信号（Ｅ，ｎＥ）による制
御を可能としたことにより、シフトレジスタの出力のレ
ベルとゲート回路の出力のレベルとを独立して制御可能
となる。この特徴を活用すると、回路の動作中に、ナン
ドゲート（２４１，２４２，２４３，２４４・・・）か
らのパルスの発生（ネガティブエッジ発生）を一時的に
中断させることができ、かつ、その中断を解いて、パル
スの発生を再開させることが可能となる。

【００８７】例えば、図１３Ｂにおいて、時刻ｔ４〜時
刻ｔ６（期間ＴＳ１）において、ナンドゲート（２４
１，２４２，２４３，２４４・・・）からのパルスの発
生を停止させ、かつ、時刻ｔ６にパルスの発生を再開さ
せる場合を考える。

【００８８】このような動作は、期間ＴＳ１において動
作クロックＣＬ１，ｎＣＬ１を停止し、一方、出力イネ
ーブル信号（Ｅ）を時刻ｔ４〜時刻ｔ５までローレベル
に固定しておき、時刻ｔ５において、動作クロックと同
じ周期での変化を再開させることにより実現される。出
力イネーブル信号（ｎＥ）については、時刻ｔ６より動
作クロックと同じ周期での変化を再開させればよい。

【００８９】このようなパルスの発生を停止する技術
は、例えば、水平帰線期間（ＢＬ）における映像信号の
サンプリングを禁止するために利用できる。

【００９０】図１４に、実際の回路において、水平帰線
期間（時刻ｔ１２〜ｔ１３）にゲート回路からのパルス
の発生を停止させる場合の動作が示される。図１４中、
例えば、「１５７」は、一本のシフトレジスタの「第１
５７段の出力」を示し、「ＯＵＴ１５９」は、「第１５
９番目のナンドゲートの出力」を示す。

【００９１】図１４に明示されるように、水平帰線期間
（時刻ｔ１２〜ｔ１３）にゲート回路からのパルスの発
生を停止させるためには、時刻ｔ１〜ｔ１４において、
動作クロック（ＣＬ１，ｎＣＬ１）およびイネーブル信
号（ｎ，ｎＥ）を停止させればよい。

【００９２】（実施例５）図１に示す液晶表示装置は、
データ線等の電気的特性の検査にも適している。すなわ
ち、図１５の上側に示すように、検査用信号の入力回路
２０００を設けることにより、データ線やアナログスイ
ッチの周波数特性や、データ線の断線等を正確かつ高速
に検出可能となる。

【００９３】図１５において、データ線の一端に検査用
信号の入力回路２００が接続され、データ線の他端に、
アナログスイッチ２６１を介して映像信号の入力線Ｓ１
が接続されている。図１５において、「ＴＧ」はテスト
イネーブル信号を示し、「ＴＣ」は電源電圧を示す。

【００９４】検査は、以下のように行われる。

【００９５】まず、テストイネーブル信号「ＴＧ」をア
クティブとし、各データ線に電源電圧（検査用電圧）を
一括して供給する。

【００９６】そのような電圧印加状態において、１本の
シフトレジスタより一つのパルスを順次に出力させる。
すると、ゲート回路２４０から１個のパルスが順次に出
力される。そのパルスによりアナログスイッチが順次に
オンし、これにより、データ線の一端より供給された電
圧を、アナログスイッチ２６１および映像信号の入力線
Ｓ１を介して受信でき、これにより、データ線やアナロ
グスイッチの電気的特性の検査を行うことができる。

【００９７】このように、本実施例では、１本のシフト
レジスタから１個ずつ順次にパルスを発生させることが
必要である。つまり、図１６Ａに示すようにデータ線が
配列されていて、前掲の実施例では、図１６Ｂに示すよ
うに複数本同時にデータ線を駆動する方式を採用してい
たが、本実施例では、図１６Ｃに示すように、一本ずつ
順次に駆動する方式に切り替えることが必要である。

【００９８】このような切り替えは、図１７に示すよう
に、スタートパルスの入力方式を変更することで容易に
行える。つまり、図１７に示すように、１番目の選択期
間（Ｈ_1st）の最初に１つのスタートパルス（ＳＰ）を
入力し、そのパルスを全段数に渡ってシフトさせれば、
順次に１つのパルスが発生し、各選択期間毎に１つのス
タートパルス（ＳＰ）を入力すれば、図１０に示すよう
に、複数のパルスを同時に発生させることができる。

【００９９】１本のシフトレジスタから１個ずつ順次に
パルスを発生させることにより、データ線の電気的特性
を一本毎に調べることができ、検査が容易となる。

【０１００】なお、図１８Ａの構成を用いた場合、図１
８Ｂに示されるように、所定期間ＴＳ３において、シフ
トレジスタの動作クロックＣＬ１，ｎＣＬ１を停止させ
れば、その期間内では、ナンドゲートの出力（ＯＵＴ
１）のみがハイレベルとなる。よって、対応するアナロ
グスイッチのみがオンし、所定期間ＴＳ３においては、
第１番目のデータ線のみをじっくりと検査できる。

【０１０１】また、図２０では、専用の検査用信号の入
力回路２０００の代わりに、線順次デジタルドライバ２
１４（図８の構成と同一である）を設けてもよい。この
場合、デジタルドライバ２１４は、本来のデータ線を駆
動するという働きの他に、検査用信号の入力回路として
も機能することになる。

【０１０２】図２０の構成では、アナログ映像信号に基
づくデータ線駆動およびデジタル映像信号に基づくデー
タ線駆動の双方が可能である。

【０１０３】以上説明した本発明の液晶表示装置をパー
ソナルコンピュータ等の機器における表示装置として使
用すれば、製品の価値が向上する。

【図面の簡単な説明】

【図１】 図１Ａは、本発明の液晶表示装置の一実施例
の全体構成を示す図であり、図１Ｂは画素部の構成を示
す図である。

【図２】 図１に示される実施例の特徴を説明するため
の図である。

【図３】 図２に示される回路構成をより具体化して示
す回路図である。

【図４】 図４Ａは、原映像のデータ配列を示す図であ
り、図４Ｂは、本発明に用いられる手法により、原映像
のデータを時系列に配置した場合のデータ配列の例を示
す図である。

【図５】 アナログ映像信号を、図４Ｂに示されるよう
な多重化された信号に加工するための回路構成の例を示
す図である。

【図６】 図５の回路の主要な動作を説明するための図
である。

【図７】 デジタル映像信号を図４Ｂに示されるような
多重化された信号に加工するための回路構成の例を示す
図である。

【図８】 デジタル線順次方式の液晶マトリクス駆動回
路の構成例を示す図である。

【図９】 図１Ａ，図２，図３に示される回路の動作タ
イミングを示すタイミングチャートである。

【図１０】 図１０は図１Ａ，図２，図３に示される回
路における、アナログスイッチ２６１の出力信号の出力
タイミングを示すタイミングチャートである。

【図１１】 図１１Ａは、比較例の回路構成を示す図で
あり、図１１Ｂは、図１１Ａの回路の問題点を示す信号
の波形図である。

【図１２】 図１２Ａは、図１〜図３に示される本発明
の液晶表示装置の要部を抜き出して示す図であり、図１
２Ｂは図１２Ａの回路の利点を示す、信号の波形図であ
る。

【図１３】 図１３Ａは、本発明の液晶表示装置の他の
実施例の要部構成を示す図であり、図１３Ｂは、図１３
Ａの回路の動作例を説明するためのタイミングチャート
である。

【図１４】 図１３Ａに示す回路の他の動作例を示すタ
イミングチャートである。

【図１５】 本発明の液晶表示装置の他の実施例の全体
構成を示す図である。

【図１６】 図１６Ａは、図１５の回路におけるデータ
線の配列を示す図であり、図１６Ｂは、本発明の駆動回
路の通常動作を示す図であり、図１６Ｃは図１６Ｂの駆
動回路の欠陥検査時の動作例を示す図である。

【図１７】 図１６Ｃに示される本発明の駆動回路の欠
陥検査時の動作を、より具体的に説明するためのタイミ
ングチャートである。

【図１８】 図１８Ａは、本発明の駆動回路の要部構
成を示す図であり、図１８Ｂは、図１８Ａの回路の欠陥
検査時の動作の一例を示す図である。

【図１９】 図１９Ａは、本発明の駆動回路の要部構
成を示す図であり、図１９Ｂは、図１９Ａの駆動回路の
通常の動作例を示すタイミングチャートである。

【図２０】 本発明の液晶表示装置の他の実施例の構成
を示す図である。

【図２１】 液晶表示装置の構造を示す斜視図である。

【図２２】 図２２Ａ〜図２２Ｅはそれぞれ、ドライバ
部を構成するＴＦＴとアクティブマトリクスを構成する
ＴＦＴとを同時に形成する製造プロセスの例を示す、各
工程におけるデバイスの断面図である。

【図２３】 図２３Ａは、ｐチャネルＴＦＴとｎチャネ
ルＴＦＴの電圧−電流特性を示す図であり、図２３Ｂ
は、ｐチャネルＴＦＴおよびｎチャネルＴＦＴを用いた
バッファ回路の回路図であり、図２３Ｃは、図２３Ｂの
回路の入力波形と出力波形を示す図である。

【図２４】 図２４Ａは、ｐチャネルＴＦＴおよびｎチ
ャネルＴＦＴを用いたナンドゲートを示し、図２４Ｂ
は、図２４Ａの回路の入力波形と出力波形を示す図であ
り、図２４Ｃは、ｐチャネルＴＦＴおよびｎチャネルＴ
ＦＴを用いた排他的論理和ゲートを示す図であり、図２
４Ｄは、図２４Ｃの回路の入力波形と出力波形を示す図
である。

【図２５】 図２５Ａは、アナログスイッチの構成の一
例を示す図であり、図２５Ｂは、アナログドライバの構
成を示す図である。

【符号の説明】

１００ 走査線駆動回路、 ２００ データ線駆動回
路、 ２１４ デジタルドライバ、 ２２０ シフトレ
ジスタ、 ２２２〜２２６，２４２〜２４６ ゲート回
路、 ２４０ ゲート回路、 ２５１ 排他的論理和ゲ
ート、 ２６１ アナログスイッチ、 ３００ 画素部
（アクティブマトリクス）、 ３５０ ＴＦＴ、 ３７
０ 液晶素子、 ４１０，４１４，４１６，４４０ Ｍ
ＯＳトランジスタ、 ４１２ データ線容量、 ４１
８，５０４ インバータ、 ４２０ ホールディングコ
ンデンサ、 ４００ バッファ回路（ボルテージフォロ
ワ）、５０２，５０６ クロックドインバータ、 １０
００ アナログ映像信号発生装置、 １１００，１１１
０ タイミングコントローラ、 １２５０ Ａ／Ｄ変換
回路、 １２６０ γ補正用ＲＯＭ、 １２７０ デー
タの組み替え回路、１５００ 第１のラッチ、 １５１
０ 第２のラッチ、 １６００ Ｄ／Ａコンバータ、
２０００ 検査用信号の入力回路、 ３０００ 対向基
板、 ３１００ アクティブマトリクス基板、 ４００
０ ガラス基板、 ４１００ 絶縁膜、 ４２００ａ，
４２００ｂ，４２００ｃ ポリシリコンアイランド４３
００ ゲート酸化膜、 ４４００ａ，４４００ｂ，４４
００ｃ ゲート電極、 ４５００ａ，４５００ｂ マス
ク材、 ４７０２ ｐ型ソース・ドレイン領域、 ４７
００，４９００ ｎ型ソース・ドレイン領域、 ４８０
０ａ，４８００ｂ マスク材、 ５０００ 層間絶縁
膜、 ５００１，５００２，５００４，５００６，５０
０８ 金属電極、 ６０００ 最終保護膜、 Ｖ１〜Ｖ
４ 映像信号、 ＳＰ スタートパルス、 ＣＬ１，ｎ
ＣＬ１ 動作クロック、 ｔ１，ｔ２，ｔ３，ｔ４ 時
刻、 ＧＰ 走査線の選択パルス、 Ｄ（ｎ） データ
線、 Ｓ１〜Ｓ４ 映像信号線、 ＳＲ シフトレジス
タ、 Ｓ１０ 配線、 Ｖ１ａ〜Ｖ１ｄ デジタル映像
信号、 Ｅ，ｎＥ 出力イネーブル信号、 ＢＬ水平帰
線期間、 ＴＧ テストイネーブル信号、 ＴＣ 電源
電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｌ ６４１ ６４１Ｃ ６７０ ６７０Ｑ Ｆターム(参考） 2H093 NA16 NA42 NA43 NC12 NC15 NC16 NC22 NC23 NC34 NC59 ND56 5C006 AA16 AC11 AF43 AF46 AF50 AF68 AF69 AF72 AF73 AF81 AF83 BB16 BC02 BC12 BC13 BC16 BC20 BC23 BF03 BF04 BF07 BF08 BF11 BF24 BF26 BF27 BF33 BF34 BF42 EB01 FA13 FA15 FA16 FA31 FA42 FA48 FA56 5C080 AA10 BB05 DD08 DD12 DD15 DD23 DD25 DD26 EE29 FF03 FF11 FF12 GG09 JJ02 JJ03 JJ04 JJ06

Claims (2)

【特許請求の範囲】
1. 【請求項１】 走査線とデータ線の交点に対応して液晶
   表示画素が形成されている液晶表示マトリックスと、前
   記走査線を駆動する走査線駆動回路と、前記データ線を
   駆動するデータ線駆動回路とを有する液晶表示装置にお
   いて、 前記データ線駆動回路は、複数段を備えるシフトレジス
   タと、 前記シフトレジスタの隣り合う複数段の出力を入力とす
   る複数の排他的論理和回路と、 映像信号を前記データ線に入力するための映像信号入力
   線と、を有し、 前記排他的論理和回路の各々の出力に応じて前記映像信
   号線をサンプリングすることを特徴とする液晶表示装
   置。
2. 【請求項２】 請求項１に記載の液晶表示装置におい
   て、 前記データ線駆動回路は、前記データ線と前記映像信号
   線との間にスイッチ回路をさらに有し、 前記スイッチ回路が、前記排他的論理和回路の各々の出
   力に応じてオンされて、前記映像信号がサンプリングさ
   れることを特徴とする液晶表示装置。