JP2003288577A - 半導体集積回路とこれを搭載したデータキャリア - Google Patents
半導体集積回路とこれを搭載したデータキャリアInfo
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- JP2003288577A JP2003288577A JP2003002679A JP2003002679A JP2003288577A JP 2003288577 A JP2003288577 A JP 2003288577A JP 2003002679 A JP2003002679 A JP 2003002679A JP 2003002679 A JP2003002679 A JP 2003002679A JP 2003288577 A JP2003288577 A JP 2003288577A
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Abstract
(57)【要約】
【課題】 本発明は、簡単な構成で当該回路を内蔵する
非接触型ＩＣカード（非接触情報媒体）の小型化を可能
とし、かつ、高速で規則性の無い、一様で予測が困難な
乱数データを発生できる半導体集積回路を提供すること
を目的とする。 【解決手段】 非接触ＩＣカードがリーダーライタの通
信領域に入ってから、実際にリーダーライタのコマンド
を受けるまでの時間を計測する論理回路により構成され
るカウンタを搭載し、その値（測定時間）を乱数値とし
て用いることにより、非接触ＩＣカードがリーダーライ
タ通信領域に入るたびに、完全に一様で周期性の無い乱
数を生成することができる。
非接触型ＩＣカード（非接触情報媒体）の小型化を可能
とし、かつ、高速で規則性の無い、一様で予測が困難な
乱数データを発生できる半導体集積回路を提供すること
を目的とする。 【解決手段】 非接触ＩＣカードがリーダーライタの通
信領域に入ってから、実際にリーダーライタのコマンド
を受けるまでの時間を計測する論理回路により構成され
るカウンタを搭載し、その値（測定時間）を乱数値とし
て用いることにより、非接触ＩＣカードがリーダーライ
タ通信領域に入るたびに、完全に一様で周期性の無い乱
数を生成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
当該半導体集積回路を搭載した非接触型情報媒体および
当該非接触型情報媒体を含む非接触型情報システムに関
するものである。
当該半導体集積回路を搭載した非接触型情報媒体および
当該非接触型情報媒体を含む非接触型情報システムに関
するものである。
【０００２】
【従来の技術】近年、コイルの相互誘導現象を利用し
て、所定波長の電波を用いて電力の供給を行うとともに
データの送受信を行うようにした、非接触ＩＣカードな
どのデータキャリアが実用段階に入っている。この非接
触ＩＣカードは、非接触ＩＣカードとの間で電波の送受
信を行うリーダーライタと当該非接触ＩＣカードとの間
で通信が可能な距離によって大きく分けて、密着型、近
接型、近傍型などに分類されており、それぞれについて
の標準規格も整いつつある。
て、所定波長の電波を用いて電力の供給を行うとともに
データの送受信を行うようにした、非接触ＩＣカードな
どのデータキャリアが実用段階に入っている。この非接
触ＩＣカードは、非接触ＩＣカードとの間で電波の送受
信を行うリーダーライタと当該非接触ＩＣカードとの間
で通信が可能な距離によって大きく分けて、密着型、近
接型、近傍型などに分類されており、それぞれについて
の標準規格も整いつつある。
【０００３】特に、リーダーライタから１０ｃｍ程度ま
での距離で用いることが可能な近接型の非接触ＩＣカー
ドは、例えば定期券などの用途に用いるとすれば、駅の
改札口などで定期入れから非接触ＩＣカードを取り出す
ことなく、リーダーライタとの非接触状態での情報のや
り取りに基づいて改札口のゲートの開閉制御を行うこと
も可能となるなど、きわめて広い範囲で適用する可能性
を有するものである。
での距離で用いることが可能な近接型の非接触ＩＣカー
ドは、例えば定期券などの用途に用いるとすれば、駅の
改札口などで定期入れから非接触ＩＣカードを取り出す
ことなく、リーダーライタとの非接触状態での情報のや
り取りに基づいて改札口のゲートの開閉制御を行うこと
も可能となるなど、きわめて広い範囲で適用する可能性
を有するものである。
【０００４】以下、従来の半導体集積回路搭載の非接触
型ＩＣカードに関する技術について、図１４〜図１６を
用いて説明する。図１４は非接触ＩＣカードシステムの
概要を示す。
型ＩＣカードに関する技術について、図１４〜図１６を
用いて説明する。図１４は非接触ＩＣカードシステムの
概要を示す。
【０００５】非接触型ＩＣカード１とリーダーライタ２
との通信は、非接触型ＩＣカード１がリーダーライタ２
に近づくと、電磁波を用いて電力伝送と信号のやり取り
とを非接触で行い、非接触型ＩＣカード１の情報をリー
ダーライタ２はホスト機３に送受信する。
との通信は、非接触型ＩＣカード１がリーダーライタ２
に近づくと、電磁波を用いて電力伝送と信号のやり取り
とを非接触で行い、非接触型ＩＣカード１の情報をリー
ダーライタ２はホスト機３に送受信する。
【０００６】非接触型ＩＣカード１は図１５に示すよう
に構成されている。非接触型ＩＣカード１は、非接触Ｉ
Ｃカード用ＬＳＩ１１とアンテナコイル１２と同調用容
量１３により構成されている。非接触型ＩＣカード用Ｌ
ＳＩ１１は、アナログ回路部２０とロジック回路部２１
とメモリ回路部２２、乱数発生回路２３などにより構成
されている。
に構成されている。非接触型ＩＣカード１は、非接触Ｉ
Ｃカード用ＬＳＩ１１とアンテナコイル１２と同調用容
量１３により構成されている。非接触型ＩＣカード用Ｌ
ＳＩ１１は、アナログ回路部２０とロジック回路部２１
とメモリ回路部２２、乱数発生回路２３などにより構成
されている。
【０００７】非接触ＩＣカード用ＬＳＩ１１のパッド３
６，３７には、リーダーライタ２のアンテナコイル４よ
り出力する電磁波５の送受信を行うためのアンテナコイ
ル１２が接続される。アンテナコイル１２には同調用容
量１３が接続されている。アンテナコイル１２は、リー
ダーライタ２からの電磁波５を受け、アンテナコイル１
２の両端（パッド３６−パッド３７間）に交流電圧が発
生する。
６，３７には、リーダーライタ２のアンテナコイル４よ
り出力する電磁波５の送受信を行うためのアンテナコイ
ル１２が接続される。アンテナコイル１２には同調用容
量１３が接続されている。アンテナコイル１２は、リー
ダーライタ２からの電磁波５を受け、アンテナコイル１
２の両端（パッド３６−パッド３７間）に交流電圧が発
生する。
【０００８】アンテナコイル１２の両端に発生した交流
電圧は、アナログ回路部２０に入力される。アナログ回
路部２０は、整流回路３０，電源回路３１，クロック発
生回路３２，復調回路３３，変調回路３４，リセット発
生回路３５などにより構成されている。整流回路３０お
よび電源回路３１によって、ロジック回路部２１，メモ
リ回路部２２，乱数発生回路２３を動作させるための電
源電圧を発生する。
電圧は、アナログ回路部２０に入力される。アナログ回
路部２０は、整流回路３０，電源回路３１，クロック発
生回路３２，復調回路３３，変調回路３４，リセット発
生回路３５などにより構成されている。整流回路３０お
よび電源回路３１によって、ロジック回路部２１，メモ
リ回路部２２，乱数発生回路２３を動作させるための電
源電圧を発生する。
【０００９】電源回路３１の発生電圧をリセット発生回
路３５がモニターし、非接触型ＩＣカード用ＬＳＩ１１
が誤動作を引き起こさない電源電圧レベルに達した場合
にリセット信号を解除し、非接触型ＩＣカード用ＬＳＩ
１１が動作する。
路３５がモニターし、非接触型ＩＣカード用ＬＳＩ１１
が誤動作を引き起こさない電源電圧レベルに達した場合
にリセット信号を解除し、非接触型ＩＣカード用ＬＳＩ
１１が動作する。
【００１０】クロック発生回路３２は、アンテナコイル
１２の両端に発生した交流信号から、ロジック回路部２
１およびメモリ回路部２２を動作させるクロックを生成
させる。
１２の両端に発生した交流信号から、ロジック回路部２
１およびメモリ回路部２２を動作させるクロックを生成
させる。
【００１１】非接触型ＩＣカード１とリーダーライタ２
の間で送受信されるデータは、交流電磁波５に重畳さ
れ、復調回路３３で復調（非接触型ＩＣカード１がリー
ダーライタ２からのデータを受信する場合）あるいは、
変調回路３４で変調（非接触型ＩＣカード１がリーダー
ライタ２にデータを送信する場合）される。非接触型Ｉ
Ｃカード１とリーダーライタ２の間で送受信されるデー
タは、ロジック回路部２１で処理され、アドレスやデー
タを指定してメモリ回路部２２に蓄えられ、アドレスを
指定して読み出し、書き込む。
の間で送受信されるデータは、交流電磁波５に重畳さ
れ、復調回路３３で復調（非接触型ＩＣカード１がリー
ダーライタ２からのデータを受信する場合）あるいは、
変調回路３４で変調（非接触型ＩＣカード１がリーダー
ライタ２にデータを送信する場合）される。非接触型Ｉ
Ｃカード１とリーダーライタ２の間で送受信されるデー
タは、ロジック回路部２１で処理され、アドレスやデー
タを指定してメモリ回路部２２に蓄えられ、アドレスを
指定して読み出し、書き込む。
【００１２】非接触型ＩＣカード１に書き込まれている
データの不正流出や改竄を防止するために、上記ＩＣカ
ード１とリーダーライタ２は、データのやり取りを行う
際に、お互いを認証する処理を行う。つまり、リーダー
ライタ２は、自己の発信するポーリング信号に対して所
定のレスポンス信号を返信してきた非接触型ＩＣカード
１との間で相互認証処理を実行する。相互認証処理の方
法としては、暗号化鍵を用いる方法が知られている。
データの不正流出や改竄を防止するために、上記ＩＣカ
ード１とリーダーライタ２は、データのやり取りを行う
際に、お互いを認証する処理を行う。つまり、リーダー
ライタ２は、自己の発信するポーリング信号に対して所
定のレスポンス信号を返信してきた非接触型ＩＣカード
１との間で相互認証処理を実行する。相互認証処理の方
法としては、暗号化鍵を用いる方法が知られている。
【００１３】ここで、非接触型ＩＣカード１とリーダー
ライタ２との間で行う暗号を用いた相互認証処理につい
て簡単に説明する。まず、リーダーライタ２は、非接触
型ＩＣカード１に対して、内部で発生した乱数ａを送信
する。非接触型ＩＣカード１は、受信した乱数ａを自己
の暗号化鍵を用いて乱数Ａに変換し、乱数Ａをリーダー
ライタに返送する。リーダーライタ２では、特定の非接
触型ＩＣカード１との間で用いる共通の暗号化鍵を用い
て上記生成した乱数ａを処理して乱数Ａ’を求め、求め
た乱数Ａ’と上記非接触型ＩＣカード１から返送されて
きた乱数Ａとを比較する。リーダーライタ２は、乱数Ａ
と乱数Ａ’が一致する場合に当該非接触型ＩＣカード１
を正規のものと認証する。
ライタ２との間で行う暗号を用いた相互認証処理につい
て簡単に説明する。まず、リーダーライタ２は、非接触
型ＩＣカード１に対して、内部で発生した乱数ａを送信
する。非接触型ＩＣカード１は、受信した乱数ａを自己
の暗号化鍵を用いて乱数Ａに変換し、乱数Ａをリーダー
ライタに返送する。リーダーライタ２では、特定の非接
触型ＩＣカード１との間で用いる共通の暗号化鍵を用い
て上記生成した乱数ａを処理して乱数Ａ’を求め、求め
た乱数Ａ’と上記非接触型ＩＣカード１から返送されて
きた乱数Ａとを比較する。リーダーライタ２は、乱数Ａ
と乱数Ａ’が一致する場合に当該非接触型ＩＣカード１
を正規のものと認証する。
【００１４】次に、非接触型ＩＣカード１はリーダーラ
イタ２に対して内部で生成した乱数ｂを送信する。この
場合、リーダーライタ２は受信した乱数ｂを自己の暗号
化鍵を用いて乱数Ｂに変換し、乱数Ｂを非接触型ＩＣカ
ード１に返送する。非接触型ＩＣカード１は、特定のリ
ーダーライタ２との間で用いる共通の暗号化鍵を用いて
上記生成した乱数ｂを処理して乱数Ｂ’と上記リーダー
ライタ２から返送されてきた乱数Ｂとを比較する。非接
触型ＩＣカード１は、乱数Ｂと乱数Ｂ’が一致する場合
に当該リーダーライタ２を正規のものであることを認証
する。
イタ２に対して内部で生成した乱数ｂを送信する。この
場合、リーダーライタ２は受信した乱数ｂを自己の暗号
化鍵を用いて乱数Ｂに変換し、乱数Ｂを非接触型ＩＣカ
ード１に返送する。非接触型ＩＣカード１は、特定のリ
ーダーライタ２との間で用いる共通の暗号化鍵を用いて
上記生成した乱数ｂを処理して乱数Ｂ’と上記リーダー
ライタ２から返送されてきた乱数Ｂとを比較する。非接
触型ＩＣカード１は、乱数Ｂと乱数Ｂ’が一致する場合
に当該リーダーライタ２を正規のものであることを認証
する。
【００１５】非接触型ＩＣカード１およびリーダーライ
タ２内には上記相互認証処理で用いる乱数を生成する乱
数発生回路２３が内蔵されている。通常、予測困難な乱
数を発生させるためには、抵抗体の熱揺らぎに基づく熱
ノイズ信号源を用いる。しかしながら、熱ノイズ信号
は、非常に微小な電圧変動（約５０μＶ程度）しか発生
しないために、高感度の増幅器を必要とする。また、非
接触型ＩＣカード１の電源電圧は、電磁波を整流して発
生するため、電源電圧には電磁波の搬送波成分や送信デ
ータ信号成分がノイズとして大きく重畳するため、抵抗
体の熱揺らぎに基づく熱ノイズ信号源を増幅すること
は、非常に困難である。そのため、通常、非接触型ＩＣ
カード１用の乱数発生回路２３には、論理回路を用いて
いる。
タ２内には上記相互認証処理で用いる乱数を生成する乱
数発生回路２３が内蔵されている。通常、予測困難な乱
数を発生させるためには、抵抗体の熱揺らぎに基づく熱
ノイズ信号源を用いる。しかしながら、熱ノイズ信号
は、非常に微小な電圧変動（約５０μＶ程度）しか発生
しないために、高感度の増幅器を必要とする。また、非
接触型ＩＣカード１の電源電圧は、電磁波を整流して発
生するため、電源電圧には電磁波の搬送波成分や送信デ
ータ信号成分がノイズとして大きく重畳するため、抵抗
体の熱揺らぎに基づく熱ノイズ信号源を増幅すること
は、非常に困難である。そのため、通常、非接触型ＩＣ
カード１用の乱数発生回路２３には、論理回路を用いて
いる。
【００１６】図１６は従来の乱数発生回路２３の一例を
示す。乱数発生回路２３は、いわゆる４８ビットＭ系列
乱数発生回路と呼ばれる回路であり、カスケード（多段
直列）接続された１ビットシフトレジスタ４１、２ビッ
トシフトレジスタ４２、２５ビットシフトレジスタ４３
および２０ビットシフトレジスタ４４、並びに、各ビッ
トのシフトレジスタ出力の合計を初段の２０ビットシフ
トレジスタ４４の入力端子に入力する加算回路を構成す
る加算器５１，５１，５１で構成されている。
示す。乱数発生回路２３は、いわゆる４８ビットＭ系列
乱数発生回路と呼ばれる回路であり、カスケード（多段
直列）接続された１ビットシフトレジスタ４１、２ビッ
トシフトレジスタ４２、２５ビットシフトレジスタ４３
および２０ビットシフトレジスタ４４、並びに、各ビッ
トのシフトレジスタ出力の合計を初段の２０ビットシフ
トレジスタ４４の入力端子に入力する加算回路を構成す
る加算器５１，５１，５１で構成されている。
【００１７】なお、Ｍ系列乱数発生回路は（特許文献
１）などに記載されている。非接触ＩＣカードシステム
において乱数を使用したシステムは、（特許文献２）な
どに記載されている。
１）などに記載されている。非接触ＩＣカードシステム
において乱数を使用したシステムは、（特許文献２）な
どに記載されている。
【００１８】１ビットシフトレジスタ４１は、ＣＬＫ回
路３２より出力されるクロック信号ＣＬＫに同期して動
作するフリップフロップ５５およびトランスファーゲー
ト５６により構成される。ロジック回路部２１の内部に
含まれるＣＰＵによりアドレス１５Ｆ２Ｈが選択された
アドレス信号線が”Ｌ”から”Ｈ”に切り替わったとき
にフリップフロップ５５の出力を乱数データＤ１０とし
て出力する。
路３２より出力されるクロック信号ＣＬＫに同期して動
作するフリップフロップ５５およびトランスファーゲー
ト５６により構成される。ロジック回路部２１の内部に
含まれるＣＰＵによりアドレス１５Ｆ２Ｈが選択された
アドレス信号線が”Ｌ”から”Ｈ”に切り替わったとき
にフリップフロップ５５の出力を乱数データＤ１０とし
て出力する。
【００１９】２ビットシフトレジスタ４２，２５ビット
シフトレジスタ４３および２０ビットシフトレジスタ４
４の回路は、それぞれシフトするビット数だけ上記１ビ
ットシフトレジスタ４１と同じ回路を直列に接続したも
のである。２ビットシフトレジスタ４２は、アドレス１
５Ｆ２Ｈが選択されたときに乱数データＤ１１，Ｄ１２
を出力する。２５ビットシフトレジスタ４３は、アドレ
ス１５Ｆ２Ｈ，１５Ｆ３Ｈ、１５Ｆ４Ｈおよび１５Ｆ５
Ｈが選択された時に乱数データＤ１３〜Ｄ１７、Ｄ１８
〜Ｄ１１５、Ｄ２０〜Ｄ２７およびＤ２８〜Ｄ２１１を
出力する。２０ビットシフトレジスタ４４は、アドレス
１５Ｆ５Ｈ，１５Ｆ６Ｈおよび１５Ｆ７Ｈが選択された
ときに乱数をデータＤ２１２〜Ｄ２１５，Ｄ３０〜Ｄ３
７，Ｄ３８〜Ｄ３１５を出力する。
シフトレジスタ４３および２０ビットシフトレジスタ４
４の回路は、それぞれシフトするビット数だけ上記１ビ
ットシフトレジスタ４１と同じ回路を直列に接続したも
のである。２ビットシフトレジスタ４２は、アドレス１
５Ｆ２Ｈが選択されたときに乱数データＤ１１，Ｄ１２
を出力する。２５ビットシフトレジスタ４３は、アドレ
ス１５Ｆ２Ｈ，１５Ｆ３Ｈ、１５Ｆ４Ｈおよび１５Ｆ５
Ｈが選択された時に乱数データＤ１３〜Ｄ１７、Ｄ１８
〜Ｄ１１５、Ｄ２０〜Ｄ２７およびＤ２８〜Ｄ２１１を
出力する。２０ビットシフトレジスタ４４は、アドレス
１５Ｆ５Ｈ，１５Ｆ６Ｈおよび１５Ｆ７Ｈが選択された
ときに乱数をデータＤ２１２〜Ｄ２１５，Ｄ３０〜Ｄ３
７，Ｄ３８〜Ｄ３１５を出力する。
【００２０】
【特許文献１】特開平６−２４４６８４号公報
【００２１】
【特許文献２】特公平７−２７４６０号公報
【００２２】
【発明が解決しようとする課題】上記構成の乱数発生回
路２３の生成する乱数は、一定の時間で繰り返す所定の
生成パターンを有する。
路２３の生成する乱数は、一定の時間で繰り返す所定の
生成パターンを有する。
【００２３】このため、リーダーライタ２と非接触型Ｉ
Ｃカード１とのやり取りされる通信データが盗聴され、
乱数の生成パターンが特定される場合がある。このよう
に乱数のパターンが特定されると、暗号化鍵や暗号化処
理の内容がわからずとも、乱数ａと乱数Ａを対応付けた
テーブルを用いることで非接触型ＩＣカード１を偽造す
ることができる。同様に乱数ｂと乱数Ｂを対応付けたテ
ーブルを用いることでリーダーライタ２の偽造を行うこ
とができる。
Ｃカード１とのやり取りされる通信データが盗聴され、
乱数の生成パターンが特定される場合がある。このよう
に乱数のパターンが特定されると、暗号化鍵や暗号化処
理の内容がわからずとも、乱数ａと乱数Ａを対応付けた
テーブルを用いることで非接触型ＩＣカード１を偽造す
ることができる。同様に乱数ｂと乱数Ｂを対応付けたテ
ーブルを用いることでリーダーライタ２の偽造を行うこ
とができる。
【００２４】上記通信データの盗聴による非接触型ＩＣ
カード１やリーダーライタ２の偽造を有効に防止するた
めには、通信データを盗聴しても生成パターンを解読が
できないほどの高度な乱数生成回路が要求される。しか
しながら、乱数生成回路を複雑にすれば乱数生成パター
ンの不正な解読を有効に防止することができるが、回路
サイズが大きくなる。特に非接触型ＩＣカード１の場
合、内蔵する乱数生成回路のサイズは小さいほうが望ま
れる。
カード１やリーダーライタ２の偽造を有効に防止するた
めには、通信データを盗聴しても生成パターンを解読が
できないほどの高度な乱数生成回路が要求される。しか
しながら、乱数生成回路を複雑にすれば乱数生成パター
ンの不正な解読を有効に防止することができるが、回路
サイズが大きくなる。特に非接触型ＩＣカード１の場
合、内蔵する乱数生成回路のサイズは小さいほうが望ま
れる。
【００２５】また、非接触型ＩＣカード１は、上記相互
認証処理を行う通信処理の実行前に、例えば内部で生成
した乱数に基づくタイミングで、リーダーライタ２から
のポーリング処理に対するレスポンス信号の応答時間を
変化させるなど、他の非接触型ＩＣカードから出力され
るレスポンス信号との衝突を回避する処理を実行する必
要がある。非接触型ＩＣカード１とリーダーライタ２と
の間の通信速度を向上するには、高速で動作する乱数生
成回路が望まれる。
認証処理を行う通信処理の実行前に、例えば内部で生成
した乱数に基づくタイミングで、リーダーライタ２から
のポーリング処理に対するレスポンス信号の応答時間を
変化させるなど、他の非接触型ＩＣカードから出力され
るレスポンス信号との衝突を回避する処理を実行する必
要がある。非接触型ＩＣカード１とリーダーライタ２と
の間の通信速度を向上するには、高速で動作する乱数生
成回路が望まれる。
【００２６】本発明は、簡単な構成で当該回路を内蔵す
る非接触型ＩＣカード（非接触情報媒体）の小型化を可
能とし、かつ、高速で規則性の無い、一様で予測が困難
な乱数データを発生できる半導体集積回路を提供するこ
とを目的とする。
る非接触型ＩＣカード（非接触情報媒体）の小型化を可
能とし、かつ、高速で規則性の無い、一様で予測が困難
な乱数データを発生できる半導体集積回路を提供するこ
とを目的とする。
【００２７】
【課題を解決するための手段】上記の課題を解決するた
め、本発明のデータキャリア用の半導体集積回路は、乱
数発生に、論理回路により構成されるカウンタを搭載す
ることにより、非接触型ＩＣカードがリーダーライタ２
の通信領域に入ってから、実際にリーダーライタのコマ
ンドを受けるまでの時間を計測し、その値（測定時間）
を乱数値として用いることにより、非接触型ＩＣカード
１がリーダーライタ２の通信領域に入るたびに、完全に
一様で周期性の無い乱数を生成することができる。その
ため悪意のある第三者による攻撃に対して非常に偽造し
にくい、安全な非接触型ＩＣカードを容易に実現するこ
とができるものである。
め、本発明のデータキャリア用の半導体集積回路は、乱
数発生に、論理回路により構成されるカウンタを搭載す
ることにより、非接触型ＩＣカードがリーダーライタ２
の通信領域に入ってから、実際にリーダーライタのコマ
ンドを受けるまでの時間を計測し、その値（測定時間）
を乱数値として用いることにより、非接触型ＩＣカード
１がリーダーライタ２の通信領域に入るたびに、完全に
一様で周期性の無い乱数を生成することができる。その
ため悪意のある第三者による攻撃に対して非常に偽造し
にくい、安全な非接触型ＩＣカードを容易に実現するこ
とができるものである。
【００２８】本発明の半導体集積回路は、リーダーライ
タから送られた信号をデータキャリアの側で認識してデ
ータキャリアが応答して信号を返信する非接触型情報シ
ステムにおいて前記データキャリアに使用される半導体
集積回路であって、リーダーライタから送信された搬送
波を受信して整流する整流回路と、入力された受信信号
を復調してデータを再生する復調回路と、前記整流回路
の出力電圧が規定値を超えたタイミングから前記リーダ
ーライタを認識するまでのクロック信号を計数して時間
間隔を計数し乱数を発生する乱数発生回路とを備えたこ
とを特徴とする。
タから送られた信号をデータキャリアの側で認識してデ
ータキャリアが応答して信号を返信する非接触型情報シ
ステムにおいて前記データキャリアに使用される半導体
集積回路であって、リーダーライタから送信された搬送
波を受信して整流する整流回路と、入力された受信信号
を復調してデータを再生する復調回路と、前記整流回路
の出力電圧が規定値を超えたタイミングから前記リーダ
ーライタを認識するまでのクロック信号を計数して時間
間隔を計数し乱数を発生する乱数発生回路とを備えたこ
とを特徴とする。
【００２９】また、リーダーライタから送信された搬送
波を受信して整流する前記整流回路の出力信号を入力と
してこの入力電圧が規定値を超えたタイミングを検出す
るリセット発生回路設け、乱数発生回路が前記リセット
発生回路の出力信号で計数を開始することを特徴とす
る。
波を受信して整流する前記整流回路の出力信号を入力と
してこの入力電圧が規定値を超えたタイミングを検出す
るリセット発生回路設け、乱数発生回路が前記リセット
発生回路の出力信号で計数を開始することを特徴とす
る。
【００３０】また、入力された受信信号を復調してデー
タを再生する前記復調回路の復調信号あるいは前記受信
信号に含まれる同期信号を認識して乱数発生回路が前記
計数を終了することを特徴とする。
タを再生する前記復調回路の復調信号あるいは前記受信
信号に含まれる同期信号を認識して乱数発生回路が前記
計数を終了することを特徴とする。
【００３１】また、前記クロック信号がリーダーライタ
から送信された搬送波をクロック発生回路によって分周
して得た同期型クロックであることを特徴とする。ま
た、前記乱数発生回路が生成する乱数を前記リーダーラ
イタに返送するロジック回路部を更に備えたことを特徴
とする。
から送信された搬送波をクロック発生回路によって分周
して得た同期型クロックであることを特徴とする。ま
た、前記乱数発生回路が生成する乱数を前記リーダーラ
イタに返送するロジック回路部を更に備えたことを特徴
とする。
【００３２】本発明の半導体集積回路は、リーダーライ
タから送られた信号をデータキャリアの側で認識してデ
ータキャリアが応答して信号を返信する非接触型情報シ
ステムにおいて前記データキャリアに使用される半導体
集積回路であって、リーダーライタから送信された搬送
波を受信して整流する整流回路と、入力された受信信号
を復調してデータを再生する復調回路と、前記整流回路
の出力電圧が第１の規定値を超えたタイミングから前記
リーダーライタを認識するまでの時間間隔を計数し乱数
を発生する第１の乱数発生回路と、前記整流回路の出力
電圧が第２の規定値を超えたタイミングから前記リーダ
ーライタを認識するまでの時間間隔を計数し乱数を発生
する第２の乱数発生回路とを備えたことを特徴とする。
また、前記第１および第２の乱数発生回路が生成する乱
数を前記リーダーライタに返送するロジック回路部を更
に備えたことを特徴とする。
タから送られた信号をデータキャリアの側で認識してデ
ータキャリアが応答して信号を返信する非接触型情報シ
ステムにおいて前記データキャリアに使用される半導体
集積回路であって、リーダーライタから送信された搬送
波を受信して整流する整流回路と、入力された受信信号
を復調してデータを再生する復調回路と、前記整流回路
の出力電圧が第１の規定値を超えたタイミングから前記
リーダーライタを認識するまでの時間間隔を計数し乱数
を発生する第１の乱数発生回路と、前記整流回路の出力
電圧が第２の規定値を超えたタイミングから前記リーダ
ーライタを認識するまでの時間間隔を計数し乱数を発生
する第２の乱数発生回路とを備えたことを特徴とする。
また、前記第１および第２の乱数発生回路が生成する乱
数を前記リーダーライタに返送するロジック回路部を更
に備えたことを特徴とする。
【００３３】本発明の半導体集積回路は、リーダーライ
タから送られた信号をデータキャリアの側で認識してデ
ータキャリアが応答して信号を返信する非接触型情報シ
ステムにおいて前記データキャリアに使用される半導体
集積回路であって、リーダーライタから送信された搬送
波を受信して整流する整流回路と、入力された受信信号
を復調してデータを再生する復調回路と、前記整流回路
の出力電圧が規定値を超えたタイミングから前記リーダ
ーライタを認識するまでに第１のクロック信号を計数し
て時間間隔を計数し乱数を発生する第１の乱数発生回路
と、リーダーライタから送信された搬送波を受信して整
流した出力電圧が規定値を超えたタイミングから前記リ
ーダーライタを認識するまでに前記第１のクロック信号
とは異なる第２のクロック信号を計数して時間間隔を計
数し乱数を発生する第２の乱数発生回路とを備えたこと
を特徴とする。
タから送られた信号をデータキャリアの側で認識してデ
ータキャリアが応答して信号を返信する非接触型情報シ
ステムにおいて前記データキャリアに使用される半導体
集積回路であって、リーダーライタから送信された搬送
波を受信して整流する整流回路と、入力された受信信号
を復調してデータを再生する復調回路と、前記整流回路
の出力電圧が規定値を超えたタイミングから前記リーダ
ーライタを認識するまでに第１のクロック信号を計数し
て時間間隔を計数し乱数を発生する第１の乱数発生回路
と、リーダーライタから送信された搬送波を受信して整
流した出力電圧が規定値を超えたタイミングから前記リ
ーダーライタを認識するまでに前記第１のクロック信号
とは異なる第２のクロック信号を計数して時間間隔を計
数し乱数を発生する第２の乱数発生回路とを備えたこと
を特徴とする。
【００３４】また、前記第１のクロック信号がリーダー
ライタから送信された搬送波をクロック発生回路によっ
て分周して得た同期型クロックであり、前記第２のクロ
ック信号が非同期のクロック発生回路が発生する非同期
クロックであることを特徴とする。
ライタから送信された搬送波をクロック発生回路によっ
て分周して得た同期型クロックであり、前記第２のクロ
ック信号が非同期のクロック発生回路が発生する非同期
クロックであることを特徴とする。
【００３５】また、前記第１および第２の乱数発生回路
が生成する乱数を前記リーダーライタに返送するロジッ
ク回路部を更に備えたことを特徴とする。本発明の半導
体集積回路は、上記の本発明の半導体集積回路の何れか
に、乱数発生回路で発生したビット並列の乱数をビット
直列に変換する並列直列変換回路と、並列直列変換回路
の乱数出力を初期値としてＭ系列の乱数を発生するＭ系
列乱数発生回路とを設けたことを特徴とする。
が生成する乱数を前記リーダーライタに返送するロジッ
ク回路部を更に備えたことを特徴とする。本発明の半導
体集積回路は、上記の本発明の半導体集積回路の何れか
に、乱数発生回路で発生したビット並列の乱数をビット
直列に変換する並列直列変換回路と、並列直列変換回路
の乱数出力を初期値としてＭ系列の乱数を発生するＭ系
列乱数発生回路とを設けたことを特徴とする。
【００３６】本発明の半導体集積回路は、上記の本発明
の半導体集積回路の何れかにおいて、乱数発生回路をバ
イナリカウンタで構成し、前記バイナリカウンタが計数
するクロック信号を選択する第１のセレクタ回路と、前
記バイナリカウンタをリセットするリセット信号を選択
する第２のセレクタ回路とを設けたことを特徴とする。
の半導体集積回路の何れかにおいて、乱数発生回路をバ
イナリカウンタで構成し、前記バイナリカウンタが計数
するクロック信号を選択する第１のセレクタ回路と、前
記バイナリカウンタをリセットするリセット信号を選択
する第２のセレクタ回路とを設けたことを特徴とする。
【００３７】また、本発明のデータキャリアは、上記の
いずれかに記載の半導体集積回路を搭載したことを特徴
とする。
いずれかに記載の半導体集積回路を搭載したことを特徴
とする。
【００３８】
【発明の実施の形態】以下、本発明の各実施の形態につ
いて、図１〜図１３を用いて説明する。なお、従来例を
示す図１５と同様の作用をなすものには同一の符号を付
けて説明する。
いて、図１〜図１３を用いて説明する。なお、従来例を
示す図１５と同様の作用をなすものには同一の符号を付
けて説明する。
【００３９】（実施の形態１）図１〜図６は本発明の
（実施の形態１）を示す。図１は図１５に示した非接触
型ＩＣカード１における乱数発生回路２３に代わって組
み込まれる乱数発生回路を示す。
（実施の形態１）を示す。図１は図１５に示した非接触
型ＩＣカード１における乱数発生回路２３に代わって組
み込まれる乱数発生回路を示す。
【００４０】乱数発生回路１００は、Ｎビットバイナリ
カウンタ１０１とＮ個のトランスファーゲート５６０〜
５６Ｎ−１により構成されている。Ｎビットバイナリカ
ウンタ１０１には、リセット信号１０２とクロック信号
１０３が入力され、Ｎ本の出力Ｑ０〜ＱＮ−１を有し、
受信開始信号１０４によりＮ個のトランスファーゲート
５６０〜５６Ｎ−１を介してＮビットの乱数を出力す
る。
カウンタ１０１とＮ個のトランスファーゲート５６０〜
５６Ｎ−１により構成されている。Ｎビットバイナリカ
ウンタ１０１には、リセット信号１０２とクロック信号
１０３が入力され、Ｎ本の出力Ｑ０〜ＱＮ−１を有し、
受信開始信号１０４によりＮ個のトランスファーゲート
５６０〜５６Ｎ−１を介してＮビットの乱数を出力す
る。
【００４１】前記クロック信号１０３はリーダーライタ
２から送信された搬送波をクロック発生回路３２によっ
て分周して得た同期型クロックである。図２に、非接触
型ＩＣカード１とリーダーライタ２との通信タイムチャ
ートを示す。また、図３に非接触ＩＣカード用ＬＳＩ１
１内部で発生される電源電圧とリセット信号の非接触型
ＩＣカード１とリーダーライタ２との距離依存性を示
す。また、図２の時間範囲Ａを拡大した各種の信号波形
を図４に示す。
２から送信された搬送波をクロック発生回路３２によっ
て分周して得た同期型クロックである。図２に、非接触
型ＩＣカード１とリーダーライタ２との通信タイムチャ
ートを示す。また、図３に非接触ＩＣカード用ＬＳＩ１
１内部で発生される電源電圧とリセット信号の非接触型
ＩＣカード１とリーダーライタ２との距離依存性を示
す。また、図２の時間範囲Ａを拡大した各種の信号波形
を図４に示す。
【００４２】リーダーライタ２は搬送波（国際規格ＩＳ
Ｏ／ＩＥＣ１４４４３では１３．５６ＭＨｚ）を送出し
て、図２（ａ）に示すように周期ＴＤＬでダウンリンク
信号を重畳し、非接触型ＩＣカード１に呼びかける。
Ｏ／ＩＥＣ１４４４３では１３．５６ＭＨｚ）を送出し
て、図２（ａ）に示すように周期ＴＤＬでダウンリンク
信号を重畳し、非接触型ＩＣカード１に呼びかける。
【００４３】非接触型ＩＣカード１がリーダーライタ２
に近づいてくると、図３（ａ）に示すように、内部の整
流回路３０で生成される電源電圧が上昇し、電源電圧が
所定の電圧以上（この例では４．５ボルト以上）になっ
たタイミングＴ１に、図３（ｂ）に示すようにリセット
信号が解除され、非接触型ＩＣカード１が動作を開始す
る。そして、図２（ｂ）のようにリーダーライタ２への
送信データ（アップリンク信号）を非接触型ＩＣカード
１が送信する。
に近づいてくると、図３（ａ）に示すように、内部の整
流回路３０で生成される電源電圧が上昇し、電源電圧が
所定の電圧以上（この例では４．５ボルト以上）になっ
たタイミングＴ１に、図３（ｂ）に示すようにリセット
信号が解除され、非接触型ＩＣカード１が動作を開始す
る。そして、図２（ｂ）のようにリーダーライタ２への
送信データ（アップリンク信号）を非接触型ＩＣカード
１が送信する。
【００４４】非接触型ＩＣカード１が受信し始めて、リ
ーダーライタ２から送信するダウンリンク信号や受信信
号の特定パターンにより形成される同期パターンを検知
することにより受信開始信号１０４を発生する。正常に
受信できれば、非接触型ＩＣカード１がリーダーライタ
２にアップリンク信号を送信して、１回のトランザクシ
ョンが終了する。
ーダーライタ２から送信するダウンリンク信号や受信信
号の特定パターンにより形成される同期パターンを検知
することにより受信開始信号１０４を発生する。正常に
受信できれば、非接触型ＩＣカード１がリーダーライタ
２にアップリンク信号を送信して、１回のトランザクシ
ョンが終了する。
【００４５】図５にリセット信号１０２が解除されてか
ら受信開始信号１０４が出力されるまでの受信信号待ち
時間Ｔ０の確率分布を示す。リーダーライタ２が送信す
るダウンリンク信号は一定の周期ＴＤＬであるが、非接
触型ＩＣカード１がリーダーライタ２に近づくのは、手
動で近づけられる。よって、非接触型ＩＣカード１がリ
ーダーライタ２に近づく周期は周期ＴＤＬとまったく相
関の無い時間間隔となる。
ら受信開始信号１０４が出力されるまでの受信信号待ち
時間Ｔ０の確率分布を示す。リーダーライタ２が送信す
るダウンリンク信号は一定の周期ＴＤＬであるが、非接
触型ＩＣカード１がリーダーライタ２に近づくのは、手
動で近づけられる。よって、非接触型ＩＣカード１がリ
ーダーライタ２に近づく周期は周期ＴＤＬとまったく相
関の無い時間間隔となる。
【００４６】そのため、受信信号待ち時間Ｔ０は、図５
に示すように、周期ＴＤＬ時間以下では、一様で完全な
ランダムとなる。この受信信号待ち時間Ｔ０を測定すれ
ば、完全に一様で、周期性の無い乱数として用いること
ができる。
に示すように、周期ＴＤＬ時間以下では、一様で完全な
ランダムとなる。この受信信号待ち時間Ｔ０を測定すれ
ば、完全に一様で、周期性の無い乱数として用いること
ができる。
【００４７】受信信号待ち時間Ｔ０を測定するためのＮ
ビットバイナリカウンタ１０１の構成例とタイミングチ
ャートを図６に示す。ＮビットバイナリカウンタはＮ個
のフリップフロップ５５０〜５５Ｎ−１により構成され
る。クロック信号を初段のフリップフロップ５５０のＣ
ＬＫに入力し、フリップフロップ５５の出力ＮＱを入力
Ｄに戻すことにより、出力Ｑ０は入力されるクロック信
号を２分周して、出力する。同様にフリップフロップ５
５１〜５５Ｎ−１を直列に接続することにより、Ｑ１〜
ＱＮと分周して出力し、リセット信号が解除してから、
受信開始信号が入るまでのクロック数をカウントし、受
信信号待ち時間Ｔ０を測定することができる。
ビットバイナリカウンタ１０１の構成例とタイミングチ
ャートを図６に示す。ＮビットバイナリカウンタはＮ個
のフリップフロップ５５０〜５５Ｎ−１により構成され
る。クロック信号を初段のフリップフロップ５５０のＣ
ＬＫに入力し、フリップフロップ５５の出力ＮＱを入力
Ｄに戻すことにより、出力Ｑ０は入力されるクロック信
号を２分周して、出力する。同様にフリップフロップ５
５１〜５５Ｎ−１を直列に接続することにより、Ｑ１〜
ＱＮと分周して出力し、リセット信号が解除してから、
受信開始信号が入るまでのクロック数をカウントし、受
信信号待ち時間Ｔ０を測定することができる。
【００４８】ここで、バイナリカウンタに必要なビット
数を検討する。リーダーライタ２は、非接触型ＩＣカー
ド１が通信範囲以内に入ってくるかわからないため、周
期的に（ポーリング信号）をダウンリンク信号に重畳さ
せている。このダウンリンク信号の周期ＴＤＬは、シス
テム仕様により決まるが、ここではＩＳＯ／ＩＥＣ１４
４４３の場合を参考すると、約５ｍｓｅｃとなる。ま
た、クロック信号は、通常搬送波を用いるため、１３．
５６ＭＨｚとなる。
数を検討する。リーダーライタ２は、非接触型ＩＣカー
ド１が通信範囲以内に入ってくるかわからないため、周
期的に（ポーリング信号）をダウンリンク信号に重畳さ
せている。このダウンリンク信号の周期ＴＤＬは、シス
テム仕様により決まるが、ここではＩＳＯ／ＩＥＣ１４
４４３の場合を参考すると、約５ｍｓｅｃとなる。ま
た、クロック信号は、通常搬送波を用いるため、１３．
５６ＭＨｚとなる。
【００４９】よって、ダウンリンク信号周期ＴＤＬ内に
発生するクロック信号の個数は６７５６７個≒約２１６
個となる。すなわち、上記条件では、１６ビットのバイ
ナリカウンタにより、１６ビットの乱数を発生すること
ができる。
発生するクロック信号の個数は６７５６７個≒約２１６
個となる。すなわち、上記条件では、１６ビットのバイ
ナリカウンタにより、１６ビットの乱数を発生すること
ができる。
【００５０】ロジック回路部２１は、乱数発生回路１０
０の計数出力を用いて生成した乱数、あるいはその計数
出力を自己の暗号化鍵を用いて変換した乱数を、前記リ
ーダーライタ２に返送する。
０の計数出力を用いて生成した乱数、あるいはその計数
出力を自己の暗号化鍵を用いて変換した乱数を、前記リ
ーダーライタ２に返送する。
【００５１】本実施例では、カウンタに非同期のバイナ
リのカウントアップカウンタを用いたが、同期式カウン
タでも、ダウンカウンタでも、同様に有効である。な
お、ここで、Ｑ０〜ＱＮ−１は直接並列に出力している
が、各ビットの並び替えを行う事も有効である。具体的
には、ＱＮ−１〜Ｑ０のように行うことによってよりラ
ンダム性を増すことができる。
リのカウントアップカウンタを用いたが、同期式カウン
タでも、ダウンカウンタでも、同様に有効である。な
お、ここで、Ｑ０〜ＱＮ−１は直接並列に出力している
が、各ビットの並び替えを行う事も有効である。具体的
には、ＱＮ−１〜Ｑ０のように行うことによってよりラ
ンダム性を増すことができる。
【００５２】（実施の形態２）図７〜図９は本発明の
（実施の形態２）を示す。（実施の形態１）の乱数発生
回路１００は受信信号待ち時間Ｔ０は完全な乱数である
が、１６ビット程度と乱数のビット数が少ないという課
題がある。ビット数が少ないと、非接触型ＩＣカード１
とリーダーライタ２との相互の認証を行う際に、悪意の
第三者が２１６回の試行を加えると１回は成功する。そ
のため、より一層安全な非接触型ＩＣカード１にするた
めには、乱数のビット数を増やす必要がある。
（実施の形態２）を示す。（実施の形態１）の乱数発生
回路１００は受信信号待ち時間Ｔ０は完全な乱数である
が、１６ビット程度と乱数のビット数が少ないという課
題がある。ビット数が少ないと、非接触型ＩＣカード１
とリーダーライタ２との相互の認証を行う際に、悪意の
第三者が２１６回の試行を加えると１回は成功する。そ
のため、より一層安全な非接触型ＩＣカード１にするた
めには、乱数のビット数を増やす必要がある。
【００５３】図７は図１５に示した非接触型ＩＣカード
１における乱数発生回路２３に代わって組み込まれる乱
数発生回路１１０を示す。図８に第１のリセット信号１
１２と第２のリセット信号１１３の非接触型ＩＣカード
１とリーダーライタ２との距離依存性を示す。図９に受
信信号待ち時間Ｔ ０１とＴ０２の関係を示す。
１における乱数発生回路２３に代わって組み込まれる乱
数発生回路１１０を示す。図８に第１のリセット信号１
１２と第２のリセット信号１１３の非接触型ＩＣカード
１とリーダーライタ２との距離依存性を示す。図９に受
信信号待ち時間Ｔ ０１とＴ０２の関係を示す。
【００５４】乱数発生回路１１０は、第１，第２の乱数
発生回路としての２個の１６ビットバイナリカウンタ１
１１ａ，１１１ｂと、３２個のトランスファーゲート５
６０〜５６１５，５６１６〜５６３１とにより構成され
ている。
発生回路としての２個の１６ビットバイナリカウンタ１
１１ａ，１１１ｂと、３２個のトランスファーゲート５
６０〜５６１５，５６１６〜５６３１とにより構成され
ている。
【００５５】１６ビットバイナリカウンタ１１１ａは、
第１のリセット信号１１２によってクロック信号１０３
の計数を実施し、１６ビットバイナリカウンタ１１１ｂ
は、第２のリセット信号１１３によってクロック信号１
０３の計数を実施する。
第１のリセット信号１１２によってクロック信号１０３
の計数を実施し、１６ビットバイナリカウンタ１１１ｂ
は、第２のリセット信号１１３によってクロック信号１
０３の計数を実施する。
【００５６】第１のリセット信号１１２は、図８（ａ）
（ｂ）に示すように通常の非接触型ＩＣカード用ＬＳＩ
１１の動作下限電圧（４．５ボルト）、解除距離約１０
ｃｍで設定しており、非接触型ＩＣカード用ＬＳＩ１１
内部のメモリ回路部２２のデータが正常に書き込み動作
ができるように設定してある。
（ｂ）に示すように通常の非接触型ＩＣカード用ＬＳＩ
１１の動作下限電圧（４．５ボルト）、解除距離約１０
ｃｍで設定しており、非接触型ＩＣカード用ＬＳＩ１１
内部のメモリ回路部２２のデータが正常に書き込み動作
ができるように設定してある。
【００５７】第２のリセット信号１１３は、図８（ａ）
（ｃ）に示すように４．３ボルトで、第１のリセット信
号１１２より０．２ボルトだけ低く設定されている。こ
こで、４．３ボルト程度の電圧では、非接触型ＩＣカー
ド用ＬＳＩ１１の内部の論理回路は正常動作を行うため
問題とならない電圧である。第２のリセット信号１１３
は、リセット電圧４．３ボルトで設定した場合、非接触
型ＩＣカード１とリーダーライタ２との距離約１２ｃｍ
で解除を行うことが出来る。第１のリセット信号１１２
と第２のリセット信号１１３との解除距離の差は約２ｃ
ｍである。
（ｃ）に示すように４．３ボルトで、第１のリセット信
号１１２より０．２ボルトだけ低く設定されている。こ
こで、４．３ボルト程度の電圧では、非接触型ＩＣカー
ド用ＬＳＩ１１の内部の論理回路は正常動作を行うため
問題とならない電圧である。第２のリセット信号１１３
は、リセット電圧４．３ボルトで設定した場合、非接触
型ＩＣカード１とリーダーライタ２との距離約１２ｃｍ
で解除を行うことが出来る。第１のリセット信号１１２
と第２のリセット信号１１３との解除距離の差は約２ｃ
ｍである。
【００５８】駅の改札などで非接触ＩＣカードシステム
を使用する場合、人の移動速度は時速６Ｋｍ程度であ
り、リセット信号１と第２のリセット信号１１３との解
除距離の差２ｃｍを約１２ｍｓｅｃで移動する。一般的
なダウンリンク信号の周期ＴＤ Ｌは、５ｍｓｅｃなの
で、リセット信号１と第２のリセット信号１１３との解
除距離の差２ｃｍでは、ダウンリンク信号の周期ＴＤＬ
の２．４周期分ある。
を使用する場合、人の移動速度は時速６Ｋｍ程度であ
り、リセット信号１と第２のリセット信号１１３との解
除距離の差２ｃｍを約１２ｍｓｅｃで移動する。一般的
なダウンリンク信号の周期ＴＤ Ｌは、５ｍｓｅｃなの
で、リセット信号１と第２のリセット信号１１３との解
除距離の差２ｃｍでは、ダウンリンク信号の周期ＴＤＬ
の２．４周期分ある。
【００５９】図９に示すようにＱ０〜Ｑ１５によって決
まる受信信号待ち時間Ｔ０１およびＱ１６〜Ｑ３１によ
って決まる受信信号待ち時間Ｔ０２は相関を有する。し
かしながら実際の使用の場合は、人の移動速度が変化す
るために、受信信号待ち時間Ｔ０１とＴ０２と倍数は
２．４倍の傾きから、非接触型ＩＣカード１がリーダー
ライタ２の通信境域に入る毎に変化するため、相関は非
常に弱くなる。そのため、Ｑ０〜Ｑ１５とＱ１６〜Ｑ
３１とを並列なビットに配置することにより、乱数に用
いることができる。
まる受信信号待ち時間Ｔ０１およびＱ１６〜Ｑ３１によ
って決まる受信信号待ち時間Ｔ０２は相関を有する。し
かしながら実際の使用の場合は、人の移動速度が変化す
るために、受信信号待ち時間Ｔ０１とＴ０２と倍数は
２．４倍の傾きから、非接触型ＩＣカード１がリーダー
ライタ２の通信境域に入る毎に変化するため、相関は非
常に弱くなる。そのため、Ｑ０〜Ｑ１５とＱ１６〜Ｑ
３１とを並列なビットに配置することにより、乱数に用
いることができる。
【００６０】ロジック回路部２１は、乱数発生回路１１
０の計数出力を用いて生成した乱数、あるいはその計数
出力を自己の暗号化鍵を用いて変換した乱数を前記リー
ダーライタ２に返送する。
０の計数出力を用いて生成した乱数、あるいはその計数
出力を自己の暗号化鍵を用いて変換した乱数を前記リー
ダーライタ２に返送する。
【００６１】ここで、Ｑ１〜Ｑ３１は直接並列に出力し
ているが、各ビットの並び替えを行う事も有効である。
３２ビット以上の乱数を得るためには、リセット信号と
１６ビットバイナリカウンタを複数個準備すれば簡単に
実現できることが分かる。
ているが、各ビットの並び替えを行う事も有効である。
３２ビット以上の乱数を得るためには、リセット信号と
１６ビットバイナリカウンタを複数個準備すれば簡単に
実現できることが分かる。
【００６２】（実施の形態３）図１０と図１１は本発明
の（実施の形態３）を示す。（実施の形態１）の乱数発
生回路は受信信号待ち時間Ｔ０は完全な乱数であるが、
１６ビット程度と乱数のビット数が少ないという課題が
ある。ビット数が少ないと、非接触型ＩＣカード１とリ
ーダーライタ２との相互の認証を行う際に、悪意の第三
者が２１６回の試行を加えると１回は成功する。そのた
め、乱数のビット数を増やす必要がある。
の（実施の形態３）を示す。（実施の形態１）の乱数発
生回路は受信信号待ち時間Ｔ０は完全な乱数であるが、
１６ビット程度と乱数のビット数が少ないという課題が
ある。ビット数が少ないと、非接触型ＩＣカード１とリ
ーダーライタ２との相互の認証を行う際に、悪意の第三
者が２１６回の試行を加えると１回は成功する。そのた
め、乱数のビット数を増やす必要がある。
【００６３】図１０は図１５に示した非接触型ＩＣカー
ド１における乱数発生回路２３に代わって組み込まれる
乱数発生回路を示す。乱数発生回路１２０は、第１，第
２の乱数発生回路としての２個の１６ビットバイナリカ
ウンタ１１１ａ，１１１ｂと、３２個のトランスファー
ゲート５６０〜５６３１とにより構成されている。
ド１における乱数発生回路２３に代わって組み込まれる
乱数発生回路を示す。乱数発生回路１２０は、第１，第
２の乱数発生回路としての２個の１６ビットバイナリカ
ウンタ１１１ａ，１１１ｂと、３２個のトランスファー
ゲート５６０〜５６３１とにより構成されている。
【００６４】それぞれの１６ビットバイナリカウンタ１
１１ａ，１１１ｂには、互いに異なる周波数を有する第
１のクロック信号１０３ａおよび第２のクロック信号１
０３ｂが入力されている。
１１ａ，１１１ｂには、互いに異なる周波数を有する第
１のクロック信号１０３ａおよび第２のクロック信号１
０３ｂが入力されている。
【００６５】第２のクロック信号１０３ｂを発生するク
ロック発生回路１２４は、図１１に示すように２Ｎ＋１
段（奇数段）のインバータを直列に接続したリングオシ
レータである。第１のクロック信号１０３ａは、リーダ
ーライタ２から送信された搬送波をクロック発生回路３
２によって分周して得た同期型クロックで、搬送波の周
期（この場合は１３．５６ＭＨｚ）で動作している。第
２のクロック信号１０３ｂはリングオシレータの段数や
インバータ１２５の能力で決定する周波数で動作する。
ロック発生回路１２４は、図１１に示すように２Ｎ＋１
段（奇数段）のインバータを直列に接続したリングオシ
レータである。第１のクロック信号１０３ａは、リーダ
ーライタ２から送信された搬送波をクロック発生回路３
２によって分周して得た同期型クロックで、搬送波の周
期（この場合は１３．５６ＭＨｚ）で動作している。第
２のクロック信号１０３ｂはリングオシレータの段数や
インバータ１２５の能力で決定する周波数で動作する。
【００６６】このクロック発生回路１２４の定数を１
３．５６ＭＨｚの２倍程度に設定すると、（実施の形態
２）と同様に乱数のビット数を簡単に増やすことが出来
る。ロジック回路部２１は、乱数発生回路１２０の計数
出力を用いて生成した乱数、あるいはその計数出力を自
己の暗号化鍵を用いて変換した乱数を、前記リーダーラ
イタ２に返送する。
３．５６ＭＨｚの２倍程度に設定すると、（実施の形態
２）と同様に乱数のビット数を簡単に増やすことが出来
る。ロジック回路部２１は、乱数発生回路１２０の計数
出力を用いて生成した乱数、あるいはその計数出力を自
己の暗号化鍵を用いて変換した乱数を、前記リーダーラ
イタ２に返送する。
【００６７】ここで、Ｑ１〜Ｑ３１は直接並列に出力し
ているが、各ビットの並び替えを行う事も有効である。
３２ビット以上の乱数を得るためには、クロック信号と
１６ビットバイナリカウンタの対を複数個準備すれば簡
単に実現できることが分かる。
ているが、各ビットの並び替えを行う事も有効である。
３２ビット以上の乱数を得るためには、クロック信号と
１６ビットバイナリカウンタの対を複数個準備すれば簡
単に実現できることが分かる。
【００６８】（実施の形態４）図１２は本発明の（実施
の形態４）を示す。（実施の形態１）の乱数発生回路は
受信信号待ち時間Ｔ０は完全な乱数であるが、１６ビッ
ト程度と乱数のビット数が少ないという課題がある。ビ
ット数が少ないと、非接触型ＩＣカードとリーダーライ
タ２との相互の認証を行う際に、悪意の第三者が２１６
回の試行を加えると１回は成功する。そのため、乱数の
ビット数を増やす必要がある。
の形態４）を示す。（実施の形態１）の乱数発生回路は
受信信号待ち時間Ｔ０は完全な乱数であるが、１６ビッ
ト程度と乱数のビット数が少ないという課題がある。ビ
ット数が少ないと、非接触型ＩＣカードとリーダーライ
タ２との相互の認証を行う際に、悪意の第三者が２１６
回の試行を加えると１回は成功する。そのため、乱数の
ビット数を増やす必要がある。
【００６９】（実施の形態２）（実施の形態３）の乱数
発生回路を用いた場合、各１６ビット間に非常に弱いな
がら相関を有することになる。そこで、より一層、一様
なる乱数の発生が必要となる。
発生回路を用いた場合、各１６ビット間に非常に弱いな
がら相関を有することになる。そこで、より一層、一様
なる乱数の発生が必要となる。
【００７０】図１２は図１５に示した非接触型ＩＣカー
ド１における乱数発生回路２３に代わって組み込まれる
本発明の（実施の形態４）における乱数発生回路を示
す。乱数発生回路１３０は、１６ビットバイナリカウン
タ１１１ａ，１１１ｂと３２個のトランスファーゲート
５６０〜５６３１、１６ビットの並列直列変換回路１３
１、Ｍ系列乱数発生回路１３２、Ｍビット直列並列変換
回路１３３により構成されている。
ド１における乱数発生回路２３に代わって組み込まれる
本発明の（実施の形態４）における乱数発生回路を示
す。乱数発生回路１３０は、１６ビットバイナリカウン
タ１１１ａ，１１１ｂと３２個のトランスファーゲート
５６０〜５６３１、１６ビットの並列直列変換回路１３
１、Ｍ系列乱数発生回路１３２、Ｍビット直列並列変換
回路１３３により構成されている。
【００７１】Ｍ系列乱数発生回路１３２は、論理的に動
作するため、リセット信号が解除された時に初期値を設
定する必要がある。すなわち、リセット信号の解除後に
初期値を設定しなければ、Ｍ系列乱数発生回路１３２の
内部の各シフトレジスタの出力信号が全て“Ｌ”状態に
なった場合、永遠に”Ｌ”のみを出力するためである。
作するため、リセット信号が解除された時に初期値を設
定する必要がある。すなわち、リセット信号の解除後に
初期値を設定しなければ、Ｍ系列乱数発生回路１３２の
内部の各シフトレジスタの出力信号が全て“Ｌ”状態に
なった場合、永遠に”Ｌ”のみを出力するためである。
【００７２】通常、Ｍ系列乱数発生回路１３２のみを用
いて、乱数発生回路を用いる場合、初期値設定が重要に
なる。そのため、一般的には、各非接触型ＩＣカード１
のメモリ回路部２２の内部に設定してある認識番号を、
初期値に用いて乱数生成を行う。このような構成をとる
ことにより、非接触型ＩＣカード１ごとに異なった擬似
乱数を生成することができる。
いて、乱数発生回路を用いる場合、初期値設定が重要に
なる。そのため、一般的には、各非接触型ＩＣカード１
のメモリ回路部２２の内部に設定してある認識番号を、
初期値に用いて乱数生成を行う。このような構成をとる
ことにより、非接触型ＩＣカード１ごとに異なった擬似
乱数を生成することができる。
【００７３】しかしながら、このような方法で乱数生成
を行うと、初期値が一定であるため、電源投入後の乱数
は繰り返えされることになる。また、乱数の元になる初
期値がメモリ回路部２２に内蔵されることになり、悪意
のある第三者がメモリの記憶内容を解析で把握すると、
乱数の発生パターンを容易に知ることが出来、セキュリ
ティ上安全と言うことが出来ない。
を行うと、初期値が一定であるため、電源投入後の乱数
は繰り返えされることになる。また、乱数の元になる初
期値がメモリ回路部２２に内蔵されることになり、悪意
のある第三者がメモリの記憶内容を解析で把握すると、
乱数の発生パターンを容易に知ることが出来、セキュリ
ティ上安全と言うことが出来ない。
【００７４】そこで、Ｍ系列乱数発生回路１３２に（実
施の形態１）の乱数発生回路で得られた乱数を初期値と
して使用することにより、より安全で、Ｍ系列乱数発生
回路１３２のビット数に対応する大きいビット数で乱数
を生成することが出来る。
施の形態１）の乱数発生回路で得られた乱数を初期値と
して使用することにより、より安全で、Ｍ系列乱数発生
回路１３２のビット数に対応する大きいビット数で乱数
を生成することが出来る。
【００７５】この（実施の形態４）では、（実施の形態
１）の乱数発生回路で得られた乱数の拡大およびビット
間の拡散に１６ビットの並列直列変換回路１３１とＭ系
列乱数発生回路１３２を用いたが、（実施の形態２）ま
たは（実施の形態３）で発生した乱数を１６ビットの並
列直列変換回路１３１とＭ系列乱数発生回路１３２を用
いても同様に実施できる。
１）の乱数発生回路で得られた乱数の拡大およびビット
間の拡散に１６ビットの並列直列変換回路１３１とＭ系
列乱数発生回路１３２を用いたが、（実施の形態２）ま
たは（実施の形態３）で発生した乱数を１６ビットの並
列直列変換回路１３１とＭ系列乱数発生回路１３２を用
いても同様に実施できる。
【００７６】（実施の形態５）図１３は本発明の（実施
の形態５）を示す。前記の（実施の形態１）〜（実施の
形態４）の乱数発生回路は、通常の使用状況において
は、受信信号待ち時間Ｔ０は完全な乱数である。しかし
ながら、悪意の第三者が非接触型ＩＣカード１をリーダ
ーライタ２に毎回同じように近づけると、乱数とはなら
ず、毎回同一の値を出力することとなる。そのため、乱
数性を増やす必要がある。
の形態５）を示す。前記の（実施の形態１）〜（実施の
形態４）の乱数発生回路は、通常の使用状況において
は、受信信号待ち時間Ｔ０は完全な乱数である。しかし
ながら、悪意の第三者が非接触型ＩＣカード１をリーダ
ーライタ２に毎回同じように近づけると、乱数とはなら
ず、毎回同一の値を出力することとなる。そのため、乱
数性を増やす必要がある。
【００７７】図１３は図１５に示した非接触型ＩＣカー
ド１における乱数発生回路２３に代わって組み込まれる
乱数発生回路を示す。乱数発生回路１４０は、１６ビッ
トバイナリカウンタ１１１と１６個のトランスファーゲ
ート５６０〜５６１５、セレクタ１４１ａ，１４１ｂに
より構成される。
ド１における乱数発生回路２３に代わって組み込まれる
乱数発生回路を示す。乱数発生回路１４０は、１６ビッ
トバイナリカウンタ１１１と１６個のトランスファーゲ
ート５６０〜５６１５、セレクタ１４１ａ，１４１ｂに
より構成される。
【００７８】１６ビットバイナリカウンタ１１１のクロ
ックには、互いに異なる周波数を有する第１，第２のク
ロック信号１０３ａ，１０３ｂの一方をセレクタ１４１
ａにより選択して入力される。
ックには、互いに異なる周波数を有する第１，第２のク
ロック信号１０３ａ，１０３ｂの一方をセレクタ１４１
ａにより選択して入力される。
【００７９】ここで、第１のクロック信号１０３ａを発
生するクロック発生回路は２Ｎ＋１段（奇数段）はイン
バータを直列に接続したリングオシレータ等であり、電
源電圧、温度などにより周波数が変化するクロック周波
数を有する。
生するクロック発生回路は２Ｎ＋１段（奇数段）はイン
バータを直列に接続したリングオシレータ等であり、電
源電圧、温度などにより周波数が変化するクロック周波
数を有する。
【００８０】また、第２のクロック信号１０３ｂは、リ
ーダーライタ２から出力される搬送波の周期（この場合
は１３．５６ＭＨｚ）で動作している。また、１６ビッ
トバイナリカウンタ１１１のリセット、すなわち１６ビ
ットバイナリカウンタ１１１が動作を開始する基準信号
として、異なる電圧で動作を開始する第１のリセット信
号１１２および第２のリセット信号１１３をセレクタ１
４１ｂにより選択し入力する。
ーダーライタ２から出力される搬送波の周期（この場合
は１３．５６ＭＨｚ）で動作している。また、１６ビッ
トバイナリカウンタ１１１のリセット、すなわち１６ビ
ットバイナリカウンタ１１１が動作を開始する基準信号
として、異なる電圧で動作を開始する第１のリセット信
号１１２および第２のリセット信号１１３をセレクタ１
４１ｂにより選択し入力する。
【００８１】このようにセレクタ１４１ａ，１４１ｂに
より、第１，第２のクロック信号１０３ａ，１０３ｂの
切り替えを行い、また、第１，２のリセット信号１１
２，１１３とを切り替えることにより、外部からの動作
を周期的に行っても、１６ビットバイナリカウンタ１１
１の出力は毎回変わることになり、悪意の第三者が非接
触型ＩＣカード１をリーダーライタ２に毎回同じように
近づけても、毎回異なる乱数を出力することとなる。そ
のため、より安全な乱数を生成し使用できることにな
る。
より、第１，第２のクロック信号１０３ａ，１０３ｂの
切り替えを行い、また、第１，２のリセット信号１１
２，１１３とを切り替えることにより、外部からの動作
を周期的に行っても、１６ビットバイナリカウンタ１１
１の出力は毎回変わることになり、悪意の第三者が非接
触型ＩＣカード１をリーダーライタ２に毎回同じように
近づけても、毎回異なる乱数を出力することとなる。そ
のため、より安全な乱数を生成し使用できることにな
る。
【００８２】
【発明の効果】以上のように本発明の半導体集積回路
は、リーダーライタから送られた信号をデータキャリア
の側で認識してデータキャリアが応答して信号を返信す
る非接触型情報システムにおいて前記データキャリアに
使用される半導体集積回路であって、リーダーライタか
ら送信された搬送波を受信して整流した出力電圧が規定
値を超えたタイミングから前記リーダーライタを認識す
るまでのクロック信号を計数して時間間隔を計数する乱
数発生回路と、前記リーダーライタを認識したタイミン
グの前記乱数発生回路の計数出力を自己の暗号化鍵を用
いて変換した乱数を前記リーダーライタに返送するロジ
ック回路部とを設けたので、データキャリアがリーダー
ライタの通信領域に入ってから、実際にリーダーライタ
のコマンドを受けるまでの時間を計測し、その値（測定
時間）を乱数値として用いることにより、データキャリ
アがリーダーライタ通信領域に入るたびに、完全に一様
で周期性の無い乱数を生成することができる。そのため
悪意のある第三者による攻撃に対して非常に偽造しにく
い、安全なデータキャリアを容易に実現することができ
る。
は、リーダーライタから送られた信号をデータキャリア
の側で認識してデータキャリアが応答して信号を返信す
る非接触型情報システムにおいて前記データキャリアに
使用される半導体集積回路であって、リーダーライタか
ら送信された搬送波を受信して整流した出力電圧が規定
値を超えたタイミングから前記リーダーライタを認識す
るまでのクロック信号を計数して時間間隔を計数する乱
数発生回路と、前記リーダーライタを認識したタイミン
グの前記乱数発生回路の計数出力を自己の暗号化鍵を用
いて変換した乱数を前記リーダーライタに返送するロジ
ック回路部とを設けたので、データキャリアがリーダー
ライタの通信領域に入ってから、実際にリーダーライタ
のコマンドを受けるまでの時間を計測し、その値（測定
時間）を乱数値として用いることにより、データキャリ
アがリーダーライタ通信領域に入るたびに、完全に一様
で周期性の無い乱数を生成することができる。そのため
悪意のある第三者による攻撃に対して非常に偽造しにく
い、安全なデータキャリアを容易に実現することができ
る。
【００８３】また、本発明はリーダーライタから送信さ
れた搬送波を受信して整流した出力電圧が第１の規定値
を超えたタイミングから前記リーダーライタを認識する
までの時間間隔を計数する第１の乱数発生回路と、リー
ダーライタから送信された搬送波を受信して整流した出
力電圧が第１の規定値を超えたタイミングから受信信号
から前記リーダーライタを認識するまでの時間間隔を計
数する第２の乱数発生回路と、前記リーダーライタを認
識したタイミングの前記第１，第２の乱数発生回路の計
数出力を自己の暗号化鍵を用いて変換した乱数を前記リ
ーダーライタに返送するロジック回路部とを設ける、あ
るいは、リーダーライタから送信された搬送波を受信し
て整流した出力電圧が規定値を超えたタイミングから前
記リーダーライタを認識するまでに第１のクロック信号
を計数して時間間隔を計数する第１の乱数発生回路と、
リーダーライタから送信された搬送波を受信して整流し
た出力電圧が規定値を超えたタイミングから前記リーダ
ーライタを認識するまでに前記第１のクロック信号とは
異なる第２のクロック信号を計数して時間間隔を計数す
る第２の乱数発生回路と、前記リーダーライタを認識し
たタイミングの前記第１，第２の乱数発生回路の計数出
力を自己の暗号化鍵を用いて変換した乱数を前記リーダ
ーライタに返送するロジック回路部とを設けたことによ
っても、同様に、安全なデータキャリアを容易に実現す
ることができる。
れた搬送波を受信して整流した出力電圧が第１の規定値
を超えたタイミングから前記リーダーライタを認識する
までの時間間隔を計数する第１の乱数発生回路と、リー
ダーライタから送信された搬送波を受信して整流した出
力電圧が第１の規定値を超えたタイミングから受信信号
から前記リーダーライタを認識するまでの時間間隔を計
数する第２の乱数発生回路と、前記リーダーライタを認
識したタイミングの前記第１，第２の乱数発生回路の計
数出力を自己の暗号化鍵を用いて変換した乱数を前記リ
ーダーライタに返送するロジック回路部とを設ける、あ
るいは、リーダーライタから送信された搬送波を受信し
て整流した出力電圧が規定値を超えたタイミングから前
記リーダーライタを認識するまでに第１のクロック信号
を計数して時間間隔を計数する第１の乱数発生回路と、
リーダーライタから送信された搬送波を受信して整流し
た出力電圧が規定値を超えたタイミングから前記リーダ
ーライタを認識するまでに前記第１のクロック信号とは
異なる第２のクロック信号を計数して時間間隔を計数す
る第２の乱数発生回路と、前記リーダーライタを認識し
たタイミングの前記第１，第２の乱数発生回路の計数出
力を自己の暗号化鍵を用いて変換した乱数を前記リーダ
ーライタに返送するロジック回路部とを設けたことによ
っても、同様に、安全なデータキャリアを容易に実現す
ることができる。
【図１】本発明の半導体集積回路の（実施の形態１）の
要部である乱数発生回路の構成図
要部である乱数発生回路の構成図
【図２】同実施の形態の非接触型ＩＣカードとリーダー
ライタの通信タイムチャート図
ライタの通信タイムチャート図
【図３】同実施の形態の電源電圧とリセット信号の非接
触ＩＣカードとリーダーライタとの距離依存性の説明図
触ＩＣカードとリーダーライタとの距離依存性の説明図
【図４】同実施の形態の図２に示す時間範囲Ａでの各信
号波形図
号波形図
【図５】同実施の形態の受信信号待ち時間の確率分布の
説明図
説明図
【図６】同実施の形態のＮビットバイナリカウンタの構
成図とタイミングチャート図
成図とタイミングチャート図
【図７】本発明の半導体集積回路の（実施の形態２）に
おける乱数発生回路の構成図
おける乱数発生回路の構成図
【図８】同実施の形態の第１，第２リセット信号の距離
依存性の説明図
依存性の説明図
【図９】同実施の形態の受信信号待ち時間Ｔ０１とＴ
０２の関係図
０２の関係図
【図１０】本発明の半導体集積回路の（実施の形態３）
における乱数発生回路の構成図
における乱数発生回路の構成図
【図１１】同実施の形態のクロック発生回路の構成図
【図１２】本発明の半導体集積回路の（実施の形態４）
における乱数発生回路の構成図
における乱数発生回路の構成図
【図１３】本発明の半導体集積回路の（実施の形態５）
における乱数発生回路の構成図
における乱数発生回路の構成図
【図１４】非接触型ＩＣカードシステムの概略図
【図１５】従来の非接触型ＩＣカードのブロック図
【図１６】従来の乱数発生回路（Ｍ系列乱数発生回路）
の構成図
の構成図
１ 非接触ＩＣカード（データキャリア）
２ リーダーライタ
３ ホスト機
５ 電磁波
１１ 非接触型ＩＣカード用ＬＳＩ
２１ ロジック回路部
２２ メモリ回路部
３０ 整流回路
３１ 電源回路
３２ クロック発生回路
３３ 復調回路
３５ リセット発生回路
３４ 変調回路
１０３ａ，１０３ｂ 第１，第２のクロック信号
１００ 乱数発生回路
Ｔ０，Ｔ０１，Ｔ０２ 時間間隔
１１１ａ，１１１ｂ 第１，第２の乱数発生回路
１２４ クロック発生回路
１３１ 並列直列変換回路
１３２ Ｍ系列乱数発生回路
１４１ａ，１４１ｂ 第１，第２のセレクタ回路
Claims (13)
- 【請求項１】リーダーライタから送られた信号をデータ
キャリアの側で認識してデータキャリアが応答して信号
を返信する非接触型情報システムにおいて前記データキ
ャリアに使用される半導体集積回路であって、 リーダーライタから送信された搬送波を受信して整流す
る整流回路と、 入力された受信信号を復調してデータを再生する復調回
路と、 前記整流回路の出力電圧が規定値を超えたタイミングか
ら前記リーダーライタを認識するまでのクロック信号を
計数して時間間隔を計数し乱数を発生する乱数発生回路
とを備えた半導体集積回路。 - 【請求項２】リーダーライタから送信された搬送波を受
信して整流する前記整流回路の出力信号を入力としてこ
の入力電圧が規定値を超えたタイミングを検出するリセ
ット発生回路を設け、乱数発生回路が前記リセット発生
回路の出力信号で計数を開始する請求項１記載の半導体
集積回路。 - 【請求項３】入力された受信信号を復調してデータを再
生する前記復調回路の復調信号あるいは前記受信信号に
含まれる同期信号を認識して乱数発生回路が前記計数を
終了する請求項１記載の半導体集積回路。 - 【請求項４】前記クロック信号がリーダーライタから送
信された搬送波をクロック発生回路によって分周して得
た同期型クロックである請求項１記載の半導体集積回
路。 - 【請求項５】前記乱数発生回路が生成する乱数を前記リ
ーダーライタに返送するロジック回路部を更に備えた請
求項１記載の半導体集積回路。 - 【請求項６】リーダーライタから送られた信号をデータ
キャリアの側で認識してデータキャリアが応答して信号
を返信する非接触型情報システムにおいて前記データキ
ャリアに使用される半導体集積回路であって、 リーダーライタから送信された搬送波を受信して整流す
る整流回路と、 入力された受信信号を復調してデータを再生する復調回
路と、 前記整流回路の出力電圧が第１の規定値を超えたタイミ
ングから前記リーダーライタを認識するまでの時間間隔
を計数し乱数を発生する第１の乱数発生回路と、 前記整流回路の出力電圧が第２の規定値を超えたタイミ
ングから前記リーダーライタを認識するまでの時間間隔
を計数し乱数を発生する第２の乱数発生回路とを備えた
半導体集積回路。 - 【請求項７】前記第１および第２の乱数発生回路が生成
する乱数を前記リーダーライタに返送するロジック回路
部を更に備えた請求項６記載の半導体集積回路。 - 【請求項８】リーダーライタから送られた信号をデータ
キャリアの側で認識してデータキャリアが応答して信号
を返信する非接触型情報システムにおいて前記データキ
ャリアに使用される半導体集積回路であって、 リーダーライタから送信された搬送波を受信して整流す
る整流回路と、 入力された受信信号を復調してデータを再生する復調回
路と、 前記整流回路の出力電圧が規定値を超えたタイミングか
ら前記リーダーライタを認識するまでに第１のクロック
信号を計数して時間間隔を計数し乱数を発生する第１の
乱数発生回路と、 リーダーライタから送信された搬送波を受信して整流し
た出力電圧が規定値を超えたタイミングから前記リーダ
ーライタを認識するまでに前記第１のクロック信号とは
異なる第２のクロック信号を計数して時間間隔を計数し
乱数を発生する第２の乱数発生回路とを備えた半導体集
積回路。 - 【請求項９】前記第１のクロック信号がリーダーライタ
から送信された搬送波をクロック発生回路によって分周
して得た同期型クロックであり、前記第２のクロック信
号が非同期のクロック発生回路が発生する非同期クロッ
クである請求項８記載の半導体集積回路。 - 【請求項１０】前記第１および第２の乱数発生回路が生
成する乱数を前記リーダーライタに返送するロジック回
路部を更に備えた請求項８記載の半導体集積回路。 - 【請求項１１】乱数発生回路で発生したビット並列の乱
数をビット直列に変換する並列直列変換回路と、 並列直列変換回路の乱数出力を初期値としてＭ系列の乱
数を発生するＭ系列乱数発生回路とを設けた請求項１，
請求項６，請求項８の何れかに記載の半導体集積回路。 - 【請求項１２】乱数発生回路をバイナリカウンタで構成
し、 前記バイナリカウンタが計数するクロック信号を選択す
る第１のセレクタ回路と、 前記バイナリカウンタをリセットするリセット信号を選
択する第２のセレクタ回路とを設けた請求項１，請求項
６，請求項８の何れかに記載の半導体集積回路。 - 【請求項１３】請求項１〜請求項１２のいずれかに記載
の半導体集積回路を搭載したデータキャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003002679A JP3748857B2 (ja) | 2002-01-25 | 2003-01-09 | 半導体集積回路とこれを搭載したデータキャリア |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-16263 | 2002-01-25 | ||
| JP2002016263 | 2002-01-25 | ||
| JP2003002679A JP3748857B2 (ja) | 2002-01-25 | 2003-01-09 | 半導体集積回路とこれを搭載したデータキャリア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003288577A true JP2003288577A (ja) | 2003-10-10 |
| JP3748857B2 JP3748857B2 (ja) | 2006-02-22 |
Family
ID=29253182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003002679A Expired - Fee Related JP3748857B2 (ja) | 2002-01-25 | 2003-01-09 | 半導体集積回路とこれを搭載したデータキャリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3748857B2 (ja) |
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|---|---|---|---|---|
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-
2003
- 2003-01-09 JP JP2003002679A patent/JP3748857B2/ja not_active Expired - Fee Related
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