JP2003280923A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 複数のバンクを使用するプログラムにおい
て、バンクを切り替えている期間割り込みを無効にする
手法において、プログラムサイズ、実行時間、割り込み
応答時間の縮小を行う。 【解決手段】 バンク機能の設定と割り込み許可禁止の
動作を同時に行う機構として、バンク有効無効を設定す
るフラグと割り込み有効無効を設定するフラグを備え
る。両フラグは同一アドレスの設定レジスタに配置され
る。あるいは、バンク有効無効を設定するレジスタと割
り込み有効無効を設定するレジスタを設け、命令をデコ
ードすることによって、上記レジスタの設定値を変更し
てバンク有効無効と割り込み有効無効を切り替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、効率的にバンク機
能を用いる機構を有するマイクロプロセッサに関するも
のである。

【０００２】

【従来の技術】複数のバンクを使用してプログラムを作
成する際、割り込み時に切り替えたバンクの一貫性を保
障する必要がある。従来では、バンクの一貫性を保障す
るための方法として、別のバンクをアクセスするために
バンクを切り替えている期間割り込みを無効にする手法
を用いていた。

【０００３】図１２は従来のマイクロプロセッサにおけ
る割り込み時のバンク値の一貫性を保障する手法を示し
ている。図１２において、符号１はバンクを用いたデー
タアクセスを示すバンクアクセスシーケンスの全体図を
示している。

【０００４】バンクアクセスシーケンス１中で、符号１
１は割り込み禁止工程であり、割り込み処理プログラム
の実行を抑制することによって、以降の工程でバンク番
号を設定することによる割り込み処理の不具合を回避し
ている。

【０００５】符号１２はバンク番号設定工程であり、デ
ータの置かれているバンク番号をバンク番号設定レジス
タに格納するための工程である。

【０００６】符号１３はバンク有効化工程であり、バン
ク番号設定工程１２で設定したバンク番号を有効にし、
以後のデータアクセスをバンク番号設定工程１２で設定
されたバンク番号のメモリに対してアクセスすることを
決定している。

【０００７】符号１４はバンクデータアクセス工程であ
り、バンク番号設定工程１２で設定したバンク番号が示
すメモリへのデータアクセスを行っている。

【０００８】符号１５はバンク無効化工程であり、これ
により、バンクメモリへのアクセスを無効にし、通常の
メモリアクセスへ復帰する。

【０００９】符号１６は割り込み許可工程であり、以降
のプログラムで割り込みの処理を許可する。

【００１０】以上のような処理によって、バンクメモリ
へのデータアクセス時の割り込み処理による不具合を回
避していた。

【００１１】

【発明が解決しようとする課題】しかしながら、バンク
を切り替えている期間、割り込みを無効にする手法で
は、別のバンクにあるデータをアクセスするたびにバン
ク番号設定レジスタへの値の設定と割り込み禁止、許可
の操作が必要となり、プログラムコードサイズと実行時
間が大きくなり、また割り込みを禁止することによっ
て、割り込み処理プログラムの応答時間が長くなるとい
う課題があった。

【００１２】

【課題を解決するための手段】本発明では、バンク機能
（有効無効、バンク番号、バンク番号の退避・復帰等）
の設定と割り込み許可禁止の動作を同時に行う機構を備
えることによって、プログラムのコードサイズと実行時
間を縮小できる。また、割り込み処理の応答性も改善す
ることができる。

【００１３】以下、請求項毎に説明する。

【００１４】請求項１記載のマイクロプロセッサは、同
一アドレスの設定レジスタに配置された第１および第２
のフラグを有し、第１のフラグに所定の値が設定された
ときに割り込み有効となり、第２のフラグに所定の値が
設定されたときにバンク無効となることを特徴とする。

【００１５】この構成によれば、バンク有効無効の設定
と割り込み許可禁止の動作を同時に行うことが可能とな
り、プログラムのコードサイズと実行時間を縮小でき
る。また、割り込み処理の応答性も改善することができ
る。

【００１６】請求項２記載のマイクロプロセッサは、請
求項１記載のマイクロプロセッサにおいて、割り込み有
効にするときに第１のフラグに設定される値とバンク無
効にするときに第２のフラグに設定される値とが同じ値
である。

【００１７】この構成によれば、請求項１記載のマイク
ロプロセッサと同様の作用を有する。

【００１８】請求項３記載のマイクロプロセッサは、バ
ンクの有効無効の切り替えを設定する第１のレジスタ
と、割り込みの有効無効を設定する第２のレジスタと、
第１および第２のレジスタを同時に設定するための命令
をデコードするデコーダとを備えている。

【００１９】この構成によれば、バンク有効無効の設定
と割り込み許可禁止の動作を同時に行うことが可能とな
り、プログラムのコードサイズと実行時間を縮小でき
る。また、割り込み処理の応答性も改善することができ
る。

【００２０】請求項４記載のマイクロプロセッサは、バ
ンクの有効無効の切り替えを設定する第１のレジスタ
と、割り込みの有効無効を設定する第２のレジスタと、
第１および第２のレジスタをバンク有効かつ割り込み無
効に設定を変更する第１の命令、および第１および第２
のレジスタをバンク無効かつ割り込み有効に設定を変更
する第２の命令をそれぞれデコードするデコーダとを備
えている。

【００２１】この構成によれば、バンク有効無効の設定
と割り込み許可禁止の動作を同時に行うことが可能とな
り、プログラムのコードサイズと実行時間を縮小でき
る。また、割り込み処理の応答性も改善することができ
る。

【００２２】請求項５記載のマイクロプロセッサは、バ
ンクの有効無効の切り替えを設定する第１のレジスタ
と、割り込みの有効無効を設定する第２のレジスタと、
第１および第２のレジスタの設定値を反転させる命令を
デコードするデコーダとを備えている。

【００２３】この構成によれば、バンクの有効無効の設
定と割り込み許可禁止の動作を同時に行うことが可能と
なり、プログラムのコードサイズと実行時間を縮小でき
る。また、割り込み処理の応答性も改善することができ
る。

【００２４】請求項６記載のマイクロプロセッサは、バ
ンク番号設定値を書き込み信号に応答して書き込むバン
ク番号設定用の第１のレジスタと、バンクの有効無効を
設定する第２のレジスタと、割り込みの有効無効を設定
する第３のレジスタと、バンク番号設定値と書き込み信
号とを入力として第２および第３のレジスタの設定値を
変更する制御信号を生成するデコーダとを備えている。

【００２５】この構成によれば、バンク有効無効および
バンク番号等のバンク機能の設定と割り込み許可禁止の
動作を同時に行うことが可能となり、プログラムのコー
ドサイズと実行時間を縮小できる。また、割り込み処理
の応答性も改善することができる。

【００２６】請求項７記載のマイクロプロセッサは、書
き込み信号に応答してバンク番号設定値の書き込みを行
うバンク番号設定用の第１のレジスタと、割り込みの有
効無効を設定する第２のレジスタと、第１のレジスタに
保持されている、以前のバンク番号設定値を退避するた
めの第３のレジスタと、バンク番号設定値と書き込み信
号とを入力として第２のレジスタの設定値を変更する第
１の制御信号と、以前のバンク番号設定値の退避・復帰
を制御する第２の制御信号とを生成するデコーダとを備
えている。

【００２７】この構成によれば、バンク番号設定および
以前のバンク番号の退避・復帰等のバンク機能の設定と
割り込み許可禁止の動作を同時に行うことが可能とな
り、プログラムのコードサイズと実行時間を縮小でき
る。また、割り込み処理の応答性も改善することができ
る。

【００２８】請求項８記載のマイクロプロセッサは、請
求項７記載のマイクロプロセッサにおいて、バンク番号
設定値と第３のレジスタに保持されているバンク番号退
避値との何れか一方を選択して第１のレジスタに与える
セレクタを第１のレジスタのデータ入力端に挿入し、第
２の制御信号でセレクタの選択動作を制御するようにし
ている。

【００２９】この構成によれば、請求項７と同様の作用
を有する。

【００３０】請求項９記載のマイクロプロセッサは、書
き込み信号に応答してバンク番号設定値の書き込みを行
うバンク番号設定用の第１のレジスタと、割り込みの有
効無効を設定する第２のレジスタと、第１のレジスタに
保持されている、以前のバンク番号設定値を複数個退避
するためのメモリと、以前のバンク番号設定値をメモリ
に退避するためのアドレスを保持するアドレスレジスタ
と、メモリへの以前のバンク番号設定値の退避個数の増
減に応じてアドレスレジスタの保持するアドレス値を変
更する回路手段と、バンク番号設定値と書き込み信号と
を入力として第２のレジスタの設定値を変更する第１の
制御信号と、以前のバンク番号設定値の退避・復帰を制
御する第２の制御信号と、アドレス値を変更する回路手
段の動作を制御する第３の制御信号を生成するデコーダ
とを備えている。

【００３１】この構成によれば、バンク番号設定および
以前のバンク番号の退避・復帰等のバンク機能の設定と
割り込み許可禁止の動作を同時に行うことが可能とな
り、プログラムのコードサイズと実行時間を縮小でき
る。また、割り込み処理の応答性も改善することができ
る。また、以前のバンク番号を複数個、退避・復帰可能
であり、元のバンクに復帰させるまでに複数回のバンク
切替を行うことが可能である。

【００３２】また、元のバンクに復帰させるまでに、複
数回のバンク切替が可能になると、以下のような作用効
果が得られる。１つのプログラム中で複数のバンクを用
いる場合、例えばサブルーチンＡとサブルーチンＢとで
別のバンク領域を使用している場合、サブルーチンＡか
らサブルーチンＢを呼び出した時、サブルーチンＢ内で
使用していたバンク番号を設定するだけで以前のバンク
番号が退避されるため、明示的にバンク番号の退避処理
を行うよりもコードサイズ、実行時間が縮小できる。退
避用メモリが複数個あると、サブルーチンＢがさらにサ
ブルーチンＣを呼び出すといったように多重のサブルー
チン呼び出しをバンク番号の退避復帰なしに行うことが
できる。

【００３３】請求項１０記載のマイクロプロセッサは、
請求項９記載のマイクロプロセッサにおいて、バンク番
号設定値とメモリに保持されているバンク番号退避値と
の何れか一方を選択して第１のレジスタに与えるセレク
タを第１のレジスタのデータ入力端に挿入し、第２の制
御信号でセレクタの選択動作を制御するようにしてい
る。

【００３４】この構成によれば、請求項９と同様の作用
を有する。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００３６】図１は本発明の第１の実施の形態における
マイクロプロセッサのバンクアクセス手法を示してい
る。図１において、符号２はバンクアクセスシーケンス
であり、バンクアクセスの方法の全体を示している。

【００３７】符号２１はバンク有効かつ割り込み禁止工
程であり、この工程によってバンク番号の有効化処理と
割り込みの禁止設定処理とを同時に行っている。

【００３８】符号２２はバンク番号設定工程であり、デ
ータの置かれているバンク番号をバンク番号設定レジス
タに格納するための工程である。

【００３９】符号２３はバンクデータアクセス工程であ
り、バンク番号設定工程２２で設定したバンク番号の示
すメモリへのデータアクセスを行っている。

【００４０】符号２４はバンク無効かつ割り込み許可工
程であり、この工程によって設定したバンク番号の無効
化処理と割り込みの許可設定処理とを同時に行ってい
る。

【００４１】図３(ａ)は、バンク有効かつ割り込み禁止
工程２１においてバンク番号の有効化処理と割り込みの
禁止設定処理との同時処理を実現し、バンク無効かつ割
り込み許可工程２４においてバンク番号の無効化処理と
割り込みの許可設定処理との同時処理を実現するための
ハードウェア構成である、マイクロプロセッサのバンク
・割り込み設定レジスタの一例を示している。図３
（ａ）において、符号４は設定レジスタであり、割り込
みの有効処理とバンクの無効化処理の設定を行うフラグ
が格納されている。符号４１は割り込み有効フラグであ
り、割り込みの有効無効を切り替える。符号４２はバン
ク無効化フラグであり、バンクの有効無効を切り替え
る。つまり、割り込み有効フラグ４１とバンク無効化フ
ラグ４２は、同一アドレスの設定レジスタ４に配置され
ている。

【００４２】図３(ｂ)は割り込み有効フラグ４１とバン
ク無効化フラグ４２の符号化の状態を示している。割り
込み有効フラグ４１に関しては、本実施の形態では値１
を設定すると割り込み有効になり、値０を設定すると割
り込みが無効になる。バンク無効化フラグ４２に関して
は、本実施の形態では値１を設定するとバンク番号設定
が無効になり、値０を設定するとバンク番号設定が有効
となる。

【００４３】なお、上記の説明とは逆に、割り込み有効
フラグ４１に関しては、値０を設定すると割り込み有効
になり、値１を設定すると割り込みが無効になり、バン
ク無効化フラグ４２に関しては、値０を設定するとバン
ク番号設定が無効になり、値１を設定するとバンク番号
設定が有効となるようにしてもよい。

【００４４】上記のような設定レジスタ４を備え、図３
(ｂ)のような符号化を行うことによって、バンク有効か
つ割り込み禁止工程２１のようなバンク有効かつ割り込
み禁止の同時処理や、バンク無効かつ割り込み許可工程
２４のようなバンク無効かつ割り込み許可の同時処理
を、ＡＮＤ命令とＯＲ命令のような一般的なプロセッサ
の命令の１命令で容易に行うことができる。

【００４５】例えば、割り込み有効フラグ４１に関して
は、値１を設定すると割り込み有効になり、値０を設定
すると割り込みが無効になり、バンク無効化フラグ４２
に関しては、値１を設定するとバンク番号設定が無効に
なり、値０を設定するとバンク番号設定が有効となるよ
うな構成の場合、ＡＮＤ命令とＯＲ命令は以下のように
なる。すなわち、割り込み許可かつバンク無効にする場
合、同レジスタの他のビットに影響を与えずに設定を変
更する場合、“ＯＲ ０ｘｃ０，Ｒ”命令により実行可
能である。上記のＯＲ命令で、Ｒは設定レジスタであ
り、その意味は、設定レジスタＲの値と１６進数ｃ０と
のＯＲをとり、設定レジスタＲに代入することを意味す
る。

【００４６】また、“ＡＮＤ ０ｘ３ｆ，Ｒ”命令の実
行によって割り込み禁止かつバンク有効にすることが可
能である。このＡＮＤ命令の意味は、設定レジスタＲの
値と１６進数３ｆとのＡＮＤをとり、設定レジスタＲに
代入することを意味する。

【００４７】つまり、上記のように値を設定すること
で、フラグを設定する設定レジスタ４の他のビットに影
響を与えずに、１つの命令で両方の設定の変更を実現で
きる。

【００４８】なお、割り込み有効フラグ４１が値１で割
り込み有効になり、バンク無効化フラグ４２が値１でバ
ンク有効になるような符号化の形態では、上記のよう
に、一般的なマイクロプロセッサに備わっているような
ＡＮＤ命令、ＯＲ命令のような一般的な命令の一命令
で、上記のような割り込み有効かつバンク無効のような
処理を行うことはできない。しかし、レジスタの他のビ
ットを使用しないものとすれば、上記のような処理を行
うことは可能である。以下の実施の形態では、上記のよ
うな制限はない。

【００４９】図４はバンク有効かつ割り込み禁止工程２
１における同時処理とバンク無効かつ割り込み許可工程
２４における同時処理を実現するためのもう一つのハー
ドウェア構成である、マイクロプロセッサのバンク・割
り込み設定回路の一例を示している。図４において、符
号５１はインストラクションレジスタであり、メモリか
らフェッチされた命令コードが格納される。符号５２は
インストラクションデコーダであり、インストラクショ
ンレジスタ５１に格納された命令コードをデコードし、
インストラクションレジスタ５１に格納された命令コー
ドに応じた制御信号を送出する回路である。

【００５０】符号５３はバンク無効化レジスタであり、
本レジスタに設定された値によりバンクの有効無効を切
り替える。符号５３１はバンク無効化レジスタセット信
号であり、本信号が値１のときにバンク無効化レジスタ
５３がセットされる。符号５３２はバンク無効化レジス
タクリア信号であり、本信号が値１のときにバンク無効
化レジスタ５３がクリアされる。

【００５１】符号５４は割り込み有効レジスタであり、
本レジスタに設定された値により割り込みの有効無効を
切り替える。符号５４１は割り込み有効レジスタセット
信号であり、本信号が値１のときに割り込み有効レジス
タ５４がセットされる。符号５４２は割り込み有効レジ
スタクリア信号であり、本信号が値１のときに割り込み
有効レジスタ５４がクリアされる。

【００５２】図５はインストラクションデコーダ５２の
動作の一部を示す真理値表であり、インストラクション
レジスタ５１に格納された命令コードを入力として、そ
れに対する制御信号線５３１、５３２、５４１、５４２
の動作を表している。本実施の形態では、バンク無効化
割り込み有効化命令（ＤＢＥＩ）に割り付けられた命令
コードを“１０”とし、バンク有効化割り込み無効化命
令（ＥＢＤＩ）を“２０”とした場合を示している。

【００５３】図４および図５のようなハードウェアを備
えることによって、バンク有効かつ割り込み禁止工程２
１とバンク無効かつ割り込み許可工程２４における同時
処理を、特別な小さな命令コードに割り当てることがで
きる。したがって、バンク有効無効の設定と割り込み許
可禁止の動作を同時に行うことが可能となり、プログラ
ムのコードサイズと実行時間を小さくすることができ
る。また、割り込み処理の応答性も改善することができ
る。

【００５４】なお、上記の実施の形態では、バンク無効
化割り込み有効化命令（ＤＢＥＩ）およびバンク有効化
割り込み無効化命令（ＥＢＤＩ）の２つの命令コードを
インストラクションデコーダ５２でデコードする構成に
していたが、バンク無効化レジスタ５３と割り込み有効
レジスタ５４の設定値をともに反転させる一つの命令コ
ードのみをデコードする回路でもよい。

【００５５】図２は本発明の第２の実施の形態における
マイクロプロセッサのバンクアクセス手法を示してい
る。図２において、符号３はバンクアクセスシーケンス
であり、バンクアクセスの方法の全体を示している。

【００５６】符号３１はバンク番号設定かつ割り込み禁
止工程であり、この工程によってバンク番号の設定処理
およびバンクの有効化と割り込みの禁止設定を同時に行
っている。

【００５７】符号３２はバンクデータアクセス工程であ
り、バンク番号設定かつ割り込み禁止工程３１で設定し
たバンク番号の示すメモリへのデータアクセスを行って
いる。

【００５８】符号３３はバンク番号復帰かつ割り込み許
可工程であり、この工程によってバンクアクセスシーケ
ンス３の前に設定していたバンク番号の復帰処理とバン
クの無効化と割り込み許可処理を同時に行っている。

【００５９】図６はバンク番号設定かつ割り込み禁止工
程３１における同時処理およびバンク番号復帰かつ割り
込み許可工程３３における同時処理を実現するためのハ
ードウェア構成である、マイクロプロセッサのバンク・
割り込み設定回路の一例を示している。図６において、
符号６１はインストラクションレジスタであり、メモリ
からフェッチされた命令コードが格納される。

【００６０】符号６２はインストラクションデコーダで
あり、インストラクションレジスタ６１に格納された命
令コードをデコードし、格納された命令コードに応じた
制御信号を送出する回路である。

【００６１】符号６３はバンク無効化レジスタであり、
本レジスタに設定された値によりバンクの有効無効を切
り替える。符号６３１はバンク無効化レジスタセット信
号であり、本信号が値１のときにバンク無効化レジスタ
６３がセットされる。符号６３２はバンク無効化レジス
タクリア信号であり、本信号が値１のときにバンク無効
化レジスタ６３がクリアされる。

【００６２】符号６４は割り込み有効レジスタであり、
本レジスタに設定された値により割り込みの有効無効を
切り替える。符号６４１は割り込み有効レジスタセット
信号であり、本信号が値１のときに割り込み有効レジス
タ６４がセットされる。符号６４２は割り込み有効レジ
スタクリア信号であり、本信号が値１のときに割り込み
有効レジスタ６４がクリアされる。

【００６３】符号６５はバンク番号設定レジスタであ
り、データアクセスするバンク番号を格納するレジスタ
である。符号６５１はバンク番号データバスであり、バ
ンク番号設定レジスタ６５に設定されるバンク番号を伝
達する信号線である。符号６５２はバンク番号設定レジ
スタライトイネーブル信号であり、本信号が値１のとき
にバンク番号設定レジスタ６５にバンク番号データバス
６５１のバンク番号が格納される。

【００６４】符号６６はバンク番号デコーダであり、バ
ンク番号データバス６５１とバンク番号設定レジスタラ
イトイネーブル信号６５２の値から制御信号であるバン
ク無効化レジスタセット信号６３１とバンク無効化レジ
スタクリア信号６３２と割り込み有効レジスタセット信
号６４１と割り込み有効レジスタクリア信号６４２とを
生成する。

【００６５】図７はバンク番号デコーダ６６の動作を示
した真理値表である。本実施の形態では、データバス６
５１は２ビットとなっており、このうち値１，２，３を
バンクの切り替えに使用し、値０をバンク無効化を示す
符号として使用している。

【００６６】本構成によって、バンク番号の設定とバン
ク無効有効の切り替え、割り込み有効無効の切り替えを
同時に実行でき、コードサイズ、実行時間、割り込みの
応答時間を小さくすることができる。

【００６７】図８はバンク番号設定かつ割り込み禁止工
程３１における同時処理およびバンク番号復帰かつ割り
込み許可工程３３における同時処理を実現するための別
のハードウェア構成である、マイクロプロセッサのバン
ク番号退避レジスタ付バンク・割り込み設定回路の一例
を示している。図８において、符号７１はインストラク
ションレジスタであり、メモリからフェッチされた命令
コードが格納される。

【００６８】符号７２はインストラクションデコーダで
あり、インストラクションレジスタ７１に格納された命
令コードをデコードし、格納された命令コードに応じた
制御信号を送出する回路である。

【００６９】符号７３はバンク番号退避メモリ（レジス
タ）であり、バンク番号設定レジスタ７５の設定値を一
時的に退避するためのメモリである。符号７３１はバン
ク番号退避メモリライトイネーブル信号であり、値１の
ときにバンク番号退避メモリ７３に退避すべきバンク番
号が格納される。

【００７０】符号７４は割り込み有効レジスタであり、
本レジスタに設定された値により割り込みの有効無効を
切り替える。符号７４１は割り込み有効レジスタセット
信号であり、本信号が値１のときに割り込み有効レジス
タ７４がセットされる。符号７４２は割り込み有効レジ
スタクリア信号であり、本信号が値１のときに割り込み
有効レジスタ７４がクリアされる。

【００７１】バンク番号設定レジスタ７５は、データア
クセスするバンク番号を格納するレジスタである。符号
７５１はバンク番号設定レジスタライトイネーブル信号
であり、本信号が値１のときにバンク番号設定レジスタ
７５にバンク番号が格納される。

【００７２】符号７６はバンク番号デコーダであり、バ
ンク番号設定レジスタライトイネーブル信号７５１とバ
ンク番号設定データ用バス７７２の値から制御信号であ
るバンク番号選択信号７７１とバンク番号退避メモリラ
イトイネーブル信号７３１と割り込み有効レジスタセッ
ト信号７４１と割り込み有効レジスタクリア信号７４２
を生成する。

【００７３】符号７７はセレクタであり、バンク番号設
定レジスタ７５に格納するバンク番号の設定または退避
された値の復帰を選択する。符号７７１はバンク番号選
択信号であり、値０のときにバンク番号設定データ用バ
ス７７２が選択され、したがってバンク番号設定データ
用バス７７２を通して送られたバンク番号が選択され、
値１のときにバンク番号退避データ用バス７７３が選択
され、したがってバンク番号退避メモリ７３に退避され
たバンク番号が選択される。

【００７４】バンク番号設定データ用バス７７２は、バ
ンク番号設定レジスタ７５に設定されるバンク番号を伝
達する信号線である。バンク番号退避データ用バス７７
３は、バンク番号退避メモリ７３に退避されたバンク番
号をセレクタ７７に伝達する信号線である。符号７７４
はバンク番号選択結果であり、バンク番号をセレクタ７
７で選択された結果の値を出力している。

【００７５】図９はバンク番号デコーダ７６の動作を示
した真理値表である。本実施の形態では、バンク番号設
定レジスタ７５は２ビットとなっており、このうち値
０，１，２をバンク番号の指定に使用し、値３を退避さ
れた以前のバンクの設定値を復帰させる符号として用い
ている。

【００７６】ここで、バンクの有効・無効とバンク番号
の退避・復帰との関係について説明する。バンク番号の
退避・復帰ができると、バンクの有効・無効の設定の必
要はない。バンクの有効・無効フラグの場合、バンクの
無効時にデータアクセスすると、予めハードウェアで決
められたバンク番号のデフォルト値を使うことになる
が、退避復帰を用いる場合、デフォルト値をユーザーが
任意に決めることができる。復帰処理によって前に設定
した値に戻る。

【００７７】本バンク番号デコーダ７６によって、バン
ク番号０，１，２いずれの領域から別のバンクに設定を
変更した場合でも、バンク番号３を設定することによっ
て、前回のバンク番号に復帰することができる。

【００７８】この構成によれば、バンク番号設定および
以前のバンク番号の退避・復帰等のバンク機能の設定と
割り込み許可禁止の動作を同時に行うことが可能とな
り、プログラムのコードサイズと実行時間を縮小でき
る。また、割り込み処理の応答性も改善することができ
る。

【００７９】図１０はバンク番号設定かつ割り込み禁止
工程３１における同時処理およびバンク番号復帰かつ割
り込み許可工程３３における同時処理を実現するための
さらに別のハードウェア構成である、マイクロプロセッ
サのバンク番号退避メモリ付バンク・割り込み設定回路
の一例を示している。図１０において、符号８１はイン
ストラクションレジスタであり、メモリからフェッチさ
れた命令コードが格納される。

【００８０】符号８２はインストラクションデコーダで
あり、インストラクションレジスタ８１に格納された命
令コードをデコードし、格納された命令コードに応じた
制御信号を送出する回路である。

【００８１】符号８３はバンク番号退避メモリであり、
バンク番号設定レジスタ８５の設定値を一時的に退避す
るためのメモリである。本メモリは複数、例えば４個の
設定値を格納することができるようアドレス指定（０，
１，２，３）ができるようになっている。符号８３１は
バンク番号退避メモリライトイネーブル信号であり、値
１のときにバンク番号退避メモリ８３に退避するバンク
番号が格納される。符号８３２はバンク番号退避メモリ
アドレス信号であり、バンク番号退避メモリ８３のメモ
リのアドレスを指定することができる。

【００８２】符号８４は割り込み有効レジスタであり、
本レジスタに設定された値により割り込みの有効無効を
切り替える。符号８４１は割り込み有効レジスタセット
信号であり、本信号が値１のときに割り込み有効レジス
タ８４がセットされる。符号８４２は割り込み有効レジ
スタクリア信号であり、本信号が値１のときに割り込み
有効レジスタ８４がクリアされる。

【００８３】バンク番号設定レジスタ８５は、データア
クセスするバンク番号を格納するレジスタである。符号
８５１はバンク番号設定レジスタライトイネーブル信号
であり、本信号が値１のときにバンク番号設定レジスタ
８５にバンク番号が格納される。

【００８４】符号８６はバンク番号デコーダであり、バ
ンク番号設定レジスタライトイネーブル信号８５１とバ
ンク番号設定データ用バス８７２の値とアドレスレジス
タ８８から出力されるアドレス値８６１とから制御信号
であるバンク番号選択信号８７１とバンク番号退避メモ
リライトイネーブル信号８３１と加減算選択信号８９１
と割り込み有効レジスタセット信号８４１と割り込み有
効レジスタクリア信号８４２とを生成する。符号８６１
はアドレス値であり、アドレスレジスタ８８の値をデコ
ーダ８６へ伝達している。

【００８５】符号８７はバンク番号セレクタであり、バ
ンク番号設定レジスタ８５に格納するバンク番号の設定
または退避された値の復帰を選択する。バンク番号選択
信号８７１は、値０のときにバンク番号設定データ用バ
ス８７２が選択され、したがってバンク番号設定データ
用バス８７２を通して送られたバンク番号が選択され、
値１のときにバンク番号退避データ用バス８７３が選択
され、したがってバンク番号退避メモリ８３に退避され
てアドレスで指定されたバンク番号が選択される。バン
ク番号設定データ用バス８７２は、バンク番号設定レジ
スタ８５に設定されるバンク番号を伝達する信号線であ
る。バンク番号退避データ用バス８７３は、バンク番号
退避メモリ８３に退避されたバンク番号をセレクタ８７
に伝達する信号線である。符号８７４はバンク番号選択
結果であり、バンク番号セレクタ８７で選択された結果
の値を出力している。

【００８６】アドレスレジスタ８８は、バンク番号退避
メモリ８３のアドレスを保持している。

【００８７】符号８９は演算器を構成する加減算器であ
り、アドレスレジスタ８８の値を演算する。加減算器８
９は、制御信号である加減算選択信号８９１によって加
算と減算を切り替えることができる。加減算器８９は、
加減算選択信号８９１が値０のときに加算を行い、値１
のときに減算を行う。なお、加減算器８９の代わりにデ
コーダを用いても同様の機能を実現することができる。
このような回路をアドレス値を変更する回路手段と称し
ている。

【００８８】符号８ａはアドレスセレクタであり、バン
ク退避メモリ８３へ与えるアドレスを選択している。制
御信号である加減算選択信号８９が値０のときに加減算
器８９の値を選択し、値１のときにアドレスレジスタ８
８の値を選択する。

【００８９】図１１はデコーダ８６の動作を示す真理値
表である。

【００９０】本実施の形態では、バンク番号設定レジス
タ８５は２ビットとなっており、このうち値０，１，２
をバンク番号の指定に使用し、値３を退避された以前の
バンクの設定値を復帰させる符号として用いている。こ
の例では、アドレス値８６１がバンク番号デコーダ８６
に入力されており、アドレスレジスタ８８のアドレス値
が初期値の０に復帰するまで、割り込み有効レジスタセ
ット信号８４１が出力されないようになっている。つま
り、退避したバンク番号がすべて復帰されたときに初め
て割り込み有効レジスタセット信号８４１が出力され、
割り込みが有効となる。この点が、図８および図９の実
施の形態の構成との違いである。

【００９１】本実施の形態ではバンク番号退避メモリ８
３を複数備えることによって、複数回バンクを切り替え
ることを可能にし、元のバンクへと復帰するまで割り込
み無効状態とすることができる。

【００９２】ここで、アドレスレジスタ８８、加減算器
８９、セレクタ８ａに関連する動作について説明する。
加減算器選択信号８９１は、バンク番号を設定する時、
すなわちバンク番号値０，１，２を書き込んだ時は加算
となり、バンク番号を復帰させる時、すなわちバンク番
号３を書き込む時は減算となるように動作を選択する信
号である。バンク番号を設定するとき、バンク番号退避
用メモリを指し示すアドレス値は、アドレスレジスタ８
８の値に１を加算した値がセレクタ８ａにより選択され
る。退避されるバンク番号が、加算されたアドレス値が
指し示すバンク番号退避メモリ番地に退避される。次サ
イクルでアドレス８８には、１加算された値が記憶され
る。

【００９３】バンク番号を復帰させるとき、セレクタ８
ａはアドレスレジスタ８８の出力を選択し、アドレスレ
ジスタ８８に記憶されているアドレス値が指し示すバン
ク退避メモリに記憶されているバンク番号がバンク番号
退避データ用バス８７３を通り、バンク番号設定レジス
タ８５に復帰される。次サイクルで加減算器８９の値か
ら１減算された値をアドレスレジスタ８８に記憶する。

【００９４】上記の動作により複数個のバンク番号退避
処理を実現している。上記の回路は、ポストインクリメ
ントプリデクリメントのスタック動作を行う回路と等価
のものであり、アドレスレジスタ８８はスタックポイン
タということもできる。

【００９５】この構成によれば、バンク番号設定および
以前のバンク番号の退避・復帰等のバンク機能の設定と
割り込み許可禁止の動作を同時に行うことが可能とな
り、プログラムのコードサイズと実行時間を縮小でき
る。また、割り込み処理の応答性も改善することができ
る。また、以前のバンク番号を複数個、退避・復帰可能
であり、元のバンクに復帰させるまでに複数回のバンク
切替を行うことが可能である。

【００９６】

【発明の効果】本発明の請求項１〜５記載のマイクロプ
ロセッサによれば、バンク有効無効の設定と割り込み許
可禁止の動作を同時に行うことが可能となり、プログラ
ムのコードサイズと実行時間を縮小できる。また、割り
込み処理の応答性も改善することができる。

【００９７】本請求項の請求項６記載のマイクロプロセ
ッサによれば、バンク有効無効およびバンク番号等のバ
ンク機能の設定と割り込み許可禁止の動作を同時に行う
ことが可能となり、プログラムのコードサイズと実行時
間を縮小できる。また、割り込み処理の応答性も改善す
ることができる。

【００９８】本請求項の請求項７，８記載のマイクロプ
ロセッサによれば、バンク番号設定および以前のバンク
番号の退避・復帰等のバンク機能の設定と割り込み許可
禁止の動作を同時に行うことが可能となり、プログラム
のコードサイズと実行時間を縮小できる。また、割り込
み処理の応答性も改善することができる。

【００９９】本請求項の請求項９，１０記載のマイクロ
プロセッサによれば、バンク番号設定および以前のバン
ク番号の退避・復帰等のバンク機能の設定と割り込み許
可禁止の動作を同時に行うことが可能となり、プログラ
ムのコードサイズと実行時間を縮小できる。また、割り
込み処理の応答性も改善することができる。また、以前
のバンク番号を複数個、退避・復帰可能であり、元のバ
ンクに復帰させるまでに複数回のバンク切替を行うこと
が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のマイクロプロセッ
サにおけるバンクアクセス手法を示すフローチャートで
ある。

【図２】本発明の第２の実施の形態のマイクロプロセッ
サにおけるバンクアクセス手法を示すフローチャートで
ある。

【図３】(ａ)は本発明の第１の実施の形態のマイクロプ
ロセッサにおけるバンク・割り込み設定レジスタの一例
を示す模式図、(ｂ)は同じくレジスタ設定値を示す模式
図である。

【図４】本発明の第１の実施の形態のマイクロプロセッ
サにおけるバンク・割り込み設定回路の一例を示すブロ
ック図である。

【図５】図４のデコーダ真理値表を示す説明図である。

【図６】本発明の第２の実施の形態のマイクロプロセッ
サにおけるバンク・割り込み設定回路の一例を示すブロ
ック図である。

【図７】図６のデコーダ真理値表を示す説明図である。

【図８】本発明の第２の実施の形態のマイクロプロセッ
サにおけるバンク番号退避レジスタ付バンク・割り込み
設定回路の一例を示すブロック図である。

【図９】図８のデコーダ真理値表を示す説明図である。

【図１０】本発明の第２の実施の形態のマイクロプロセ
ッサにおけるバンク番号退避メモリ付バンク・割り込み
設定回路の一例を示すブロック図である。

【図１１】図１０のデコーダ真理値表を示す説明図であ
る。

【図１２】従来のマイクロプロセッサにおけるバンクア
クセス手法を示すフローチャートである。

【符号の説明】

１ バンクアクセスシーケンス １１ 割り込み禁止工程 １２ バンク番号設定工程 １３ バンク有効化工程 １４ バンクデータアクセス工程 １５ バンク無効化工程 １６ 割り込み許可工程 ２ バンクアクセスシーケンス ２１ バンク有効かつ割り込み禁止工程 ２２ バンク番号設定工程 ２３ バンクデータアクセス工程 ２４ バンク無効かつ割り込み許可工程 ３ バンクアクセスシーケンス ３１ バンク番号設定かつ割り込み禁止工程 ３２ バンクデータアクセス工程 ３３ バンク番号復帰かつ割り込み許可工程 ４ 設定レジスタ ４１ 割り込み有効フラグ ４２ バンク無効化フラグ ５１ インストラクションレジスタ ５２ インストラクションデコーダ ５３ バンク無効化レジスタ ５３１ バンク無効化レジスタセット信号 ５３２ バンク無効化レジスタクリア信号 ５４ 割り込み有効レジスタ ５４１ 割り込み有効レジスタセット信号 ５４２ 割り込み有効レジスタクリア信号 ６１ インストラクションレジスタ ６２ インストラクションデコーダ ６３ バンク無効化レジスタ ６３１ バンク無効化レジスタセット信号 ６３２ バンク無効化レジスタクリア信号 ６４ 割り込み有効レジスタ ６４１ 割り込み有効レジスタセット信号 ６４２ 割り込み有効レジスタクリア信号 ６５ バンク番号設定レジスタ ６５１ バンク番号データバス ６５２ バンク番号設定レジスタライトイネーブル信
号 ６６ バンク番号デコーダ ７１ インストラクションレジスタ ７２ インストラクションデコーダ ７３ バンク番号退避メモリ ７３１ バンク番号退避メモリライトイネーブル信号 ７４ 割り込み有効レジスタ ７４１ 割り込み有効レジスタセット信号 ７４２ 割り込み有効レジスタクリア信号 ７５ バンク番号設定レジスタ ７５１ バンク番号設定レジスタライトイネーブル信
号 ７６ バンク番号デコーダ ７７ セレクタ ７７１ バンク番号選択信号 ７７２ バンク番号設定データ用バス ７７３ バンク番号退避データ用バス ７７４ バンク番号選択結果 ８１ インストラクションレジスタ ８２ インストラクションデコーダ ８３ バンク番号退避メモリ ８３１ バンク番号退避メモリライトイネーブル信号 ８３２ バンク番号退避メモリアドレス信号 ８４ 割り込み有効レジスタ ８４１ 割り込み有効レジスタセット信号 ８４２ 割り込み有効レジスタクリア信号 ８５ バンク番号設定レジスタ ８５１ バンク番号設定レジスタライトイネーブル信
号 ８６ バンク番号デコーダ ８６１ アドレス値 ８７ バンク番号セレクタ ８７１ バンク番号選択信号 ８７２ バンク番号設定データ用バス ８７３ バンク番号退避データ用バス ８７４ バンク番号選択結果 ８８ アドレスレジスタ ８９ 加減算器 ８９１ 加算減算選択信号 ８ａ アドレスセレクタ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 同一アドレスの設定レジスタに配置され
   た第１および第２のフラグを有し、前記第１のフラグに
   所定の値が設定されたときに割り込み有効となり、前記
   第２のフラグに所定の値が設定されたときにバンク無効
   となることを特徴とするマイクロプロセッサ。
2. 【請求項２】 割り込み有効にするときに第１のフラグ
   に設定される値とバンク無効にするときに第２のフラグ
   に設定される値とが同じ値である請求項１記載のマイク
   ロプロセッサ。
3. 【請求項３】 バンクの有効無効の切り替えを設定する
   第１のレジスタと、割り込みの有効無効を設定する第２
   のレジスタと、前記第１および第２のレジスタを同時に
   設定するための命令をデコードするデコーダとを備えた
   マイクロプロセッサ。
4. 【請求項４】 バンクの有効無効の切り替えを設定する
   第１のレジスタと、割り込みの有効無効を設定する第２
   のレジスタと、前記第１および第２のレジスタをバンク
   有効かつ割り込み無効に設定を変更する第１の命令、お
   よび前記第１および第２のレジスタをバンク無効かつ割
   り込み有効に設定を変更する第２の命令をそれぞれデコ
   ードするデコーダとを備えたマイクロプロセッサ。
5. 【請求項５】 バンクの有効無効の切り替えを設定する
   第１のレジスタと、割り込みの有効無効を設定する第２
   のレジスタと、前記第１および第２のレジスタの設定値
   を反転させる命令をデコードするデコーダとを備えたマ
   イクロプロセッサ。
6. 【請求項６】 バンク番号設定値を書き込み信号に応答
   して書き込むバンク番号設定用の第１のレジスタと、バ
   ンクの有効無効を設定する第２のレジスタと、割り込み
   の有効無効を設定する第３のレジスタと、前記バンク番
   号設定値と前記書き込み信号とを入力として前記第２お
   よび第３のレジスタの設定値を変更する制御信号を生成
   するデコーダとを備えたマイクロプロセッサ。
7. 【請求項７】 書き込み信号に応答してバンク番号設定
   値の書き込みを行うバンク番号設定用の第１のレジスタ
   と、割り込みの有効無効を設定する第２のレジスタと、
   前記第１のレジスタに保持されている、以前のバンク番
   号設定値を退避するための第３のレジスタと、前記バン
   ク番号設定値と前記書き込み信号とを入力として前記第
   ２のレジスタの設定値を変更する第１の制御信号と、前
   記以前のバンク番号設定値の退避・復帰を制御する第２
   の制御信号とを生成するデコーダとを備えたマイクロプ
   ロセッサ。
8. 【請求項８】 バンク番号設定値と第３のレジスタに保
   持されているバンク番号退避値との何れか一方を選択し
   て第１のレジスタに与えるセレクタを第１のレジスタの
   データ入力端に挿入し、第２の制御信号で前記セレクタ
   の選択動作を制御するようにしている請求項７記載のマ
   イクロプロセッサ。
9. 【請求項９】 書き込み信号に応答してバンク番号設定
   値の書き込みを行うバンク番号設定用の第１のレジスタ
   と、割り込みの有効無効を設定する第２のレジスタと、
   前記第１のレジスタに保持されている、以前のバンク番
   号設定値を複数個退避するためのメモリと、以前のバン
   ク番号設定値を前記メモリに退避するためのアドレスを
   保持するアドレスレジスタと、前記メモリへの前記以前
   のバンク番号設定値の退避個数の増減に応じて前記アド
   レスレジスタの保持するアドレス値を変更する回路手段
   と、前記バンク番号設定値と前記書き込み信号とを入力
   として前記第２のレジスタの設定値を変更する第１の制
   御信号と、前記以前のバンク番号設定値の退避・復帰を
   制御する第２の制御信号と、前記アドレス値を変更する
   回路手段の動作を制御する第３の制御信号を生成するデ
   コーダとを備えたマイクロプロセッサ。
10. 【請求項１０】 バンク番号設定値とメモリに保持され
    ているバンク番号退避値との何れか一方を選択して第１
    のレジスタに与えるセレクタを第１のレジスタのデータ
    入力端に挿入し、第２の制御信号で前記セレクタの選択
    動作を制御するようにしている請求項９記載のマイクロ
    プロセッサ。