JP2003279445A

JP2003279445A - 不良画素解析方法及びシリコンチップベースド反射型液晶素子の製造方法

Info

Publication number: JP2003279445A
Application number: JP2002081612A
Authority: JP
Inventors: Raijiro Kuga; 雷二郎久我
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2002-03-22
Filing date: 2002-03-22
Publication date: 2003-10-02

Abstract

(57)【要約】【課題】非破壊で工数の少ないの不良解析が可能なシ
リコンチップベースド反射型液晶素子の製造方法を提供
する。【解決手段】複数のスイッチングトランジスタのそれ
ぞれの主電極に接続される反射電極を形成する工程（ス
テップＳ２０１）、反射電極のそれぞれに、荷電粒子線
を照射し、２次元チャージコントラスト画像を得、これ
により不良解析を行う工程（ステップＳ２０２）、合格
の場合は、複数のチップにダイシングする工程（ステッ
プＳ２０３）に進み、更に、液晶を搭載する工程（ステ
ップＳ２０４）に進む。不合格と判定された場合は、２
次元チャージコントラスト画像の明度により、対応する
マトリクスの位置の画素の不良とその原因を決定し（ス
テップＳ２１１）、製造工程にフィードバックする工程
（ステップＳ２１２）とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この本発明は、シリコンチッ
プベースド反射型液晶素子を構成する反射電極マトリク
ス素子の不良画素の解析方法、及びシリコンチップベー
スド反射型液晶素子の製造方法に関する。

【０００２】

【従来の技術】従来のＯＨＰやスライド映写機に替わる
画像表示装置（プロジェクタ）の開発が進められてい
る。従来の画像表示装置としては陰極線管（ＣＲＴ）が
知られている。ＣＲＴ方式は高輝度化しようとすると、
ビーム出力を高めなくてはならずビーム径が太くなって
解像度が低下する。液晶表示装置（ＬＣＤ）方式は解像
度を上げると、開口率が低下し輝度が減少する。即ちＣ
ＲＴ及びＬＣＤ方式ともに大画面投射に必須の「高輝
度」と「高解像度」の両方を同時に達成することが難し
かった。ＣＲＴ、ＬＣＤに次ぐ第３のディスプレイ方式
としてシリコンチップベースド反射型液晶素子が提案さ
れている。シリコンチップベースド反射型液晶素子を用
いることにより、光の書込み系と読出し系を完全に分離
し、高精細を維持できる暗い書込み光を明るい光で読み
出す、いわゆる「空間光増幅作用」を得ることが可能に
なる。この空間光増幅作用により、高輝度・高解像度を
両立させることが可能になると期待されている。

【０００３】シリコンチップベースド反射型液晶素子
は、シリコンチップ上に、スイッチングトランジスタが
Ｘ−Ｙマトリクス状に構成され、各スイッチングトラン
ジスタのソース電極に、それぞれ、アルミニウムの反射
電極（画素電極）に接続された構造の反射電極マトリク
ス素子を用いている。そして、この反射電極マトリクス
素子の画素電極の前面に、対向電極（透明電極）に挟ま
れる形で垂直配向液晶を収納して、シリコンチップベー
スド反射型液晶素子が構成されている。

【０００４】このシリコンチップベースド反射型液晶素
子は、マトリクスで選択された画素に、入力信号に応じ
た電圧が加わることで液晶の光透過特性が変化すること
を利用して空間光増幅作用を実現している。即ち、光源
からの光はシリコンチップベースド反射型液晶素子の前
に置かれた偏光ビームスプリッタ（ＰＢＳ）に入射し、
Ｐ波はＰＢＳを透過し、Ｓ波のみがＰＢＳ界面で反射し
てシリコンチップベースド反射型液晶素子に入射する。
このＳ波は液晶層を通過し画素電極で反射され、再び液
晶を通過してＰＢＳに戻ってくる。このとき各画素電極
に電圧が印加されない場合、光は変調を受けずＳ波のま
ま出力され、入射時と逆の経路を通って光源に戻るた
め、光は出射されず黒の状態となる。一方電圧が印加さ
れると、光は印加電圧量に応じた変調を受けて最大変調
のときにはＰ波に変換され、ＰＢＳを通過して投射レン
ズを通してスクリーンに投射されて各画素に対応した濃
淡が再現される。

【０００５】このシリコンチップベースド反射型液晶素
子の不良は、黒点欠陥及び輝点欠陥の２つに分類でき
る。黒点欠陥は、シリコンチップベースド反射型液晶素
子を駆動させたとき、画素が黒点となる不良である。輝
点欠陥は、シリコンチップベースド反射型液晶素子を駆
動させたとき、画素が輝点となる不良である。

【０００６】従来のシリコンチップベースド反射型液晶
素子の製造工程は、図９に示すような手順でなされる：（イ）先ず、ステップＳ１０１において、シリコン基板
（ウェハ）上に、半導体製造技術（ＩＣ製造技術）を用
いて、Ｘ−Ｙマトリクス状にスイッチングトランジスタ
を形成し、更に、各スイッチングトランジスタのソース
電極に、アルミニウムの反射電極（画素電極）が接続さ
れるように多層配線構造を形成する。このウェハ状態の
ＬＳＩの特性を、ステップＳ１０２において、プローバ
を用いて電気的に検査する。検査により不良が発見され
れば、ステップＳ１１２に進み、不良発生工程にフィー
ドバックする。検査に合格すれば、ステップＳ１０３に
進む。

【０００７】（ロ）ステップＳ１０３においては、ダイ
アモンドブレード等を用いて、シリコン基板（ウェハ）
をダイシングし、複数のシリコンチップを得る。このチ
ップ状態のシリコン基板を用いて、ステップＳ１０１に
おいて、画素電極の前面に、垂直配向液晶を配置する。
垂直配向液晶は、画素電極と対向電極（透明電極）との
間に挿入される。更に、ステップＳ１０５で第２基板
（カウンタガラス）や配線基板等に実装され、ステップ
Ｓ１０の実装後の不良解析工程に進む。

【０００８】（ハ）ステップＳ１０の実装後の不良解析
工程は、ステップＳ１０６〜ステップＳ１０１のサブ工
程を有する複雑な工程である。即ち、先ず、ステップＳ
１０６において、実装状態での素子検査を行い、合格な
らステップＳ１１３に進み、製品出荷に至る。不合格の
場合は、ステップＳ１０６において更に、不良画素が特
定され、ステップＳ１０７においてこの不良画素にレー
ザーマーキングがされる。そして、ステップＳ１０８に
おいて、カウンタガラス（第２基板）が剥離され、ステ
ップＳ１０９において光学顕微鏡や走査型電子顕微鏡
（ＳＥＭ）等を用いて、不良画素の表面観察がなされ
る。更に、ステップＳ１１０において、ＳＥＭ等による
不良画素の断面観察がなされ、ステップＳ１１において
不良原因を特定する。そして、ステップＳ１１２の不良
発生工程にフィードバックされる。即ち、ＬＳＩ工程、
液晶工程にフィードバックをかけて対策が実施される。

【０００９】

【発明が解決しようとする課題】図９に示すように、従
来のシリコンチップベースド反射型液晶素子の製造工程
においては、ステップＳ１０６〜ステップＳ１０１のサ
ブ工程からなる工数をかけて不良解析を行い、不良原因
の特定や分類をしている。即ち、従来のシリコンチップ
ベースド反射型液晶素子の製造工程においては、不良解
析の工数が多く、不良原因の特定とその対策までに多大
な時間を要する問題があった。又、ステップＳ１０２に
おけるプローバを用いた電気的な検査には限界があり、
Ｘ−Ｙマトリクス状に構成された各画素の不良の多くは
発見できず、不良が発見されてもその不良画素の特定と
不良原因の分類が困難である場合が多いのが現実であ
る。

【００１０】上記問題点に鑑み、本発明は、反射電極形
成後、すぐに不良画素の特定と不良原因の分類が可能と
なる反射電極マトリクス素子の不良画素解析方法を提供
することを目的とする。

【００１１】本発明の他の目的は、ウェハ状態のままで
の不良解析が可能で、且つＬＳＩプロセス中に測定した
他の欠陥情報との位置座標の共有化が可能な反射電極マ
トリクス素子の不良画素解析方法を提供することであ
る。

【００１２】本発明の更に他の目的は、不良解析のため
の工数が大幅に削減できるシリコンチップベースド反射
型液晶素子の製造方法を提供することである。

【００１３】本発明の更に他の目的は、ウェハ状態のま
までの不良解析が可能で、且つＬＳＩプロセス中に測定
した他の欠陥情報との位置座標の共有化が可能なシリコ
ンチップベースド反射型液晶素子の製造方法を提供する
ことである。

【００１４】本発明の更に他の目的は、不良原因の特定
が容易なシリコンチップベースド反射型液晶素子の製造
方法を提供することである。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、半導体基板上にマトリクス
状に配置された複数のスイッチングトランジスタと、こ
れらの複数のスイッチングトランジスタのそれぞれの一
方の主電極に接続された反射電極を、マトリクス状に配
置した反射電極マトリクス素子の不良画素解析方法に関
する。即ち、本発明の第１の特徴は、（イ）マトリクス
状に配置した反射電極のそれぞれに、荷電粒子線を、逐
次照射するステップと、（ロ）これらの荷電粒子線の照
射によって、反射電極のそれぞれから得られる二次電子
を検出するステップと、（ハ）これらの検出された二次
電子出力をマトリクスの位置座標を用いて演算し、マト
リクスに対応した２次元チャージコントラスト画像を生
成するステップと、（ニ）これらの２次元チャージコン
トラスト画像を表示するステップと、（ホ）２次元チャ
ージコントラスト画像を構成する特定のブロックの明度
により、対応するマトリクスの位置の画素の不良とその
原因を決定するステップとを備える不良画素解析方法で
あることを要旨とする。ここで、「一方の主電極」と
は、バイポーラトランジスタ（ＢＪＴ）においてエミッ
タ電極又はコレクタ電極のいずれか一方を意味する。電
界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ
（ＳＩＴ）においてはソース電極又はドレイン電極のい
ずれか一方を意味する。又、「反射電極マトリクス素
子」としては、シリコンチップベースド反射型液晶素子
に用いられる、半導体基板（シリコンチップ）上に、ス
イッチングトランジスタがＸ−Ｙマトリクス状に構成さ
れ、各スイッチングトランジスタの一方の主電極（例え
ばソース電極）に、それぞれ、アルミニウムの反射電極
（画素電極）に接続された構造等が該当する。この反射
電極マトリクス素子の、反射電極の前面に、対向電極
（透明電極）に挟まれる形で垂直配向液晶を収納するこ
とにより、シリコンチップベースド反射型液晶素子が構
成される。このシリコンチップベースド反射型液晶素子
において、マトリクスで選択された画素に、入力信号に
応じた電圧が加わることで液晶の透過特性が変化する。
そこで、光源からの光をシリコンチップベースド反射型
液晶素子の前に置かれたＰＢＳに入射させると、Ｐ波は
ＰＢＳを透過し、Ｓ波のみがＰＢＳ界面で反射してシリ
コンチップベースド反射型液晶素子に入射する。このＳ
波は液晶層を通過し反射電極で反射され、再び液晶を通
過してＰＢＳに戻ってくる。このとき反射電極マトリク
ス素子の各反射電極に電圧が印加されない場合、光は変
調を受けずＳ波のまま出力され、入射時と逆の経路を通
って光源に戻るため、光は出射されず黒の状態となる。
一方、反射電極マトリクス素子の各反射電極に電圧が印
加されると、光は印加電圧量に応じた変調を受けて最大
変調のときにはＰ波に変換され、ＰＢＳを通過して投射
レンズを通してスクリーンに投射されて各画素に対応し
た濃淡が再現される。

【００１６】本発明の第１の特徴に係る「荷電粒子線」
としては収束イオンビームや収束電子ビーム等が好適で
ある。本発明の第１の特徴において、反射電極マトリク
ス素子の表面の複数のマトリクス配置された反射電極の
それぞれに、荷電粒子線を逐次照射すると、荷電粒子線
の照射によって、反射電極のそれぞれから、反射電極の
下部構造に対応した二次電子が検出される。この検出さ
れた二次電子出力から２次元チャージコントラスト画像
を生成すれば、得られる二次電子像の明度のコントラス
トを比較することによって、不良画素の特定が出来る。
各画素の明度のコントラストの違いは、反射電極マトリ
クス素子の不良モードの違いとして分類されるので、そ
の不良原因の特定及び分類が可能となる。反射電極マト
リクス素子の不良原因が特定されれば、反射電極マトリ
クス素子の不良発生工程にフィードバックすることが出
来る。

【００１７】この様に、本発明の第１の特徴に係る不良
画素解析方法によれば、反射電極形成後、すぐに不良画
素の特定と不良原因の分類が可能となる。又、ウェハ状
態のままでの不良解析が可能で、且つＬＳＩプロセス中
に測定した他の欠陥情報との位置座標の共有化も可能と
なるので、より詳細な反射電極マトリクス素子の不良画
素解析が可能となる。

【００１８】本発明の第２の特徴は、（イ）半導体ウェ
ハ上にマトリクス状に、複数のスイッチングトランジス
タを形成する工程と、（ロ）これらの複数のスイッチン
グトランジスタのそれぞれの一方の主電極に接続される
ように、反射電極をマトリクス状に配置し、反射電極マ
トリクス素子を形成する工程と、（ハ）マトリクス状に
配置した反射電極のそれぞれに、荷電粒子線を、逐次照
射し、これらの荷電粒子線の照射によって、反射電極の
それぞれから得られる二次電子により、マトリクスに対
応した２次元チャージコントラスト画像を得る工程と、
（ニ）これらの２次元チャージコントラスト画像により
不良解析を行い、合格の場合は、半導体ウェハを複数の
チップにダイシングする工程と、（ホ）これらの複数の
チップのそれぞれに、反射電極に接するように液晶を搭
載する工程と、（ヘ）不良解析により、不合格と判定さ
れた場合は、２次元チャージコントラスト画像を構成す
る特定のブロックの明度により、対応するマトリクスの
位置の画素の不良とその原因を決定し、製造工程にフィ
ードバックする工程とを含むシリコンチップベースド反
射型液晶素子の製造方法であることを要旨とする。ここ
で、「一方の主電極」や「荷電粒子線」等は、本発明の
第１の特徴で説明した通りであるので重複した説明を省
略する。

【００１９】本発明の第２の特徴に係るシリコンチップ
ベースド反射型液晶素子の製造方法によれば、第１の特
徴で述べたように、ウェハ状態のままでの非破壊不良解
析が可能となるので、不良解析のための工数が大幅に削
減できる。又、ＬＳＩプロセス中に測定した他の欠陥情
報との位置座標の共有化も可能であるため、より的確な
不良解析が可能となり、生産性が向上する。

【００２０】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。但し、図面は模式的なものであり、厚みと平面寸法
との関係、各層の厚みの比率等は現実のものとは異なる
ことに留意すべきである。したがって、具体的な厚みや
寸法は以下の説明を参酌して判断すべきものである。又
図面相互間においても互いの寸法の関係や比率が異なる
部分が含まれていることは勿論である。

【００２１】本発明の実施の形態に係る不良画素解析方
法は、図１に示すような不良画素解析システムを用いれ
ば良い。即ち、本発明の実施の形態に係る不良画素解析
システムは、真空排気可能な鏡筒１０と、鏡筒１０の内
部に載置されたステージ１９と、ステージ１９に搭載さ
れた半導体ウェハ１８にガリウム（⁷⁰Ｇａ⁺）などのイ
オンビームを照射するためのイオンソース１１と、半導
体ウェハ１８からの二次電子を検出する二次電子検出器
１７とを備えている。半導体ウェハ１８の表面に所定の
ビーム径に収束したイオンビームを照射するために、鏡
筒１０の内部には、更に、集束レンズ１２，ブランキン
グプレート１３，対物レンズ１５が備えられている。
又、鏡筒１０の内部には更に質量分析器１４が備えられ
ている。イオンソース１１から出射し、集束レンズ１２
により収束され、更に前段加速されたイオンビームは、
ブランキングプレート１３でコリメートされ、質量分析
器１４に入射する。イオンソース１１から出射したイオ
ンビームは、２価、３価等の多価のイオンや、目的とす
るイオンの化合物のイオン、或いは、イオンソースの材
料に起因したイオン等複数のイオンを含む。質量分析器
１４により、これらの複数のイオンの内、目的とする質
量数のイオン（例えば⁷⁰Ｇａ⁺）のみが選択される。質
量分析器１４を透過したイオンビームは、更に後段加速
され、最終的に、例えば３０ＫｅＶ等の所定の加速エネ
ルギを得て、対物レンズ１５により所定のビーム径に成
形される。対物レンズ１５を透過した収束イオンビーム
を走査するために、鏡筒１０の内部には、更に偏向板１
６が備えられている。鏡筒１０の底部には真空排気配管
２０が設けられ、ターボ分子ポンプ、クライオポンプ等
の真空排気系により、鏡筒１０の内部が１０^-5Ｐａ〜１
０^-8Ｐａ等の所定の圧力まで、真空排気される。

【００２２】イオンソース１１、集束レンズ１２，質量
分析器１４、対物レンズ１５及び偏向板１６は、それぞ
れイオンソース制御部２１、集束レンズ制御部２２，質
量分析器制御部２４、対物レンズ制御部２５及び偏向制
御部２６が接続されている。これらのイオンソース制御
部２１、集束レンズ制御部２２，質量分析器制御部２
４、対物レンズ制御部２５及び偏向制御部２６から供給
される電流、電圧若しくは電気信号により、イオンソー
ス１１、集束レンズ１２，質量分析器１４、対物レンズ
１５及び偏向板１６の動作が、駆動・制御される。ステ
ージ１９は、ベローズシール方式、磁気結合方式等の真
空伝達部を介して、ステージ駆動装置２９によりＸ−Ｙ
移動、回転移動可能である。ステージ駆動装置２９の動
作は、ステージ制御部２８により制御される。

【００２３】本発明の実施の形態に係る不良画素解析シ
ステムにおいては、半導体ウェハ１８の表面の反射電極
に直接、或いは配向膜を介した状態で反射電極にガリウ
ム（ ⁷⁰Ｇａ⁺）などのイオンビームを照射し、これによ
って得られる二次電子を二次電子検出器１７で検出す
る。二次電子検出器１７にはＡ／Ｄコンバータ３１が接
続され、二次電子検出器１７のアナログ出力はディジタ
ル信号に変換される。Ａ／Ｄコンバータ３１の出力側に
は、入力インターフェイス３２を介してバス３０に接続
されている。バス３０には、ＣＰＵ４１が接続され、デ
ィジタル信号に変換された二次電子検出器１７の出力信
号は、画像処理され、図３（ａ）に示す２次元のチャー
ジコントラスト画像が生成される。

【００２４】バス３０には、出力インターフェイス３
３，３４，データ回線終端装置（ＤＣＥ）３５，コント
ラスト画像記録装置４４，欠陥情報記録装置４５が接続
されている。出力インターフェイス３３には、イオンソ
ース制御部２１、集束レンズ制御部２２，質量分析器制
御部２４、対物レンズ制御部２５、偏向制御部２６及び
ステージ制御部２８が接続されている。データ回線終端
装置（ＤＣＥ）３５には専用回線、ＬＡＮ等を介してパ
ーティクルカウンタ５１，インラインＳＥＭ５２，・・・・
・等の他の不良解析装置に接続されている。モデム（Ｍ
ＯＤＥＭ）、宅内回線終端装置（ＤＳＵ）、網制御装置
（ＮＣＵ）、通信制御装置（ＣＣＵ）、通信制御処理装
置（ＣＣＰ）等のデータ回線終端装置が、本発明のデー
タ回線終端装置（ＤＣＥ）３５に該当する。これらの他
の不良解析装置５１，５２，・・・・・からの欠陥情報は、
欠陥情報記録装置４５に記録される。コントラスト画像
記録装置４４には、ＣＰＵ４１が生成した２次元のチャ
ージコントラスト画像が記録される。そして、ＣＰＵ４
１は、欠陥情報記録装置４５に記録された欠陥情報情報
と、コントラスト画像記録装置４４に記録された２次元
のチャージコントラスト画像を読み込み、両者の位置座
標を共通化することによって、他の欠陥解析装置で解析
された欠陥情報とチャージコントラスト画像で得られた
不良画素と比較し、不良原因の特定を行う。

【００２５】出力インターフェイス３４には、表示駆動
制御部４２が接続され、表示駆動制御部４２には表示装
置４３が接続されている。コントラスト画像記録装置４
４に記録された２次元のチャージコントラスト画像は、
出力インターフェイス３４を介して、表示駆動制御部４
２に伝達され、表示駆動制御部４２は表示装置４３を駆
動して、２次元のチャージコントラスト画像を表示す
る。この様にして、本発明の実施の形態に係る不良画素
解析システムによれば、シリコンチップベースド反射型
液晶素子の反射電極に直接、或いは配向膜を介した状態
で反射電極に⁷⁰Ｇａ⁺などのイオンビームを照射して得
られる二次電子像のコントラストを比較することによっ
て不良画素の特定、及び不良原因の分類が出来る。

【００２６】本発明の実施の形態に係るシリコンチップ
ベースド反射型液晶素子の製造工程は、図２に示すよう
な手順でなされる：（イ）先ず、ステップＳ２０１において、図５に示すよ
うに、直径２００ｍｍΦ〜３００ｍｍΦのｎ基板（シリ
コンウェハ）６９の表面に、ステップアンドリピート方
式で、複数のチップ領域を形成する。複数のチップ領域
のそれぞれの内部には、選択的なイオン注入等を用い
て、ｐウェル６８が形成されている。そして、それぞれ
のｐウェル６８の内部には、Ｘ−Ｙマトリクス状にスイ
ッチングトランジスタＴ₁₁，Ｔ₁₂，・・・・・，Ｔ_1m，
Ｔ₂₁，Ｔ₂₂，・・・・・，Ｔ_2m，Ｔ₃₁，・・・・・，Ｔ_ijが、半
導体製造技術（ＩＣ製造技術）を用いて形成される。
（図４参照）。更に、複数のチップ領域のそれぞれの内
部において、ｐウェル６８を囲むように、ＣＭＯＳの周
辺回路が形成される。周辺回路には、スイッチングトラ
ンジスタＴ₁₁，Ｔ₁₂，・・・・・，Ｔ_1m，Ｔ₂₁，Ｔ₂₂，・・・・
・，Ｔ_2m，Ｔ₃₁，・・・・・，Ｔ_ijを駆動するための水平ドラ
イバや垂直ドライバ等が含まれる。更に、ステップＳ２
０１において、各スイッチングトランジスタのソース電
極（一方の主電極）に、アルミニウムの画素電極（反射
電極）Ｑ₁₁，Ｑ₁₂，・・・・・，Ｑ_1m，Ｑ₂₁，Ｑ₂₂，・・・・・，
Ｑ_2m，Ｑ₃₁，・・・・・，Ｑ_ijが接続されるように多層配
線構造を形成し、ＬＳＩ構造の反射電極マトリクス素子
を、シリコンウェハ（ｎ基板）６９の上に、複数個形成
する。画素電極（反射電極）Ｑ₁₁，Ｑ₁₂，・・・・・，
Ｑ_1m，Ｑ₂₁，Ｑ₂ ₂，・・・・・，Ｑ_2m，Ｑ₃₁，・・・・・，Ｑ_ij
は、図５においては、第３層金属配線層として示されて
いる。同時に、画素領域を囲むＣＭＯＳ周辺回路の表面
にも、多層配線構造が形成される。

【００２７】（ロ）このウェハ状態のＬＳＩ（反射電極
マトリクス素子）の特性を、ステップＳ２０２におい
て、非破壊検査する。非破壊検査には、図１に示す、本
発明の実施の形態に係る不良画素解析システムを用い
る。即ち、複数のチップ領域として、ＬＳＩ構造がステ
ップアンドリピート方式で敷き詰められた半導体ウェハ
１８の、それぞれのチップ領域に、イオンビームの照射
して非破壊検査を行う。例えば、特定のチップ領域に着
目すれば、そのチップ領域に位置する表面の反射電極Ｑ
_ij-1，Ｑ_ij，Ｑ_ij+1・・・・・のそれぞれに、⁷⁰Ｇａ⁺などの
荷電粒子線（イオンビーム）を、ステージ１９をＸ−Ｘ
駆動して、逐次照射する。若しくは、偏向板１６を用い
て、収束イオンビームを掃引し、そのチップ領域の反射
電極Ｑ_ij-1，Ｑ_ij，Ｑ_ij+1・・・・・逐次照射していく。こ
の特定のチップ領域の逐次照射が完了したら、隣接する
チップ領域を逐次照射するように、ステージ１９をＸ−
Ｘ駆動して、シリコンウェハ６９上のすべてのチップ領
域を逐次照射する。そして、これらのイオンビームの照
射によって、各チップ領域の反射電極Ｑ_ij-1，Ｑ_ij，Ｑ
_ij+1・・・・・のそれぞれから得られる二次電子が検出され
る。そして、更に、図１のＣＰＵ４１は、これらの検出
された二次電子出力を、シリコンウェハ６９上のＸ−Ｙ
マトリクスの位置座標を用いて演算し、Ｘ−Ｙマトリク
スに対応した２次元チャージコントラスト画像を生成す
る。２次元チャージコントラスト画像は、シリコンウェ
ハ６９上のマップとして全体像を形成する他、各チップ
領域の詳細マップの形で、拡大像を形成するように、編
集すれば良い。そして、この２次元チャージコントラス
ト画像は、図１の表示装置４３に表示される。この様に
して、得られる二次電子像のコントラストを比較するこ
とによって、各チップ領域の反射電極マトリクス素子の
不良画素の特定をする。即ち、図３に示すようなチャー
ジコントラスト画像が得られるので、各画素の明度のコ
ントラストによって不良画素の特定が可能となる。ステ
ップＳ２０２における非破壊検査において、従来技術と
同様なプローバを用いた電気的検査を併用しても良いこ
とは勿論である。

【００２８】（ハ）検査により、シリコンウェハ６９上
の複数のチップ領域を、合格チップ領域と不良チップ領
域に分類する。即ち、不良チップ領域が発見されれば、
ステップＳ２１１に進み、反射電極マトリクス素子の不
良原因を特定する。図３（ａ）と図３（ｂ）との違いは
反射電極マトリクス素子の不良モードの違いとして分類
されるので、その不良原因の特定及び分類が可能となる
（反射電極マトリクス素子の不良原因の特定及び分類に
ついては、図６〜図８を用いて、後述する。）。反射電
極マトリクス素子の不良原因が特定されれば、ステップ
Ｓ２１２に進み、反射電極マトリクス素子の不良発生工
程にフィードバックする。

【００２９】（ニ）一方、ステップＳ２０２おけるＬＳ
Ｉ（反射電極マトリクス素子）の特性の検査に合格すれ
ば、ステップＳ２０３に進む。又、一定数の不良チップ
領域が発見された場合でも、合格チップ領域が存在すれ
ば、ステップＳ２０３に進む。ステップＳ２０３におい
ては、ダイアモンドブレード等を用いて、シリコン基板
（ウェハ）６９をダイシングし、複数の反射電極マトリ
クス素子（シリコンチップ）を得る。この際、一定数の
不良チップ領域が発見されていれば、合格チップ領域の
みを選択する。この合格チップ領域の反射電極マトリク
ス素子を用いて、ステップＳ２０４において、反射電極
Ｑ_ij-1，Ｑ_ij，Ｑ_ij+1・・・・・の前面に、垂直配向液晶６
３を配置する。垂直配向液晶６３は、反射電極マトリク
ス素子の反射電極Ｑ_ij-1，Ｑ_ij，Ｑ_ij+1・・・・・と対向電
極（ＩＴＯ）６２との間に挿入される（図５参照）。更
に、ステップＳ２０５で第２基板（カウンタガラス）を
実装し、ステップＳ２０６に進み、製品出荷に至る。

【００３０】図１に示す不良画素解析システムを用い
て、⁷⁰Ｇａ⁺等のイオンビームを図５に示す反射電極マ
トリクス素子の反射電極に照射すると、図３に示すよう
に２通りのチャージコントラスト画像が得られる。図３
（ａ）と図３（ｂ）との違いは反射電極マトリクス素子
の不良モードの違いとして分類される。したがって、画
素のコントラストによって反射電極マトリクス素子の不
良画素の特定とその不良原因の特定及び分類が可能とな
る。

【００３１】図３（ａ）に、欠陥のある画素の明度が正
常画素と比較して暗くなる場合を、図３（ｂ）に、欠陥
のある画素の明度が正常画素と比較して明るくなる場合
を示す。図３（ａ）の正常画素と比較して暗くなる欠陥
画素が発生する場合は、反射電極マトリクス素子のソー
スコンタクトのオープン等が不良原因である（図７
（ａ）及び（ｃ）参照）。一方、図３（ｂ）に示すよう
な、正常画素と比較して明るくなる欠陥画素が発生する
場合は、図５及び図６に示す反射電極マトリクス素子の
第２層金属配線９４，９５，９６，・・・・・の同層間ショ
ート等が不良原因である（図７（ｂ）参照）。

【００３２】ここで、チャージコントラスト画像と反射
電極マトリクス素子の不良原因の説明をする前に、シリ
コンチップベースド反射型液晶素子の構造を図４，図５
及び図６を用いて説明する。図４は反射電極マトリクス
素子の画素部の等価回路図であり、水平方向にゲート線
（走査線）Ｇ₁，Ｇ₂，Ｇ₃，・・・・・・・が走行し、ゲート線
（走査線）Ｇ₁，Ｇ₂，Ｇ₃，・・・・・・・に直交して、即ち、
垂直方向に、ビデオ線（信号線）Ｄ₁，Ｄ₂，Ｄ₃，・・・・・
Ｄ_mが走行し、マトリクスを構成している。各ゲート線
（走査線）Ｇ₁，Ｇ₂，Ｇ₃，・・・・・・・は垂直ドライバ３０
２に、各ビデオ線（信号線）Ｄ₁，Ｄ₂，Ｄ₃，・・・・・Ｄ_m
は水平ドライバ３０１に接続されている。

【００３３】ゲート線（走査線）Ｇ₁にはスイッチング
トランジスタ（画素トランジスタ）Ｔ₁₁，Ｔ₁₂，・・・・
・，Ｔ_1mの各ゲート電極が接続されている。ゲート線
（走査線）Ｇ₂にはスイッチングトランジスタＴ₂₁，Ｔ
₂₂，・・・・・，Ｔ_2mの各ゲート電極が接続されている。ゲ
ート線（走査線）Ｇ₃にはスイッチングトランジスタＴ
₃₁，・・・・・の各ゲート電極が接続されている。一方、ビ
デオ線（信号線）Ｄ₁にはスイッチングトランジスタＴ
₁₁，Ｔ₂₁，Ｔ₃₁，・・・・・の各ドレイン電極が接続されて
いる。ビデオ線（信号線）Ｄ₂にはスイッチングトラン
ジスタＴ₁₂，Ｔ₂₂，・・・・・の各ドレイン電極が接続され
ている。・・・・・更に、ビデオ線（信号線）Ｄ_m，にはスイ
ッチングトランジスタＴ_1m，Ｔ_2m，・・・・・の各ドレイン
電極が接続されている。

【００３４】スイッチングトランジスタＴ₁₁，Ｔ₂₁，Ｔ
₃₁，・・・・・の各ソース電極には、反射電極Ｑ₁₁，Ｑ₂₁，
Ｑ₃₁，・・・・・が接続され、スイッチングトランジスタＴ
₁₂，Ｔ₂₂，・・・・・の各ソース電極には反射電極Ｑ₁₂，Ｑ
₂₂，・・・・・が接続され、・・・・・、スイッチングトランジス
タＴ_1m，Ｔ_2m，・・・・・の各ソース電極には反射電極
Ｑ₁ _m，Ｑ_2m，・・・・・が接続されている。更に、スイッチ
ングトランジスタＴ₁₁，Ｔ₂₁，Ｔ₃₁，・・・・・の各ソース
電極には、保持容量Ｃ₁₁，Ｃ₂₁，Ｃ₃₁，・・・・・の一方の
電極が接続され、スイッチングトランジスタＴ₁₂，
Ｔ₂₂，・・・・・の各ソース電極には保持容量Ｃ₁₂，Ｃ₂₂，・
・・・・の一方の電極が接続され、・・・・・、スイッチングト
ランジスタＴ_1m，Ｔ_2m，・・・・・の各ソース電極には保持
容量Ｃ_1m，Ｃ_2m，・・・・・の一方の電極が接続されてい
る。保持容量Ｃ₁₁，Ｃ₂₁，Ｃ₃₁，・・・・・，Ｃ₁₂，Ｃ₂ ₂，・
・・・・，・・・・・，Ｃ_1m，Ｃ_2m，・・・・・の他方の電極は共通電
位の補助容量線ＣＯＭ／ＳＬに接続されている。

【００３５】図６は、反射電極Ｑ_ijに対応した、反射電
極マトリクス素子の特定の画素の鳥瞰図である。他の画
素も同様な構造であることは勿論である。図６に示すよ
うに、反射電極マトリクス素子の画素は、シリコンから
なるｎ基板６９に設けられたｐウェル６８の表面に形成
されたｎＭＯＳトランジスタをスイッチングトランジス
タＴ_ijとして用いている。即ち、スイッチングトランジ
スタＴ_ijはｐウェル６８の表面に形成されたｎ^＋ドレイ
ン領域７１及びｎ^＋ソース領域７２と、ｎ^＋ドレイン領
域７１とｎ^＋ソース領域７２との間のチャネル領域６８
の上部にゲート酸化膜を介して形成されたゲート電極７
４とから構成されている。ｐウェル６８の表面には、更
にｎ^＋領域からなる保持容量共通電極７３が形成されて
いる。保持容量共通電極７３の表面には、ゲート酸化膜
と同一の膜厚（例えば５０ｎｍ〜１５０ｎｍ）のキャパ
シタ絶縁膜を介して、保持容量個別電極７５が形成され
ている。ゲート電極７４と保持容量個別電極７５とは同
一の材料で同一の膜厚で構成すれば良い。例えば厚さ３
００ｎｍ〜８００ｎｍ程度のｎ^＋ドープドポリシリコン
で構成すれば良い。ドープドポリシリコンの代わりに、
タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）等の高融点金属、これらのシリサイド（ＷＳｉ_２，
ＴｉＳｉ_２，ＭｏＳｉ_２）等、或いはこれらのシリサイ
ドを用いたポリサイドで、ゲート電極７４及び保持容量
個別電極７５を構成しても良い。ゲート電極７４及び保
持容量個別電極７５の上部には、例えば、厚さ１０００
ｎｍから２０００ｎｍの第１層間絶縁膜６７が堆積され
ている。

【００３６】第１層間絶縁膜６７を貫通し、ｎ^＋ドレイ
ン領域７１，ｎ^＋ソース領域７２，保持容量個別電極７
５及び保持容量共通電極７３のそれぞれの表面の一部を
露出するコンタクトホールが開口され、これらのコンタ
クトホールの内部には、ドレインコンタクトプラグ８
１，ソースコンタクトプラグ８２，保持容量個別電極コ
ンタクトプラグ８３及び保持容量共通電極コンタクトプ
ラグ８４が埋め込まれている。ドレインコンタクトプラ
グ８１に接するように、第１層間絶縁膜６７の上部に
は、第１層金属配線８５が設けられている。ソースコン
タクトプラグ８２と保持容量個別電極コンタクトプラグ
８３の両方に接するように、第１層間絶縁膜６７の上部
には、第１層金属配線８６が設けられている。更に、保
持容量共通電極コンタクトプラグ８４に接するように、
第１層間絶縁膜６７の上部に第１層金属配線８７が設け
られている。ドレインコンタクトプラグ８１，ソースコ
ンタクトプラグ８２，保持容量個別電極コンタクトプラ
グ８３、保持容量共通電極コンタクトプラグ８４と第１
層金属配線８５，８６，８７，・・・・・とは同一メタライ
ゼーション工程で、同一材料で構成しても良く、２回の
メタライゼーション工程で構成しても良い。２回のメタ
ライゼーション工程の場合は、ドレインコンタクトプラ
グ８１，ソースコンタクトプラグ８２，保持容量個別電
極コンタクトプラグ８３及び保持容量共通電極コンタク
トプラグ８４を埋め込んだ後、化学的機械研磨（ＣＭ
Ｐ）等で平坦化し、その後、第１層金属配線８５，８
６，８７，・・・・・のメタライゼーション工程を行えば良
い。ドレインコンタクトプラグ８１，ソースコンタクト
プラグ８２，保持容量個別電極コンタクトプラグ８３、
保持容量共通電極コンタクトプラグ８４と第１層金属配
線８５，８６，８７，・・・・の材料としては、アルミニウ
ム（Ａｌ）、Ｗ、Ｔｉ、Ｍｏ等の高融点金属、これらの
シリサイド（ＷＳｉ_２，ＴｉＳｉ_２，ＭｏＳｉ_２）等が
使用可能であるが、最も簡単にはＡｌを用いれば良い。

【００３７】本発明の実施の形態に係る反射電極マトリ
クス素子の第１層金属配線８５，８６，８７，・・・・の上
部には、例えば、厚さ５００ｎｍから１５００ｎｍの第
２層間絶縁膜６６が堆積されている。第２層間絶縁膜６
６を貫通し、第１層金属配線８６，８７のそれぞれの表
面の一部を露出するバイアホールが開口され、これらの
バイアホールの内部には、第１バイアプラグ９１，９２
が埋め込まれている。第１バイアプラグ９１に接するよ
うに、第２層間絶縁膜６６の上部には、第２層金属配線
（シールド層）９５が設けられている。第１バイアプラ
グ９２に接するように、第２層間絶縁膜６６の上部に
は、第２層金属配線（シールド層）９６が設けられてい
る。更に、第２層間絶縁膜６６の上部で、第１層金属配
線８５の上方には、第２層金属配線（シールド層）９４
が設けられている。第１バイアプラグ９１，９２及び第
２層金属配線９４，９５，９６，・・・・は、Ａｌ若しくは
高融点金属、或いはこれらのシリサイド等構成できる。
最も簡単にはＡｌを用いれば良い。

【００３８】反射電極マトリクス素子の第２層金属配線
９４，９５，９６，・・・・・の上部には、例えば、厚さ５
００ｎｍから１５００ｎｍの第３層間絶縁膜６５が堆積
されている。第３層間絶縁膜６５を貫通し、第２層金属
配線９５の表面の一部を露出するバイアホールが開口さ
れ、このバイアホールの内部には、第２バイアプラグ９
３が埋め込まれている。第２バイアプラグ９３は、Ａｌ
若しくは高融点金属、或いはこれらのシリサイド等構成
できる。第２バイアプラグ９３に接するように、第３層
間絶縁膜６５の上部には、第３層金属配線としてのＡｌ
の反射電極Ｑ_ijが設けられている。反射電極Ｑ_ijに隣接
して、第３層間絶縁膜６５の上部には、Ａｌの反射電極
Ｑ_ij-1及び反射電極Ｑ_ij+1が設けられている。反射電極
Ｑ_ij-1，Ｑ_ij，Ｑ_ij+1・・・・・は反射率の点からＡｌが好
ましい。

【００３９】図５に戻るが、更に、反射電極マトリクス
素子の反射電極Ｑ_ij-1，Ｑ_ij，Ｑ_ij ₊₁・・・・・の前面に、
対向電極（ＩＴＯ）６２に挟まれる形で垂直配向液晶６
３が収納され、シリコンチップベースド反射型液晶素子
が構成されている。対向電極（ＩＴＯ）６２の上部に
は、第２基板（カウンタガラス）６１が設けられてい
る。図５において、Ｘ−Ｙマトリクスで選択された画素
に、入力信号に応じた電圧が加わることで液晶６３を変
化させる。そして、光源からの光はシリコンチップベー
スド反射型液晶素子の前に置かれた偏光ビームスプリッ
タ（ＰＢＳ）に入射し、Ｐ波はＰＢＳを透過し、Ｓ波の
みがＰＢＳ界面で反射してシリコンチップベースド反射
型液晶素子に入射する。このＳ波は液晶６３を通過し反
射電極Ｑ_ij-1，Ｑ_ij，Ｑ_ij+1・・・・・で反射され、再び液
晶６３を通過してＰＢＳに戻ってくる。このとき反射電
極Ｑ_ij-1，Ｑ_ij，Ｑ_ij+1・・・・・に電圧が印加されない場
合、光は変調を受けずＳ波のまま出力され、入射時と逆
の経路を通って光源に戻るため、光は出射されず黒の状
態となる。一方に反射電極Ｑ_ij-1，Ｑ_ij，Ｑ_ij+1・・・・・
に電圧が印加されると、光は印加電圧量に応じた変調を
受けて最大変調のときにはＰ波に変換され、ＰＢＳを通
過して投射レンズを通してスクリーンに投射されて各画
素に対応した濃淡が再現される。

【００４０】図６において、第１バイアプラグ９１，９
２のオープン（図６中の部参照）及びソースコンタク
トのオープン（図６中の部参照）では不良画素（黒
点）となる。この場合は、反射電極Ｑ_ijからの二次電子
の供給量が少なくなるので、２次元チャージコントラス
ト画像の対応するブロックの明度は、他の正常画素のブ
ロックの明度と比較して暗くなる。一方、ドレインコン
タクトオープン（図６中の部参照）の場合、輝点欠陥
となるが、チャージコントラストには変化がない。反射
電極Ｑ_ijからの二次電子の供給量は、正常画素の場合と
等しいからである。更に、黒塗りの楕円で示した、第１
層金属配線８６，８７間のショート部（図６中の部参
照）、第１層金属配線８６と第２層金属配線９４間のシ
ョート部（図６中の部参照）、第２層金属配線９４，
９５間のショート部（図６中の部参照）又は第２層金
属配線９６と反射電極Ｑ_ij間のショート部（図６中の
部参照）では不良画素（黒点）となる。この不良の場合
は、反射電極Ｑ_ijからの二次電子の供給量が多くなるの
で、２次元チャージコントラスト画像の対応するブロッ
クの明度は、他の正常画素のブロックの明度と比較して
明るくなる。即ち、図６中、符号で示したドレインコ
ンタクトオープン以外の，の箇所ではチャージコン
トラストに変化を生じる。

【００４１】図７は、図６の構造的説明に対応して、本
発明の実施の形態に係るシリコンチップベースド反射型
液晶素子を動作させたときに常に黒点となる不良画素
（黒点欠陥画素）の不良原因を電気回路的に説明するた
めの等価回路図である。図７（ａ）は、保持容量Ｃ_ij側
のスイッチングトランジスタＴ_ijのコンタクトオーブン
（ソースコンタクトオープン）による不良を示す。）ス
イッチングトランジスタＴ_ijのソースコンタクトオープ
ンの場合は、ビデオ線（信号線）Ｄ_jからビデオ信号が
反射電極Ｑ_ijへ供給されない。補助容量線ＣＯＭ／ＳＬ
で輝度変化するのは、第２層金属配線を構成している補
助容量線ＣＯＭ／ＳＬの電位変化が第３層金属配線とし
ての反射電極Ｑ_ijへ影響するためと思われる。この様
に、図７（ａ）は、スイッチングトランジスタＴ_ijのコ
ンタクト工程に起因した不良である。この場合は、反射
電極Ｑ_ijからの二次電子の供給量が少なくなるので、２
次元チャージコントラスト画像の対応するブロックの明
度は、暗くなる。

【００４２】図７（ｂ）は、反射電極（第３層金属配
線）Ｑ_ijと補助容量線（第２層金属配線）ＣＯＭ／ＳＬ
間のショートによる不良を示す。反射電極Ｑ_ijの電位が
補助容量線ＣＯＭ／ＳＬレベルに短絡し、液晶層に電位
差は生じない。補助容量線ＣＯＭ／ＳＬ電位で輝度が大
きく変化する不良であり、テスターで唯一検知可能な不
良である。この様な不良は、第３層金属配線−第２層金
属配線間層間の異物、若しくは第２層金属配線上ゴミに
起因している。この場合は、反射電極Ｑ_ijからの二次電
子の供給量が多くなるので、２次元チャージコントラス
ト画像の対応するブロックの明度は、明るくなる。

【００４３】図７（ｃ）は、反射電極Ｑ_ijの配線のオー
ブン不良を示す。このオーブン不良の場合は、ビデオ線
（信号線）Ｄ_jからビデオ信号が反射電極Ｑ_ijへ供給さ
れない。補助容量線ＣＯＭ／ＳＬで輝度変化するのは第
２層金属配線としての補助容量線ＣＯＭ／ＳＬの電位変
化が第３層金属配線としての反射電極Ｑ_ijへ影響するた
めと思われる。この不良は、第１層金属配線−第２層金
属配線間を接続する第１バイアホールを形成するための
反応性イオンエッチング（ＲＩＥ）工程の不良や、第２
層金属配線−第３層金属配線（反射電極）間のゴミに起
因していると考えられる。この不良の場合も、反射電極
Ｑ_ijからの二次電子の供給量が少なくなるので、２次元
チャージコントラスト画像の対応するブロックの明度
は、暗くなる。

【００４４】図８は、本発明の実施の形態に係るシリコ
ンチップベースド反射型液晶素子を動作させたときに常
に輝点となる不良画素（輝点欠陥画素）の不良原因を電
気回路的に説明するための等価回路図である。輝点欠陥
画素の場合は、以下の説明で理解できるように、図１に
示す不良画素解析システムを用いて不良解析をするのは
困難であるが、比較のために説明する。図８（ａ）は、
ビデオ線（信号線）Ｄ _j側のスイッチングトランジスタ
Ｔ_ijのコンタクトオープン（ドレインコンタクトオープ
ン）不良を示す。ビデオ線（信号線）Ｄ_j側からの信号
供給はないがスイッチングトランジスタＴ_ijのゲート−
ドレイン間のフィードスルー電圧により反射電極Ｑ_ijの
電位は徐々にゲート線Ｇ_iの電位へ変化する。図８
（ａ）の不良の場合は、補助容量線ＣＯＭ／ＳＬ，ＡＰ
Ｓ電位で輝度変化しない。図８（ａ）の不良は、スイッ
チングトランジスタＴ_ijのコンタクト工程の不良に起因
している。この不良の場合は、反射電極Ｑ_ijからの二次
電子の供給量は正常な場合と等しくなるので、２次元チ
ャージコントラスト画像の対応するブロックの明度は、
正常なブロックの場合と等しい。

【００４５】図８（ｂ）は、保持容量Ｃ_ijの側のスイッ
チングトランジスタＴ_ijのコンタクトリークに起因した
不良を示す。例えば、アロイスパイクによりｐウェルへ
のショートが発生し、ＡＰＳの１５Ｖが反射電極Ｑ_ijへ
印加されてしまうため輝点となる不良である。このた
め、ＡＰＳ電位で輝度が変化する。図８（ｂ）の不良
も、スイッチングトランジスタＴ_ijのコンタクト工程に
起因した不良である。この不良の場合も、反射電極Ｑ_ij
からの二次電子の供給量は正常な場合と等しくなるの
で、２次元チャージコントラスト画像の対応するブロッ
クの明度は、正常なブロックの場合と等しい。

【００４６】上記のように、本発明は上記の実施の形態
によって記載したが、この開示の一部をなす論述及び図
面はこの発明を限定するものであると理解すべきではな
い。この開示から当業者には様々な代替実施の形態、実
施例及び運用技術が明らかとなろう。

【００４７】既に述べた実施の形態の説明においては、
荷電粒子線として⁷⁰Ｇａ⁺イオンビームを用いる場合を
説明したが、他の質量数のイオンビームを採用可能であ
ることは勿論である。又、既に述べた実施の形態の説明
においては、イオンビームの加速エネルギが３０ＫｅＶ
の場合について例示したが、加速エネルギは３０ＫｅＶ
に限定されるものではない。非破壊検査の性格を考慮す
れば、３０ＫｅＶより低い加速エネルギの方が、検査時
のダメージが少ないので好ましいことは勿論である。

【００４８】又、荷電粒子線は、イオンビームに限定さ
れるものではなく、電子線等他の荷電粒子線でも構わな
い。荷電粒子線として、電子線を用いる場合は、図１に
示す不良画素解析システムにおいて、イオンソース１１
の代わりに電子銃を用いれば良い。又、質量分析器１４
は不要となるが、他の構成は、ほぼ図１と同様で良い。

【００４９】又、既に述べた実施の形態の説明において
は、荷電粒子線の照射によって、反射電極のそれぞれか
ら得られる二次電子により、マトリクスに対応した２次
元チャージコントラスト画像を得る方法を説明したが、
二次電子の代わりに、二次イオンを検出し、２次元チャ
ージコントラスト画像を得ても良い。二次イオンを検出
する場合は、図１に示す不良画素解析システムにおい
て、二次電子検出器１７の代わりに二次イオン検出器を
用いれば良い。但し、二次イオンを用いる場合は、明度
のコントラストは良くなるが、分解能が低くなる欠点が
ある。

【００５０】更に、炭素（Ｃ）、Ｗ、白金（Ｐｔ）等の
収束イオンビームを用いて、検査と同時に不良画素のリ
ペアをするようにしても良い。即ち、オープン不良の画
素が発見されれば、隣の反射電極と短絡することによ
り、動作時の黒点欠陥が目立たないようにすることが可
能である。

【００５１】この様に、本発明はここでは記載していな
い様々な実施の形態等を含むことは勿論である。したが
って、本発明の技術的範囲は上記の説明から妥当な特許
請求の範囲に係る発明特定事項によってのみ定められる
ものである。

【００５２】

【発明の効果】本発明によれば、反射電極形成後、すぐ
に不良画素の特定と不良原因の分類が可能な反射電極マ
トリクス素子の不良画素解析方法を提供することが出来
る。

【００５３】本発明によれば、ウェハ状態のままでの不
良解析が可能で、且つＬＳＩプロセス中に測定した他の
欠陥情報との位置座標の共有化が可能な反射電極マトリ
クス素子の不良画素解析方法を提供することが出来る。

【００５４】本発明によれば、反射電極形成後、すぐに
不良画素の特定と不良原因の分類が非破壊で可能なシリ
コンチップベースド反射型液晶素子の製造方法を提供す
ることが出来る。

【００５５】本発明によれば、非破壊検査を用いること
により、不良解析のための工数が大幅に削減できるシリ
コンチップベースド反射型液晶素子の製造方法を提供す
ることが出来る。

【００５６】本発明によれば、ウェハ状態のまま、非破
壊で解析を行い、ＬＳＩプロセス中に測定した他の欠陥
情報との位置座標の共有化をはかれるので、不良原因の
特定が容易なシリコンチップベースド反射型液晶素子の
製造方法を提供することが出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る不良画素解析システ
ムの構造を説明する模式図である。

【図２】本発明の実施の形態に係るシリコンチップベー
スド反射型液晶素子の製造工程を説明するフローチャー
トである。

【図３】図３（ａ）は、欠陥のある画素の明度が正常画
素と比較して暗くなる場合の二次電子チャージコントラ
スト画像の模式図で、図３（ｂ）は、欠陥のある画素の
明度が正常画素と比較して明るくなる場合の二次電子チ
ャージコントラスト画像の模式図である。

【図４】本発明の実施の形態に係るシリコンチップベー
スド反射型液晶素子の画素部の等価回路図である。

【図５】本発明の実施の形態に係るシリコンチップベー
スド反射型液晶素子における特定の画素の断面図であ
る。

【図６】本発明の実施の形態に係るシリコンチップベー
スド反射型液晶素子に用いる反射電極マトリクス素子中
の特定の画素に注目した鳥瞰図である。

【図７】本発明の実施の形態に係るシリコンチップベー
スド反射型液晶素子を動作させたときに常に黒点となる
不良画素（黒点欠陥画素）の不良原因を説明するための
図である。

【図８】本発明の実施の形態に係るシリコンチップベー
スド反射型液晶素子を動作させたときに常に輝点となる
不良画素（輝点欠陥画素）の不良原因を説明するための
図である。

【図９】従来のシリコンチップベースド反射型液晶素子
の製造工程を説明するフローチャートである。

【符号の説明】

１１イオンソース１２集束レンズ１３ブランキングプレート１４質量分析器１５対物レンズ１６偏向板１７二次電子検出器１８半導体ウェハ１９ステージ２０真空排気配管２１イオンソース制御部２２集束レンズ制御部２４質量分析器制御部２５対物レンズ制御部２６偏向制御部２８ステージ制御部２９ステージ駆動装置３０バス３１Ａ／Ｄコンバータ３２入力インターフェイス３３，３４出力インターフェイス３５データ回線終端装置（ＤＣＥ）４１ＣＰＵ４２表示駆動制御部４３表示装置４４コントラスト画像記録装置４５欠陥情報記録装置５１パーティクルカウンタ５２インラインＳＥＭ６１第２基板（カウンタガラス）６２対向電極（ＩＴＯ）６３液晶６５第３層間絶縁膜６６第２層間絶縁膜６７第１層間絶縁膜６８ｐウェル６９ｎ基板７１ドレイン領域７２ソース領域７３保持容量共通電極７４ゲート電極７５保持容量個別電極８１ドレインコンタクトプラグ８２ソースコンタクトプラグ８３保持容量個別電極コンタクトプラグ８４保持容量共通電極コンタクトプラグ８５，８６，８７第１層金属配線９１，９２第１バイアプラグ９３第２バイアプラグ９４，９５，９６第２層金属配線（シールド層）３０１水平ドライバ３０２垂直ドライバＣ₁₁，Ｃ₂₁，Ｃ₃₁，Ｃ₁₂，Ｃ₂₂，Ｃ_1m，Ｃ_2m，Ｃ_ij保
持容量Ｄ₁，Ｄ₂，Ｄ₃，Ｄ_m，Ｄ_jビデオ線（信号線）Ｇ₁，Ｇ₂，Ｇ₃，Ｇ_iゲート線（走査線）Ｑ₁₁，Ｑ₂₁，Ｑ₃₁，Ｑ₁₂，Ｑ₂₂，Ｑ_1m，Ｑ_2m，Ｑ_ij-1，
Ｑ_ij，Ｑ_ij+1反射電極（画素電極）Ｔ₁₁，Ｔ₁₂，Ｔ_1m，Ｔ₂₁，Ｔ₂₂，Ｔ_2m，Ｔ₃₁，Ｔ_ij
スイッチングトランジスタ（画素トランジスタ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ａ 27/088 Ｆターム(参考） 2F067 AA03 BB01 BB21 CC15 CC17 HH08 HH13 JJ05 JJ07 KK04 RR12 RR35 2G086 EE10 2H092 JA23 JB07 MA55 NA27 PA01 4M106 AA01 BA02 CA38 DB05 5F048 AB10 AC10 BA05 BE03 BF01 BF11 BF16

Claims

【特許請求の範囲】

【請求項１】半導体基板上に集積化された複数のスイ
ッチングトランジスタと、該複数のスイッチングトラン
ジスタのそれぞれの一方の主電極に接続された反射電極
とを備え、該反射電極がマトリクス状に配置された反射
電極マトリクス素子の不良画素解析方法において、前記マトリクス状に配置した反射電極のそれぞれに、荷
電粒子線を、逐次照射するステップと、該荷電粒子線の照射によって、前記反射電極のそれぞれ
から得られる二次電子を検出するステップと、該検出された二次電子出力を前記マトリクスの位置座標
を用いて演算し、前記マトリクスに対応した２次元チャ
ージコントラスト画像を生成するステップと、該２次元チャージコントラスト画像を表示するステップ
と、前記２次元チャージコントラスト画像を構成する特定の
ブロックの明度により、対応する前記マトリクスの位置
の画素の不良とその原因を決定するステップとを備える
ことを特徴とするに不良画素解析方法。
【請求項２】半導体ウェハ上にマトリクス状に、複数
のスイッチングトランジスタを形成する工程と、該複数のスイッチングトランジスタのそれぞれの一方の
主電極に接続されるように、反射電極を前記マトリクス
状に配置し、反射電極マトリクス素子を形成する工程
と、前記マトリクス状に配置した反射電極のそれぞれに、荷
電粒子線を、逐次照射し、前記反射電極のそれぞれから
得られる二次電子により、前記マトリクスに対応した２
次元チャージコントラスト画像を得る工程と、該２次元チャージコントラスト画像により不良解析を行
い、合格の場合は、前記半導体ウェハを複数のチップに
ダイシングする工程と、該複数のチップのそれぞれに、前記反射電極に接するよ
うに液晶を搭載する工程と、前記不良解析により、不合格と判定された場合は、前記
２次元チャージコントラスト画像を構成する特定のブロ
ックの明度により、対応する前記マトリクスの位置の画
素の不良とその原因を決定し、製造工程にフィードバッ
クする工程とを含むことを特徴とするシリコンチップベ
ースド反射型液晶素子の製造方法。