JP2003258572A - バッファアンプ回路 - Google Patents
バッファアンプ回路Info
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Abstract
(57)【要約】
【課題】バッファアンプ回路に発生するオフセット電圧
を解消する。 【解決手段】 本発明はバッファしてバッファ出力電圧
を取出す第１バッファアンプ１１に同一特性を有するの
第２バッファアンプ１６及び第３バッファアンプ１９を
接続し、第１バッファアンプ１１の出力端子に生じるバ
ッファ出力電圧を第２バッファアンプ１６の＋入力端子
に加え、前記第２バッファアンプ１６の出力信号を第３
バッファアンプ１９の＋入力端子に加え、前記第３バッ
ファアンプの出力信号を第１バッファアンプの−入力端
子に加え、第１バッファアンプ１１の出力端子に生じる
バッファ出力電圧をバッファする基準電圧と同一にす
る。
を解消する。 【解決手段】 本発明はバッファしてバッファ出力電圧
を取出す第１バッファアンプ１１に同一特性を有するの
第２バッファアンプ１６及び第３バッファアンプ１９を
接続し、第１バッファアンプ１１の出力端子に生じるバ
ッファ出力電圧を第２バッファアンプ１６の＋入力端子
に加え、前記第２バッファアンプ１６の出力信号を第３
バッファアンプ１９の＋入力端子に加え、前記第３バッ
ファアンプの出力信号を第１バッファアンプの−入力端
子に加え、第１バッファアンプ１１の出力端子に生じる
バッファ出力電圧をバッファする基準電圧と同一にす
る。
Description
【０００１】
【発明の属する技術分野】本発明はバッファアンプから
取出される出力バイアス電圧にオフセットが発生するこ
とがないようにしたバッファアンプ回路に関する。
取出される出力バイアス電圧にオフセットが発生するこ
とがないようにしたバッファアンプ回路に関する。
【０００２】
【従来の技術】図２は一般的なバッファアンプ１のブロ
ック図である。バッファアンプ１は＋入力端子に抵抗Ｒ
１を介して入力端子ＩＮが接続され、また出力端子ＯＵ
Ｔと−入力端子間には抵抗Ｒ２が接続されている。前記
バッファアンプ１は入力端子ＩＮに加えられた基準電圧
源よりの基準電圧Ｖｒｅｆをバッファして出力端子ＯＵ
Ｔにバッファ出力電圧Ｖｏｕｔを出力する。前記バッフ
ァアンプ１においてバッファ出力電圧Ｖｏｕｔは Ｖｏｕｔ＝（Ｖｐ１−Ｖｎ１）×ＶＧ＝Ｖｉｏ×ＶＧ の関係式が成り立つ。
ック図である。バッファアンプ１は＋入力端子に抵抗Ｒ
１を介して入力端子ＩＮが接続され、また出力端子ＯＵ
Ｔと−入力端子間には抵抗Ｒ２が接続されている。前記
バッファアンプ１は入力端子ＩＮに加えられた基準電圧
源よりの基準電圧Ｖｒｅｆをバッファして出力端子ＯＵ
Ｔにバッファ出力電圧Ｖｏｕｔを出力する。前記バッフ
ァアンプ１においてバッファ出力電圧Ｖｏｕｔは Ｖｏｕｔ＝（Ｖｐ１−Ｖｎ１）×ＶＧ＝Ｖｉｏ×ＶＧ の関係式が成り立つ。
【０００３】ここで、バッファアンプ１の＋入力端子の
電位をＶｐ１、−入力端子の電位をＶｎ１とし、Ｖｐ１
−Ｖｎ１＝Ｖｉｏとする。又オープンループゲインをＶ
Ｇとする。
電位をＶｐ１、−入力端子の電位をＶｎ１とし、Ｖｐ１
−Ｖｎ１＝Ｖｉｏとする。又オープンループゲインをＶ
Ｇとする。
【０００４】理想バッファアンプにおいては、オープン
ループゲインＶＧはＶＧ＝∞なので、Ｖｉｏ＝０とみな
せるが、実際のオープンループゲインＶＧは有限である
ので、Ｖｉｏを０とみなすことが出来ない。
ループゲインＶＧはＶＧ＝∞なので、Ｖｉｏ＝０とみな
せるが、実際のオープンループゲインＶＧは有限である
ので、Ｖｉｏを０とみなすことが出来ない。
【０００５】ここで、前記バッファアンプ１の＋入力端
子に接続された抵抗Ｒ１及びバッファアンプ１の出力端
子ＯＵＴと−入力端子間に接続された抵抗Ｒ２の抵抗値
を共にＲとし、前記バッファアンプ１の入力バイアス電
流をＩ（ここでは流入する向きを＋とする）とすると、
前記バッファアンプ１の＋入力端子の電位をＶｐ１は Ｖｐ１＝Ｖｒｅｆ−Ｒ×Ｉ となり、従って−入力端子の電位をＶｎ１は Ｖｎ１＝Ｖｐ１−Ｖｉｏ となり、バッファ出力Ｖｏｕｔは Ｖｏｕｔ＝Ｖｎ１＋Ｒ×Ｉ＝Ｖｐ１−Ｖｉｏ＋Ｒ×Ｉ ＝Ｖｒｅｆ−Ｒ×Ｉ−Ｖｉｏ＋Ｒ×Ｉ＝Ｖｒｅｆ−Ｖｉ
ｏ となって、バッファ出力電圧Ｖｏｕｔは基準電圧Ｖｒｅ
ｆからＶｉｏ分だけ低下する。従ってこのＶｉｏがオフ
セット電圧となる。
子に接続された抵抗Ｒ１及びバッファアンプ１の出力端
子ＯＵＴと−入力端子間に接続された抵抗Ｒ２の抵抗値
を共にＲとし、前記バッファアンプ１の入力バイアス電
流をＩ（ここでは流入する向きを＋とする）とすると、
前記バッファアンプ１の＋入力端子の電位をＶｐ１は Ｖｐ１＝Ｖｒｅｆ−Ｒ×Ｉ となり、従って−入力端子の電位をＶｎ１は Ｖｎ１＝Ｖｐ１−Ｖｉｏ となり、バッファ出力Ｖｏｕｔは Ｖｏｕｔ＝Ｖｎ１＋Ｒ×Ｉ＝Ｖｐ１−Ｖｉｏ＋Ｒ×Ｉ ＝Ｖｒｅｆ−Ｒ×Ｉ−Ｖｉｏ＋Ｒ×Ｉ＝Ｖｒｅｆ−Ｖｉ
ｏ となって、バッファ出力電圧Ｖｏｕｔは基準電圧Ｖｒｅ
ｆからＶｉｏ分だけ低下する。従ってこのＶｉｏがオフ
セット電圧となる。
【０００６】図３は前記バッファアンプ１を例えば、電
子機器のトーンコントロール回路２とミューテイング回
路３とを切換スイッチ４で切換えアンプ回路５に供給す
るのに使用したものである。インピーダンスを下げるた
め、トーンコントロール回路２にはバッファアンプ１
ａ、１ｂ、１ｃを接続し、又ミューテイング回路３にバ
ッファアンプ１ｄを接続している。
子機器のトーンコントロール回路２とミューテイング回
路３とを切換スイッチ４で切換えアンプ回路５に供給す
るのに使用したものである。インピーダンスを下げるた
め、トーンコントロール回路２にはバッファアンプ１
ａ、１ｂ、１ｃを接続し、又ミューテイング回路３にバ
ッファアンプ１ｄを接続している。
【０００７】従って切換スイッチ４をトーンコントロー
ル側に切換えたとき、アンプ回路５に加わるオフセット
電圧は３Ｖｉｏであるのに対して、ミューテイング側に
切換えたときのオフセット電圧はＶｉｏとなる。
ル側に切換えたとき、アンプ回路５に加わるオフセット
電圧は３Ｖｉｏであるのに対して、ミューテイング側に
切換えたときのオフセット電圧はＶｉｏとなる。
【０００８】このように切換スイッチ４をトーンコント
ロール側とミューティング側に切換えたときではアンプ
回路５に加わるオフセット電圧が異なるため、前記切換
スイッチ４を切換える度にノイズを発生する。
ロール側とミューティング側に切換えたときではアンプ
回路５に加わるオフセット電圧が異なるため、前記切換
スイッチ４を切換える度にノイズを発生する。
【０００９】
【発明が解決しようとする課題】前述したように、オペ
アンプ回路ではトーンコントーロール回路等の付属回路
のインピーダンスを下げるためにバッファアンプを接続
することが行われているが、前記バッファアンプからオ
フセット電圧を発生するため、切換えたときオフセット
電圧の差異によりノイズを発生する。
アンプ回路ではトーンコントーロール回路等の付属回路
のインピーダンスを下げるためにバッファアンプを接続
することが行われているが、前記バッファアンプからオ
フセット電圧を発生するため、切換えたときオフセット
電圧の差異によりノイズを発生する。
【００１０】
【課題を解決するための手段】本発明はオフセット電圧
が発生することがないようにするもので、基準電圧をバ
ッファしてバッファ出力電圧を取出す第１バッファアン
プに同一特性の第２バッファアンプ及び第３バッファア
ンプを接続し、第１バッファアンプの出力端子に生じる
バッファ出力電圧の一部を第２バッファアンプの＋入力
端子に加え、さらに第２バッファアンプの出力信号を第
３バッファアンプの＋入力端子に加え、前記第３バッフ
ァアンプの出力信号を第１バッファアンプの−入力端子
に加え、第１バッファアンプの出力端子に生じるバッフ
ァ出力電圧をバッファする基準電圧と同一にするバッフ
ァアンプ回路を提供する。
が発生することがないようにするもので、基準電圧をバ
ッファしてバッファ出力電圧を取出す第１バッファアン
プに同一特性の第２バッファアンプ及び第３バッファア
ンプを接続し、第１バッファアンプの出力端子に生じる
バッファ出力電圧の一部を第２バッファアンプの＋入力
端子に加え、さらに第２バッファアンプの出力信号を第
３バッファアンプの＋入力端子に加え、前記第３バッフ
ァアンプの出力信号を第１バッファアンプの−入力端子
に加え、第１バッファアンプの出力端子に生じるバッフ
ァ出力電圧をバッファする基準電圧と同一にするバッフ
ァアンプ回路を提供する。
【００１１】又本発明は入力端子に加えられたバッファ
する基準電源からの基準電圧が第１抵抗を介して加えら
れる＋入力端子と、バッファ出力電圧を取出す出力端子
と、前記出力端子と帰還用の第２抵抗を介して接続され
た−入力端子とを有する第１バッファアンプと、第３抵
抗を介して前記第１バッファアンプのバッファ出力電圧
の一部が加えられる＋入力端子と、第２出力電圧を取出
す出力端子と、該出力端子に接続された−入力端子とを
有する第２バッファアンプと、前記第２バッファアンプ
の第２出力電圧が加えられる＋入力端子と、第３出力電
圧を取出す出力端子と、該出力端子に接続されると共に
第４抵抗を介して第１バッファアンプの−入力端子に接
続された−入力端子とを有する第３バッファアンプとよ
りなり、前記第１バッファアンプと第２バッファアンプ
及び第３バッファアンプの特性を同一にし、且つ前記第
３バッファアンプの出力信号を第１バッファアンプの−
入力端子に加え、第１バッファアンプの出力端子に生じ
るバッファ出力電圧をバッファする基準電圧と同一にし
たことを特徴とするバッファアンプ回路を提供する。
する基準電源からの基準電圧が第１抵抗を介して加えら
れる＋入力端子と、バッファ出力電圧を取出す出力端子
と、前記出力端子と帰還用の第２抵抗を介して接続され
た−入力端子とを有する第１バッファアンプと、第３抵
抗を介して前記第１バッファアンプのバッファ出力電圧
の一部が加えられる＋入力端子と、第２出力電圧を取出
す出力端子と、該出力端子に接続された−入力端子とを
有する第２バッファアンプと、前記第２バッファアンプ
の第２出力電圧が加えられる＋入力端子と、第３出力電
圧を取出す出力端子と、該出力端子に接続されると共に
第４抵抗を介して第１バッファアンプの−入力端子に接
続された−入力端子とを有する第３バッファアンプとよ
りなり、前記第１バッファアンプと第２バッファアンプ
及び第３バッファアンプの特性を同一にし、且つ前記第
３バッファアンプの出力信号を第１バッファアンプの−
入力端子に加え、第１バッファアンプの出力端子に生じ
るバッファ出力電圧をバッファする基準電圧と同一にし
たことを特徴とするバッファアンプ回路を提供する。
【００１２】さらに本発明は前記第１抵抗、第２抵抗、
第３抵抗及び第４抵抗の抵抗値を同一にしたバッファア
ンプ回路を提供する。
第３抵抗及び第４抵抗の抵抗値を同一にしたバッファア
ンプ回路を提供する。
【００１３】
【発明の実施の形態】本発明のバッファアンプ回路を図
１に従って説明する。
１に従って説明する。
【００１４】図１のバッファアンプ回路のブロック図に
おいて、第１バッファアンプ１１の＋入力端子にはバッ
ファする基準電圧が加えられる入力端子１２が第１抵抗
１３を介して接続されている。また前記バッファアンプ
１１の出力端子１４と−入力端子間には帰還用の第２抵
抗１５が接続されている。
おいて、第１バッファアンプ１１の＋入力端子にはバッ
ファする基準電圧が加えられる入力端子１２が第１抵抗
１３を介して接続されている。また前記バッファアンプ
１１の出力端子１４と−入力端子間には帰還用の第２抵
抗１５が接続されている。
【００１５】オフセット電圧補正用の第２バッファアン
プ１６の＋入力端子は第３抵抗１７を介して前記第１バ
ッファアンプ１１の出力端子１４に接続されている。ま
た第２バッファアンプ１６の出力端子１８は−入力端子
に接続されている。
プ１６の＋入力端子は第３抵抗１７を介して前記第１バ
ッファアンプ１１の出力端子１４に接続されている。ま
た第２バッファアンプ１６の出力端子１８は−入力端子
に接続されている。
【００１６】同じくオフセット電圧補正用の第３バッフ
ァアンプ１９の＋入力端子は前記第２バッファアンプ１
６の出力端子１８に接続されている。そして第３バッフ
ァアンプ１６の出力端子２０は−入力端子に接続される
と共に、−入力端子は第４抵抗２１を介して第１バッフ
ァアンプ１１の−入力端子に接続されている。
ァアンプ１９の＋入力端子は前記第２バッファアンプ１
６の出力端子１８に接続されている。そして第３バッフ
ァアンプ１６の出力端子２０は−入力端子に接続される
と共に、−入力端子は第４抵抗２１を介して第１バッフ
ァアンプ１１の−入力端子に接続されている。
【００１７】前記第１バッファアンプ１１と第２バッフ
ァアンプ１６及び第３バッファアンプ１９は同一特性と
なす。また第１抵抗１３、第２抵抗１５、第３抵抗１７
及び第４抵抗２１の抵抗値は全て同一でＲである。
ァアンプ１６及び第３バッファアンプ１９は同一特性と
なす。また第１抵抗１３、第２抵抗１５、第３抵抗１７
及び第４抵抗２１の抵抗値は全て同一でＲである。
【００１８】前述と同様に、入力端子１２に加えられた
基準電源からの基準電圧Ｖｒｅｆは第１抵抗１３を介し
て第１バッファアンプ１１の＋入力端子に加えられ、バ
ッファされて出力端子１４にバッファ出力電圧Ｖｏｕｔ
が取出される。
基準電源からの基準電圧Ｖｒｅｆは第１抵抗１３を介し
て第１バッファアンプ１１の＋入力端子に加えられ、バ
ッファされて出力端子１４にバッファ出力電圧Ｖｏｕｔ
が取出される。
【００１９】今バッファするため入力端子１２に加えら
れる基準電源からの基準電圧をＶｒｅｆとし、第１バッ
ファアンプ１１の出力端子１４に取出されるバッファ出
力をＶｏｕｔとする。又前記第１バッファアンプ１１と
第２バッファアンプ１６及び第３バッファアンプ１９の
入力バイアス電流をＩ（流入する向きを＋とする）と
し、オープンゲインをＶＧとする。
れる基準電源からの基準電圧をＶｒｅｆとし、第１バッ
ファアンプ１１の出力端子１４に取出されるバッファ出
力をＶｏｕｔとする。又前記第１バッファアンプ１１と
第２バッファアンプ１６及び第３バッファアンプ１９の
入力バイアス電流をＩ（流入する向きを＋とする）と
し、オープンゲインをＶＧとする。
【００２０】さらに第１バッファアンプ１１の＋入力端
子の電位をＶｐ１とし、−入力端子の電位をＶｎ１とす
る。そして第２バッファアンプ１６の＋入力端子の電位
をＶｐ２とし、−入力端子の電位をＶｎ２とする。さら
に第３バッファアンプ１９の＋入力端子の電位をＶｐ３
とし、−入力端子の電位をＶｎ３とする。そして Ｖｐ１−Ｖｎ１＝Ｖｉｏ１ Ｖｐ２−Ｖｎ２＝Ｖｉｏ２、 Ｖｐ３−Ｖｎ３＝Ｖｉｏ３ とする。
子の電位をＶｐ１とし、−入力端子の電位をＶｎ１とす
る。そして第２バッファアンプ１６の＋入力端子の電位
をＶｐ２とし、−入力端子の電位をＶｎ２とする。さら
に第３バッファアンプ１９の＋入力端子の電位をＶｐ３
とし、−入力端子の電位をＶｎ３とする。そして Ｖｐ１−Ｖｎ１＝Ｖｉｏ１ Ｖｐ２−Ｖｎ２＝Ｖｉｏ２、 Ｖｐ３−Ｖｎ３＝Ｖｉｏ３ とする。
【００２１】まず、第４抵抗２１の無い状態を考える
と、前記第１バッファアンプ１１の＋入力端子の電位Ｖ
ｐ１は Ｖｐ１＝Ｖｒｅｆ−Ｒ×Ｉ 又第１バッファアンプ１１の−入力端子の電位Ｖｎ１は Ｖｎ１＝Ｖｐ１−Ｖｉｏ１＝Ｖｒｅｆ−Ｒ×Ｉ−Ｖｉｏ
１ となり、第１バッファアンプ１１のバッファ出力電圧Ｖ
ｏｕｔは Ｖｏｕｔ＝Ｖｎ１＋Ｒ×Ｉ＝Ｖｐ１−Ｖｉｏ＋Ｒ×Ｉ ＝Ｖｒｅｆ−Ｒ×Ｉ−Ｖｉｏ１＋Ｒ×Ｉ＝Ｖｒｅｆ−Ｖ
ｉｏ１ の関係が成り立つ。また同様に第４抵抗２１の無い状態
では、前記第２バッファアンプ１６の＋入力端子の電位
Ｖｐ２は Ｖｐ２＝Ｖｏｕｔ−Ｒ×Ｉ となり、又第２バッファアンプ１６の−入力端子の電位
Ｖｎ２は Ｖｎ２＝Ｖｐ２−Ｖｉｏ２＝Ｖｏｕｔ−Ｒ×Ｉ−Ｖｉｏ
２ となる。従って第２バッファアンプ１６の出力電圧Ｖｏ
ｕｔ２は Ｖｏｕｔ２＝Ｖｎ２＝Ｖｏｕｔ−Ｒ×Ｉ−Ｖｉｏ２ の関係が成り立つ。さらに第４抵抗２１の無い状態で
は、前記第３バッファアンプ１９の＋入力端子の電位Ｖ
ｐ３は Ｖｐ３＝Ｖｏｕｔ２ 又第３バッファアンプ１９の−入力端子の電位Ｖｎ３は Ｖｎ３＝Ｖｐ３−Ｖｉｏ３＝Ｖｏｕｔ２−Ｖｉｏ３ となり、第３バッファアンプ１９の出力電圧Ｖｏｕｔ３
は Ｖｏｕｔ３＝Ｖｎ３＝Ｖｏｕｔ２−Ｖｉｏ３ の関係が成り立つ。
と、前記第１バッファアンプ１１の＋入力端子の電位Ｖ
ｐ１は Ｖｐ１＝Ｖｒｅｆ−Ｒ×Ｉ 又第１バッファアンプ１１の−入力端子の電位Ｖｎ１は Ｖｎ１＝Ｖｐ１−Ｖｉｏ１＝Ｖｒｅｆ−Ｒ×Ｉ−Ｖｉｏ
１ となり、第１バッファアンプ１１のバッファ出力電圧Ｖ
ｏｕｔは Ｖｏｕｔ＝Ｖｎ１＋Ｒ×Ｉ＝Ｖｐ１−Ｖｉｏ＋Ｒ×Ｉ ＝Ｖｒｅｆ−Ｒ×Ｉ−Ｖｉｏ１＋Ｒ×Ｉ＝Ｖｒｅｆ−Ｖ
ｉｏ１ の関係が成り立つ。また同様に第４抵抗２１の無い状態
では、前記第２バッファアンプ１６の＋入力端子の電位
Ｖｐ２は Ｖｐ２＝Ｖｏｕｔ−Ｒ×Ｉ となり、又第２バッファアンプ１６の−入力端子の電位
Ｖｎ２は Ｖｎ２＝Ｖｐ２−Ｖｉｏ２＝Ｖｏｕｔ−Ｒ×Ｉ−Ｖｉｏ
２ となる。従って第２バッファアンプ１６の出力電圧Ｖｏ
ｕｔ２は Ｖｏｕｔ２＝Ｖｎ２＝Ｖｏｕｔ−Ｒ×Ｉ−Ｖｉｏ２ の関係が成り立つ。さらに第４抵抗２１の無い状態で
は、前記第３バッファアンプ１９の＋入力端子の電位Ｖ
ｐ３は Ｖｐ３＝Ｖｏｕｔ２ 又第３バッファアンプ１９の−入力端子の電位Ｖｎ３は Ｖｎ３＝Ｖｐ３−Ｖｉｏ３＝Ｖｏｕｔ２−Ｖｉｏ３ となり、第３バッファアンプ１９の出力電圧Ｖｏｕｔ３
は Ｖｏｕｔ３＝Ｖｎ３＝Ｖｏｕｔ２−Ｖｉｏ３ の関係が成り立つ。
【００２２】ここで第１バッファアンプ１１の−入力端
子と第３バッファアンプ１９の出力端子２０間に第４抵
抗２１を追加すると、前記第４抵抗２１に流れる電流Ｉ
ｏは Ｉｏ＝（Ｖｎ１−Ｖｏｕｔ３）/Ｒ となり、電流Ｉｏは第１バッファアンプ１１から第４バ
ッファアンプ１９側へ流れる。従って、第１バッファア
ンプ１１の出力端子１４から取出されるバッファ出力電
圧Ｖｏｕｔは Ｖｏｕｔ＝Ｖｎ１＋（Ｉｏ＋Ｉ）×Ｒ＝Ｖｎ１＋Ｒ×Ｉｏ＋Ｒ×Ｉ ＝Ｖｎ１＋（Ｖｎ１−Ｖｏｕｔ３）＋Ｒ×Ｉ ＝２Ｖｎ１−Ｖｏｕｔ２＋Ｖｉｏ３＋Ｒ×Ｉ ＝２Ｖｎ１−Ｖｏｕｔ＋Ｒ×Ｉ＋Ｖｉｏ２＋Ｖｉｏ３＋Ｒ×Ｉ ＝２Ｖｎ１＋２Ｒ×Ｉ＋Ｖｉｏ２＋Ｖｉｏ３−Ｖｏｕｔ 従って前記バッファ出力電圧Ｖｏｕは Ｖｏｕｔ＝Ｖｎ１＋Ｒ×Ｉ＋Ｖｉｏ２/２＋Ｖｉｏ３/２ ＝Ｖｒｅｆ−Ｒ×Ｉ−Ｖｉｏ１＋Ｒ×Ｉ＋Ｖｉｏ２/２＋Ｖｉｏ３/２ ＝Ｖｒｅｆ−Ｖｉｏ１＋Ｖｉｏ２/２＋Ｖｉｏ３/２ となる。
子と第３バッファアンプ１９の出力端子２０間に第４抵
抗２１を追加すると、前記第４抵抗２１に流れる電流Ｉ
ｏは Ｉｏ＝（Ｖｎ１−Ｖｏｕｔ３）/Ｒ となり、電流Ｉｏは第１バッファアンプ１１から第４バ
ッファアンプ１９側へ流れる。従って、第１バッファア
ンプ１１の出力端子１４から取出されるバッファ出力電
圧Ｖｏｕｔは Ｖｏｕｔ＝Ｖｎ１＋（Ｉｏ＋Ｉ）×Ｒ＝Ｖｎ１＋Ｒ×Ｉｏ＋Ｒ×Ｉ ＝Ｖｎ１＋（Ｖｎ１−Ｖｏｕｔ３）＋Ｒ×Ｉ ＝２Ｖｎ１−Ｖｏｕｔ２＋Ｖｉｏ３＋Ｒ×Ｉ ＝２Ｖｎ１−Ｖｏｕｔ＋Ｒ×Ｉ＋Ｖｉｏ２＋Ｖｉｏ３＋Ｒ×Ｉ ＝２Ｖｎ１＋２Ｒ×Ｉ＋Ｖｉｏ２＋Ｖｉｏ３−Ｖｏｕｔ 従って前記バッファ出力電圧Ｖｏｕは Ｖｏｕｔ＝Ｖｎ１＋Ｒ×Ｉ＋Ｖｉｏ２/２＋Ｖｉｏ３/２ ＝Ｖｒｅｆ−Ｒ×Ｉ−Ｖｉｏ１＋Ｒ×Ｉ＋Ｖｉｏ２/２＋Ｖｉｏ３/２ ＝Ｖｒｅｆ−Ｖｉｏ１＋Ｖｉｏ２/２＋Ｖｉｏ３/２ となる。
【００２３】前記第１バッファアンプ１１と第２バッフ
ァアンプ１６及び第３バッファアンプ１９は同一特性ア
ンプのため、Ｖｉｏ１≒Ｖｉｏ２≒Ｖｉｏ３である。従
って −Ｖｉｏ１＋Ｖｉｏ２/２＋Ｖｉｏ３/２＝０ となり、第１バッファアンプ１１の出力電圧Ｖｏｕｔは
基準電圧Ｖｒｅｆに等しい電圧となり、第１バッファア
ンプ１１の入出力電圧にオフセット電圧が生じないバッ
ファアンプを実現できる。
ァアンプ１６及び第３バッファアンプ１９は同一特性ア
ンプのため、Ｖｉｏ１≒Ｖｉｏ２≒Ｖｉｏ３である。従
って −Ｖｉｏ１＋Ｖｉｏ２/２＋Ｖｉｏ３/２＝０ となり、第１バッファアンプ１１の出力電圧Ｖｏｕｔは
基準電圧Ｖｒｅｆに等しい電圧となり、第１バッファア
ンプ１１の入出力電圧にオフセット電圧が生じないバッ
ファアンプを実現できる。
【００２４】
【発明の効果】本発明のバッファアンプ回路は基準電圧
をバッファしてバッファ出力電圧を取出す第１バッファ
アンプに同一特性を有するの第２バッファアンプ及び第
３バッファアンプを接続し、第１バッファアンプの出力
端子に生じるバッファ出力電圧を第２バッファアンプの
＋入力端子に加え、さらに第２バッファアンプの出力信
号をバッファアンプの＋入力端子に加え、前記第３バッ
ファアンプの出力信号を第１バッファアンプの−入力端
子に加え、第１バッファアンプの出力端子に生じる出力
電圧をバッファする基準電圧と同一になるようにしたの
で、入出力電圧間のオフセットをなくすることができ、
アンプ回路の切換回路に使用した場合にオフセット電圧
に起因して発生するノイズを防止できる。
をバッファしてバッファ出力電圧を取出す第１バッファ
アンプに同一特性を有するの第２バッファアンプ及び第
３バッファアンプを接続し、第１バッファアンプの出力
端子に生じるバッファ出力電圧を第２バッファアンプの
＋入力端子に加え、さらに第２バッファアンプの出力信
号をバッファアンプの＋入力端子に加え、前記第３バッ
ファアンプの出力信号を第１バッファアンプの−入力端
子に加え、第１バッファアンプの出力端子に生じる出力
電圧をバッファする基準電圧と同一になるようにしたの
で、入出力電圧間のオフセットをなくすることができ、
アンプ回路の切換回路に使用した場合にオフセット電圧
に起因して発生するノイズを防止できる。
【図１】本発明のバッファアンプ回路のブロック図であ
る。
る。
【図２】従来のバッファアンプ回路のブロック図であ
る。
る。
【図３】バッファアンプを用いた電子機器の切替回路の
ブロック図である。
ブロック図である。
１１ 第１バッファアンプ
１２ 入力端子
１３ 第１抵抗
１４ 出力端子
１５ 第２抵抗
１６ 第２バッファアンプ
１７ 第３抵抗
１９ 第３バッファアンプ
２１ 第４抵抗
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J066 AA01 AA45 CA13 CA41 FA07
HA25 HA38 KA03 MA11
5J069 AA01 AA45 CA13 CA41 FA07
HA25 HA38 KA03 MA11
5J500 AA01 AA45 AC13 AC41 AF07
AH25 AH38 AK03 AM11
Claims (3)
- 【請求項１】 基準電圧をバッファしてバッファ出力電
圧を取出す第１バッファアンプに同一特性を有する第２
バッファアンプ及び第３バッファアンプを接続し、 前記第１バッファアンプの出力端子に生じるバッファ出
力電圧の一部を第２バッファアンプの＋入力端子に加
え、 さらに第２バッファアンプの出力信号を前記第３バッフ
ァアンプの＋入力端子に加え、 前記第３バッファアンプの出力信号を第１バッファアン
プの−入力端子に加え、第１バッファアンプの出力端子
に生じるバッファ出力電圧をバッファする基準電圧と同
一にすることを特徴とするバッファアンプ回路。 - 【請求項２】 バッファする基準電源からの基準電圧が
加えられる＋入力端子と、バッファ出力電圧を取出す出
力端子と、前記出力端子と抵抗を介して接続された−入
力端子とを有する第１バッファアンプと、 抵抗を介して前記第１バッファアンプのバッファ出力電
圧の一部が加えられる＋入力端子と、第２出力電圧を取
出す出力端子と、該出力端子に接続された−入力端子と
を有する第２バッファアンプと、 前記第２バッファアンプの第２出力電圧が加えられる＋
入力端子と、第３出力電圧を取出す出力端子と、該出力
端子に接続されると共に抵抗を介して第１バッファアン
プの−入力端子に接続された−入力端子とを有する第３
バッファアンプとよりなり、 前記第１バッファアンプと第２バッファアンプ及び第３
バッファアンプの特性を同一にし、 前記第３バッファアンプの出力信号を第１バッファアン
プの−入力端子に加え、第１バッファアンプの出力端子
に生じるバッファ出力電圧をバッファする基準電圧と同
一にすることを特徴とするバッファアンプ回路。 - 【請求項３】 前記各抵抗の抵抗値を同一にしたことを
特徴とする請求項２記載のバッファアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002051998A JP2003258572A (ja) | 2002-02-27 | 2002-02-27 | バッファアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002051998A JP2003258572A (ja) | 2002-02-27 | 2002-02-27 | バッファアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258572A true JP2003258572A (ja) | 2003-09-12 |
Family
ID=28663829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002051998A Pending JP2003258572A (ja) | 2002-02-27 | 2002-02-27 | バッファアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003258572A (ja) |
-
2002
- 2002-02-27 JP JP2002051998A patent/JP2003258572A/ja active Pending
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