JP2003243978A

JP2003243978A - 入力インターフェース回路、及び、半導体装置

Info

Publication number: JP2003243978A
Application number: JP2002038042A
Authority: JP
Inventors: Nobuaki Otsuka; 塚伸朗大
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-02-15
Filing date: 2002-02-15
Publication date: 2003-08-29

Abstract

(57)【要約】【課題】テストモードの際に流れる貫通電流を可及的
に少なくする。【解決手段】入力インターフェース回路１０は、差動
比較回路ＤＣＣのＰ型のＭＯＳトランジスタＰ１１及び
Ｐ１２のゲート端子に接続する、Ｐ型のＭＯＳトランジ
スタＰ１５を備えている。テストモードの際に、このＭ
ＯＳトランジスタＰ１５をオン状態にすることにより、
ＭＯＳトランジスタＰ１１及びＰ１２をオフ状態にする
ことができ、ＭＯＳトランジスタＰ１１及びＰ１２を介
して流れる貫通電流をカットする。また、テストモード
の際に、抵抗性素子として機能するＭＯＳトランジスタ
Ｐ１４を、ＭＯＳトランジスタＮ１１に接続する。この
ＭＯＳトランジスタＰ１４をオン／オフ制御することに
より、入力インターフェース回路１０の出力信号Ｑ１２
をハイレベル又はローレベルに切り替えることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力インターフェ
ース回路、及び、半導体装置に関し、特に、レイアウト
面積の抑制を図った入力インターフェース回路、及び、
半導体装置に関する。

【０００２】

【従来の技術】半導体装置には、入力信号が入力される
入力インターフェース回路が、設けられている。図１５
は、このような半導体装置のブロック図を示している。
この図１５に示す半導体装置１００は、例えば、ＣＭＯ
Ｓ型ＬＳＩメモリ装置などの半導体記憶装置や、所望の
ロジックを実現するロジック回路を含む半導体回路装置
などである。

【０００３】半導体装置１００は、１又は複数の入力イ
ンターフェース回路１１０を備えている。この入力イン
ターフェース回路１１０には、それぞれ、この半導体装
置１００の外部から入力信号が入力される。入力信号が
入力された入力インターフェース回路１１０は、その入
力信号の電圧レベルに応じて、その入力信号が、ハイレ
ベル信号であるのか、それともローレベル信号であるの
かを識別し、半導体装置１００の内部回路１２０に、ハ
イレベル信号又はローレベル信号を供給する。

【０００４】また、消費電力の低減や、動作の高速化を
図るために、内部回路１２０内で用いられる電圧は、こ
の半導体装置１００に入力される入力信号がフルスイン
グした場合におけるハイレベルの電圧より、低い設定に
なっている場合がある。この場合、入力インターフェー
ス回路１１０は、入力信号の電圧レベルを下げた上で、
内部回路１２０に供給する必要がある。

【０００５】ここで、半導体装置１００のスクリーニン
グにおけるスタンドバイ電流のチェックについて考え
る。スクリーニングとは、半導体装置１００の内部で、
プロセス不良などでおこる異常電流が流れていないかを
チェックすることで、半導体装置１００内の不良を検知
して、潜在的に欠陥のある半導体装置１００を除去する
作業である。

【０００６】この異常電流を検知するためには、半導体
装置１００の内部にある回路が消費する正常な電流によ
るオフセット成分を最小限にすることが必要である。例
えば、μＡオーダーの異常電流を検知するには、正常状
態での電流のオーダーをそれ以下にする必要があり、さ
もなければμＡオーダーの異常電流を検出することがで
きない。つまり、テストモードにおいては、半導体装置
１００上のすべての貫通電流を含む動作電流のＤＣ的電
流パスを可及的に少なくすることが必要である。

【０００７】テストモードにおける貫通電流を少なくす
るための入力インターフェース回路１１０が、例えば、
特開２０００−１０１４１４号公報に開示されている。
この特開２０００−１０１４１４号公報に開示されてい
る入力される入力インターフェース回路を、図１６に示
す。

【０００８】この図１６に示すように、入力インターフ
ェース回路２００は、Ｎ型のＭＯＳトランジスタＮ１〜
Ｎ４と、Ｐ型のＭＯＳトランジスタＰ１〜Ｐ４とを備え
て構成されている。また、これらのＭＯＳトランジスタ
のうち、Ｎ型のＭＯＳトランジスタＮ１及びＮ２は、厚
いゲート絶縁膜を有する厚膜ＭＯＳトランジスタであ
り、Ｎ型のＭＯＳトランジスタＮ３及びＮ４は、これよ
りも薄いゲート絶縁膜を有する厚膜ＭＯＳトランジスタ
である。また、Ｐ型のＭＯＳトランジスタＰ３は、厚い
ゲート絶縁膜を有する厚膜ＭＯＳトランジスタであり、
Ｐ型のＭＯＳトランジスタＰ１、Ｐ２及びＰ４は、これ
よりも薄いゲート絶縁膜を有する薄膜ＭＯＳトランジス
タである。

【０００９】ＭＯＳトランジスタＮ１、Ｎ２及びＰ３を
厚膜ＭＯＳトランジスタで構成するのは、この入力イン
ターフェース回路２００の内部で用いられる電源の電圧
ＶＤＤよりも高い電圧ＶＤＤＨを有する入力信号ＩＮ
が、直接印加されるので、これに耐え得る構成にしてお
く必要があるからである。

【００１０】ＭＯＳトランジスタＰ１とＭＯＳトランジ
スタＰ２とにより、カレントミラー回路が構成されてお
り、これらＰ型のＭＯＳトランジスタＰ１及びＰ２とＮ
型のＭＯＳトランジスタＮ１及びＮ２とで、差動比較回
路ＤＣＣが構成されている。また、Ｐ型のＭＯＳトラン
ジスタＰ４とＮ型のＭＯＳトランジスタＮ４とにより、
ＣＭＯＳ型のインバータＩＮＶ１が構成されている。こ
のインバータＩＮＶ１は、入力された信号Ｑ１を反転し
た信号Ｑ２を生成して、内部回路１２０に出力する。

【００１１】この半導体装置１００が通常に動作する通
常モードの場合には、テスト信号ＴＥＳＴは、ローレベ
ルであり、反転テスト信号／ＴＥＳＴはローレベルであ
る。よって、Ｐ型のＭＯＳトランジスタＰ３は、オフ状
態である。そして、差動比較回路ＤＣＣにより、ＭＯＳ
トランジスタＮ１に入力された入力信号ＩＮの入力電圧
と、ＭＯＳトランジスタＮ２に入力された基準電圧ＶＲ
ＥＦとが比較される。基準電圧ＶＲＥＦよりも入力電圧
の方が高ければ、ＭＯＳトランジスタＮ１がより多くの
電流を流そうとするので、ＭＯＳトランジスタＰ１とＭ
ＯＳトランジスタＮ１との間のノードｘの電位は下が
る。このため、ノードｘにおいて、ロジックレベルがロ
ーレベルの信号Ｑ１が生成されて、インバータＩＮＶ１
に入力される。そして、インバータＩＮＶ１からハイレ
ベルの信号Ｑ２が、内部回路１２０に出力される。一
方、基準電圧ＶＲＥＦよりも基準電圧ＶＲＥＦよりも入
力電圧の方が低ければ、ＭＯＳトランジスタＮ１が流れ
る電流を少なくしようとするので、ノードｘの電位は上
がる。このため、ノードｘにおいて、ロジックレベルが
ハイレベルの信号Ｑ１が生成されて、インバータＩＮＶ
１に入力される。そして、インバータＩＮＶ１からロー
レベルの信号Ｑ２が、内部回路１２０に出力される。

【００１２】前述したスクリーニングを行うテストモー
ドの場合には、テスト信号ＴＥＳＴがハイレベルにな
り、反転テスト信号／ＴＥＳＴがローレベルになる。こ
のため、Ｐ型のＭＯＳトランジスタＰ３がオン状態にな
る。また、基準電圧ＶＲＥＦをグランド電圧に固定す
る。このため、ＭＯＳトランジスタＮ２がオフ状態にな
り、ＭＯＳトランジスタＰ２及びＮ２を通過する貫通電
流は流れない。

【００１３】ＭＯＳトランジスタＮ１に入力された入力
信号ＩＮの入力電圧が、ＭＯＳトランジスタＮ１のしき
い値電圧よりも高い場合、ＭＯＳトランジスタＮ１はオ
ン状態になるが、入力信号ＩＮはＭＯＳトランジスタＰ
１にも入力されおり、このＭＯＳトランジスタＰ１はオ
フ状態になる。このため、ＭＯＳトランジスタＰ１及び
Ｐ２はオフ状態になり、ＭＯＳトランジスタＰ１及びＮ
１を通過する貫通電流は流れない。また、ＭＯＳトラン
ジスタＮ１がオン状態であるので、信号Ｑ１はローレベ
ルになり、信号Ｑ２はハイレベルになる。

【００１４】一方、入力信号ＩＮの入力電圧が、ＭＯＳ
トランジスタＮ１のしきい値電圧よりも低い場合、ＭＯ
ＳトランジスタＮ１はオフ状態になり、ＭＯＳトランジ
スタＰ１及びＮ１を通過する貫通電流は流れない。ま
た、ＭＯＳトランジスタＰ１がオン状態になるので、信
号Ｑ１はハイレベルになり、信号Ｑ２はローレベルにな
る。

【００１５】このようにして、図１６に示す入力インタ
ーフェース回路２００は、テストモードにおいて、差動
比較回路ＤＣＣに貫通電流が流れるのを回避しつつ、入
力信号の電圧レベルを変化させて、内部回路１２０にハ
イレベル又はローレベルの信号Ｑ２を供給して、そのロ
ジックレベルを制御することができるようにしている。

【００１６】

【発明が解決しようとする課題】図１６で示したよう
な、異なるゲート絶縁膜を持つＭＯＳトランジスタを作
るには、ゲート絶縁膜に関する製造工程を、領域を分け
て膜厚毎に行う必要がある。よって、ゲート絶縁膜の異
なるＭＯＳトランジスタを配置する場合、その両者の間
には、絶縁膜の異なる領域を分離するための境界が必要
であり、通常の素子分離などから決まる距離に比べて、
例えば１０倍といったように、離して配置する必要があ
る。

【００１７】すなわち、図１７に示すように、ＭＯＳト
ランジスタ２１０とＭＯＳトランジスタ２２０は、同じ
膜厚のゲート絶縁膜を有しており、このため、その素子
分離のための距離がＤ１で足りるとする。これに対し
て、図１８に示すように、ＭＯＳトランジスタ２３０が
薄いゲート絶縁膜を有するトランジスタであり、ＭＯＳ
トランジスタ２４０が厚いゲート絶縁膜を有するトラン
ジスタである場合には、薄い絶縁膜を形成した薄膜領域
ＲＧ１と、これよりも厚い絶縁膜を形成した厚膜領域Ｒ
Ｇ２とを、製造工程において作り分ける必要がある。こ
の場合、ＭＯＳトランジスタ２３０とＭＯＳトランジス
タ２４０との間に必要となる素子分離のための距離は、
Ｄ２となり、このＤ２は例えばＤ１の１０倍になってし
まうのである。このため、ＭＯＳトランジスタを配置す
るのに必要なレイアウト面積が大きくなってしまう。

【００１８】上述したように、図１６の入力インターフ
ェース回路２００の場合、入力信号は、差動比較回路Ｄ
ＣＣを構成する上で不可欠なＭＯＳトランジスタＮ１、
Ｎ２に印加されるのに加えて、テストモードであるか否
かを制御するＭＯＳトランジスタＰ３にも印加される。
よって、ＭＯＳトランジスタＰ３も厚膜のＭＯＳトラン
ジスタとなる。

【００１９】図１６に示す入力インターフェース回路２
００のレイアウトを考える。先に述べたように、ゲート
絶縁膜厚の異なるＭＯＳトランジスタが混在すると、そ
れらの分離境界領域が必要なために、レイアウトが大き
くなる問題がある。Ｎ型のＭＯＳトランジスタを形成す
る領域については、差動比較回路を構成するＭＯＳトラ
ンジスタＮ１、Ｎ２が厚膜であるため、厚膜領域は必ず
作る必要がある。しかし、Ｐ型のＭＯＳトランジスタを
形成する領域については、テストモードであるか否かを
制御するためのＭＯＳトランジスタＰ３が追加的に設け
られたことにより、Ｐ型のＭＯＳトランジスタを形成す
る領域までにも、厚膜領域が必要になってしまってい
る。

【００２０】一般的に、Ｐ型のＭＯＳトランジスタとＮ
型のＭＯＳトランジスタの駆動力の差から、Ｐ型のＭＯ
Ｓトランジスタの方がＮ型のＭＯＳトランジスタより
も、トランジスタサイズが大きめに設定され、面積を必
要とする。よって、図１９に示すように、Ｎ型のＭＯＳ
トランジスタを形成する領域にのみ、異なる膜厚のゲー
ト絶縁膜が形成されても、もともとＰ型のＭＯＳトラン
ジスタが大きい面積を必要としていることと相殺される
可能性が高い。

【００２１】しかし、図２０に示すように、もともと大
きいＰ型のＭＯＳトランジスタを形成する領域にも、異
なる膜厚のゲート絶縁膜を形成する領域が生じること
は、そのまま回路レイアウトサイズの増大につながる。
１つの入力インターフェース回路２００あたりのレイア
ウト増大は、例えば１０μｍ程度であるが、この入力イ
ンターフェース回路２００は、半導体装置１００内に数
十個も搭載されることのある回路である。このため、半
導体装置１００全体としての回路領域の幅の増大は、数
百μｍと無視できず、半導体装置１００サイズの増大を
引き起こすという問題が生じる。

【００２２】さらに、ＭＯＳトランジスタの特性ばらつ
きによる入力インターフェース回路の特性のばらつきを
考える。全ての回路が同じ膜厚のゲート絶縁膜で構成さ
れている場合は、ゲート絶縁膜の膜厚については同一半
導体装置１００上では、ばらつきが実質的に無い。ま
た、しきい値電圧、モビリティなど、ゲート絶縁膜の膜
厚のばらつきの影響を受ける特性も、同一の半導体装置
１００内では、ゲート絶縁膜のばらつきを起因とする、
特性のばらつきは無いことになる。

【００２３】しかし、図１６に示す入力インターフェー
ス回路２００においては、入力信号ＩＮが印加されるＭ
ＯＳトランジスタＮ１及びＮ２が厚膜のトランジスタと
なると、他の薄膜トランジスタと、ゲート絶縁膜のばら
つき方が異なることとなる。図１６の入力インターフェ
ース回路２００の場合、差動比較回路ＤＣＣの出力であ
る信号Ｑ１の振幅は、フルスイングしない中間電位レベ
ルのスイングとなる。そして、ＭＯＳトランジスタＰ
４、Ｎ４で構成されるインバータＩＮＶ１により、波形
整形され、ほぼフルスイングする信号となる。

【００２４】よって、インバータＩＮＶ１の回路しきい
値（インバータＩＮＶ１の出力信号Ｑ２のハイレベル／
ローレベルが切り替わる、入力信号Ｑ１の電圧値）の設
定が、その内部回路１２０全体としての入力しきい値に
影響する。ここで、ＭＯＳトランジスタＮ１が、他のト
ランジスタ同様に薄膜ＭＯＳトランジスタで構成されて
いれば、ＭＯＳトランジスタの特性が全体としてキャン
セルされることとなる。つまり、ＭＯＳトランジスタＮ
１の電流駆動力がばらつきにより減少し、結果として信
号Ｑ１の電圧レベルが上がっても、ＭＯＳトランジスタ
Ｎ４の駆動力も同様に減少し、インバータＩＮＶ１の回
路しきい値が上がるので、ばらつきの影響はキャンセル
される。しかし、ＭＯＳトランジスタＮ１が厚膜ＭＯＳ
トランジスタで構成されていると、薄膜ＭＯＳトランジ
スタＮ４と特性のばらつき方が変わることとなる。する
と、電流駆動力の変化が同じ傾向とは限らなくなり、こ
のキャンセルの効果がなくなり、入力インターフェース
回路２００としての入力特性がばらつくこととなる。

【００２５】一方、半導体装置１００をテスト評価する
際、入力パッドから入力信号を与えずに、テスト評価を
行うことがある。これは、例えば、フリップチップパッ
ケージを採用した半導体装置の場合、パッド配置の自由
度がある分、その配置が複雑となり、通常のプローブカ
ードで、全部のパッドにテスト用の針を立てることが困
難になってきていることなどが理由である。よって、一
部パッドには外部からテスト用の入力信号を入力しなく
とも、半導体装置のテスト評価ができることが望まし
い。

【００２６】外部からテスト用の入力信号を入力しない
で、入力ノードがオープンとなった場合、信号Ｑ１の電
圧レベルが中間電位となり、インバータＩＮＶ１の回路
しきい値近辺になってしまうことがある。この場合、内
部回路１２０のロジックが不安定となり、発振現象を起
こすなどして、テスト評価に支障を及ぼす。よって、上
記テスト評価のような場合、専用のテストモード（出力
固定モード）を設け、外部から入力信号が入力されるバ
ッドがオープンであっても、内部的に入力信号をハイレ
ベルかローレベルに固定するようにするのが一般的であ
る。

【００２７】簡単には、図２１に示すように、入力信号
ＩＮが入力されるＭＯＳトランジスタＮ１のゲートに、
Ｐ型のＭＯＳトランジスタＰ５とＮ型のＭＯＳトランジ
スタＮ５とを追加すればよい。そして、出力固定モード
の際に、内部回路１２０に供給される信号Ｑ２をハイレ
ベルに固定するときには、信号ＨＦＩＸ及び信号ＬＦＩ
Ｘをローレベルにすればよい。一方、内部回路１２０に
供給される信号Ｑ２をローレベルに固定するときは、信
号ＨＦＩＸ及び信号ＬＦＩＸをハイレベルにすればよ
い。これにより、強制的に、内部回路１２０に出力され
る信号Ｑ２をハイレベル又はローレベルに固定すること
ができる。

【００２８】しかし、入力信号ＩＮの電圧が、内部の電
源の電圧ＶＤＤよりも高い場合、ＭＯＳトランジスタＮ
５及びＰ５のドレインは、入力端子に直接、接続されて
いるので、ＭＯＳトランジスタＮ５及びＰ５は、厚膜Ｍ
ＯＳトランジスタで構成する必要が生じる。よって、先
に述べた厚膜のゲート絶縁膜と薄膜のゲート絶縁膜とを
分離することによる、レイアウト面積の増大という問題
が生じる。

【００２９】そこで本発明は、前記課題に鑑みてなされ
たものであり、レイアウト面積の増加を抑えた入力イン
ターフェース回路及び半導体装置を提供することを目的
とする。

【００３０】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る入力インターフェース回路は、第１電
圧の電源に接続されるソースを有する、第１導電型の第
１ＭＯＳトランジスタと、前記第１電圧の電源に接続さ
れるソースと、前記第１ＭＯＳトランジスタのゲートに
接続されるゲートとを有する、第１導電型の第２ＭＯＳ
トランジスタと、入力信号が入力されるゲートと、前記
第１ＭＯＳトランジスタのドレインに接続されるドレイ
ンとを有する、第２導電型の第３ＭＯＳトランジスタ
と、基準電圧が入力されるゲートと、前記第２ＭＯＳト
ランジスタのドレインに接続されるドレインと、前記第
３ＭＯＳトランジスタのソースに接続されるソースとを
有する、第２導電型の第４ＭＯＳトランジスタと、を有
する差動比較回路を備える入力インターフェース回路で
あって、テストモードの際にオン状態となり、前記第１
電圧を、前記第１ＭＯＳトランジスタのゲートと前記第
２ＭＯＳトランジスタとのゲートとに供給する、第１ス
イッチと、前記テストモードの際に、抵抗負荷として機
能しつつ、前記第３ＭＯＳトランジスタに電流を供給す
る、抵抗性素子と、を備えることを特徴とする。

【００３１】本発明に係る入力インターフェース回路
は、第１電圧の電源に接続されるソースを有する、第１
導電型の第１ＭＯＳトランジスタと、前記第１電圧の電
源に接続されるソースと、前記第１ＭＯＳトランジスタ
のゲートに接続されるゲートとを有する、第１導電型の
第２ＭＯＳトランジスタと、入力信号が入力されるゲー
トと、前記第１ＭＯＳトランジスタのドレインに接続さ
れるドレインとを有する、第２導電型の第３ＭＯＳトラ
ンジスタと、基準電圧が入力されるゲートと、前記第２
ＭＯＳトランジスタのドレインに接続されるドレイン
と、前記第３ＭＯＳトランジスタのソースに接続される
ソースとを有する、第２導電型の第４ＭＯＳトランジス
タと、を有する差動比較回路を備える入力インターフェ
ース回路であって、前記差動比較回路からの出力信号で
ある差動比較回路出力信号のロジックレベルをハイレベ
ル又はローレベルに強制的に固定する出力固定モードの
際に、オン状態となり、前記第３ＭＯＳトランジスタを
オフ状態にする、第１スイッチと、前記出力固定モード
において、前記差動比較回路出力信号をローレベルに固
定する場合にオン状態となり、前記第１電圧を、前記第
１ＭＯＳトランジスタのゲートと前記第２ＭＯＳトラン
ジスタとのゲートとに供給する、第２スイッチと、前記
出力固定モードにおいて、前記差動比較回路出力信号を
ローレベルに固定する場合にオン状態となり、前記第１
ＭＯＳトランジスタと前記第３ＭＯＳトランジスタの間
のノードをローレベルにすることにより、前記差動比較
回路出力信号をローレベルにする、第３スイッチと、を
備えることを特徴とする。

【００３２】

【発明の実施の形態】〔第１実施形態〕高い電圧の入力
信号が直接印加されるＭＯＳトランジスタをすべてＮ型
のＭＯＳトランジスタで構成することにより、入力イン
ターフェース回路に厚膜のＰ型のＭＯＳトランジスタを
形成する必要をなくし、入力インターフェース回路のレ
イアウト面積の増加を抑制したものである。より詳しく
を、以下に説明する。

【００３３】図１は、本実施形態に係る入力インターフ
ェース回路１０の回路図を示している。この図１に示す
ように、本実施形態に係る入力インターフェース回路１
０は、差動比較回路ＤＣＣを構成するＰ型のＭＯＳトラ
ンジスタＰ１１及びＰ１２と、Ｎ型のＭＯＳトランジス
タＮ１１及びＮ１２とを備えている。具体的には、ＭＯ
ＳトランジスタＰ１１については、ソース端子が電圧Ｖ
ＤＤの電源（第１電圧の電源）に接続されており、ドレ
イン端子がＭＯＳトランジスタＮ１１のドレイン端子に
接続されており、ゲート端子がＭＯＳトランジスタＰ１
２のゲート端子に接続されている。

【００３４】ＭＯＳトランジスタＰ１２については、ソ
ース端子が電圧ＶＤＤの電源に接続され、ドレイン端子
がＭＯＳトランジスタＮ１２のドレイン端子と自らのゲ
ート端子とに接続されている。ＭＯＳトランジスタＮ１
１のゲート端子には、この入力インターフェース回路１
０の外部から、入力信号ＩＮが入力される。入力信号Ｉ
Ｎの電圧は、ハイレベルの場合、電圧ＶＤＤＨであり、
ローレベルの場合、０Ｖである。特に、本実施形態で
は、電圧ＶＤＤＨの方が、電圧ＶＤＤよりも高い電圧に
なっている。ＭＯＳトランジスタＮ１１のソース端子
は、ＭＯＳトランジスタＮ１２のソース端子と、グラン
ド（第２電圧の電源）に接続されている。

【００３５】ＭＯＳトランジスタＮ１２のゲート端子
は、基準電圧ＶＲＥＦが入力される。この基準電圧ＶＲ
ＥＦは、入力信号ＩＮがハイレベルであるか、ローレベ
ルであるかのしきい値となる電圧である。ＭＯＳトラン
ジスタＮ１２のソース端子は、グランドに接続されてい
る。

【００３６】ＭＯＳトランジスタＰ１１とＭＯＳトラン
ジスタＮ１１との間のノードｘは、インバータＩＮＶ１
１に接続されている。ここでは、差動比較回路ＤＣＣか
らインバータＩＮＶ１１に出力される信号を、信号Ｑ１
１とする。インバータＩＮＶ１１は、直列的に接続され
たＰ型のＭＯＳトランジスタＰ１３とＮ型のＭＯＳトラ
ンジスタＮ１３とを備えている。具体的には、ＭＯＳト
ランジスタＰ１３については、ソース端子が電圧ＶＤＤ
の電源に接続されており、ドレイン端子がＭＯＳトラン
ジスタＮ１３のドレイン端子に接続されている。

【００３７】ＭＯＳトランジスタＰ１３及びＮ１３のゲ
ート端子は、ＭＯＳトランジスタＰ１１とＭＯＳトラン
ジスタＮ１１の間のノードｘに共通接続されている。ま
た、ＭＯＳトランジスタＰ１３及びＮ１３のドレイン端
子は、内部回路へ共通接続されている。つまり、ＭＯＳ
トランジスタＰ１３及びＮ１３は、ＣＭＯＳ型のインバ
ータを構成している。ここでは、これらのＭＯＳトラン
ジスタＰ１３及びＮ１３から内部回路に出力される信号
を、信号Ｑ１２とする。ＭＯＳトランジスタＮ１３のソ
ース端子は、グランドに接続されている。

【００３８】通常モードの場合には、上述した差動比較
回路ＤＣＣとインバータＩＮＶ１とが動作して、入力信
号ＩＮがハイレベル又はローレベルに変化するのに応じ
て、ハイレベル又はローレベルの信号Ｑ１２を、内部回
路に出力する。

【００３９】本実施形態に係る入力インターフェース回
路１０は、さらに、テスト信号ＴＥＳＴが入力されるイ
ンバータＩＮＶ１２と、このインバータＩＮＶ１２から
の出力信号が入力されるＰ型のＭＯＳトランジスタＰ１
４及びＰ１５を備えている。具体的には、テストモード
であるか通常モードであるかを示すテスト信号ＴＥＳＴ
が、インバータＩＮＶ１２に入力され、このインバータ
ＩＮＶ１２の出力が、ＭＯＳトランジスタＰ１４及びＰ
１５のゲート端子に入力される。

【００４０】ＭＯＳトランジスタＰ１４のソース端子
は、電圧ＶＤＤの電源に接続されており、ドレイン端子
はＭＯＳトランジスタＰ１１とＭＯＳトランジスタＮ１
１の間のノードｘに接続されている。ＭＯＳトランジス
タＰ１５のソース端子は、電圧ＶＤＤの電源に接続され
ており、ドレイン端子は、ＭＯＳトランジスタＰ１１及
びＰ１２のゲート端子に共通接続されている。このた
め、ＭＯＳトランジスタＰ１５は、電圧ＶＤＤをＭＯＳ
トランジスタＰ１１及びＰ１２のゲート端子に供給する
かどうかを切り替えるスイッチとして機能する。

【００４１】ＭＯＳトランジスタＰ１４の電流駆動力
は、ＭＯＳトランジスタＮ１１よりも小さく設定されて
いる。例えば、ＭＯＳトランジスタＰ１４のゲート電極
のサイズを、他のＰ型のＭＯＳトランジスタのゲート電
極のサイズより、小さくしたり、ＭＯＳトランジスタＰ
１４のゲート電極のゲート長を、他のＰ型のＭＯＳトラ
ンジスタのゲート電極のゲート長より、長くしたりすれ
ばよい。これにより、ＭＯＳトランジスタＰ１４がオン
状態になったときに、これを抵抗負荷としての機能を有
する抵抗性素子とすることができる。

【００４２】この図１において、Ｎ型のＭＯＳトランジ
スタＮ１１及びＮ１２は、厚膜のＭＯＳトランジスタで
あるが、他のＮ型のＭＯＳトランジスタ及びＰ型のＭＯ
Ｓトランジスタは、薄膜のＭＯＳトランジスタである。
換言すれば、ＭＯＳトランジスタＮ１１及びＮ１２のゲ
ート絶縁膜の膜厚は互いに同等であり、ＭＯＳトランジ
スタＰ１１〜Ｐ１５及びＮ１３のゲート絶縁膜の膜厚は
互いに同等である。

【００４３】次に、本実施形態に係る入力インターフェ
ース回路１０の動作について説明する。図２は、入力イ
ンターフェース回路１０を通常モード又はテストモード
にする場合のテスト信号ＴＥＳＴの状態と、ＭＯＳトラ
ンジスタＰ１４及びＰ１５の状態を表にまとめて示す図
である。

【００４４】これら図１及び図２に示すように、通常モ
ードにおいては、テスト信号ＴＥＳＴは、ローレベルで
ある。このため、ＭＯＳトランジスタＰ１４及びＰ１５
はともにオフ状態になり、差動比較回路ＤＣＣは、入力
信号ＩＮの電圧と、基準電圧ＶＲＥＦとの比較動作を行
う。すなわち、差動比較回路ＤＣＣは、入力信号ＩＮの
電圧が基準電圧ＶＲＥＦよりも高い場合には、ローレベ
ルの信号Ｑ１１を出力する。インバータＩＮＶ１１は、
この信号Ｑ１１を反転し、ハイレベルの信号Ｑ１２を内
部回路へ供給する。一方、入力信号ＩＮの電圧が基準電
圧ＶＲＥＦよりも低い場合には、差動比較回路ＤＣＣ
は、ハイレベルの信号Ｑ１１を出力する。インバータＩ
ＮＶ１は、この信号Ｑ１１を反転し、ローレベルの信号
Ｑ１２を内部回路へ供給する。

【００４５】一方、テストモードにおいては、テスト信
号ＴＥＳＴは、ハイレベルになる。このため、ＭＯＳト
ランジスタＰ１４及びＰ１５はともにオン状態になる。
ＭＯＳトランジスタＰ１５がオン状態になると、ＭＯＳ
トランジスタＰ１１及びＰ１２のゲート端子に、電圧Ｖ
ＤＤが供給され、これらＭＯＳトランジスタＰ１１及び
Ｐ１２はともにオフ状態になる。このため、差動比較回
路ＤＣＣにおけるカレントミラー回路を流れる電流が、
カットされる。つまり、差動比較回路ＤＣＣが機能しな
くなる。

【００４６】また、ＭＯＳトランジスタＰ１４がオン状
態になるが、上述したように、ＭＯＳトランジスタＰ１
４の電流駆動力は、ＭＯＳトランジスタＮ１１の電流駆
動力よりも小さいので、ＭＯＳトランジスタＰ１４は抵
抗負荷として動作する。このため、ＭＯＳトランジスタ
Ｐ１４とＭＯＳトランジスタＮ１１とで、レシオ型のイ
ンバータが構成される。

【００４７】すなわち、テストモードにおいて、入力信
号ＩＮがハイレベルの場合、ＭＯＳトランジスタＮ１１
がオン状態になる。このため、ＭＯＳトランジスタＰ１
４とＭＯＳトランジスタＮ１１とを介して、電圧ＶＤＤ
の電源からグランドに貫通電流が流れる。しかし、ＭＯ
ＳトランジスタＰ１４の電流駆動力を小さくして、高抵
抗にしているので、流れる貫通電流の量は、極小さいレ
ベルに抑えることができる。この場合、信号Ｑ１１はロ
ーレベルになり、インバータＩＮＶ１１からはハイレベ
ルの信号Ｑ１２が内部回路へ出力される。

【００４８】一方、テストモードにおいて、入力信号Ｉ
Ｎがローレベルの場合、ＭＯＳトランジスタＮ１１が、
オフ状態になる。このため、貫通電流は流れなくなる。
また、信号Ｑ１１はハイレベルになり、インバータＩＮ
Ｖ１１からはローレベルの信号Ｑ１２が内部回路へ出力
される。

【００４９】以上のように、本実施形態に係る入力イン
ターフェース回路１０によれば、テストモードにおい
て、差動比較回路ＤＣＣを非活性にしながらも、入力信
号ＩＮのハイレベル及びローレベルの変化に応じて、ハ
イレベル及びローレベルの信号Ｑ１２を内部回路へ供給
することが可能になる。つまり、これにより、内部回路
のロジックをテストモードにおいて制御することが可能
になる。

【００５０】また、テストモードにおいては、動作スピ
ードは問われないので、Ｐ型のＭＯＳトランジスタＰ１
４の電流駆動力を小さくし、高い抵抗値を有するように
しても、特に問題は生じない。そしてこれにより、ＭＯ
ＳトランジスタＰ１４及びＮ１１を流れる貫通電流を、
十分小さいレベルに抑えることができる。このように貫
通電流の量を、スタンドバイ電流のチェックに支障のな
いレベルに抑えておくことで、テストモードにおいてス
タンバイ電流のチェックをすることができるようにな
る。

【００５１】また、内部の電源電圧ＶＤＤよりも高い電
圧ＶＤＤＨが直接印加されるＭＯＳトランジスタは、Ｎ
型のＭＯＳトランジスタＮ１１及びＮ１２だけになり、
Ｐ型のＭＯＳトランジスタＰ１４及びＰ１５は、厚膜の
ＭＯＳトランジスタにする必要はない。このため、Ｐ型
の厚膜ＭＯＳトランジスタを追加することにより、レイ
アウト面積が増加してしまうという問題を、回避するこ
とができる。

【００５２】〔第２実施形態〕図３は、第２実施形態に
係る入力インターフェース回路１０の回路図を示してい
る。この図３に示すように、本実施形態においては、上
述した第１実施形態において、Ｎ型のＭＯＳトランジス
タＮ１３を厚膜のＭＯＳトランジスタで形成している。
換言すれば、ＭＯＳトランジスタＮ１３のゲート絶縁膜
の膜厚は、ＭＯＳトランジスタＮ１１のゲート絶縁膜の
膜厚と、同等である。これ以外の点は、上述した第１実
施形態と同様である。

【００５３】ＭＯＳトランジスタＮ１３を厚膜ＭＯＳト
ランジスタとすることで、ＭＯＳトランジスタＮ１１と
ＭＯＳトランジスタＮ１３とを、ともに厚膜のＭＯＳト
ランジスタとすることができる。このため、ゲート電極
を形成するためのゲート絶縁膜の膜厚が、製造工程にお
いてばらつきが生じても、１つの入力インターフェース
回路１０内ではおよそ同様の厚さで絶縁膜を形成できる
ので、このばらつきにより生じる特性の変化を相殺する
ことができる。

【００５４】例えば、ＭＯＳトランジスタＮ１１の電流
駆動力が低くなり、信号Ｑ１１のアナログ出力レベルが
高めにシフトしても、ＭＯＳトランジスタＮ１３の電流
駆動力も同様に低くなる。このため、インバータＩＮＶ
１１の回路しきい値は、高めにシフトし、結果として、
ゲート絶縁膜の膜厚のばらつきの影響は、キャンセルさ
れる方向になる。したがって、ＭＯＳトランジスタの特
性のばらつきによる入力特定の変化が、抑制される。

【００５５】〔第３実施形態〕本発明の第３実施形態に
係る入力インターフェース回路は、差動比較回路ＤＣＣ
を動作させずとも、この入力インターフェース回路が内
部回路に出力する信号を、強制的にハイレベル又はロー
レベルに切り替えることができるようにしたものであ
る。そして、さらに、内部電源の電圧ＶＤＤよりも高い
電圧ＶＤＤＨの入力信号が直接入力されるＭＯＳトラン
ジスタをすべてＮ型のＭＯＳトランジスタで構成するこ
とにより、入力インターフェース回路に厚膜のＰ型のＭ
ＯＳトランジスタを形成する必要をなくし、入力インタ
ーフェース回路のレイアウト面積の増加を抑制したもの
である。より詳しくを、以下に説明する。

【００５６】図４は、本実施形態に係る入力インターフ
ェース回路２０の回路図である。この図４に示すよう
に、差動比較回路ＤＣＣ及びインバータＩＮＶ１１の構
成は、上述した第１実施形態と同様である。但し、本実
施形態においては、これら差動比較回路ＤＣＣ及びイン
バータＩＮＶ１１に対して、Ｐ型のＭＯＳトランジスタ
Ｐ２１と、Ｎ型のＭＯＳトランジスタＮ２１〜Ｎ２３
と、インバータＩＮＶ２１とを追加して、入力インター
フェース回路２０が構成されている。

【００５７】具体的には、プローブ信号ＰＲＯＢＥは、
ＭＯＳトランジスタＮ２３のゲート端子に入力される。
このプローブ信号ＰＲＯＢＥは、この半導体装置をテス
トする場合において、内部回路へ入力する信号を強制的
にハイレベル又はローレベルに固定する出力固定モード
の際に活性化されてハイレベルになる。一方、プローブ
信号ＰＲＯＢＥは、通常モードの場合は、ローレベルに
なる信号である。ＭＯＳトランジスタＮ２３のドレイン
端子は、ＭＯＳトランジスタＮ１１のゲート端子に接続
されており、そのソース端子は、グランドに接続されて
いる。このため、ＭＯＳトランジスタＮ２３は、ＭＯＳ
トランジスタＮ１１のオン／オフを制御するためのスイ
ッチとして機能する。

【００５８】一方、インバータＩＮＶ２１には、この入
力インターフェース回路２０の外部から、プローブハイ
信号ＰＲＯＢＥＨが入力される。このプローブハイ信号
ＰＲＯＢＥＨは、プローブ信号ＰＲＯＢＥがハイレベル
になっている際に、内部回路への信号Ｑ１２をハイレベ
ルに固定する場合にハイレベルになる信号であり、逆
に、信号Ｑ１２をローレベルに固定する場合にローレベ
ルになる信号である。そして、インバータＩＮＶ２１
は、このプローブハイ信号ＰＲＯＢＥＨを反転した信号
を、プローブロー信号ＰＲＯＢＥＬとして、出力する。

【００５９】プローブロー信号ＰＲＯＢＥＬは、ＭＯＳ
トランジスタＰ２１のゲート端子に、入力される。この
ＭＯＳトランジスタＰ２１のソース端子は、電圧ＶＤＤ
の電源に接続されており、ドレイン端子は、ＭＯＳトラ
ンジスタＰ１１及びＰ１２のゲート端子に接続されてい
る。このため、ＭＯＳトランジスタＰ２１は、電圧ＶＤ
ＤをＭＯＳトランジスタＰ１１及びＰ１２のゲート端子
に供給するかどうかを切り替えるスイッチとして機能す
る。

【００６０】また、プローブロー信号ＰＲＯＢＥＬは、
ＭＯＳトランジスタＮ２１のゲート端子にも、入力され
る。ＭＯＳトランジスタＮ２１のドレイン端子は、ＭＯ
ＳトランジスタＮ１１及びＮ１２のソース端子に接続さ
れており、そのソース端子は、グランドに接続されてい
る。

【００６１】プローブハイ信号ＰＲＯＢＥＨは、ＭＯＳ
トランジスタＮ２２のゲート端子にも、入力されてい
る。このＭＯＳトランジスタＮ２２のドレイン端子は、
ＭＯＳトランジスタＰ１３及びＮ１３のゲート端子に共
通接続されており、そのソース端子はグランドに接続さ
れている。このため、ＭＯＳトランジスタＮ２２は、差
動比較回路ＤＣＣの出力ノードであるノードｘをローレ
ベルにするためのスイッチとして機能する。

【００６２】この図４において、Ｎ型のＭＯＳトランジ
スタＮ１１、Ｎ１２及びＮ２３は、厚膜のＭＯＳトラン
ジスタであるが、他のＮ型のＭＯＳトランジスタ及びＰ
型のＭＯＳトランジスタは、薄膜のＭＯＳトランジスタ
である。換言すれば、ＭＯＳトランジスタＮ１１、Ｎ１
２及びＮ２３のゲート絶縁膜の膜厚は互いに同等であ
り、ＭＯＳトランジスタＮ１３、Ｎ２２、Ｐ１１〜Ｐ１
３、及び、Ｐ２１のゲート絶縁膜の膜厚は互いに同等で
ある。

【００６３】次に、本実施形態に係る入力インターフェ
ース回路２０の動作について説明する。図５は、入力イ
ンターフェース回路２０が通常モード及び出力固定モー
ドである場合のプローブ信号ＰＲＯＢＥの状態と、プロ
ーブハイ信号ＰＲＯＢＥＨの状態と、ＭＯＳトランジス
タＰ２１の状態と、ＭＯＳトランジスタＮ２１〜Ｎ２３
の状態とを表にまとめて示す図である。

【００６４】これら図４及び図５に示すように、通常モ
ードにおいては、プローブ信号ＰＲＯＢＥは、ローレベ
ルである。このため、ＭＯＳトランジスタＮ２３は、オ
フ状態になる。また、プローブハイ信号ＰＲＯＢＥＨ
は、ローレベルに固定される。このため、ＭＯＳトラン
ジスタＰ２１はオフ状態になり、ＭＯＳトランジスタＮ
２１はオン状態になり、ＭＯＳトランジスタＮ２２はオ
フ状態になる。したがって、上述した第１実施形態と同
様に、差動比較回路ＤＣＣは、入力信号ＩＮの電圧と、
基準電圧ＶＲＥＦとを比較する回路として、正常に機能
する。

【００６５】一方、信号Ｑ１２のロジックレベルをハイ
レベル又はローレベルに強制的に固定する出力固定モー
ドである場合、つまり、信号Ｑ１１のロジックレベルを
ローレベル又はハイレベルに固定する出力固定モードで
ある場合、プローブ信号ＰＲＯＢＥは、ハイレベルにな
る。このため、ＭＯＳトランジスタＮ２３がオン状態に
なり、ＭＯＳトランジスタＮ１１のゲート端子がグラン
ドレベルに固定される。したがって、ＭＯＳトランジス
タＮ１１はオフ状態に固定される。よって、ＭＯＳトラ
ンジスタＰ１１及びＮ１１を介した貫通電流は流れなく
なる。

【００６６】信号Ｑ１２のロジックレベルをハイレベル
に強制的にするには、プローブハイ信号ＰＲＯＢＥＨを
ハイレベルにする。すると、ＭＯＳトランジスタＰ２１
がオン状態になり、ＭＯＳトランジスタＰ１１及びＰ１
２のゲート端子はハイレベルになり、これらＭＯＳトラ
ンジスタＰ１１及びＰ１２はオフ状態になる。したがっ
て、ＭＯＳトランジスタＰ１２及びＮ１２を介する貫通
電流は流れなくなる。

【００６７】また、プローブハイ信号ＰＲＯＢＥＨがハ
イレベルであるので、ＭＯＳトランジスタＮ２２がオン
状態になり、信号Ｑ１１はローレベルに固定される。こ
のため、インバータＩＮＶ１１の出力である信号Ｑ１２
は、ハイレベルに固定される。

【００６８】これに対して、ロジックレベルをローレベ
ルに強制的にするには、プローブハイ信号ＰＲＯＢＥＨ
をローレベルにする。すると、ＭＯＳトランジスタＰ２
１がオフ状態になり、ＭＯＳトランジスタＰ１１及びＰ
１２のゲート端子は、ＭＯＳトランジスタＰ１２、Ｎ１
２及びＮ２１を流れる電流で決まるレベルとなるが、Ｍ
ＯＳトランジスタＰ１２はオン状態となるので、ＭＯＳ
トランジスタＰ１１もオン状態となる。また、プローブ
ハイ信号ＰＲＯＢＥＨがローレベルであるので、ＭＯＳ
トランジスタＮ２２はオフ状態になる。このため、信号
Ｑ１１はハイレベルに固定され、インバータＩＮＶ１１
の出力である信号Ｑ１２は、ローレベルに固定される。
但し、プローブロー信号ＰＲＯＢＥＬがハイレベルにな
るので、ＭＯＳトランジスタＮ２１は、オン状態とな
る。このため、多少ではあるが、ＭＯＳトランジスタＰ
１２及びＮ１２を介した貫通電流が、流れることとな
る。

【００６９】以上のように、本実施形態に係る入力イン
ターフェース回路２０によれば、プローブロー信号ＰＲ
ＯＢＥをハイレベルにすることにより、この入力インタ
ーフェース回路２０を出力固定モードにすることができ
る。この出力固定モードにおいては、プローブハイ信号
ＰＲＯＢＥＨをハイレベル又はローレベルに切り替える
ことにより、内部回路へ供給される信号Ｑ１２のロジッ
クレベルも、強制的にハイレベル又はローレベルに切り
替えることができる。このため、この半導体装置をテス
トする際に、内部回路へ供給される信号を、差動比較回
路ＤＣＣの動作に拘わらず、任意に切り替えることがで
きる。

【００７０】また、内部電源の電圧ＶＤＤよりも高い電
圧ＶＤＤＨの入力信号ＩＮが直接印加されるＭＯＳトラ
ンジスタは、Ｎ型のＭＯＳトランジスタＮ１１、Ｎ１２
及びＮ２３に限られるので、Ｐ型のＭＯＳトランジスタ
を厚膜で形成する必要がなくなる。また一般的に、ＭＯ
ＳトランジスタＮ２３は、グランドに接続するＥＳＤ
（electrostatic discharge）保護素子として、静電気
の放電を行い静電耐圧を図るために入力インターフェー
ス回路２０に設けられている場合が多い。このため、こ
のＥＳＤ保護素子をそのまま流用することで、レイアウ
ト面積の増加は、最小限に抑えることができる。

【００７１】なお、本実施形態においても、上述した第
２実施形態と同様に、ゲート絶縁膜の膜厚のばらつきに
よる特性変化を抑制するため、図６に示すように、Ｎ型
のＭＯＳトランジスタＮ１３を厚膜ＭＯＳトランジスタ
で構成するようにしてもよい。

【００７２】〔第４実施形態〕本発明の第４実施形態
は、上述した第１実施形態と第３実施形態とを組み合わ
せて、入力インターフェース回路を構成したものであ
る。

【００７３】図７は、本実施形態に係る入力インターフ
ェース回路３０の回路図である。この入力インターフェ
ース回路３０は、基本的には、図１の入力インターフェ
ース回路１０と図４の入力インターフェース回路２０と
を組み合わせた回路であるが、図１のＰ型のＭＯＳトラ
ンジスタＰ１５と図４のＰ型のＭＯＳトランジスタＰ２
１とを、１つのＰ型のＭＯＳトランジスタＰ３１で共通
化している。このため、プローブハイ信号ＰＲＯＢＥＨ
と、テスト信号ＴＥＳＴを反転した信号のＮＯＲ演算を
行うＮＯＲ回路ＮＯＲが、別途追加されている点が、単
なる組み合わせと異なる。

【００７４】本実施形態に係る入力インターフェース回
路３０においては、通常モードの際には、テスト信号Ｔ
ＥＳＴをローレベルにし、プローブ信号ＰＲＯＢＥをロ
ーレベルにし、プローブハイ信号ＰＲＯＢＥＨをローレ
ベルにする。これにより、差動比較回路ＤＣＣを、入力
信号ＩＮの電圧と、基準電圧ＶＲＥＦとを比較する回路
として、機能させることができる。

【００７５】一方、スタンドバイ電流のチェックをする
テストモードの際には、テスト信号ＴＥＳＴをハイレベ
ルにし、プローブ信号ＰＲＯＢＥをローレベルにし、プ
ローブハイ信号ＰＲＯＢＥＨをローレベルにする。これ
により、貫通電流を可及的に少なくしながらも、入力信
号ＩＮのロジックレベルに応じて、内部回路へ出力され
る信号Ｑ１２のロジックレベルも切り替えて、テストす
ることができる。

【００７６】さらに、内部回路へ供給される信号Ｑ１２
のロジックレベルを強制的に固定してテストを行う出力
固定モードの場合には、テスト信号ＴＥＳＴをローレベ
ルにし、プローブ信号ＰＲＯＢＥをハイレベルにする。
これにより、プローブハイ信号ＰＲＯＢＥＨをハイレベ
ルにすれば、内部回路へハイレベルの信号Ｑ１２を強制
的に供給することができるようになり、プローブハイ信
号ＰＲＯＢＥＨをローレベルにすれば、内部回路へロー
レベルの信号Ｑ１２を強制的に供給することができるよ
うになる。

【００７７】なお、本実施形態においても、上述した第
２実施形態と同様に、ゲート絶縁膜の膜厚のばらつきに
よる特性変化を抑制するため、図８に示すように、Ｎ型
のＭＯＳトランジスタＮ１３を厚膜ＭＯＳトランジスタ
で構成するようにしてもよい。

【００７８】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、上述した実施形態にお
いては、差動比較回路ＤＣＣを、ＰＭＯＳカレントミラ
ー型の差動比較回路により構成したが、これをＮＭＯＳ
カレントミラー型の差動比較回路により構成してもよ
い。この場合、図１に示す入力インターフェース回路１
０は図９に示すような回路構成になり、Ｐ型のＭＯＳト
ランジスタＰ４１〜Ｐ４３と、Ｎ型のＭＯＳトランジス
タＮ４１〜Ｎ４５とを、備えて構成される。この場合、
ＭＯＳトランジスタＰ４１及びＰ４２が厚膜のＭＯＳト
ランジスタで構成される。また、図３に示す入力インタ
ーフェース回路１０は図１０に示すような回路構成にな
り、図９におけるＰ型のＭＯＳトランジスタＰ４３が厚
膜のＭＯＳトランジスタで構成されることとなる。

【００７９】さらに、図４に示す入力インターフェース
回路２０は図１１に示すような回路構成になり、Ｐ型の
ＭＯＳトランジスタＰ４１〜Ｐ４３及びＰ５１〜Ｐ５３
と、Ｎ型のＭＯＳトランジスタＮ４１〜Ｎ４３及びＮ４
５と、インバータＩＮＶ３１とを、備えて構成される。
この場合、ＭＯＳトランジスタＰ４１、Ｐ４２及びＰ５
１が厚膜のＭＯＳトランジスタで構成される。また、図
６に示す入力インターフェース回路２０は図１２に示す
ような回路構成になり、図１１におけるＰ型のＭＯＳト
ランジスタＰ４３が厚膜のＭＯＳトランジスタで構成さ
れることとなる。

【００８０】さらに、図７に示す入力インターフェース
回路３０は図１３に示すような回路構成になり、Ｐ型の
ＭＯＳトランジスタＰ４１〜Ｐ４３及びＰ５１〜Ｐ５３
と、Ｎ型のＭＯＳトランジスタＮ４１〜Ｎ４５と、イン
バータＩＮＶ３１と、ＮＡＮＤ回路ＮＡＮＤを、備えて
構成される。この場合、ＭＯＳトランジスタＰ４１、Ｐ
４２及びＰ５１が厚膜のＭＯＳトランジスタで構成され
る。また、図８に示す入力インターフェース回路３０は
図１４に示すような回路構成になり、図１３におけるＰ
型のＭＯＳトランジスタＰ４３が厚膜のＭＯＳトランジ
スタで構成されることとなる。

【００８１】また、上述した第１、第２及び第４実施形
態においては、入力インターフェース回路にテスト信号
ＴＥＳＴを入力し、これをインバータを用いて反転テス
ト信号を生成することとした。但し、入力インターフェ
ース回路の外部でテスト信号ＴＥＳＴを反転した反転テ
スト信号を生成し、これを入力インターフェース回路に
入力するようにしてもよい。このようにすれば、インバ
ータＩＮＶ１２を省くことができる。

【００８２】さらに、上述した第１、第２及び第４実施
形態においては、テストモードの際に用いる抵抗性素子
を、ＭＯＳトランジスタＰ１４により構成したが、この
抵抗性素子はＭＯＳトランジスタに限られるものではな
い。オン／オフできるスイッチ機能を有する抵抗性素子
であれば、ＭＯＳトランジスタＰ１４の代わりに用いる
ことができる。

【００８３】一方、上述した各実施形態におけるインバ
ータＩＮＶ１１は、必ずしも必要なものではなく、内部
回路の入力部にインバータを個別に設けることにより、
入力インターフェース回路ではこのインバータＩＮＶ１
１を省くこともできる。

【００８４】

【発明の効果】以上説明したように、本発明に係る入力
インターフェース回路によれば、テストモードの際に
は、第１スイッチをオン／オフ制御することにより、差
動比較回路を構成する第１ＭＯＳトランジスタと第２Ｍ
ＯＳトランジスタをオフ状態にした。また、抵抗性素子
を介して、差動比較回路を構成する第３ＭＯＳトランジ
スタに電流を供給することとした。このため、この抵抗
性素子と第３ＭＯＳトランジスタとの間を出力ノードと
することにより、この差動比較回路の出力をハイレベル
又はローレベルに切り替えることができるとともに、こ
の差動比較回路を流れる貫通電流を可及的に少なくする
ことができる。

【００８５】また、本発明に係る入力インターフェース
回路によれば、出力固定モードにおいて、差動比較回路
を動作させずとも強制的にその出力をハイレベル又はロ
ーレベルに固定することができるので、内部回路のテス
トを容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る入力インターフェ
ース回路の回路図である。

【図２】本発明の第１実施形態に係る入力インターフェ
ース回路の動作を説明するための表を示す図である。

【図３】本発明の第２実施形態に係る入力インターフェ
ース回路の回路図である。

【図４】本発明の第３実施形態に係る入力インターフェ
ース回路の回路図である。

【図５】本発明の第３実施形態に係る入力インターフェ
ース回路の動作を説明するための表を示す図である。

【図６】本発明の第３実施形態に係る入力インターフェ
ース回路の変形例を示す回路図である。

【図７】本発明の第４実施形態に係る入力インターフェ
ース回路の回路図である。

【図８】本発明の第４実施形態に係る入力インターフェ
ース回路の変形例を示す回路図である。

【図９】本発明の第１実施形態に係る入力インターフェ
ース回路を示す図１において、Ｎ型のＭＯＳトランジス
タとＰ型のＭＯＳトランジスタとを置換した場合の回路
図である。

【図１０】本発明の第２実施形態に係る入力インターフ
ェース回路を示す図３において、Ｎ型のＭＯＳトランジ
スタとＰ型のＭＯＳトランジスタとを置換した場合の回
路図である。

【図１１】本発明の第３実施形態に係る入力インターフ
ェース回路を示す図４において、Ｎ型のＭＯＳトランジ
スタとＰ型のＭＯＳトランジスタとを置換した場合の回
路図である。

【図１２】本発明の第３実施形態の変形例に係る入力イ
ンターフェース回路を示す図６において、Ｎ型のＭＯＳ
トランジスタとＰ型のＭＯＳトランジスタとを置換した
場合の回路図である。

【図１３】本発明の第４実施形態に係る入力インターフ
ェース回路を示す図７において、Ｎ型のＭＯＳトランジ
スタとＰ型のＭＯＳトランジスタとを置換した場合の回
路図である。

【図１４】本発明の第４実施形態の変形例に係る入力イ
ンターフェース回路を示す図８において、Ｎ型のＭＯＳ
トランジスタとＰ型のＭＯＳトランジスタとを置換した
場合の回路図である。

【図１５】一般的な半導体装置の内部構成を示すブロッ
ク図である。

【図１６】従来の入力インターフェース回路の回路図で
ある。

【図１７】ゲート絶縁膜の膜厚が同等のＭＯＳトランジ
スタが隣接している場合における、そのレイアウトを説
明する図である。

【図１８】ゲート絶縁膜の膜厚が異なるＭＯＳトランジ
スタが隣接している場合における、そのレイアウトを説
明する図である。

【図１９】薄膜のゲート絶縁膜を有するＰ型のＭＯＳト
ランジスタを形成する領域と、薄膜のゲート絶縁膜を有
するＮ型のＭＯＳトランジスタを形成する領域と、厚膜
のゲート絶縁膜を有するＮ型のＭＯＳトランジスタを形
成する領域とを、示すレイアウト図である。

【図２０】図１９に厚膜のゲート絶縁膜を有するＰ型の
ＭＯＳトランジスタを形成する領域が追加された場合の
レイアウト図である。

【図２１】出力固定モードにより、入力インターフェー
ス回路の出力信号のロジックレベルを強制的に固定でき
るようにした場合の回路図である。

【符号の説明】

１０入力インターフェース回路Ｐ１１〜Ｐ１５Ｐ型のＭＯＳトランジスタＮ１１〜Ｎ１３Ｎ型のＭＯＳトランジスタＩＮＶ１１、ＩＮＶ１２インバータＩＮ入力信号ＶＲＥＦ基準電圧Ｑ１１、Ｑ１２信号ＴＥＳＴテスト信号

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 17/16 Ｈ０１Ｌ 27/08 ３２１Ｌ 17/687 Ｆターム(参考） 5F038 DT04 DT05 DT10 DT15 EZ20 5F048 AA01 AB04 AB10 AC03 BA01 BB01 BB16 5J055 AX27 CX27 DX22 DX56 EX07 EX28 EY21 EZ10 FX05 FX12 GX01 5J056 AA01 BB19 CC09 DD13 DD28 FF07 FF08 GG09

Claims

【特許請求の範囲】

【請求項１】第１電圧の電源に接続されるソースを有す
る、第１導電型の第１ＭＯＳトランジスタと、前記第１電圧の電源に接続されるソースと、前記第１Ｍ
ＯＳトランジスタのゲートに接続されるゲートとを有す
る、第１導電型の第２ＭＯＳトランジスタと、入力信号が入力されるゲートと、前記第１ＭＯＳトラン
ジスタのドレインに接続されるドレインとを有する、第
２導電型の第３ＭＯＳトランジスタと、基準電圧が入力されるゲートと、前記第２ＭＯＳトラン
ジスタのドレインに接続されるドレインと、前記第３Ｍ
ＯＳトランジスタのソースに接続されるソースとを有す
る、第２導電型の第４ＭＯＳトランジスタと、を有する差動比較回路を備える入力インターフェース回
路であって、テストモードの際にオン状態となり、前記第１電圧を、
前記第１ＭＯＳトランジスタのゲートと前記第２ＭＯＳ
トランジスタとのゲートとに供給する、第１スイッチ
と、前記テストモードの際に、抵抗負荷として機能しつつ、
前記第３ＭＯＳトランジスタに電流を供給する、抵抗性
素子と、を備えることを特徴とする入力インターフェース回路。
【請求項２】前記第３及び第４ＭＯＳトランジスタのゲ
ート絶縁膜の膜厚の方が、前記第１及び第２ＭＯＳトラ
ンジスタのゲート絶縁膜の膜厚よりも、厚い、ことを特
徴とする請求項１に記載の入力インターフェース回路。
【請求項３】前記第１スイッチは、前記第１電圧の電源
に接続されるソースと、前記テストモードの際にテスト
モードであることを示すテスト信号が入力されるゲート
と、前記第１ＭＯＳトランジスタのゲートと前記第２Ｍ
ＯＳトランジスタのゲートに接続されるドレインとを有
する、第１導電型の第５ＭＯＳトランジスタである、こ
とを特徴とする請求項１又は請求項２に記載の入力イン
ターフェース回路。
【請求項４】前記第５ＭＯＳトランジスタのゲート絶縁
膜の膜厚は、前記第１ＭＯＳトランジスタ及び前記第２
ＭＯＳトランジスタのゲート絶縁膜の膜厚と、同等であ
る、ことを特徴とする請求項３に記載の入力インターフ
ェース回路。
【請求項５】前記抵抗性素子は、前記第１電圧の電源に
接続されるソースと、前記テストモードの際にテストモ
ードであることを示すテスト信号が入力されるゲート
と、前記第３ＭＯＳトランジスタのドレインに接続され
るドレインとを有する、前記第１導電型の第６ＭＯＳト
ランジスタである、ことを特徴とする請求項１乃至請求
項４のいずれかに記載の入力インターフェース回路。
【請求項６】前記第６ＭＯＳトランジスタのゲート絶縁
膜の膜厚は、前記第１ＭＯＳトランジスタ及び前記第２
ＭＯＳトランジスタのゲート絶縁膜の膜厚と、同等であ
る、ことを特徴とする請求項５に記載の入力インターフ
ェース回路。
【請求項７】前記第６ＭＯＳトランジスタの電流駆動力
は、前記第３ＭＯＳトランジスタの電流駆動力よりも、
小さい、ことを特徴とする請求項５又は請求項６に記載
の入力インターフェース回路。
【請求項８】前記テストモードにおいて、前記差動比較
回路からの出力信号である差動比較回路出力信号のロジ
ックレベルをハイレベル又はローレベルに強制的に固定
する出力固定モードの際に、前記第３ＭＯＳトランジス
タをオフ状態にする、第２スイッチと、前記出力固定モードの際に、前記差動比較回路出力信号
をローレベルに固定する場合にオン状態となり、前記第
１ＭＯＳトランジスタと前記第３ＭＯＳトランジスタと
の間のノードをローレベルにする、第３スイッチと、をさらに備えるとともに、前記出力固定モードの際に、前記差動比較回路出力信号
をローレベルに固定する場合には、前記第１スイッチ
は、オン状態になり、前記第１及び第２ＭＯＳトランジ
スタをオフ状態にする、ことを特徴とする請求項１乃至
請求項７のいずれかに記載の入力インターフェース回
路。
【請求項９】前記第１ＭＯＳトランジスタのドレインと
前記第３ＭＯＳトランジスタのドレインとの間から出力
される差動比較回路からの出力信号である差動比較回路
出力信号のロジックレベルを反転するための、インバー
タであって、第１導電型の第７ＭＯＳトランジスタと第
２導電型の第８ＭＯＳトランジスタとを有するＣＭＯＳ
型のインバータをさらに備えており、前記第８ＭＯＳトランジスタのゲート絶縁膜の膜厚は、
前記第３ＭＯＳトランジスタのゲート絶縁膜の膜厚と、
同等である、ことを特徴とする請求項１乃至請求項８の
いずれかに記載の入力インターフェース回路。
【請求項１０】第１電圧の電源に接続されるソースを有
する、第１導電型の第１ＭＯＳトランジスタと、前記第１電圧の電源に接続されるソースと、前記第１Ｍ
ＯＳトランジスタのゲートに接続されるゲートとを有す
る、第１導電型の第２ＭＯＳトランジスタと、入力信号が入力されるゲートと、前記第１ＭＯＳトラン
ジスタのドレインに接続されるドレインとを有する、第
２導電型の第３ＭＯＳトランジスタと、基準電圧が入力されるゲートと、前記第２ＭＯＳトラン
ジスタのドレインに接続されるドレインと、前記第３Ｍ
ＯＳトランジスタのソースに接続されるソースとを有す
る、第２導電型の第４ＭＯＳトランジスタと、を有する差動比較回路を備える入力インターフェース回
路であって、前記差動比較回路からの出力信号である差動比較回路出
力信号のロジックレベルをハイレベル又はローレベルに
強制的に固定する出力固定モードの際に、オン状態とな
り、前記第３ＭＯＳトランジスタをオフ状態にする、第
１スイッチと、前記出力固定モードにおいて、前記差動比較回路出力信
号をローレベルに固定する場合にオン状態となり、前記
第１電圧を、前記第１ＭＯＳトランジスタのゲートと前
記第２ＭＯＳトランジスタとのゲートとに供給する、第
２スイッチと、前記出力固定モードにおいて、前記差動比較回路出力信
号をローレベルに固定する場合にオン状態となり、前記
第１ＭＯＳトランジスタと前記第３ＭＯＳトランジスタ
の間のノードをローレベルにすることにより、前記差動
比較回路出力信号をローレベルにする、第３スイッチ
と、を備えることを特徴とする入力インターフェース回路。
【請求項１１】請求項１乃至請求項１０のいずれかに記
載の入力インターフェース回路を、１又は複数備えるこ
とを特徴とする半導体装置。