JP2003242022A - デュアルポートｒａｍアクセス制御回路 - Google Patents
デュアルポートｒａｍアクセス制御回路Info
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- JP2003242022A JP2003242022A JP2002038548A JP2002038548A JP2003242022A JP 2003242022 A JP2003242022 A JP 2003242022A JP 2002038548 A JP2002038548 A JP 2002038548A JP 2002038548 A JP2002038548 A JP 2002038548A JP 2003242022 A JP2003242022 A JP 2003242022A
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- signal
- control circuit
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Abstract
(57)【要約】
【課題】デュアルポートＲＡＭにアクセスする場合、２
つのプロセッサから転送されてくる信号に対して、競合
が無く、かつデータ転送を高速に行う。 【解決手段】ＲＥ・ＷＥ生成回路３０で２つのプロセッ
サのリードイネーブル、ライトイネーブルのサイクルよ
り短いサイクルのイネーブル信号を生成し、その信号を
元に調停回路４０で先にアクセスしたプロセッサにデュ
アルポートＲＡＭへのアクセス優先権を与える制御信号
を生成する。遅延制御回路５０は、制御信号を元に先に
アクセスしたプロセッサに関しては、遅延無しでデュア
ルポートＲＡＭに信号を転送し、後からアクセスしたプ
ロセッサに関しては遅延させてデュアルポートＲＡＭに
信号を転送する。各プロセッサとデュアルポートＲＡＭ
間のデータ制御については、ラッチ回路６０でデュアル
ポートＲＡＭをアクセスする信号を制御信号として使用
し、データの一時蓄積やデータの転送を行う。
つのプロセッサから転送されてくる信号に対して、競合
が無く、かつデータ転送を高速に行う。 【解決手段】ＲＥ・ＷＥ生成回路３０で２つのプロセッ
サのリードイネーブル、ライトイネーブルのサイクルよ
り短いサイクルのイネーブル信号を生成し、その信号を
元に調停回路４０で先にアクセスしたプロセッサにデュ
アルポートＲＡＭへのアクセス優先権を与える制御信号
を生成する。遅延制御回路５０は、制御信号を元に先に
アクセスしたプロセッサに関しては、遅延無しでデュア
ルポートＲＡＭに信号を転送し、後からアクセスしたプ
ロセッサに関しては遅延させてデュアルポートＲＡＭに
信号を転送する。各プロセッサとデュアルポートＲＡＭ
間のデータ制御については、ラッチ回路６０でデュアル
ポートＲＡＭをアクセスする信号を制御信号として使用
し、データの一時蓄積やデータの転送を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、２つのプロセッサ
がデュアルポートＲＡＭにアクセスする場合のアクセス
制御に係り、特に、書き込みアドレスと読み出しアドレ
スおよび読み出しアドレス同士が競合した場合に生じる
アクセス待ちを回避するデュアルポートＲＡＭアクセス
制御回路に関する。
がデュアルポートＲＡＭにアクセスする場合のアクセス
制御に係り、特に、書き込みアドレスと読み出しアドレ
スおよび読み出しアドレス同士が競合した場合に生じる
アクセス待ちを回避するデュアルポートＲＡＭアクセス
制御回路に関する。
【０００２】
【従来の技術】従来、２つのプロセッサ（ＣＰＵ）間で
デュアルポートＲＡＭを用いてデータの授受を行うデュ
アルポートＲＡＭアクセス制御として、例えば、特開平
３−２４２７５０号公報に開示されているものがある。
デュアルポートＲＡＭを用いてデータの授受を行うデュ
アルポートＲＡＭアクセス制御として、例えば、特開平
３−２４２７５０号公報に開示されているものがある。
【０００３】図４は従来のデュアルポートＲＡＭへのア
クセス制御回路の構成を示すブロック図である。図４に
おいて、１０−１、１０−２はプロセッサ（ＣＰＵ１、
ＣＰＵ２）、１５はプロセッサからのアクセス状態を示
すフラグ、２０はデュアルポートＲＡＭである。
クセス制御回路の構成を示すブロック図である。図４に
おいて、１０−１、１０−２はプロセッサ（ＣＰＵ１、
ＣＰＵ２）、１５はプロセッサからのアクセス状態を示
すフラグ、２０はデュアルポートＲＡＭである。
【０００４】図５は、従来のデュアルポートＲＡＭへの
アクセス制御回路の動作を示すタイミングチャートであ
る。図５に示したタイミングチャートは、ＣＰＵ１０−
１がアドレスＡＤＲ１にデータＤＡＴＡ１を書き込み、
ＣＰＵ１０−２がアドレスＡＤＲ２からデータＤＡＴＡ
２を書き込む動作を示している。ただし、フラグ１５の
アドレスをＡＤＲ０で、フラグ１５の値が「０」の場
合、ＣＰＵ１０−１がデュアルポートＲＡＭ２０にアク
セス可能であり、フラグ１５の値が「１」の場合、ＣＰ
Ｕ１０−２がデュアルポートＲＡＭ２０にアクセス可能
であるとする。
アクセス制御回路の動作を示すタイミングチャートであ
る。図５に示したタイミングチャートは、ＣＰＵ１０−
１がアドレスＡＤＲ１にデータＤＡＴＡ１を書き込み、
ＣＰＵ１０−２がアドレスＡＤＲ２からデータＤＡＴＡ
２を書き込む動作を示している。ただし、フラグ１５の
アドレスをＡＤＲ０で、フラグ１５の値が「０」の場
合、ＣＰＵ１０−１がデュアルポートＲＡＭ２０にアク
セス可能であり、フラグ１５の値が「１」の場合、ＣＰ
Ｕ１０−２がデュアルポートＲＡＭ２０にアクセス可能
であるとする。
【０００５】ＣＰＵ１０−１がアドレスＡＤＲ１にデー
タＤＡＴＡ１を書き込んだ後、ＣＰＵ１０−１はデータ
転送が終了したことをＣＰＵ１０−２に知らせるため
に、アドレスＡＤＲ０のフラグ１５に「１」を書き込む
処理を行う。ＣＰＵ１０−２はアドレスＡＤＲ０のフラ
グ１５の値を読み込み、フラグ１５の値が「１」である
ことを確認してからアドレスＡＤＲ１にアクセスを行
い、データＤＡＴＡ１の値を読み込む。
タＤＡＴＡ１を書き込んだ後、ＣＰＵ１０−１はデータ
転送が終了したことをＣＰＵ１０−２に知らせるため
に、アドレスＡＤＲ０のフラグ１５に「１」を書き込む
処理を行う。ＣＰＵ１０−２はアドレスＡＤＲ０のフラ
グ１５の値を読み込み、フラグ１５の値が「１」である
ことを確認してからアドレスＡＤＲ１にアクセスを行
い、データＤＡＴＡ１の値を読み込む。
【０００６】このように従来のデュアルポートＲＡＭア
クセス制御回路では、ＣＰＵ１０−１、１０−２がデュ
アルポートＲＡＭ２０にアクセスする場合、ＣＰＵ１０
−１、１０−２がデュアルポートＲＡＭ２０内のフラグ
１５の値を参照してアクセス権があることを確認してか
らデュアルポートＲＡＭ２０にアクセスを行っていた。
クセス制御回路では、ＣＰＵ１０−１、１０−２がデュ
アルポートＲＡＭ２０にアクセスする場合、ＣＰＵ１０
−１、１０−２がデュアルポートＲＡＭ２０内のフラグ
１５の値を参照してアクセス権があることを確認してか
らデュアルポートＲＡＭ２０にアクセスを行っていた。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
デュアルポートＲＡＭアクセス制御回路では、各プロセ
ッサが、あるアドレスにデータを書き込む場合、もしく
はデータを読み出す場合、そのアドレスにアクセスする
前にデュアルポートＲＡＭ２０のフラグ１５の値を読み
出し、フラグ１５の値からプロセッサがアクセス可能で
あることを判断する必要があるため、フラグ１５の値を
確認するというサイクルが必要になり、デュアルポート
ＲＡＭ２０へのアクセスの処理速度が低下するという課
題があった。
デュアルポートＲＡＭアクセス制御回路では、各プロセ
ッサが、あるアドレスにデータを書き込む場合、もしく
はデータを読み出す場合、そのアドレスにアクセスする
前にデュアルポートＲＡＭ２０のフラグ１５の値を読み
出し、フラグ１５の値からプロセッサがアクセス可能で
あることを判断する必要があるため、フラグ１５の値を
確認するというサイクルが必要になり、デュアルポート
ＲＡＭ２０へのアクセスの処理速度が低下するという課
題があった。
【０００８】本発明はかかる点に鑑みてなされたもので
あり、アドレスの競合が無く、データの転送を高速に行
うことが可能なデュアルポートＲＡＭアクセス制御回路
を提供することを目的とする。
あり、アドレスの競合が無く、データの転送を高速に行
うことが可能なデュアルポートＲＡＭアクセス制御回路
を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
２つのプロセッサからデュアルポートＲＡＭへのアクセ
スを制御するデュアルポートＲＡＭアクセス制御回路に
おいて、前記２つのプロセッサからのアクセス信号を受
けて前記デュアルポートＲＡＭに対する同一アドレスア
クセスを検出するとともに、アクセス順序を判定する調
停手段（調停回路４０）と、前記アクセス検出手段の判
定結果から先にアクセスしたプロセッサからのアクセス
信号およびアドレス信号をそのまま前記デュアルポート
ＲＡＭに転送し、後にアクセスしたプロセッサからのア
クセス信号およびアドレス信号を遅延させて前記デュア
ルポートＲＡＭに転送する遅延手段（遅延制御回路５
０）と、を具備することを特徴とする。
２つのプロセッサからデュアルポートＲＡＭへのアクセ
スを制御するデュアルポートＲＡＭアクセス制御回路に
おいて、前記２つのプロセッサからのアクセス信号を受
けて前記デュアルポートＲＡＭに対する同一アドレスア
クセスを検出するとともに、アクセス順序を判定する調
停手段（調停回路４０）と、前記アクセス検出手段の判
定結果から先にアクセスしたプロセッサからのアクセス
信号およびアドレス信号をそのまま前記デュアルポート
ＲＡＭに転送し、後にアクセスしたプロセッサからのア
クセス信号およびアドレス信号を遅延させて前記デュア
ルポートＲＡＭに転送する遅延手段（遅延制御回路５
０）と、を具備することを特徴とする。
【００１０】上記構成によれば、デュアルポートＲＡＭ
への同一アドレスアクセスが発生した場合は、後にアク
セスしたプロセッサからのアクセス信号およびアドレス
信号を遅延させて２つのプロセッサからの同一アドレス
アクセスをシーケンシャルな処理に変換することで、デ
ュアルポートＲＡＭへのアクセスの可否を判断するため
のフラグの値を確認する処理が不要となり、データ転送
の高速化が可能となる。
への同一アドレスアクセスが発生した場合は、後にアク
セスしたプロセッサからのアクセス信号およびアドレス
信号を遅延させて２つのプロセッサからの同一アドレス
アクセスをシーケンシャルな処理に変換することで、デ
ュアルポートＲＡＭへのアクセスの可否を判断するため
のフラグの値を確認する処理が不要となり、データ転送
の高速化が可能となる。
【００１１】請求項２記載の発明は、請求項１記載のデ
ュアルポートＲＡＭアクセス制御回路において、前記プ
ロセッサのアクセスサイクルより短いサイクルのアクセ
ス信号を生成し、前記調停手段および前記遅延手段に供
給するアクセス信号生成手段（ＲＥ・ＷＥ生成回路３
０）を具備することを特徴とする。
ュアルポートＲＡＭアクセス制御回路において、前記プ
ロセッサのアクセスサイクルより短いサイクルのアクセ
ス信号を生成し、前記調停手段および前記遅延手段に供
給するアクセス信号生成手段（ＲＥ・ＷＥ生成回路３
０）を具備することを特徴とする。
【００１２】上記構成によれば、プロセッサのアクセス
サイクルより短いサイクルのアクセス信号でデュアルポ
ートＲＡＭへアクセスするため、アクセス信号の遅延に
よっても転送速度が低下することはない。
サイクルより短いサイクルのアクセス信号でデュアルポ
ートＲＡＭへアクセスするため、アクセス信号の遅延に
よっても転送速度が低下することはない。
【００１３】請求項３記載の発明は、請求項１または２
記載のデュアルポートＲＡＭアクセス制御回路におい
て、前記遅延手段からのアクセス信号に基づいて、前記
デュアルポートＲＡＭと前記２つのプロセッサとの間の
データをラッチするラッチ手段（ラッチ回路６０）を具
備することを特徴とする。
記載のデュアルポートＲＡＭアクセス制御回路におい
て、前記遅延手段からのアクセス信号に基づいて、前記
デュアルポートＲＡＭと前記２つのプロセッサとの間の
データをラッチするラッチ手段（ラッチ回路６０）を具
備することを特徴とする。
【００１４】上記構成によれば、実際にデュアルポート
ＲＡＭをアクセスする遅延手段からのアクセス信号に基
づいてデータをラッチするため、プロセッサとデュアル
ポートＲＡＭとの間のデータの授受を確実に行うことが
できる。
ＲＡＭをアクセスする遅延手段からのアクセス信号に基
づいてデータをラッチするため、プロセッサとデュアル
ポートＲＡＭとの間のデータの授受を確実に行うことが
できる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の実施の形
態に係るデュアルポートＲＡＭアクセス制御回路とプロ
セッサを含むシステムの構成を示すブロック図である。
図１において、システムは、デュアルポートＲＡＭアク
セス制御回路７０と、データバス（ＷＤＡＴ１、ＷＤＡ
Ｔ２：ＲＤＡＴ１、ＲＤＡＴ２）およびアドレスバス
（ＡＤＲ１、ＡＤＲ２）と、リードイネーブル端子（Ｒ
Ｅ１、ＲＥ２）およびライトイネーブル端子（ＷＥ１、
ＷＥ２）を有するＣＰＵ１０−１、１０−２と、で構成
される。
て図面を参照して説明する。図１は、本発明の実施の形
態に係るデュアルポートＲＡＭアクセス制御回路とプロ
セッサを含むシステムの構成を示すブロック図である。
図１において、システムは、デュアルポートＲＡＭアク
セス制御回路７０と、データバス（ＷＤＡＴ１、ＷＤＡ
Ｔ２：ＲＤＡＴ１、ＲＤＡＴ２）およびアドレスバス
（ＡＤＲ１、ＡＤＲ２）と、リードイネーブル端子（Ｒ
Ｅ１、ＲＥ２）およびライトイネーブル端子（ＷＥ１、
ＷＥ２）を有するＣＰＵ１０−１、１０−２と、で構成
される。
【００１６】デュアルポートＲＡＭアクセス制御回路７
０は、データバス（ＤＷＤＡＴ１、ＤＷＤＡＴ１：ＤＲ
ＤＡＴ１、ＤＲＤＡＴ２）およびアドレスバス（ＤＡＤ
Ｒ１、ＤＡＤＲ２）と、リードイネーブル端子（ＤＲＥ
１、ＤＲＥ２）およびライトイネーブル端子（ＤＷＥ
１、ＤＷＥ２）を有するデュアルポートＲＡＭ２０と、
ＲＥ・ＷＥ生成回路３０と、調停回路４０と、遅延制御
回路５０と、ラッチ回路６０と、で構成される。
０は、データバス（ＤＷＤＡＴ１、ＤＷＤＡＴ１：ＤＲ
ＤＡＴ１、ＤＲＤＡＴ２）およびアドレスバス（ＤＡＤ
Ｒ１、ＤＡＤＲ２）と、リードイネーブル端子（ＤＲＥ
１、ＤＲＥ２）およびライトイネーブル端子（ＤＷＥ
１、ＤＷＥ２）を有するデュアルポートＲＡＭ２０と、
ＲＥ・ＷＥ生成回路３０と、調停回路４０と、遅延制御
回路５０と、ラッチ回路６０と、で構成される。
【００１７】ＲＥ・ＷＥ生成回路３０は、ＣＰＵ１０−
１からのリードイネーブルＲＥ１およびライトイネーブ
ルＷＥ１と、ＣＰＵ１０−２からのリードイネーブルＲ
Ｅ２およびライトイネーブルＷＥ２を入力として、それ
ぞれのサイクルより短いサイクルのリードイネーブルＲ
Ｅ１’およびＲＥ２’と、ライトイネーブルＷＥ１’お
よびＷＥ２’とを生成する。
１からのリードイネーブルＲＥ１およびライトイネーブ
ルＷＥ１と、ＣＰＵ１０−２からのリードイネーブルＲ
Ｅ２およびライトイネーブルＷＥ２を入力として、それ
ぞれのサイクルより短いサイクルのリードイネーブルＲ
Ｅ１’およびＲＥ２’と、ライトイネーブルＷＥ１’お
よびＷＥ２’とを生成する。
【００１８】調停回路４０は、ＣＰＵ１０−１、１０−
２のデュアルポートＲＡＭ２０に対するアクセス権を制
御する機能を有し、先にアクセスしたＣＰＵにアクセス
権を与える制御信号ＦＬＧを生成する。
２のデュアルポートＲＡＭ２０に対するアクセス権を制
御する機能を有し、先にアクセスしたＣＰＵにアクセス
権を与える制御信号ＦＬＧを生成する。
【００１９】遅延制御回路５０は、調停回路４０からの
制御信号ＦＬＧが「０」である場合、ＣＰＵ１０−２の
信号を遅延させ、制御信号ＦＬＧが「１」である場合、
ＣＰＵ１０−１の信号を遅延させて、デュアルポートＲ
ＡＭ２０にリードイネーブルＤＲＥ１またはＤＲＥ２、
ライトイネーブルＤＷＥ１またはＤＷＥ２、アドレスＤ
ＡＤＲ１またはＤＡＤＲ２を出力する。
制御信号ＦＬＧが「０」である場合、ＣＰＵ１０−２の
信号を遅延させ、制御信号ＦＬＧが「１」である場合、
ＣＰＵ１０−１の信号を遅延させて、デュアルポートＲ
ＡＭ２０にリードイネーブルＤＲＥ１またはＤＲＥ２、
ライトイネーブルＤＷＥ１またはＤＷＥ２、アドレスＤ
ＡＤＲ１またはＤＡＤＲ２を出力する。
【００２０】ラッチ回路６０は、ＣＰＵ１０−１のデュ
アルポートＲＡＭ２０への実際のアクセス信号であるリ
ードイネーブルＤＲＥ１、ライトイネーブルＤＷＥ１が
イネーブルである場合にデータを取り込み、データ転送
を制御する。同様に、ＣＰＵ１０−２のデュアルポート
ＲＡＭ２０への実際のアクセス信号であるリードイネー
ブルＤＲＥ２、ライトイネーブルＤＷＥ２がイネーブル
である場合にデータを取り込み、データ転送を制御す
る。
アルポートＲＡＭ２０への実際のアクセス信号であるリ
ードイネーブルＤＲＥ１、ライトイネーブルＤＷＥ１が
イネーブルである場合にデータを取り込み、データ転送
を制御する。同様に、ＣＰＵ１０−２のデュアルポート
ＲＡＭ２０への実際のアクセス信号であるリードイネー
ブルＤＲＥ２、ライトイネーブルＤＷＥ２がイネーブル
である場合にデータを取り込み、データ転送を制御す
る。
【００２１】図２は調停回路４０の制御信号ＦＬＧに関
する動作を示すフローチャートである。初期の状態で
は、ＣＰＵのアクセスが無い場合でも制御信号ＦＬＧの
値を「０」にしておく（ステップＳ１）。
する動作を示すフローチャートである。初期の状態で
は、ＣＰＵのアクセスが無い場合でも制御信号ＦＬＧの
値を「０」にしておく（ステップＳ１）。
【００２２】ＣＰＵ１０−１のデュアルポートＲＡＭ２
０へのアクセスが検出された場合、すなわちリードイネ
ーブルＲＥ１’またはライトイネーブルＷＥ１’の立下
りが検出された場合（ステップＳ２）、制御信号ＦＬＧ
の値である「０」をリードイネーブルＲＥ１’またはラ
イトイネーブルＷＥ１’がアクティブである間、保持し
続ける（ステップＳ４）。また、ＣＰＵ１０−２のデュ
アルポートＲＡＭ２０へのアクセスが検出された場合
（ステップＳ５）、制御信号ＦＬＧの値を「１」に変更
して（ステップＳ６）、リードイネーブルＲＥ２’また
はライトイネーブルＷＥ２’がアクティブである間、制
御信号ＦＬＧの値を「１」に保持し続ける（ステップＳ
７）。
０へのアクセスが検出された場合、すなわちリードイネ
ーブルＲＥ１’またはライトイネーブルＷＥ１’の立下
りが検出された場合（ステップＳ２）、制御信号ＦＬＧ
の値である「０」をリードイネーブルＲＥ１’またはラ
イトイネーブルＷＥ１’がアクティブである間、保持し
続ける（ステップＳ４）。また、ＣＰＵ１０−２のデュ
アルポートＲＡＭ２０へのアクセスが検出された場合
（ステップＳ５）、制御信号ＦＬＧの値を「１」に変更
して（ステップＳ６）、リードイネーブルＲＥ２’また
はライトイネーブルＷＥ２’がアクティブである間、制
御信号ＦＬＧの値を「１」に保持し続ける（ステップＳ
７）。
【００２３】図３はデュアルポートＲＡＭアクセス制御
回路７０の動作を示すタイミングチャートである。図３
は、ＣＰＵ１０−１、１０−２が非同期にデュアルポー
トＲＡＭ２０にアクセスした場合のタイミングチャート
であり、ＣＰＵ１０−１がアドレスＡＤＲ１にデータＤ
ＡＴＡ１を書き込み、ＣＰＵ１０−２がアドレスＡＤＲ
１からデータＤＡＴＡ２を読み込む動作と、ＣＰＵ１０
−１とＣＰＵ１０−２がアドレスＡＤＲ２からデータＤ
ＡＴＡ２を読み込む動作を表したタイミングチャートで
ある。
回路７０の動作を示すタイミングチャートである。図３
は、ＣＰＵ１０−１、１０−２が非同期にデュアルポー
トＲＡＭ２０にアクセスした場合のタイミングチャート
であり、ＣＰＵ１０−１がアドレスＡＤＲ１にデータＤ
ＡＴＡ１を書き込み、ＣＰＵ１０−２がアドレスＡＤＲ
１からデータＤＡＴＡ２を読み込む動作と、ＣＰＵ１０
−１とＣＰＵ１０−２がアドレスＡＤＲ２からデータＤ
ＡＴＡ２を読み込む動作を表したタイミングチャートで
ある。
【００２４】ＲＥ・ＷＥ生成回路３０において、ＣＰＵ
１０−１のライトイネーブルＷＥ１からライトイネーブ
ルＷＥ１’、ＣＰＵ１０−２のリードイネーブルＲＥ２
からリードイネーブルＲＥ２’が生成される。次に、調
停回路４０において、ＣＰＵ１０−１がデュアルポート
ＲＡＭ２０に先にアクセスしたため、制御信号ＦＬＧの
値が「０」となり、遅延制御回路５０において、ＣＰＵ
１０−２のリードイネーブルＲＥ２’が遅延されて、デ
ュアルポートＲＡＭ２０に転送される。ＣＰＵ１０−１
がアドレスＡＤＲ１にデータＤＡＴＡ１を書き込んだ
後、ＣＰＵ１０−２がアドレスＡＤＲ１からデータＤＡ
ＴＡ１を読み込む動作を行う。
１０−１のライトイネーブルＷＥ１からライトイネーブ
ルＷＥ１’、ＣＰＵ１０−２のリードイネーブルＲＥ２
からリードイネーブルＲＥ２’が生成される。次に、調
停回路４０において、ＣＰＵ１０−１がデュアルポート
ＲＡＭ２０に先にアクセスしたため、制御信号ＦＬＧの
値が「０」となり、遅延制御回路５０において、ＣＰＵ
１０−２のリードイネーブルＲＥ２’が遅延されて、デ
ュアルポートＲＡＭ２０に転送される。ＣＰＵ１０−１
がアドレスＡＤＲ１にデータＤＡＴＡ１を書き込んだ
後、ＣＰＵ１０−２がアドレスＡＤＲ１からデータＤＡ
ＴＡ１を読み込む動作を行う。
【００２５】一方、ＣＰＵ１０−１とＣＰＵ１０−２が
アドレスＡＤＲ２のデータを読み込む動作に関しては、
上記と同じようにＲＥ・ＷＥ生成回路３０において、Ｃ
ＰＵ１０−１のリードイネーブルＲＥ１からリードイネ
ーブルＲＥ１’が生成され、ＣＰＵ１０−２のリードイ
ネーブルＲＥ２からリードイネーブルＲＥ２’が生成さ
れる。次に、調停回路４０において、ＣＰＵ１０−２が
デュアルポートＲＡＭ２０に先にアクセスしたため、制
御信号ＦＬＧの値が「１」となり、遅延制御回路５０に
おいて、ＣＰＵ１０−１のリードイネーブルＲＥ１’が
遅延されて、デュアルポートＲＡＭ２０に転送される。
ＣＰＵ１０−２がアドレスＡＤＲ２からデータＤＡＴＡ
２を読み出した後、ＣＰＵ１０−１がアドレスＡＤＲ２
からデータＤＡＴＡ２を読み込む動作を行う。
アドレスＡＤＲ２のデータを読み込む動作に関しては、
上記と同じようにＲＥ・ＷＥ生成回路３０において、Ｃ
ＰＵ１０−１のリードイネーブルＲＥ１からリードイネ
ーブルＲＥ１’が生成され、ＣＰＵ１０−２のリードイ
ネーブルＲＥ２からリードイネーブルＲＥ２’が生成さ
れる。次に、調停回路４０において、ＣＰＵ１０−２が
デュアルポートＲＡＭ２０に先にアクセスしたため、制
御信号ＦＬＧの値が「１」となり、遅延制御回路５０に
おいて、ＣＰＵ１０−１のリードイネーブルＲＥ１’が
遅延されて、デュアルポートＲＡＭ２０に転送される。
ＣＰＵ１０−２がアドレスＡＤＲ２からデータＤＡＴＡ
２を読み出した後、ＣＰＵ１０−１がアドレスＡＤＲ２
からデータＤＡＴＡ２を読み込む動作を行う。
【００２６】このように本実施の形態によれば、ＲＥ・
ＷＥ生成回路３０で２つのＣＰＵ１０−１、１０−２か
ら出力されるリードイネーブル信号またはライトイネー
ブル信号のサイクルより短いサイクルのリードイネーブ
ル信号またはライトイネーブル信号を生成し、その信号
に基づいて調停回路４０で先にアクセスしたＣＰＵにデ
ュアルポートＲＡＭ２０へのアクセス優先権を与える制
御信号ＦＬＧを生成する。
ＷＥ生成回路３０で２つのＣＰＵ１０−１、１０−２か
ら出力されるリードイネーブル信号またはライトイネー
ブル信号のサイクルより短いサイクルのリードイネーブ
ル信号またはライトイネーブル信号を生成し、その信号
に基づいて調停回路４０で先にアクセスしたＣＰＵにデ
ュアルポートＲＡＭ２０へのアクセス優先権を与える制
御信号ＦＬＧを生成する。
【００２７】そして、遅延制御回路５０で、制御信号Ｆ
ＬＧに基づいて先にアクセスしたＣＰＵに関しては遅延
無しでデュアルポートＲＡＭ２０にリードイネーブル信
号またはライトイネーブル信号を転送し、後にアクセス
したＣＰＵに関しては遅延させてデュアルポートＲＡＭ
２０に転送する。ＣＰＵ１０−１、１０−２とデュアル
ポートＲＡＭ２０との間のデータ制御については、ラッ
チ回路６０でデュアルポートＲＡＭ２０をアクセスする
信号（ＤＲＥ１、ＤＷＥ１、ＤＲＥ２、ＤＷＥ２）を制
御信号としてデータをラッチして行う。
ＬＧに基づいて先にアクセスしたＣＰＵに関しては遅延
無しでデュアルポートＲＡＭ２０にリードイネーブル信
号またはライトイネーブル信号を転送し、後にアクセス
したＣＰＵに関しては遅延させてデュアルポートＲＡＭ
２０に転送する。ＣＰＵ１０−１、１０−２とデュアル
ポートＲＡＭ２０との間のデータ制御については、ラッ
チ回路６０でデュアルポートＲＡＭ２０をアクセスする
信号（ＤＲＥ１、ＤＷＥ１、ＤＲＥ２、ＤＷＥ２）を制
御信号としてデータをラッチして行う。
【００２８】したがって、デュアルポートＲＡＭ２０へ
のアクセスの可否を判断するためのフラグの値を確認す
るサイクルが不要となり、デュアルポートＲＡＭ２０と
ＣＰＵ１０−１、１０−２との間のデータ転送の高速化
が可能となる。
のアクセスの可否を判断するためのフラグの値を確認す
るサイクルが不要となり、デュアルポートＲＡＭ２０と
ＣＰＵ１０−１、１０−２との間のデータ転送の高速化
が可能となる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
デュアルポートＲＡＭへの同一アドレスアクセスが発生
した場合は、後にアクセスしたプロセッサからのアクセ
ス信号およびアドレス信号を遅延させて２つのプロセッ
サからの同一アドレスアクセスをシーケンシャルな処理
に変換することで、デュアルポートＲＡＭへのアクセス
の可否を判断するためのフラグの値を確認する処理が不
要となり、データ転送の高速化が可能となる。
デュアルポートＲＡＭへの同一アドレスアクセスが発生
した場合は、後にアクセスしたプロセッサからのアクセ
ス信号およびアドレス信号を遅延させて２つのプロセッ
サからの同一アドレスアクセスをシーケンシャルな処理
に変換することで、デュアルポートＲＡＭへのアクセス
の可否を判断するためのフラグの値を確認する処理が不
要となり、データ転送の高速化が可能となる。
【図１】本発明の実施の形態に係るデュアルポートＲＡ
Ｍアクセス制御回路を用いたシステムの構成を示すブロ
ック図である。
Ｍアクセス制御回路を用いたシステムの構成を示すブロ
ック図である。
【図２】本発明の実施の形態に係るデュアルポートＲＡ
Ｍアクセス制御回路の調停回路の動作を示すフローチャ
ートである。
Ｍアクセス制御回路の調停回路の動作を示すフローチャ
ートである。
【図３】本発明の実施の形態に係るデュアルポートＲＡ
Ｍアクセス制御回路の動作を説明するためのタイミング
チャートである。
Ｍアクセス制御回路の動作を説明するためのタイミング
チャートである。
【図４】従来のデュアルポートＲＡＭアクセス制御を行
うシステムの構成を示すブロック図である。
うシステムの構成を示すブロック図である。
【図５】従来のデュアルポートＲＡＭアクセス制御を行
うシステムの動作を説明するためのタイミングチャート
である。
うシステムの動作を説明するためのタイミングチャート
である。
１０−１、１０−２ ＣＰＵ
２０ デュアルポートＲＡＭ
３０ ＲＥ・ＷＥ生成回路
４０ 調停回路
５０ 遅延制御回路
６０ ラッチ回路
７０ デュアルポートＲＡＭアクセス制御回路
Claims (3)
- 【請求項１】 ２つのプロセッサからデュアルポートＲ
ＡＭへのアクセスを制御するデュアルポートＲＡＭアク
セス制御回路において、 前記２つのプロセッサからのアクセス信号を受けて前記
デュアルポートＲＡＭに対する同一アドレスアクセスを
検出するとともに、アクセス順序を判定する調停手段
と、 前記アクセス検出手段の判定結果から先にアクセスした
プロセッサからのアクセス信号およびアドレス信号をそ
のまま前記デュアルポートＲＡＭに転送し、後にアクセ
スしたプロセッサからのアクセス信号およびアドレス信
号を遅延させて前記デュアルポートＲＡＭに転送する遅
延手段と、を具備することを特徴とするデュアルポート
ＲＡＭアクセス制御回路。 - 【請求項２】 前記プロセッサのアクセスサイクルより
短いサイクルのアクセス信号を生成し、前記調停手段お
よび前記遅延手段に供給するアクセス信号生成手段を具
備することを特徴とする請求項１記載のデュアルポート
ＲＡＭアクセス制御回路。 - 【請求項３】 前記遅延手段からのアクセス信号に基づ
いて、前記デュアルポートＲＡＭと前記２つのプロセッ
サとの間のデータをラッチするラッチ手段を具備するこ
とを特徴とする請求項１または２記載のデュアルポート
ＲＡＭアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002038548A JP2003242022A (ja) | 2002-02-15 | 2002-02-15 | デュアルポートｒａｍアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002038548A JP2003242022A (ja) | 2002-02-15 | 2002-02-15 | デュアルポートｒａｍアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003242022A true JP2003242022A (ja) | 2003-08-29 |
Family
ID=27779832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002038548A Pending JP2003242022A (ja) | 2002-02-15 | 2002-02-15 | デュアルポートｒａｍアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003242022A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122310A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Kokusai Electric Inc | データ処理装置 |
| JP2007316880A (ja) * | 2006-05-25 | 2007-12-06 | Meidensha Corp | デュアルポートメモリのアクセス権調停方式 |
| JP2017021572A (ja) * | 2015-07-10 | 2017-01-26 | 富士電機株式会社 | マルチプロセッサシステム |
-
2002
- 2002-02-15 JP JP2002038548A patent/JP2003242022A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122310A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Kokusai Electric Inc | データ処理装置 |
| JP2007316880A (ja) * | 2006-05-25 | 2007-12-06 | Meidensha Corp | デュアルポートメモリのアクセス権調停方式 |
| JP2017021572A (ja) * | 2015-07-10 | 2017-01-26 | 富士電機株式会社 | マルチプロセッサシステム |
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