JP2003222902A - 表示装置およびモジュール - Google Patents

Abstract

(57)【要約】 【課題】表示装置において、画素に十分大きい電圧が印
加できず十分な表示可能輝度が得られない。 【解決手段】表示装置またはモジュールを、共通配線１
０５，１０６を２系統とし、画素内メモリ１１０の第１
のトランジスタ１０７が接続されている端子とは別の端
子は、自画素の対向電極が接続されている共通配線Ａ１
０５とは別の系統の共通配線Ｂ１０６に接続され、第１
のトランジスタ１０７がオンとなった後に上記２系統の
共通配線１０５，１０６の電位を極性反転させることを
特徴とする表示装置またはモジュールとする。 【効果】画素に大きい電圧を印加することが可能とな
り、表示可能輝度範囲の広い表示装置及びモジュールを
提供することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶素子等の発光素
子を使用した表示装置および表示装置用モジュールに係
る。

【０００２】

【従来の技術】従来の表示装置について、以下に説明す
る。

【０００３】これまで、表示装置としてはＣＲＴが主流
であったが、近年はアクティブマトリクス型のＬＣＤが
普及しつつあり、さらに次世代の表示装置として、アク
ティブマトリクス型有機ＥＬ（エレクトロルミネッセン
ス）ディスプレイなどが登場しつつある。これらの表示
装置はインパルス発光型表示装置であるＣＲＴとは異な
り、ホールド発光型表示装置であるために、動画を表示
したときの画質が劣化してしまうという報告が電気通信
学会技術報告ＥＩＤ９６−４，pp．１９−２６（１９９
６−０６）等でなされている。これらの報告によると、
ホールド発光している動画像と人間の動画追従視による
視線移動の不一致により動画像にぼやけが発生するた
め、動画質が低下してしまうという事である。この動画
質の劣化を改善するには、フレーム周波数（１画面表示
周波数）をｎ倍速化する、もしくは画像表示を１／ｎフ
レーム期間とし、残りの期間をブランキング表示とする
方法がある事も記載されている。尚、ここでｎの数値は
大きいほど、高速移動する動画に対しても有効である。

【０００４】この動画質改善方法を実現するには、例え
ばＩＤＲＣ’９７ Ｐ２０３のように１フレーム中に、
まず通常の２倍程度の速さで画像を全画面に書込み、そ
の後で、バックライトを１／２〜１／４フレームだけ点
灯する方法がある。このようにすると、表示している期
間は１フレームの１／２〜１／４期間となるため、動画
ボヤケが低減される。

【０００５】しかし、上記の方法では、通常の２倍速以
上の速さで画像を画面に書込む為、画素構造によっては
画像の書込みが不十分となり、静止画段階ですら高画質
が得られない場合がある。

【０００６】この書込み不足を解決する駆動方法には、
特開平９−２８８２６１号公報記載のように、全画素内
にメモリ手段と２つのスイッチング手段，リセット手段
をもち、画像データを一度、各画素内のメモリ手段に書
込み、全画素一斉に表示をする方法がある。この方法に
よれば、画像書込みが不充分とならずに、１／２〜１／
４期間表示が可能となるので、高画質でかつ動画ボヤケ
を低減することが可能となる。

【０００７】

【発明が解決しようとする課題】図２１はＩＰＳ型の液
晶表示素子の画素印加電圧―輝度特性例である。図２１
において４０１は画素に印加可能な電圧の例、４０２は
表示可能輝度範囲である。図２１より画素には大きい電
圧を印加できる方が、表示可能輝度範囲が広がり好まし
いことが分かる。しかし、実際にはコストダウンのため
に信号線の電源に出力電圧の小さいものを使用する場合
があり、そのような場合には画素に十分大きい電圧が印
加できず実用上十分な表示可能輝度が得られない。

【０００８】本発明の目的は、信号線の電源に出力電圧
の小さいものを使用しても画素に大きい電圧を印加する
ことを可能とし、表示可能輝度範囲の広い表示装置及び
モジュールを提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の表示装置またはモジュールは、メモリ素子
と、第１のスイッチング素子と、画素電極と、対向電極
と、共通配線とを有し、メモリ素子の第１のスイッチン
グ素子が接続されている端子とは別の端子を、自画素の
対向電極が接続されている共通配線とは別の配線に接続
することを特徴とする。

【００１０】また、本発明の表示装置あるいはモジュー
ルの実施形態としては、表示装置またはモジュールを、
メモリ素子と、第１のスイッチング素子と、画素電極
と、対向電極とを有し、メモリ素子の第１のスイッチン
グ素子が接続されている端子とは別の端子は、自画素の
対向電極が接続されている共通配線とは別の配線に接続
されていて、共通配線は画素内に２系統存在し、メモリ
素子の端子が接続している配線が、自画素の対向電極が
接続されている共通配線とは異なる系統の共通配線であ
るようにしたものが挙げられる。

【００１１】或いは更に、この実施形態の要件に加え
て、２系統の共通配線は互いの系統で異なる電位が印加
されており、メモリ素子は、選択された前記走査配線に
接続されている第１のスイッチング素子が導通状態とな
った後に信号線の電位が書込まれるものであり、２系統
の共通配線の電位は、第１のスイッチング素子を導通さ
せた後に極性反転し、画素電極は、自画素の前記画素電
極と前記対向電極との電圧差を前記画素電極と対向電極
の電圧差を解消する手段により解消させた後に第２のス
イッチング素子を導通させて前記メモリ素子の電圧が転
送されるものとし、画素電極に電圧が転送された後に所
定の期間発光するバックライトを有することを特徴とす
る表示装置またはモジュールとしたものが挙げられる。

【００１２】尚、この他本発明の特徴は本願特許請求の
範囲に記載の通りである。

【００１３】

【発明の実施の形態】以下、本発明を実施例により具体
的に説明する。 ［実施例１］本実施例のアクティブマトリクス型液晶表
示装置における画素の回路図を図１に、また、比較例の
回路図を図３に示す。

【００１４】走査配線１０１とデータ信号配線１０２が
マトリクス状に形成され、その交点に走査配線１０１が
ゲート端子となるように第１のトランジスタ１０７が配
置されている。第１のトランジスタ１０７，走査配線１
０１に制御信号である選択パルス（ある電圧値）が与え
られるとデータ信号配線１０２の電位を画素内メモリ素
子１１０に書込む。画素内メモリ素子１１０に書込まれ
た電位はストローブ配線１０３がゲート端子となってい
る第２のトランジスタ１０８によって、保持容量１１１
と液晶（容量）１１２に転送される。保持容量１１１と
液晶（容量）１１２の両端子は消去配線１０４をゲート
端子とした第３のトランジスタ１０９によって接続され
ており、消去配線１０４に選択パルス（ある電圧値）を
入力すると短絡され、電圧差は解消される。

【００１５】以上までは本実施例（図１）と比較例（図
３）は同じであるが、本実施例における回路図である図
１では、保持容量１１１や液晶（容量）１１２が１行ご
とに異なる系統の共通配線Ａ１０５，共通配線Ｂ１０６
に接続されており、同じ画素内のメモリ素子１１０は上
記の保持容量１１１や液晶（容量）１１２とは異なる系
統の共通配線Ｂ１０６や共通配線Ａ１０５に接続されて
いる点が特徴である。

【００１６】ここで、比較例における駆動シーケンスを
図３と図４を用いて説明すると、走査配線１０１には上
部より逐次、選択電圧が印加されて、下方に走査される
（走査配線印加電圧３０１）。データ信号配線１０２に
はそれぞれの行の画素に表示すべきデータが印加され
(データ信号配線印加電圧３０２)、第１のトランジスタ
１０７がＯＮになることにより画素内メモリ１１０に書
込まれ（画素内メモリ電圧３１０）、その後選択電圧が
０となり第２のスイッチング素子がオフとなることによ
り信号線印加電圧が画素内メモリに保持される。図４で
は４行目の画像データが画素内メモリ１１０に書込まれ
ている。このまま、走査配線１０１の走査が進み、最終
段の７６８段目まで、選択段に対応する画素の画素内メ
モリ１１０に画像データが書込まれた後に、ストローブ
配線１０３にストローブパルスが印加され（ストローブ
配線印加電圧３０３）、第２のトランジスタ１０８がオ
ン(導通状態)となることにより全ての画素の画素内メモ
リ１１０に保持されていた電圧が保持容量１１１や液晶
(容量）１１２に転送される(画素電極電圧３１２）。た
だし、本比較例（図３）では保持容量１１１と液晶（容
量）１１２を加えた容量と画素内メモリ１１０の容量が
ほぼ等しいため、この転送後の画素電極電圧３１２は、
容量再配分により初期に画素内メモリ１１０に印加され
ていた電圧３１０の半分程度となっている。

【００１７】この画素電極電圧３１２により液晶１１２
が応答し（液晶応答３１３）、十分に液晶が応答し終え
た頃にバックライトを点灯させることで画像を表示する
（バックライト点灯３２１）。

【００１８】液晶が応答するための期間やバックライト
を点灯させている期間中に、次に表示するための画像デ
ータを走査配線１０１とデータ信号配線１０２を使って
画素内メモリ１１０に書込んでいることにより、各画素
に画像データの書込み不足を生じることなく、１／４〜
１／２期間の画像表示が可能である。ただし、これらの
次の画像データを保持容量１１１や液晶１１２に転送す
る前に、消去配線104に消去パルスを印加して（消去配
線印加電圧３０４）、第３のスイッチング素子をオンに
することにより前の画像データを消去する必要がある。

【００１９】以上のように比較例では、各画素に画像デ
ータの書込み不足を生じることなく、１フレームの１／
４〜１／２期間の表示が可能となるが、画素内メモリ１
１０から保持容量１１１と液晶（容量）１１２に転送す
る際に、電圧が低下してしまうのが課題であった。

【００２０】次に本実施例での駆動シーケンスを図２に
示す。本実施例では、走査配線101とデータ信号配線１
０２を使って、画素内メモリ１１０に画像データを書込
んでいる点では図３と同じであり、次の画像データを書
込む前に消去配線１０４に消去パルスを印加することで
保持容量１１１と液晶（容量）１１２の電位差を消去し
ている点においても比較例と同じである。

【００２１】しかし、本実施例では、全画面分の画像デ
ータを画素内メモリ１１０に書込んだ後に、共通配線Ａ
１０５と共通配線Ｂ１０６の電位を入れ替えて、極性反
転をしている（共通配線Ａ印加電圧３０５，共通配線Ｂ
印加電圧３０６）。この極性反転により、画素内メモリ
１１０の電位は容量結合で変化する。画素内メモリ１１
０が接続している共通配線と保持容量１１１や液晶（容
量）１１２が接続している共通配線は図１で示してある
ように本実施例では別系統であるため、必ず、電位差は
広がる方向に電位変動する。その後でストローブ配線１
０３にストローブパルスを印加して、画素内メモリ１１
０の電位を保持容量１１１と液晶（容量）１１２に転送
させるが、容量再配分による電圧低下以上に、共通配線
の極性反転時に高い電位差を得られる為、液晶容量に書
込まれた電位は初期に画素内メモリ１１０に書込まれた
電圧より高くなる。

【００２２】尚、本実施例においては同一のフレーム期
間においては、画素容量に書込む電圧を行ごとに極性反
転させている。これは画面のフリッカー現象（ちらつ
き）を抑えるためである。液晶素子の輝度は印加電圧の
絶対値によって決まるので、理想的には印加電圧の極性
は輝度には影響がない。しかし実際には正電圧と負電圧
の場合で若干輝度特性が異なる。そのため、各画素で１
フレーム周期で明，暗を繰り返すフリッカー現象が生じ
る。そこで、画素容量に書込む電位を行ごとに極性反転
すれば、隣接する行の画素ごとに明，暗のタイミングが
逆になるので画面全体を見たときのフリッカー現象を目
立たなくすることができる。フリッカーを抑えるために
はこのような工夫は必須である。本実施例は、フリッカ
ーを抑えるために行ごとに画素電極の印加電圧を反転さ
せていることを利用している。

【００２３】本実施例では共通配線を２系列としたが、
前記比較例のように共通配線を１系列として、走査配線
で行を選択する周期（約２０μｓ）で共通配線の電位の
極性を反転させる方法も考えられる。ただしこの場合、
極性反転の周期が非常に短いので、電圧が反転し終わる
前にメモリ容量に画像データが書込まれ書込み不足が生
じる場合がある。本実施例のように共通配線を２系列と
すれば、共通配線の電位の極性反転の周期は比較的長い
(約１６.７ｍｓ）ので、共通配線の電位が十分に反転し
終ってからメモリ容量に画像データを書込むことができ
るので書込み不足は生じない。

【００２４】極性反転時に得られる電位差は画像データ
に関わらず一定値であるため、初期に画素内メモリ１１
０に書込まれた電圧と比較して、液晶に印加される電圧
のダイナミックレンジは小さくなる。この為、使用する
液晶としては、光変調特性の動作開始点電圧と動作終了
点電圧は比較的高くても良いが、両者の差、つまりダイ
ナミックレンジは比較的小さいものであることが好まし
い。

【００２５】次に、図５に本実施例における液晶表示装
置に使用されるモジュールにおけるブロック図を示す。
モジュールは表示部，バックライトおよび表示コントロ
ーラ等で構成される。モジュールに電源回路，ケース等
を組立てると液晶表示装置となる。画像出力源から出力
された画像データ及びコントロール信号は表示コントロ
ーラ２００に入力される。この表示コントローラ２００
が各配線の駆動回路を制御して画像を表示させる。この
本実施例における表示コントローラ２００のブロック図
を図６に示す。表示コントローラ２００は、タイミング
コントローラ２５０とデータバッファ２５１からなって
おり、入力されたコントロール信号をもとに、タイミン
グコントローラ２５０がデータバッファ２５１を制御し
て画像データ信号をデータ信号配線駆動回路２０２に転
送する。同時に走査配線駆動回路２０１及び、データ信
号配線駆動回路２０２を制御し、画像データを表示部１
００の全画素の画素内メモリ１１０に書込む。そして共
通配線Ａ駆動回路205、及び共通配線Ｂ駆動回路２０６
を制御して共通配線の極性を反転させた後に、消去配線
駆動回路２０４を制御して、消去配線１０４に消去パル
スを印加させ、その後、ストローブ配線駆動回路２０３
を制御してストローブ配線１０３にストローブパルスを
印加する。さらに、バックライト制御回路２０７を制御
して、液晶の応答がほぼ終了した頃にバックライト２１
０を点灯させて、次の共通配線の極性反転前に消灯させ
ている。

【００２６】次に本実施例における画素の構造図を図７
に示す。また図７中のＡ−Ａ′線での断面図を図８に示
す。本実施例では液晶１１２としてＩＰＳ（インプレー
ンスイッチング）モードの液晶を用いている為、画素電
極１１３と対向電極１１４がガラス基板１２０に対して
平面的に配置されている。１２１，１２２は層間の短絡
を防ぐ層間絶縁膜である。また、画素内メモリ１１０の
容量と保持容量１１１及び液晶（容量）１１２を加えた
容量はほぼ同じ程度に設計してある。ここで、走査配線
１０１を走査して画素内メモリ１１０に画像データを書
込む為の時間は比較的短いが（画素数１０２４×７６８
行では１行当りの書込み時間は約２０μ秒）、これに比
べて、ストローブ配線１０３や消去配線１０４を選択し
て、画像データを転送したり、電位差を消去したりする
時間は比較的長くすることができるため、図７におい
て、第１のトランジスタ１０７と比較して、第２のトラ
ンジスタ１０８や第３のトランジスタ１０９は大きさを
小さくしてある。これにより、光が通過する部分を大き
くし、開口率を向上させている。同じ理由から、走査配
線１０１と比較して、ストローブ配線１０３や消去配線
１０４の配線幅も細くしてあり、これによっても開口率
を向上させている。以上のような開口率向上策により、
配線数が増加しているにもかかわらず、開口率はそれほ
ど低下しておらず、高輝度な液晶表示装置となってい
る。

【００２７】以上のように、本実施例では、画素内メモ
リと３つのスイッチング素子を持つ液晶表示装置におい
て、表示装置内に２系統の共通配線を配置し、１つの画
素内で、画素内メモリと液晶をそれぞれ異なる共通配線
に接続し、２系統の共通配線の極性を１表示期間毎に反
転させていることから、各画素に画像データの書込み不
足を生じることなく、かつ液晶に印加する電圧を低下さ
せることなしに、１フレームの１／４〜１／２期間の表
示が可能となる。これにより動画を高画質に表示するこ
とができる。また、配線数や素子数の増加に対して、第
２，第３のスイッチング素子を小さくし、かつこれらに
接続されている配線も細くすることで開口率の低下を抑
えている為、高輝度な表示が可能である。また、液晶も
動作開始点電圧や動作終了点電圧は高いがダイナミック
レンジが比較的小さい液晶を用いているため、コントラ
ストが大きく、高画質な表示が可能である。 ［実施例２］本実施例は以下の要件を除けば、実施例１
と同じである。

【００２８】本実施例では表示コントローラ２００内に
画像データ加算器２５２が組込まれている。本実施例の
表示コントローラ２００のブロック図を図９に示す。こ
の画像データ加算器２５２は１画面中の画像データ信号
を全て加算して、表示する画像の平均的な輝度情報をタ
イミングコントローラ２５０に出力する。この情報を受
けて、タイミングコントローラ２５０はストローブ配線
駆動回路２０３を制御して、ストローブ配線１０３にス
トローブパルスを出力するタイミングを変化させる。こ
のときの駆動シーケンスを図１０に示す。

【００２９】本実施例においては、１フレーム（１画面
表示期間）中のいわゆる帰線期間の間に、共通配線Ａ１
０５の電位（３０５）と共通配線Ｂ１０６の電位（３０
６）の極性を反転し、消去配線１０４に消去パルスを印
加して（３０４）画素電極と対向電極の電位差を０とし
てから、ストローブ配線１０３にストローブパルス（３
０３）を印加することで液晶１１２に次の画像データの
電圧（３１０）を印加する。ここで、ストローブ配線１
０３にストローブパルスを印加するタイミングが、消去
パルスから遅くなるに従い、液晶１１２に印加されてい
る電圧が０である期間が長くなるため、液晶１１２の
（無電圧時に黒表示となるＩＰＳモードを使用している
ため）黒表示への応答が持続されることから、次の画像
データが暗めの表示である画素に対しては応答速度が早
くなる（オーバードライブ効果）。一方、ストローブパ
ルスが消去パルスの直後である場合には、液晶１１２は
黒表示への応答をほとんどしない（３１３）ために、明
るめの表示である画素に対しての応答速度が早くなる。

【００３０】このことから本実施例では、画面の平均輝
度を表示コントローラ２００内で検知して、タイミング
コントローラ２５０によりストローブパルスのタイミン
グを変化させることで、表示する画像が平均的に最も早
く応答するように最適化しているため、バックライト点
灯による表示時にはより白く、若しくは、より黒く表示
できることから、実施例１より高輝度かつコントラスト
の高い表示が可能である。 ［実施例３］本実施例は以下の用件を除けば実施例１と
同じである。

【００３１】本実施例では表示コントローラ２００内に
フレームメモリ２５３と動き検出器２５４が組込まれて
いる。本実施例における表示コントローラ２００のブロ
ック図を図１１に示す。このフレームメモリ２５３は１
画面分の画像データ信号を保存してあり、動き検出器２
５４は新たに入力された画像データとフレームメモリ２
５３に保存されていた１画面前の画像データを比較し
て、画像内にどれだけ動画表示部分が含まれており、ど
れぐらいの移動速度であるかを検出してタイミングコン
トローラ２５０に出力する。この情報を受けて、タイミ
ングコントローラ２５０はバックライト制御回路２０７
を制御して、バックライト２１０の点灯タイミングと点
灯期間を制御する。

【００３２】本実施例は動画をきれいに表示することを
目的としているが、前述の動画質劣化要因である動画ボ
ヤケは、動画の移動速度に依存しており、移動速度が速
ければ速いほどボヤケが顕著に現れる。これをきれいに
表示するためには速い移動速度の動画であればあるほ
ど、バックライト点灯による表示期間を短くする必要が
ある。しかし、静止画であれば、バックライト点灯期間
を短くする必要はなく、逆に長ければその分、明るい表
示が可能である。そのため、本実施例では、表示コント
ローラ２００内で表示する画像の動画表示部分の比率と
その移動速度を検出して、表示が主に動画であると検知
した場合のみバックライト点灯期間を短くして、さらに
動画の移動速度により点灯期間を制御している。一般に
速い移動速度の動画像でも点灯期間を１フレームの１／
４程度とするときれいに表示できるため、本実施例では
点灯タイミングを制御して点灯期間を１／１〜１／４期
間の間で変化させた。これにより、実施例１のように動
画時にもきれいに表示できるのみならず、静止画表示時
に更に高輝度の表示が可能となる。

【００３３】尚、本実施例では、実施例２のようなスト
ローブパルスのタイミング制御をしていないが、本実施
例にストローブパルスの制御を組込むことは可能であ
る。 ［実施例４］本実施例は以下の用件を除けば実施例１と
同じである。

【００３４】本実施例では表示コントローラ２００内に
フレームメモリ２５３が組込まれている。これを図１２
に示す。このフレームメモリ２５３は約２画面分の画像
データ信号が保存されて、タイミングコントローラ２５
０により１フレーム期間に同じ画像データが２回読み出
され、データ信号配線駆動回路２０２へ出力される。

【００３５】本実施例における表示装置の駆動シーケン
スを図１３に示す。本実施例では走査配線１０１を実施
例１の約２倍の周波数で走査し（３０１）、２倍の速度
で各画素の画素内メモリ１１０にデータを書込む（３１
０）。そして、１フレーム中に２回、同じ画像データに
対する同じ電圧を同じ画素内メモリ１１０に書込むわけ
であるが、１回目と２回目の極性が異なっている。この
１フレーム中に２回書込んだ画像データ電圧は、やはり
そのまま２回、液晶１１２に転送される(312)。このよ
うに１フレーム中に同電圧で極性の異なる画像データを
入力した場合、液晶１１２に印加される電圧に直流成分
がなくなるために、残像などの画質不良が発生しにくく
なる。また、画像データ書込みは１フレーム２回である
が、バックライト制御回路２０７は１フレームに１回し
か点灯せず、常にどちらかの極性での表示時にのみ点灯
するようにすれば、表示のちらつきも抑えることが可能
となる。

【００３６】尚、通常、２倍速の書込みは書込み不足を
発生しがちであるが、本実施例では共通配線Ａ１０５や
共通配線Ｂ１０６の電位が１フレーム中に２回しか変化
せず、従来の駆動方法で共通配線電位反転駆動する場合
のように各行の書込み周波数で反転しているわけではな
いので、書込み不足の発生は少ない。

【００３７】以上のように、本実施例では実施例１と同
じく、動画をきれいに表示できるだけなく、残像やちら
つきも抑えて、さらに高画質な表示装置とすることがで
きる。

【００３８】ところで、本実施例においても実施例２の
ようなストローブパルスのタイミング制御をしていない
が、本実施例にストローブパルスの制御を組込むことは
可能であり、その場合、さらに高画質とすることが可能
である。 ［実施例５］本実施例は以下の用件を除けば実施例１と
同じである。

【００３９】本実施例における画素の構造図を図１４に
示す。また図１４中のＢ−Ｂ′線での断面図を図１５に
示す。本実施例では液晶１１２としてＴＮ（ツイストネ
マティック）モードの液晶を用いている為、画素電極１
１３と対向電極１１４がガラス基板１２０に対して垂直
に配置されており、画素電極１１３がガラス基板120
側、対向電極１１４が上部ガラス基板１２７側に配置さ
れている。１２１，122は層間の短絡を防ぐための層間
絶縁膜、１２５はオーバーコート層、１２６はブラック
マトリクス層である。ここで、保持容量１１１が接続さ
れている共通配線Ａ１０５はガラス基板１２０側にあ
り、共通配線Ａを兼ねた対向電極１１４は上部ガラス基
板１２７側にあるが、両者はパネル表示部外で接続され
ている。また、ガラス基板１２０側にある共通配線も、
上部ガラス基板１２７側にある共通配線を兼ねた対向電
極も、１行おきに別系統の共通配線となっている。な
お、画素内メモリ１１０の容量と保持容量１１１及び液
晶（容量）１１２を加えた容量は、画素内メモリ１１０
のほうが小さくなっているため、共通配線Ａ１０５及び
共通配線Ｂ１０６の印加電圧振幅を実施例１より大きめ
にしてある。ただし，本実施例においても、第１のトラ
ンジスタ１０７と比較して、第２のトランジスタ１０８
や第３のトランジスタ１０９は大きさを小さくしてあ
り、走査配線１０１と比較して、ストローブ配線１０３
や消去配線１０４の配線幅も細くしてあるため、従来構
造と比較して開口率の低下は少ない。

【００４０】本実施例では電圧無印加時に白表示となる
（ノーマリーホワイト）ＴＮモードの液晶１１２を使用
しているため、駆動シーケンスの図において、画素電圧
に対して液晶応答の輝度が逆になるが、シーケンスその
ものに変化は無く、効果も同じである為、本実施例の駆
動シーケンスは図示しない。

【００４１】以上のように、本実施例では液晶としてＴ
Ｎモードの液晶を用いているが、実施例１と同様に、各
画素に画像データの書込み不足を生じることなく、かつ
液晶に印加する電圧を低下させることなしに、１フレー
ムの１／４〜１／２期間の表示が可能となる。これによ
り動画を高画質に表示することができる。また、スイッ
チング素子を小さくし、かつ配線も細くすることで開口
率の低下を抑えている為、高輝度な表示が可能である。
また、ＴＮモードの液晶としても動作開始点電圧や動作
終了点電圧は高いがダイナミックレンジが比較的小さい
液晶を用いているため、コントラストが大きく、高画質
な表示が可能である。

【００４２】尚、本実施例ではノーマリーホワイトのＴ
Ｎモード液晶を使用しているために、消去パルスを印加
して液晶電圧を無印加としたとき、白表示へと応答する
ため、実施例２のストローブパルスのタイミング制御を
する場合、実施例１と逆方向の制御となる。このことを
注意すれば、本実施例にストローブパルスの制御を組込
むことは可能であり、その場合、さらに高画質とするこ
とができる。また、実施例３や４のような、バックライ
ト制御や２回書込みを組合わせることによるさらなる高
画質化も可能である。 ［実施例６］本実施例は以下の用件を除けば実施例１と
同じである。

【００４３】本実施例ではバックライト制御回路２０７
として、通常の液晶表示装置が使用している３原色系冷
陰極管（蛍光灯）ではなく、３原色系のＬＥＤを用いて
いる。冷陰極管は使用している蛍光体により応答速度が
決まり、現在使用可能な最も高速な蛍光体を使用して
も、赤だけは応答速度が１.５ｍ 秒程度になってしまう
（緑と青は数１００マイクロ秒）。これに対して、ＬＥ
Ｄ素子は応答速度が数１０マイクロ秒以下と非常に高速
である。本実施例の駆動シーケンスを図１６に示す。こ
のように非常に高速な応答速度の光源を本発明のバック
ライトとして用いた場合、動画表示時のボヤケは更に低
減でき、動画表示をさらに高画質化できる。また、バッ
クライトの応答速度が早くなった分、点灯タイミングを
遅らせることが可能である為、液晶１１２の応答を十分
に待つことができ、実施例１と比較して、さらに高輝
度，高コントラストの表示が可能となる。

【００４４】以上のことから、本実施例ではバックライ
トとして高速応答であるＬＥＤ素子を用いている為、動
画表示を更に高画質化でき、かつ高輝度，高コントラス
ト化が可能である。

【００４５】尚、本実施例においても、実施例５のよう
に液晶１１２としてＴＮモード液晶を使うことも可能で
あるし、実施例２，３のように画像データに従ってスト
ローブ信号やバックライト点灯期間などを制御すること
も可能である。さらに実施例４のように２回書込みを組
合わせることによる高画質化も可能である。 ［実施例７］本実施例は以下の用件を除けば実施例１と
同じである。

【００４６】本実施例の画素回路図を図１７に示す。本
実施例では表示素子として、液晶１１２の代わりに、画
素電極と対向電極の電位差を電流量に変換するアクティ
ブ素子１１７と電流量に従って発光強度が変化する有機
ＬＥＤ素子１１８を用いた自発光素子を用いている。こ
のＬＥＤ素子を用いた自発光素子は実施例６で示したよ
うに応答速度が早いために、動画像を更に高画質化する
ことが可能である。

【００４７】また、実施例１では対向電極が接続されて
いる共通配線は表示装置内に２系統あったが、本実施例
では１系統である。ただし、代わりに全ての画素の画素
内メモリ１１０は共通配線Ａ１０５とは別系統のメモリ
容量保持配線１１９に接続されている。

【００４８】次に本実施例の駆動シーケンスを図１８に
示す。本実施例では共通配線Ａ105は固定電位であるた
め、図１８に示していない。その代わりに、メモリ容量
保持配線１１９の電位を変化させている為、この配線の
電位（メモリ容量保持配線電位３１９）を示してある。
このメモリ容量保持配線１１９は画素内メモリ１１０の
電位をストローブパルスにより画素電極に転送する期
間、通常より高い電位に設定される。これにより、実施
例１と同じように画像データ電圧転送時の電圧低下を、
容量結合による電位差増加により相殺している。

【００４９】尚、消去配線１０４に印加する消去パルス
のタイミングも実施例１と異なる点である。実施例１で
は発光はバックライトにより制御されていたが、本実施
例では自発光素子を表示素子として使用しているため、
消去配線１０４に消去パルスを印加するまでは発光が持
続している。そこで、消去配線１０４に消去パルスを印
加するタイミングを、実施例３と同じように画像データ
を元にして変化させている。これを実現させる為の本実
施例の表示装置の全体ブロック図と表示コントローラ２
００のブロック図を図１９と図２０に示す。実施例１と
ほぼ同じであるが、バックライト２１０が不要であるた
め存在せず、それを制御するためのバックライト制御回
路２０７も存在しない。ただし、他の部分のそれぞれの
機能は実施例３と同じであり、発光期間の制御は本実施
例においても、１フレームの１／１から１／４期間まで
変化させている。

【００５０】以上のように本実施例では表示素子として
高速応答で自発光素子である有機ＬＥＤ素子とアクティ
ブ素子の組合わせを使用しており、表示する画像データ
により発光期間を制御している為、実施例１や実施例３
と比べても、さらに高画質での表示が可能である。

【００５１】

【発明の効果】本発明により、画素に大きい電圧を印加
することが可能となり、表示可能輝度範囲の広い表示装
置及びモジュールを提供することができる。

【図面の簡単な説明】

【図１】実施例１の表示装置の画素回路図。

【図２】実施例１の表示装置及びモジュールの駆動シー
ケンス。

【図３】比較例の表示装置の画素回路図。

【図４】比較例の表示装置の駆動シーケンス。

【図５】実施例１に係る表示装置。

【図６】実施例１の表示装置及びモジュールにおける表
示コントローラのブロック図。

【図７】実施例１の表示装置及びモジュールの画素平面
構造図。

【図８】実施例１の表示装置及びモジュールの画素断面
構造図。

【図９】実施例２の表示装置及びモジュールにおける表
示コントローラのブロック図。

【図１０】実施例２の表示装置及びモジュールの駆動シ
ーケンス。

【図１１】実施例３の表示装置及びモジュールにおける
表示コントローラのブロック図。

【図１２】実施例４の表示装置及びモジュールにおける
表示コントローラのブロック図。

【図１３】実施例４の表示装置及びモジュールの駆動シ
ーケンス。

【図１４】実施例５の表示装置及びモジュールの画素平
面構造図。

【図１５】実施例５の表示装置及びモジュールの画素断
面構造図。

【図１６】実施例６の表示装置及びモジュールの駆動シ
ーケンス。

【図１７】実施例７の表示装置及びモジュールの画素回
路図。

【図１８】実施例７の表示装置及びモジュールの駆動シ
ーケンス。

【図１９】実施例７の表示装置及びモジュールの全体ブ
ロック図。

【図２０】実施例７の表示装置及びモジュールにおける
表示コントローラのブロック図。

【図２１】表示素子の画素印加電圧―輝度特性例。

【符号の説明】

１００…表示部、１０１…走査配線、１０２…データ信
号配線、１０３…ストローブ配線、１０４…消去配線、
１０５…共通配線Ａ、１０６…共通配線Ｂ、１０７…第
１のトランジスタ、１０８…第２のトランジスタ、１０
９…第３のトランジスタ、１１０…画素内メモリ、１１
１…保持容量、１１２…液晶(容量)、１１３…画素電
極、１１４…対向電極、１１７…アクティブ素子、１１
８…有機ＬＥＤ素子、１１９…メモリ容量保持配線、１
２０…ガラス基板、１２１…層間絶縁膜１、１２２…層
間絶縁膜２、１２５…オーバーコート層、１２６…ブラ
ックマトリクス層、１２７…上部ガラス基板、２００…
表示コントローラ、２０１…走査配線駆動回路、２０２
…データ信号配線駆動回路、２０３…ストローブ配線駆
動回路、２０４…消去配線駆動回路、２０５…共通配線
Ａ駆動回路、２０６…共通配線Ｂ駆動回路、２０７…バ
ックライト制御回路、２１０…バックライト、２５０…
タイミングコントローラ、２５１…データバッファ、２
５２…画像データ加算器、２５３…フレームメモリ、２
５４…動き検出器、３０１…走査配線印加電圧、３０２
…データ信号配線印加電圧、３０３…ストローブ配線印
加電圧、３０４…消去配線印加電圧、３０５…共通配線
Ａ印加電圧、３０６…共通配線Ｂ印加電圧、３１０…画
素内メモリ電圧、３１２…画素電極電圧、３１３…液晶
応答、３１８…ＬＥＤ応答、３２１…バックライト点
灯。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｂ ５Ｃ０９４ ６２４ ６２４Ｂ ６２４Ｃ ６４１ ６４１Ｄ ６４２ ６４２Ｃ 3/30 3/30 Ｊ 3/34 3/34 Ｊ 3/36 3/36 Ｆターム(参考） 2H091 FA45Z GA12 GA13 HA07 LA17 2H092 JA24 JB42 JB69 NA01 PA06 PA13 QA07 2H093 NA16 NA31 NC02 NC15 NC34 NC35 NC40 NC42 ND04 ND08 ND10 ND34 NE06 NF05 5C006 AA01 AC11 AC25 AC28 AF44 AF45 AF46 AF71 AF73 BB16 BB29 BC03 BC06 BC11 BC20 BF02 EA01 EB05 FA54 5C080 AA07 AA10 BB05 DD03 EE17 FF11 JJ02 JJ03 JJ04 JJ06 5C094 AA06 AA10 AA13 AA23 BA03 BA43 CA19

Claims (15)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配列されている複数の画素
   と、 前記画素内に並列に配置された走査配線と、 前記走査配線に交差して配置された信号線と、 前記画素内に配置された共通配線と、 前記信号線に接続されている第１のスイッチング素子
   と、 前記第１のスイッチング素子に接続されるメモリ素子
   と、 前記メモリ素子に接続されている第２のスイッチング素
   子と、 前記第２のスイッチング素子と接続されている画素電極
   と、 前記共通配線に接続されている対向電極と、 前記第２のスイッチング素子と前記共通配線とに接続さ
   れている保持容量と、 前記画素電極と前記対向電極の電圧差に応じて動作する
   表示素子と、 前記画素電極と前記対向電極の電圧差を解消する手段と
   を有し、 前記メモリ素子の前記第１のスイッチング素子が接続さ
   れている端子とは別の端子は、自画素の対向電極が接続
   されている共通配線とは別の配線に接続されていること
   を特徴とするモジュール。
2. 【請求項２】請求項１において、前記画素電極と対向電
   極の電圧差を解消する手段は当該画素電極と当該対向電
   極とに接続される第３のスイッチング素子であることを
   特徴とするモジュール。
3. 【請求項３】請求項２において、 前記第３のスイッチング素子と前記第２のスイッチング
   素子の大きさは前記第１のスイッチング素子の大きさよ
   り小さいことを特徴とするモジュール。
4. 【請求項４】請求項１において、 前記信号配線と前記画素電極と対向電極の電圧差を解消
   する手段を制御する消去配線の線幅が、前記走査配線よ
   り細いことを特徴とするモジュール。
5. 【請求項５】マトリクス状に配列されている複数の画素
   と、 前記画素内に並列に配置された走査配線と、 前記走査配線に交差して配置された信号線と、 前記画素内に配置された共通配線と、 前記信号線に接続されている第１のスイッチング素子
   と、 前記第１のスイッチング素子に接続されるメモリ素子
   と、 前記メモリ素子に接続されている第２のスイッチング素
   子と、 前記第２のスイッチング素子と接続されている画素電極
   と、 前記共通配線に接続されている対向電極と、 前記第２のスイッチング素子と前記共通配線とに接続さ
   れている保持容量と、 前記画素電極と前記対向電極の電圧差に応じて動作する
   表示素子と、 前記画素電極と前記対向電極の電圧差を解消する手段と
   を有し、 前記メモリ素子の前記第１のスイッチング素子が接続さ
   れている端子とは別の端子は、自画素の対向電極が接続
   されている共通配線とは別の配線に接続されていて、 前記共通配線は前記画素内に少なくとも２系統存在し、 前記メモリ素子の端子が接続している別の配線は、自画
   素の対向電極が接続されている共通配線とは異なる系統
   の共通配線であることを特徴とするモジュール。
6. 【請求項６】請求項５において、 前記共通配線は２系統であることを特徴とするモジュー
   ル。
7. 【請求項７】請求項６において、 前記２系統の共通配線は、互いの系統で異なる電位が印
   加されており、 前記メモリ素子は、選択された前記走査配線に接続され
   ている前記第１のスイッチング素子が導通状態となった
   後に前記信号線の電位が書込まれるものであり、 前記２系統の共通配線の電位は、前記第１のスイッチン
   グ素子を導通させた後、極性反転し、 前記画素電極は、自画素の前記画素電極と前記対向電極
   との電圧差を前記画素電極と対向電極の電圧差を解消す
   る手段により解消させた後、前記第２のスイッチング素
   子を導通させて前記メモリ素子の電圧が転送されるもの
   とし、 前記画素電極に電圧が転送された後に、所定の期間発光
   するバックライトを有することを特徴とするモジュー
   ル。
8. 【請求項８】マトリクス状に配列されている複数の画素
   と、 前記画素内に並列に配置された走査配線と、 前記走査配線に交差して配置された信号線と、 前記画素内に配置された共通配線と、 前記信号線に接続されている第１のスイッチング素子
   と、 前記第１のスイッチング素子に接続されるメモリ素子
   と、 前記メモリ素子に接続されている第２のスイッチング素
   子と、 前記第２のスイッチング素子に接続されている画素電極
   と、 前記共通配線に接続されている対向電極と、 前記第２のスイッチング素子と共通配線とに接続されて
   いる保持容量と、 前記メモリ素子の第１のスイッチング素子が接続されて
   いる端子とは別の端子が接続されているメモリ容量保持
   配線と、 前記画素電極と前記対向電極の電圧差に応じて動作する
   表示素子と、 前記画素電極と前記対向電極の電圧差を解消する手段と
   を有することを特徴とするモジュール。
9. 【請求項９】請求項８において、 前記画素電極と対向電極の電圧差に応じて動作する表示
   素子は、電圧差をアクティブ素子により電流量に変換し
   てＬＥＤを駆動させ、発光量を電流制御させることで表
   示する発光素子であることを特徴とするモジュール。
10. 【請求項１０】請求項８または９において、 前記メモリ素子は、選択された前記走査配線に接続され
    ている前記第１のスイッチング素子が導通状態となった
    後に前記信号線の電位が書込まれるものとし、 前記画素電極は、前記第２のスイッチング素子が導通さ
    れ、前記メモリ素子の電圧が転送されるものとし、 前記メモリ容量保持配線の電位は、前記第１のスイッチ
    ング素子が導通状態となった後で、前記第２のスイッチ
    ング素子が導通する前に増加し、前記画素電極にメモリ
    素子の電圧が転送された後にもとの電位にもどり、 前記画素電極と対向電極の電圧差を解消する手段は、前
    記第２のスイッチング素子にメモリ素子の電圧が転送さ
    れた後に前記画素電極と前記対向電極の電圧差を解消す
    ることを特徴とするモジュール。
11. 【請求項１１】マトリクス状に配列されている複数の画
    素と、 前記画素内に並列に配置された走査配線と、 前記走査配線に交差して配置された信号線と、 前記画素内に配置された共通配線と、 前記信号線に接続されている第１のスイッチング素子
    と、 前記第１のスイッチング素子に接続されるメモリ素子
    と、 前記メモリ素子に接続されている第２のスイッチング素
    子と、 前記第２のスイッチング素子と接続されている画素電極
    と、 前記共通配線に接続されている対向電極と、 前記第２のスイッチング素子と共通配線とに接続されて
    いる保持容量と、 前記画素電極と前記対向電極の電圧差に応じて動作する
    表示素子と、 前記画素電極と前記対向電極の電圧差を解消する手段と
    を有し、 前記メモリ素子は、選択された前記走査配線に接続され
    ている前記第１のスイッチング素子が導通状態となった
    後、前記信号線の電位が書込まれるものとし、 前記画素電極は、前記画素電極と前記対向電極との電圧
    差を解消した後に前記第２のスイッチング素子を導通さ
    せて前記メモリ素子の電圧が転送されるものとし、 前記第２のスイッチング素子は、全画素の平均輝度情報
    に応じて導通させるタイミングを変化させるものとした
    ことを特徴とするモジュール。
12. 【請求項１２】マトリクス状に配列されている複数の画
    素と、 前記画素内に並列に配置された走査配線と、 前記配線に交差して配置された信号線と、 前記画素内に配置された共通配線と、 前記信号線に接続されている第１のスイッチング素子
    と、 前記第１のスイッチング素子に接続されるメモリ素子
    と、 前記メモリ素子に接続されている第２のスイッチング素
    子と、 前記第２のスイッチング素子と接続されている画素電極
    と前記共通配線に接続されている対向電極と、 前記第２のスイッチング素子と、共通配線とに接続され
    ている保持容量と、 前記画素電極と前記対向電極の電圧差に応じて動作する
    表示素子と、 前記画素電極と前記対向電極の電圧差を解消する手段と
    を有し、 前記メモリ素子は、選択された前記走査配線に接続され
    ている前記第１のスイッチング素子が導通状態となった
    後に前記信号線の電位が書込まれるものとし、 前記画素電極は、前記画素電極と前記対向電極との電圧
    差を解消させた後に前記第２のスイッチング素子を導通
    させて前記メモリ素子の電圧が転送されるものとし、 前記画素電極に転送された電圧が、前記第１のスイッチ
    ング素子が導通状態となった後にメモリ素子に書込まれ
    た電圧よりも大きいことを特徴とするモジュール。
13. 【請求項１３】マトリクス状に配列されている複数の画
    素と、 前記画素内に並列に配置された走査配線と、 前記走査配線に交差して配置された信号線と、 前記画素内に配置された共通配線と、 前記信号線に接続されている第１のスイッチング素子
    と、 前記第１のスイッチング素子に接続されるメモリ素子
    と、 前記メモリ素子に接続されている第２のスイッチング素
    子と、 前記第２のスイッチング素子と接続されている画素電極
    と、 前記共通配線に接続されている対向電極と、 前記第２のスイッチング素子と共通配線とに接続されて
    いる保持容量と、 前記画素電極と前記対向電極の電圧差に応じて動作する
    表示素子と、 前記画素電極と前記対向電極の電圧差を解消する手段と
    を有し、 前記メモリ素子は、選択された前記走査配線に接続され
    ている前記第１のスイッチング素子が導通状態となった
    後に前記信号線の電位が書込まれるものとし、 前記画素電極は、前記画素電極と前記対向電極との電圧
    差を解消させた後に前記第２のスイッチング素子を導通
    させて前記メモリ素子の電圧が転送されるものとし、 前記メモリ素子が前記第１のスイッチング素子に接続さ
    れている接続点の電位は前記第１のスイッチング素子が
    導通状態となった後、前記第２のスイッチング素子が導
    通する前に増加し、 前記対向電極の電位は前記第１のスイッチング素子が導
    通状態となった後、前記第２のスイッチング素子が導通
    する前に低下することを特徴とするモジュール。
14. 【請求項１４】マトリクス状に配列されている複数の画
    素と、 前記画素内に並列に配置された走査配線と、 前記走査配線に交差して配置された信号線と、 前記画素内に配置された共通配線と、 前記信号線に接続されている第１のスイッチング素子
    と、 前記第１のスイッチング素子に接続されるメモリ素子
    と、 前記メモリ素子に接続されている第２のスイッチング素
    子と、 前記第２のスイッチング素子と接続されている画素電極
    と、 前記共通配線に接続されている対向電極と、 前記画素電極と前記対向電極の電圧差に応じて動作する
    表示素子と、 前記画素電極と前記対向電極の電圧差を解消する手段と
    を有し、 前記メモリ素子の前記第１のスイッチング素子が接続さ
    れている端子とは別の端子は、自画素の対向電極が接続
    されている共通配線とは別の配線に接続され、 前記モジュールを囲うケースと、 前記モジュールに電力を供給する電源回路とを有するこ
    とを特徴とする表示装置。
15. 【請求項１５】マトリクス状に配列されている複数の画
    素と、 前記画素内に並列に配置された走査配線と、 前記走査配線に交差して配置された信号線と、 前記画素内に配置された共通配線と、 前記信号線に接続されている第１のスイッチング素子
    と、 前記第１のスイッチング素子に接続されるメモリ素子
    と、 前記メモリ素子に接続されている第２のスイッチング素
    子と、 前記第２のスイッチング素子と接続されている画素電極
    と、 前記共通配線に接続されている対向電極と、 前記画素電極と前記対向電極の電圧差に応じて動作する
    表示素子と、 前記モジュールを囲うケースと、 前記モジュールに電力を供給する電源回路と、 前記画素電極と前記対向電極の電圧差を解消する手段と
    を有し、 前記メモリ素子は、選択された前記走査配線に接続され
    ている前記第１のスイッチング素子が導通状態となった
    後、前記信号線の電位が書込まれるものとし、 前記画素電極は、前記画素電極と前記対向電極との電圧
    差を解消した後に前記第２のスイッチング素子を導通さ
    せて前記メモリ素子の電圧が転送されるものとし、 前記第２のスイッチング素子は、全画素の平均輝度情報
    に応じて導通させるタイミングを変化させるものとする
    ことを特徴とする表示装置。