JP2003218683A - 電気回路配置 - Google Patents
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/52—Testing for short-circuits, leakage current or ground faults
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
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Abstract
(57)【要約】
【課題】 可能な限り簡易な方法で，ＣＭＯＳ−ＩＣの
隣接する出力ドライバのＰＩＮ間の短絡を推定すること
が可能な電気回路配置を提供する。 【解決手段】 各々出力ドライバとして第１の切換え手
段（ＱＨ，１，ＱＨ，２）と第２の切換え手段（ＱＬ，
１，ＱＬ，２）とを有する少なくとも１つのＩＣの出力
ＰＩＮ間の短絡を認識する電気回路配置において，前記
第１の切換え手段（ＱＨ，１，ＱＨ，２）と前記第２の
切換え手段（ＱＬ，１，ＱＬ，２）が，スイッチオンさ
れた状態において異なる抵抗（ＲＤＳｏｎ）を有する。
隣接する出力ドライバのＰＩＮ間の短絡を推定すること
が可能な電気回路配置を提供する。 【解決手段】 各々出力ドライバとして第１の切換え手
段（ＱＨ，１，ＱＨ，２）と第２の切換え手段（ＱＬ，
１，ＱＬ，２）とを有する少なくとも１つのＩＣの出力
ＰＩＮ間の短絡を認識する電気回路配置において，前記
第１の切換え手段（ＱＨ，１，ＱＨ，２）と前記第２の
切換え手段（ＱＬ，１，ＱＬ，２）が，スイッチオンさ
れた状態において異なる抵抗（ＲＤＳｏｎ）を有する。
Description
【０００１】
【発明の属する技術分野】本発明は，電気回路配置に関
し，さらに詳細には，各々出力ドライバとして第１の切
換え手段と第２の切換え手段とを有する少なくとも１つ
のＩＣ（集積回路：ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕ
ｉｔ）の出力ＰＩＮ間の短絡を認識する電気回路配置に
関する。
し，さらに詳細には，各々出力ドライバとして第１の切
換え手段と第２の切換え手段とを有する少なくとも１つ
のＩＣ（集積回路：ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕ
ｉｔ）の出力ＰＩＮ間の短絡を認識する電気回路配置に
関する。
【０００２】
【従来の技術】従来においては，スイッチと負荷との間
の接続点と接続されて，第１の状態を認識するのに好適
な第１の回路を有するスイッチと負荷とからなる直列回
路を検査する電気回路配置が既知であり，その場合に第
１の状態は接続点の供給電圧への短絡を表している。こ
の回路配置は，第１の回路に対して第２の回路が並列に
接続されており，その第２の回路は接続点と接続され，
かつ第２又は第３の状態を認識するのに好適であり，そ
の場合に第２の状態は接続点のアースへの短絡，第３の
状態は接続点の接続電圧への遮断を表していることを特
徴としている（例えば，特許文献１参照）。
の接続点と接続されて，第１の状態を認識するのに好適
な第１の回路を有するスイッチと負荷とからなる直列回
路を検査する電気回路配置が既知であり，その場合に第
１の状態は接続点の供給電圧への短絡を表している。こ
の回路配置は，第１の回路に対して第２の回路が並列に
接続されており，その第２の回路は接続点と接続され，
かつ第２又は第３の状態を認識するのに好適であり，そ
の場合に第２の状態は接続点のアースへの短絡，第３の
状態は接続点の接続電圧への遮断を表していることを特
徴としている（例えば，特許文献１参照）。
【０００３】例えば車両における安全上重要なシステム
は，エラーの場合においても安全上問題のある状態をも
たらしてはならない。この種の証明に関連して，通常，
いわゆるＦＭＥＡ分析（Ｆａｉｌｕｒｅ Ｍｏｄｅ ａ
ｎｄ Ｅｆｆｅｃｔｓ Ａｎａｌｙｓｉｓ）が実施され
る。ＦＭＥＡ分析の範囲内で，代表的にはシステムの低
い段階（ｎｉｅｄｒｉｇ Ｓｔｕｆｅ）が記述される。
これらの段階は，個別的な構成要素又は低い段階の配置
とすることができる。この種の各低い段階について，可
能なエラーのある駆動種類のリストが形成され，その場
合に次に可能なエラーのある駆動種類の作用が定められ
る。
は，エラーの場合においても安全上問題のある状態をも
たらしてはならない。この種の証明に関連して，通常，
いわゆるＦＭＥＡ分析（Ｆａｉｌｕｒｅ Ｍｏｄｅ ａ
ｎｄ Ｅｆｆｅｃｔｓ Ａｎａｌｙｓｉｓ）が実施され
る。ＦＭＥＡ分析の範囲内で，代表的にはシステムの低
い段階（ｎｉｅｄｒｉｇ Ｓｔｕｆｅ）が記述される。
これらの段階は，個別的な構成要素又は低い段階の配置
とすることができる。この種の各低い段階について，可
能なエラーのある駆動種類のリストが形成され，その場
合に次に可能なエラーのある駆動種類の作用が定められ
る。
【０００４】電子的な制御装置については，ＦＭＥＡ分
析の範囲内で特に，以下においてはＩＣと称する集積回
路の２つの隣接する出力ＰＩＮの間の短絡が考察され
る。
析の範囲内で特に，以下においてはＩＣと称する集積回
路の２つの隣接する出力ＰＩＮの間の短絡が考察され
る。
【０００５】ＦＭＥＡ分析において最も問題となるの
は，例えば，隣接するＰＩＮあるいは出力ドライバの出
力ＰＩＮの間の短絡によって，安全上問題のある遮断路
が機能しなくなることはあってはならないことである。
さらに，問題のある出力信号を読み直すことにより，２
つのＩＣ間の信号伝送におけるエラーが認識されること
が保証されなければならない。
は，例えば，隣接するＰＩＮあるいは出力ドライバの出
力ＰＩＮの間の短絡によって，安全上問題のある遮断路
が機能しなくなることはあってはならないことである。
さらに，問題のある出力信号を読み直すことにより，２
つのＩＣ間の信号伝送におけるエラーが認識されること
が保証されなければならない。
【０００６】
【特許文献１】西独国特許出願公開第１９７２１３６６
Ａ１号明細書
Ａ１号明細書
【０００７】
【発明が解決しようとする課題】しかしながら，ＣＭＯ
Ｓ−ＩＣの通常の出力ドライバにおいては，供給電圧側
のトランジスタ（以下，ハイサイドトランジスタと称す
る）と，アース側のトランジスタ（以下，ローサイドト
ランジスタと称する）は，トランジスタ（ＭＯＳＦＥ
Ｔ）がスイッチオンされている場合には，等しいドレイ
ン−ソース抵抗ＲＤＳｏｎを有する。このため，出力の
一方が論理的にＨ，他方が論理的にＬに接続されている
場合に，隣接する出力ドライバの２つのＰＩＮ間が短絡
されると，定め難い状態が生じる可能性がある，という
問題がある。
Ｓ−ＩＣの通常の出力ドライバにおいては，供給電圧側
のトランジスタ（以下，ハイサイドトランジスタと称す
る）と，アース側のトランジスタ（以下，ローサイドト
ランジスタと称する）は，トランジスタ（ＭＯＳＦＥ
Ｔ）がスイッチオンされている場合には，等しいドレイ
ン−ソース抵抗ＲＤＳｏｎを有する。このため，出力の
一方が論理的にＨ，他方が論理的にＬに接続されている
場合に，隣接する出力ドライバの２つのＰＩＮ間が短絡
されると，定め難い状態が生じる可能性がある，という
問題がある。
【０００８】したがって，本発明の目的は，可能な限り
簡易な方法で，ＣＭＯＳ−ＩＣの隣接する出力ドライバ
のＰＩＮ間の短絡を推定することが可能な新規かつ改良
された電気回路配置を提供することにある。
簡易な方法で，ＣＭＯＳ−ＩＣの隣接する出力ドライバ
のＰＩＮ間の短絡を推定することが可能な新規かつ改良
された電気回路配置を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め，本発明の第１の観点においては，各々出力ドライバ
として第１の切換え手段（ＱＨ，１，ＱＨ，２）と第２
の切換え手段（ＱＬ，１，ＱＬ，２）とを有する少なく
とも１つのＩＣの出力ＰＩＮ間の短絡を認識する電気回
路配置において，前記第１の切換え手段（ＱＨ，１，Ｑ
Ｈ，２）と前記第２の切換え手段（ＱＬ，１，ＱＬ，
２）が，スイッチオンされた状態において異なる抵抗
（ＲＤＳｏｎ）を有する，ことを特徴とする電気回路配
置が提供される。
め，本発明の第１の観点においては，各々出力ドライバ
として第１の切換え手段（ＱＨ，１，ＱＨ，２）と第２
の切換え手段（ＱＬ，１，ＱＬ，２）とを有する少なく
とも１つのＩＣの出力ＰＩＮ間の短絡を認識する電気回
路配置において，前記第１の切換え手段（ＱＨ，１，Ｑ
Ｈ，２）と前記第２の切換え手段（ＱＬ，１，ＱＬ，
２）が，スイッチオンされた状態において異なる抵抗
（ＲＤＳｏｎ）を有する，ことを特徴とする電気回路配
置が提供される。
【００１０】上記記載の発明では，ＰＩＮ−ｔｏ−ＰＩ
Ｎ−短絡は，各々の切換え手段が異なるように寸法決め
されていることにより，僅かな手間で検出することがで
きる。これは，パターン，温度及び許容誤差に関して考
えられる全ての条件の元で再現可能に，同一の有効な論
理レベルが生じるからである。従来のＩＣ（特に，ＣＭ
ＯＳ−ＩＣ）に対して，付加的な構成部分を必要としな
いことを特徴としている。これに関連して，２つのＰＩ
Ｎ間の短絡の認識は，オープン−ドレイン−ＰＩＮ−ド
ライバによっても得ることができる。但し，かかるＰＩ
Ｎ−ドライバは，付加的な外部の構成素子としてプルア
ップ抵抗が必要とされる。さらに，Ｌレベルの場合に，
プルアップ抵抗を通って永久に電流が流れるので，損失
出力も増大する。
Ｎ−短絡は，各々の切換え手段が異なるように寸法決め
されていることにより，僅かな手間で検出することがで
きる。これは，パターン，温度及び許容誤差に関して考
えられる全ての条件の元で再現可能に，同一の有効な論
理レベルが生じるからである。従来のＩＣ（特に，ＣＭ
ＯＳ−ＩＣ）に対して，付加的な構成部分を必要としな
いことを特徴としている。これに関連して，２つのＰＩ
Ｎ間の短絡の認識は，オープン−ドレイン−ＰＩＮ−ド
ライバによっても得ることができる。但し，かかるＰＩ
Ｎ−ドライバは，付加的な外部の構成素子としてプルア
ップ抵抗が必要とされる。さらに，Ｌレベルの場合に，
プルアップ抵抗を通って永久に電流が流れるので，損失
出力も増大する。
【００１１】また，前記少なくとも１つのＩＣが，ＣＭ
ＯＳ−ＩＣとして形成されており，前記ＣＭＯＳ−ＩＣ
は，出力ドライバとしてハイサイドトランジスタ（Ｑ
Ｈ，１，ＱＨ，２）とローサイドトランジスタ（ＱＬ，
１，ＱＬ，２）を有しており，その場合に，前記ハイサ
イドトランジスタと前記ローサイドトランジスタは，ス
イッチオンされた状態において異なるソース−ドレイン
−抵抗（ＲＤＳｏｎ）を有する，如く構成すれば，この
種の構成部品は，簡単な方法で形成することができ，実
際においてじょうぶで信頼できることが明らかにされて
いる。
ＯＳ−ＩＣとして形成されており，前記ＣＭＯＳ−ＩＣ
は，出力ドライバとしてハイサイドトランジスタ（Ｑ
Ｈ，１，ＱＨ，２）とローサイドトランジスタ（ＱＬ，
１，ＱＬ，２）を有しており，その場合に，前記ハイサ
イドトランジスタと前記ローサイドトランジスタは，ス
イッチオンされた状態において異なるソース−ドレイン
−抵抗（ＲＤＳｏｎ）を有する，如く構成すれば，この
種の構成部品は，簡単な方法で形成することができ，実
際においてじょうぶで信頼できることが明らかにされて
いる。
【００１２】また，前記出力ドライバ内で，前記第２の
切換え手段は，前記第１の切換え手段よりも小さい寸法
に設計されている，如く構成すれば，この寸法決めによ
ってＬレベルは優勢のレベルとして調節可能であって，
それは機能がスイッチオフされた状態，従って一般には
あまり重要ではない状態に相当する。その場合に，ロー
サイドトランジスタをＮ−チャネルＭＯＳＦＥＴとして
形成すると効果的であることが，明らかにされている。
というのは，これはＰ−チャネルトランジスタよりも容
易に小さい抵抗ＲＤＳｏｎを有するように実現されるか
らである。
切換え手段は，前記第１の切換え手段よりも小さい寸法
に設計されている，如く構成すれば，この寸法決めによ
ってＬレベルは優勢のレベルとして調節可能であって，
それは機能がスイッチオフされた状態，従って一般には
あまり重要ではない状態に相当する。その場合に，ロー
サイドトランジスタをＮ−チャネルＭＯＳＦＥＴとして
形成すると効果的であることが，明らかにされている。
というのは，これはＰ−チャネルトランジスタよりも容
易に小さい抵抗ＲＤＳｏｎを有するように実現されるか
らである。
【００１３】また，前記出力ドライバの少なくとも１つ
に，読み戻しパスが形成されている，如く構成すること
ができる。
に，読み戻しパスが形成されている，如く構成すること
ができる。
【００１４】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明の好適な実施の形態について詳細に説明する。な
お，本明細書及び図面において，実質的に同一の機能構
成を有する構成要素については，同一の符号を付するこ
とにより重複説明を省略する。
本発明の好適な実施の形態について詳細に説明する。な
お，本明細書及び図面において，実質的に同一の機能構
成を有する構成要素については，同一の符号を付するこ
とにより重複説明を省略する。
【００１５】（第１の実施の形態）まず，図１に基づい
て第１の実施の形態にかかる電気回路の構成を説明す
る。なお，図１は，第１の実施の形態にかかる電気回路
の構成を示すブロック図である。なお，第１のＩＣは符
号１で，第２のＩＣは符号２で示されている。
て第１の実施の形態にかかる電気回路の構成を説明す
る。なお，図１は，第１の実施の形態にかかる電気回路
の構成を示すブロック図である。なお，第１のＩＣは符
号１で，第２のＩＣは符号２で示されている。
【００１６】まず，図１に示すように，第１のＩＣ１
は，２つの出力ドライバ１ａ，１ｂを有する。出力ドラ
イバ１ａ，１ｂは，ＣＭＯＳ−技術で形成されており，
従って，それ自体既知のように，各々ハイサイドトラン
ジスタＱＨ，１あるいはＱＨ，２あるいはローサイドト
ランジスタＱＬ，１あるいはＱＬ，２を有する。
は，２つの出力ドライバ１ａ，１ｂを有する。出力ドラ
イバ１ａ，１ｂは，ＣＭＯＳ−技術で形成されており，
従って，それ自体既知のように，各々ハイサイドトラン
ジスタＱＨ，１あるいはＱＨ，２あるいはローサイドト
ランジスタＱＬ，１あるいはＱＬ，２を有する。
【００１７】出力ドライバ１ａ，１ｂの入力信号はＳ１
あるいはＳ２で示されており，その出力信号はＹ１ある
いはＹ２で示されている。図から明らかなように，第１
の出力ドライバの出力信号Ｙ１は，入力信号Ａとして第
２のＩＣに与えられる。さらに，読み戻しパスＲＬが設
けられており，その読み戻しパスによって，Ｙ１からＡ
への信号伝送におけるエラーが認識されることが，保証
されなければならない。回路配置が接続される供給電圧
レベルは，ＶｄｄあるいはＶｓｓで示されている。な
お，以下においては，簡単にするために，信号レベルＶ
ｄｄは供給電圧と称し，信号レベルＶｓｓはアースと称
する。
あるいはＳ２で示されており，その出力信号はＹ１ある
いはＹ２で示されている。図から明らかなように，第１
の出力ドライバの出力信号Ｙ１は，入力信号Ａとして第
２のＩＣに与えられる。さらに，読み戻しパスＲＬが設
けられており，その読み戻しパスによって，Ｙ１からＡ
への信号伝送におけるエラーが認識されることが，保証
されなければならない。回路配置が接続される供給電圧
レベルは，ＶｄｄあるいはＶｓｓで示されている。な
お，以下においては，簡単にするために，信号レベルＶ
ｄｄは供給電圧と称し，信号レベルＶｓｓはアースと称
する。
【００１８】出力ドライバの２つの出力ＰＩＮの間（即
ち，出力信号Ｙ１とＹ２を運ぶ導線間）に短絡（図示せ
ず）がもたらされた場合に，従来は，例えば出力の一方
が論理的にＨ，他方が論理的にＬに接続されている場合
には，定め難い状態が生じる。これは，各々の出力ドラ
イバ１ａ，１ｂのハイサイドトランジスタとローサイド
トランジスタが，従来は等しいドレイン−ソース−抵抗
ＲＤＳｏｎを有するように設計されていることに起因す
る。
ち，出力信号Ｙ１とＹ２を運ぶ導線間）に短絡（図示せ
ず）がもたらされた場合に，従来は，例えば出力の一方
が論理的にＨ，他方が論理的にＬに接続されている場合
には，定め難い状態が生じる。これは，各々の出力ドラ
イバ１ａ，１ｂのハイサイドトランジスタとローサイド
トランジスタが，従来は等しいドレイン−ソース−抵抗
ＲＤＳｏｎを有するように設計されていることに起因す
る。
【００１９】また，図示の例においては，例えば出力Ｙ
１が論理的にＨ，出力Ｙ２が論理的にＬにある場合に，
大体において，ＱＨ，１とＱＨ，２のドレイン−ソース
−抵抗の分圧器によって与えられる出力レベルが生じ
る。このレベルは，大体において，ＨレベルとＬレベル
の間の定め難い領域内にあるが，各々製造許容誤差，温
度などに従って有効なＨレベル又はＬレベルにも相当す
る場合がある。したがって，接続されている第２のＩＣ
２の入力Ａによって読み込まれた値は，明確に定め難
い。
１が論理的にＨ，出力Ｙ２が論理的にＬにある場合に，
大体において，ＱＨ，１とＱＨ，２のドレイン−ソース
−抵抗の分圧器によって与えられる出力レベルが生じ
る。このレベルは，大体において，ＨレベルとＬレベル
の間の定め難い領域内にあるが，各々製造許容誤差，温
度などに従って有効なＨレベル又はＬレベルにも相当す
る場合がある。したがって，接続されている第２のＩＣ
２の入力Ａによって読み込まれた値は，明確に定め難
い。
【００２０】このことは，図示の例においては，以下の
困難をもたらす。即ち，Ｙ１とＹ２の間が短絡した場合
には，遮断パスＡはパターンの一部においてのみ機能す
る。したがって，１つのパターンにおける調査は，他の
パターンあるいはサンプルへは伝達されない。
困難をもたらす。即ち，Ｙ１とＹ２の間が短絡した場合
には，遮断パスＡはパターンの一部においてのみ機能す
る。したがって，１つのパターンにおける調査は，他の
パターンあるいはサンプルへは伝達されない。
【００２１】信号Ｙ１をＩＣ１内へ（読み戻しパスＲＬ
を介して）読み戻すことによって，Ｙ１とＹ２との間の
短絡に基づくエラーは，確実には認識されない。という
のは，レベルが定められない領域内にある可能性がある
からである。レベルが定められない領域内にある場合に
は，読み戻した論理的な値と入力Ａによって読み込まれ
た論理的な値が異なる値をとる可能性がある。
を介して）読み戻すことによって，Ｙ１とＹ２との間の
短絡に基づくエラーは，確実には認識されない。という
のは，レベルが定められない領域内にある可能性がある
からである。レベルが定められない領域内にある場合に
は，読み戻した論理的な値と入力Ａによって読み込まれ
た論理的な値が異なる値をとる可能性がある。
【００２２】このため，本実施形態においては，各出力
ドライバのトランジスタの一方，好ましくはローサイド
トランジスタＱＬ，１あるいはＱＬ，２は，然るべく強
く（即ち，より小さいドレイン−ソース−抵抗ＲＤＳｏ
ｎを有するように），寸法決めされている。このトラン
ジスタは，異なる出力レベルを有する２つのＰＩＮ間が
短絡した場合に，明確にＬレベルが生じるように大きさ
を定められている（あるいは各々のハイサイドトランジ
スタとローサイドトランジスタは，互いに対してそのよ
うに調整されている）。これは，より複雑な出力回路に
おいては，トランジスタの実効抵抗もそれに応じて設計
されるべきことを示している。
ドライバのトランジスタの一方，好ましくはローサイド
トランジスタＱＬ，１あるいはＱＬ，２は，然るべく強
く（即ち，より小さいドレイン−ソース−抵抗ＲＤＳｏ
ｎを有するように），寸法決めされている。このトラン
ジスタは，異なる出力レベルを有する２つのＰＩＮ間が
短絡した場合に，明確にＬレベルが生じるように大きさ
を定められている（あるいは各々のハイサイドトランジ
スタとローサイドトランジスタは，互いに対してそのよ
うに調整されている）。これは，より複雑な出力回路に
おいては，トランジスタの実効抵抗もそれに応じて設計
されるべきことを示している。
【００２３】かかる手段が設けられる場合には，ＰＩＮ
−ＰＩＮ−短絡は，わずかなコストで検出することがで
きる。これは，全体のパターン，温度及び許容誤差につ
いて，同一の有効な論理的レベルが再現可能に生じるか
らである。図示の例に示されているＬレベルは，さら
に，制御装置の機能のオフにされた状態（従って，一般
に余り問題にならない状態）に相当する。
−ＰＩＮ−短絡は，わずかなコストで検出することがで
きる。これは，全体のパターン，温度及び許容誤差につ
いて，同一の有効な論理的レベルが再現可能に生じるか
らである。図示の例に示されているＬレベルは，さら
に，制御装置の機能のオフにされた状態（従って，一般
に余り問題にならない状態）に相当する。
【００２４】次に，図２に基づいて，本実施形態にかか
る電気回路配置の動作を説明する。なお，図２は，本実
施形態にかかる電気回路配置の動作を示すフローチャー
トである。
る電気回路配置の動作を説明する。なお，図２は，本実
施形態にかかる電気回路配置の動作を示すフローチャー
トである。
【００２５】まず，ステップＳ２０１で，第１の出力ド
ライバ１ａの出力信号Ｙ１はＨレベルにあって，第２の
出力ドライバ１ｂの出力信号Ｙ２はローレベルにある
（ステップＳ２０１）。これは，第１の出力ドライバの
トランジスタについては，ハイサイドトランジスタＱ
Ｈ，１がスイッチオンされており，ローサイドトランジ
スタＱＬ，１は遮断され，あるいは閉鎖されていること
を意味している。また，第２の出力ドライバ１ｂにおい
ては，ハイサイドトランジスタＱＨ，２は遮断され，ロ
ーサイドトランジスタＱＬ，２はスイッチオンされてい
る。
ライバ１ａの出力信号Ｙ１はＨレベルにあって，第２の
出力ドライバ１ｂの出力信号Ｙ２はローレベルにある
（ステップＳ２０１）。これは，第１の出力ドライバの
トランジスタについては，ハイサイドトランジスタＱ
Ｈ，１がスイッチオンされており，ローサイドトランジ
スタＱＬ，１は遮断され，あるいは閉鎖されていること
を意味している。また，第２の出力ドライバ１ｂにおい
ては，ハイサイドトランジスタＱＨ，２は遮断され，ロ
ーサイドトランジスタＱＬ，２はスイッチオンされてい
る。
【００２６】次いで，ステップＳ２０２で，短絡か否か
が判断され（ステップＳ２０２），短絡の場合には，ス
テップＳ２０３で，全体としてＱＨ，１からＹ１を介
し，Ｙ２を介し，ＱＬ，２を介して流れる電流が生じる
（ステップＳ２０３）。このとき，トランジスタＱＬ，
２のドレイン−ソース−抵抗ＲＤＳｏｎがトランジスタ
ＱＨ，１のドレイン−ソース−抵抗に関して適宜小さく
寸法設計されていることによって，もたらされる電圧レ
ベルは，アースあるいは電圧レベルＶｓｓの近傍に低下
する。
が判断され（ステップＳ２０２），短絡の場合には，ス
テップＳ２０３で，全体としてＱＨ，１からＹ１を介
し，Ｙ２を介し，ＱＬ，２を介して流れる電流が生じる
（ステップＳ２０３）。このとき，トランジスタＱＬ，
２のドレイン−ソース−抵抗ＲＤＳｏｎがトランジスタ
ＱＨ，１のドレイン−ソース−抵抗に関して適宜小さく
寸法設計されていることによって，もたらされる電圧レ
ベルは，アースあるいは電圧レベルＶｓｓの近傍に低下
する。
【００２７】この状態は，エラーがあると認識できる。
というのは，信号レベルＹ１とＡは読み戻しパスＲＬを
介して互いにずれている（ａｂｗｅｉｃｈｅｎｄ）と認
識できるからである。全体として，Ｙ１とＹ２の間の短
絡において，ＬレベルがＩＣ２のオフにされた状態に相
当する場合に，Ａへの遮断パスの機能は保証されている
ことを，指摘しておく。さらに，Ｙ１とＹ２の間が短絡
した場合に，常に有効なレベルが生じるので，読み戻し
パスＲＬと入力Ａは等しい論理レベルを読み込む。短絡
は，Ｙ１とＹ２が異なる論理レベルで駆動される場合に
は，Ｙ１の読み戻しによって確実に認識することができ
る。
というのは，信号レベルＹ１とＡは読み戻しパスＲＬを
介して互いにずれている（ａｂｗｅｉｃｈｅｎｄ）と認
識できるからである。全体として，Ｙ１とＹ２の間の短
絡において，ＬレベルがＩＣ２のオフにされた状態に相
当する場合に，Ａへの遮断パスの機能は保証されている
ことを，指摘しておく。さらに，Ｙ１とＹ２の間が短絡
した場合に，常に有効なレベルが生じるので，読み戻し
パスＲＬと入力Ａは等しい論理レベルを読み込む。短絡
は，Ｙ１とＹ２が異なる論理レベルで駆動される場合に
は，Ｙ１の読み戻しによって確実に認識することができ
る。
【００２８】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
【００２９】
【発明の効果】可能な限り簡易な方法で，ＣＭＯＳ−Ｉ
Ｃの隣接する出力ドライバのＰＩＮ間の短絡を推定する
ことができる。ＰＩＮ−ｔｏ−ＰＩＮ−短絡は，各々の
切換え手段が異なるように寸法決めされていることによ
って，わずかな手間で検出することができる。
Ｃの隣接する出力ドライバのＰＩＮ間の短絡を推定する
ことができる。ＰＩＮ−ｔｏ−ＰＩＮ−短絡は，各々の
切換え手段が異なるように寸法決めされていることによ
って，わずかな手間で検出することができる。
【図１】本実施形態にかかる電気回路配置の構成を示す
ブロック図である。
ブロック図である。
【図２】本実施形態にかかる電気回路配置の動作を示す
フローチャートである。
フローチャートである。
１ ＩＣ
１ａ，１ｂ 出力ドライバ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヨハネス ヘッセルバース
ドイツ連邦共和国 71696 メークリンゲ
ン リュッケルトヴェーク ６
Ｆターム(参考） 2G014 AA03 AB59 AC09
5F038 DT03 DT10 DT15 EZ20
5J056 AA03 BB60 CC00 DD13 DD29
EE06 EE15 FF09 GG00 KK01
Claims (4)
- 【請求項１】 各々出力ドライバとして第１の切換え手
段と第２の切換え手段とを有する少なくとも１つのＩＣ
の出力ＰＩＮ間の短絡を認識する電気回路配置におい
て，前記第１の切換え手段と前記第２の切換え手段が，
スイッチオンされた状態において異なる抵抗を有する，
ことを特徴とする電気回路配置。 - 【請求項２】 前記少なくとも１つのＩＣが，ＣＭＯＳ
−ＩＣとして形成されており，前記ＣＭＯＳ−ＩＣは，
出力ドライバとしてハイサイドトランジスタとローサイ
ドトランジスタを有しており，その場合に，前記ハイサ
イドトランジスタと前記ローサイドトランジスタは，ス
イッチオンされた状態において異なるソース−ドレイン
−抵抗を有する，ことを特徴とする請求項１に記載の電
気回路配置。 - 【請求項３】 前記出力ドライバ内で，前記第２の切換
え手段は，前記第１の切換え手段よりも小さい寸法に設
計されている，ことを特徴とする請求項１又は２に記載
の電気回路配置。 - 【請求項４】 前記出力ドライバの少なくとも１つに，
読み戻しパスが形成されている，ことを特徴とする請求
項１，２あるいは３項のうちのいずれか１項に記載の電
気回路配置。
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| DE10152256A DE10152256A1 (de) | 2001-10-20 | 2001-10-20 | Elektrische Schaltungsanordnung |
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|---|---|
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ID=7703425
Family Applications (1)
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| EP (1) | EP1308734A3 (ja) |
| JP (1) | JP2003218683A (ja) |
| DE (1) | DE10152256A1 (ja) |
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| US5181205A (en) * | 1990-04-10 | 1993-01-19 | National Semiconductor Corporation | Short circuit detector circuit for memory arrays |
| US5241221A (en) * | 1990-07-06 | 1993-08-31 | North American Philips Corp., Signetics Div. | CMOS driver circuit having reduced switching noise |
| DE4422264A1 (de) * | 1994-06-24 | 1996-01-04 | Philips Patentverwaltung | Schaltungsanordnung zum Überwachen eines Schaltungspunktes auf einen Leckwiderstand |
| DE19611522B4 (de) * | 1996-03-23 | 2009-01-29 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Fehlererkennung bei einer Endstufenschaltungsanordnung |
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-
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| Publication number | Publication date |
|---|---|
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| EP1308734A3 (de) | 2004-07-28 |
| EP1308734A2 (de) | 2003-05-07 |
| DE10152256A1 (de) | 2003-05-08 |
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