JP2003216493A - キャッシュメモリのエラー保護方法 - Google Patents

キャッシュメモリのエラー保護方法

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JP2003216493A
JP2003216493A JP2003000812A JP2003000812A JP2003216493A JP 2003216493 A JP2003216493 A JP 2003216493A JP 2003000812 A JP2003000812 A JP 2003000812A JP 2003000812 A JP2003000812 A JP 2003000812A JP 2003216493 A JP2003216493 A JP 2003216493A
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Richard D Taylor
リチャード・ディー・テイラー
Greg L Allen
グレッグ・エル・アレン
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories

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  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】ソフトエラーからメモリキャッシュを保護する
ための改善された技術を提供する。 【解決手段】 キャッシュは、データ記憶装置及びタグ
記憶装置を含む。データ記憶装置へのエントリは、タグ
記憶装置への対応するエントリを有する。パリティビッ
トメモリは、データ記憶装置への各エントリ及びタグ記
憶装置への各エントリについてパリティビットを記憶す
る。読取りサイクルの間に、キャッシュのキャッシュコ
ントローラは、タグエントリについてパリティビットを
チェックし、ヒットが表示されると、対応するデータ記
憶装置エントリについてパリティビットをチェックす
る。両方のパリティチェックがノーエラーを示すなら
ば、データ記憶装置から対応するエントリが取り出され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にエラー検出
に関し、かつさらに特定すればソフトエラーに対して保
護するためにパリティビットを利用するキャッシュメモ
リに関する。
【０００２】
【従来の技術】プロセッサのクロック速度は、典型的に
はシステムメモリのアクセス速度を越えている。システ
ムメモリの一層遅いアクセス速度が処理速度に衝突する
ことを防止するために、プロセッサは、システムメモリ
に加えて小さいが一層速いキャッシュメモリを利用す
る。キャッシュメモリは、システムメモリよりも速いア
クセス速度を有するので、プロセッサは、システムメモ
リの利用による遅延を受けることなく、キャッシュに読
み出し又は書き込みすることができる。この時、図１に
よれば、従来のレベル２のキャッシュメモリ１０は、シ
ステムバス１４を介してプロセッサ１２に結合されてい
る。システムメモリ１６は、プロセッサ１２のためのオ
ペレーティングシステム・コードを記憶している。動作
の間に、プロセッサ１２は、システムメモリ１６からオ
ペレーティングシステム命令及びデータを読み出す。キ
ャッシュメモリ１０はより速いアクセスを有するので、
システムメモリから読み出す前に、まず第１にリクエス
トされた命令／データがキャッシュ１０に常駐している
かどうかをプロセッサ１２がチェックする。キャッシュ
コントローラ１８は、キャッシュ１０がリクエストされ
たシステムメモリ項目を有するかどうか（“ヒット”と
称する）を判定する。
【０００３】システムメモリは数メガバイトの寸法であ
ることができるが、一方キャッシュ１０におけるデータ
記憶装置２０は数１００キロバイトを記憶できるだけで
あることに注意されたい。データ記憶装置２０内のデー
タのアドレスにシステムメモリ１６内におけるデータの
アドレスをマッピングするために、所定の方式を利用し
なければならない。このマッピングが与えられると、キ
ャッシュ１０内のタグ記憶装置２２は、データ記憶装置
２０に記憶されたデータのシステムメモリアドレスを記
憶する。したがってキャッシュコントローラは、タグ記
憶装置２２に記憶されたものとリクエストされたデータ
のシステムメモリアドレスを比較してヒットを判定す
る。このようにしてヒットが起こると、プロセッサ１２
は、システムメモリ１６を利用するのではなくデータ記
憶装置２０から直接データにアクセスすることができ
る。
【０００４】より速いアクセス時間の結果として、キャ
ッシュ１０のような２次キャッシュの利用が普及してき
ている。技術が進歩するにつれて、キャッシュにおける
シリコンの幾何学的配置（形状寸法）は小さくなり続
け、キャッシュは、ソフトエラーの問題にさらされるよ
うになる。ハードウエアの欠陥によって引起こされるハ
ードエラーとは相違して、ソフトエラーは再現不可能で
ある。その代わりに放射性崩壊によるアルファ粒子のよ
うな一時的な妨害によれば、記憶されたビットは、誤っ
た２進状態によって読取られ、ソフトエラーを引起こ
す。デバイスがアイドル状態にある間、データはきわめ
て長い期間にわたって（数日又は数年さえ）キャシュさ
れたままであることがあるので、キャッシュはとくにソ
フトエラーの影響を受けやすい。命令キャッシュにおけ
る１ビットが変られると、デバイスはほぼ確実に誤動作
する。その結果として、メモリキャッシュをソフトエラ
ー保護する多数の技術が開発されている。
【０００５】例えば誤り訂正回路が信号及び／又は多重
ビットエラーを検出しかつ訂正するために利用されてい
る。しかしながらこのような回路は、製造コストを著し
く増加する。さらに回路によって実行される誤り訂正論
理の複雑さは、結果として性能の低下を引起こす。キャ
ッシュアクセス時間はシステム性能にとってきわめて重
要なので、キャッシュに誤り訂正論理を利用するシステ
ムは不利である。別のアプローチは、低レベルの放射性
崩壊する不純物を有する高価なパッケージ材料を使用し
て、アルファ粒子の放出を減少することである。しかし
ながらコストの増加に加えて、このようなアプローチ
は、アルファ粒子放射による誤動作を完全に除去するこ
とができない。
【０００６】別のアプローチは、ソフトエラー破損の機
会を減少するために、アイドル期間の間にキャッシュを
フラッシュしディスエーブルすることである。しかしキ
ャッシュのフラッシュは、時間がかかり、かつシステム
性能を低下させる。
【０００７】ソフトエラーの問題を克服する試みにおい
て、パリティビットエラー保護方式を有するキャッシュ
メモリが開発されている。例えば米国特許6,226,763号
は、キャッシュのタグ記憶装置へのエントリにパリティ
ビットが関連したキャッシュメモリを開示している。
【０００８】このようなアプローチは、上に述べた従来
の技術のアプローチよりもソフトエラーに対して丈夫で
あるとはいえ、いぜんとしてデータ記憶装置において起
こるソフトエラーに影響を受けやすい。
【０００９】
【発明が解決しようとする課題】したがってソフトエラ
ーからメモリキャッシュを保護するための改善された技
術に対する要求が、当該技術分野において存在する。
【００１０】
【課題を解決するための手段】本発明の１つの面によれ
ば、キャッシュは、データ記憶装置及びタグ記憶装置を
含む。データ記憶装置へのエントリは、タグ記憶装置へ
の対応するエントリを有する。パリティビットメモリ
は、データ記憶装置への各エントリ及びタグ記憶装置へ
の各エントリについてパリティビットを記憶する。読取
りサイクルの間に、キャッシュのキャッシュコントロー
ラは、タグエントリについてパリティビットをチェック
し、ヒットが表示されると、対応するデータ記憶装置エ
ントリについてパリティビットをチェックする。両方の
パリティチェックがノーエラーを示すならば、データ記
憶装置から対応するエントリが取り出される。
【００１１】次の説明及び図面は、本発明の別の面及び
利点を開示している。次の図面を考察することによっ
て、本発明の種々の面及び特徴を一層良好に理解するこ
とができる。
【００１２】
【発明の実施の形態】図２は、ソフトエラー保護を有す
るキャッシュ１０に結合されたプロセッサ１２を図示し
ている。次の議論は、キャッシュ１０がレベル２のキャ
ッシュであることを仮定しているが、本発明の基本方式
は、同様に１次キャッシュ(primary cache)及び３次以
上のキャッシュに等しく適用することができる。キャッ
シュ１０は、データ記憶装置５５及びタグ記憶装置６０
を含んでいる。分離して示されているが、データ記憶装
置５５及びタグ記憶装置６０は、単一のメモリ（図示せ
ず）内に統合することができる。キャッシュ１０のアク
セス時間は、システムメモリ１６のアクセス時間より速
いので、プロセッサ１２がシステムメモリ１６からの読
み出しをリクエストしたとき、キャッシュコントローラ
１８は、リクエストされたデータがデータ記憶装置５５
内に記憶されているかどうかをチェックする。データ記
憶装置５５がリクエストされたデータを含むことを、一
般に“ヒット”と称する。
【００１３】データ記憶装置５５がキャッシュラインに
組織化されており、これらのキャッシュラインのそれぞ
れが所定の数のバイトを記憶していることは、通常の当
業者にとって明らかであろう。データ記憶装置５５の容
量がＭバイトであり、かつそれぞれのラインがＮバイト
を記憶している場合、ラインの数はＭ／Ｎである。ヒッ
トの場合、キャッシュコントローラ１８は、典型的にプ
ロセッサ１２に一つのキャッシュライン全体を返す。し
たがってデータ記憶装置５５にはＭ／Ｎのアドレスしか
なく、各キャッシュラインについて１つしかない。これ
らのアドレスは、大容量のシステムメモリ１６にマッピ
ングされている。適当なマッピング技術は、直接のマッ
ピング、完全に関連したマッピング、又はＮウェイセッ
ト(N-wayset)の連想マッピングを含んでいる。実行され
ている特定のマッピング技術に関係なく、データ記憶装
置５５の容量がシステムメモリ１６のものより小さいの
で、システムメモリ１６における多数のメモリ位置が、
データ記憶装置５５における同じ位置(location)にマッ
ピングし共有する。システムメモリ１６からリクエスト
されたデータがデータ記憶装置５５内にあるかどうかを
キャッシュコントローラ１８が判定することができるよ
う、タグ記憶装置６０が、データ記憶装置のラインアド
レスからシステムメモリ１６の実際のアドレスへのマッ
ピングを提供する。データ記憶装置５５は、Ｍ／Ｎのラ
インアドレスを有するので、タグ記憶装置６０も、Ｍ／
Ｎの対応するアドレスを有する。
【００１４】したがってヒットが存在するかどうかを判
定するために、キャッシュコントローラ１８は、リクエ
ストされたシステムメモリアドレスを検査し、実行され
ているシステムメモリ対データ記憶装置マッピングに基
づいて、データ記憶装置５５におけるどのキャッシュラ
インアドレスがリクエストされたデータに対応するかを
判定する。キャッシュコントローラ１８は、このキャッ
シュラインアドレスにおけるタグ記憶装置６０の内容を
チェックする。タグ記憶装置６０の内容は、このキャッ
シュラインアドレスを共有するどのシステムメモリ位置
がこのキャッシュラインに記憶されているかを判定す
る。タグ記憶装置６０の内容がヒットを示すならば、キ
ャッシュライン全体がデータ記憶装置から取り出され、
システムバス１４を介してプロセッサ１２に送られて読
取りサイクルを完了する。
【００１５】ソフトエラー保護を提供するために、タグ
記憶装置６０及びデータ記憶装置５５の各ラインは、１
つ又は複数のパリティビットと関連する。単一のパリテ
ィビットが使用される場合、パリティは奇数又は偶数の
いずれかであることができる。図３を参照すると、フロ
ーチャートは、キャッシュコントローラ１８が読取りサ
イクルの間にこれらのパリティビットをチェックするス
テップを示している。ステップ８０において、キャッシ
ュコントローラ１８は、リクエストされたシステムメモ
リアドレスに相当するキャッシュラインアドレスを判断
する。ステップ８５において、キャッシュコントローラ
１８は、タグ記憶装置６０においてこのキャッシュライ
ンアドレスを有するタグエントリに関連するパリティビ
ットをチェックする。
【００１６】１つ又は複数のタグパリティビットのチェ
ックによってタグにエラーが存在することが示されるな
らば、ステップ９０において、キャッシュコントローラ
１８は、判定されたキャッシュラインアドレスにおける
キャッシュエントリを無効にし、かつミスを宣言する。
その逆に１つ又は複数のタグパリティビットのチェック
が、タグにエラーがないことを示すならば、ステップ９
５において、キャッシュコントローラ１８は、リクエス
トされたシステムメモリアドレスをタグの内容と比較す
ることによって、ヒットが存在するかどうか判定する。
比較によって、キャッシュラインがリクエストされたシ
ステムメモリデータを含まないことが示されると、ステ
ップ１００において、キャッシュコントローラ１８は、
ミスを宣言する。その逆に比較によって、キャッシュラ
インがリクエストされたシステムメモリデータを含むこ
とが示されると、ステップ１０５において、キャッシュ
コントローラ１８は、データ記憶装置５５においてキャ
ッシュラインアドレスに関連した１つ又は複数のデータ
パリティビットをチェックする。１つ又は複数のデータ
パリティビットがデータ記憶装置５５のエラーを示す
と、ステップ１１０において、キャッシュコントローラ
１８は、判定されたキャッシュラインアドレスにおける
キャッシュラインを無効にし、ミスを宣言する。その逆
に１つ又は複数のデータパリティビットがエラーをない
ことを示すならば、ステップ１１５において、キャッシ
ュコントローラ１８は、判定されたキャッシュラインア
ドレスにおけるデータエントリを取り出す。ヒットが宣
言されているので、システムメモリ１６からの対応する
読取りは阻止される。しかしながらミスが宣言される場
合、システムメモリからの対応する読取りが継続し、最
終的にはリクエストされたデータをシステムバス１４を
介してプロセッサ１２に返す。ちょうどデータ記憶装置
５５の場合と同様に、所望のアドレスにおけるデータの
単一バイトを返すのではなく、キャッシュラインと同じ
長さのデータの固まりまたはラインが、システムメモリ
１６から取り出される。図３に図示した方法は全体的に
ハードウエアにおいて実行することができ、ファームウ
エアのサポートを必要としないことは、通常の当業者に
とって明らかであろう。代替的に、この方法は、ソフト
ウエアサポートを利用して実行することもできる。
【００１７】ステップ９０、１００または１１０のいず
れかにおいてミスの場合、キャッシュコントローラ１８
は、システムメモリ１６から取り出されたデータのライ
ンをキャッシュ１０に書き込む。キャッシュコントロー
ラ１８は、取り出されたデータのラインをどのキャッシ
ュラインアドレスに記憶するかを、使用する特定のマッ
ピング技術に依存して判断する。加えてキャッシュコン
トローラ１８は、タグ記憶装置６０においてキャッシュ
ラインアドレスと同じアドレスに記憶されるタグアドレ
スを発生する。キャッシュコントローラ１８は、パリテ
ィビット発生器１２０によって発生される関連付けられ
るパリティビットの書き込みも調整する。パリティビッ
ト発生器１２０は、実行される特定のパリティ方式によ
って決定される１つ又は複数のパリティビットを発生す
る。例えば偶数パリティが選択された場合、パリティビ
ット発生器１２０は、検索されたデータライン内におけ
る“１”のビットの数を計数する。“１”のビットの数
が奇数であった場合、結び付けられたパリティビットは
“１”である。その逆に“１”のビットの数が偶数であ
った場合、結び付けられるパリティビットは“０”であ
る。奇数パリティが選択された場合、関連付けられるパ
リティビットは、偶数パリティビットの補数である。１
つ又は複数の単一パリティビットが組合せたタグ及びデ
ータパリティのために利用することができることは明ら
かである。このような実施例において、１つ又は複数の
パリティビットは、検索されたデータライン及びタグの
両方に基づいて発生される。この組み合わされたパリテ
ィビットは、データ記憶装置５５又はタグ記憶装置６０
のいずれかに記憶することができる。
【００１８】データ記憶装置５５は、ライトスルー(wri
te-through)データ記憶装置又はライトバック(write-ba
ck)データ記憶装置のいずれかとして構成することがで
き、システムメモリ１６からの読み出しがキャッシュさ
れるだけでなく、システムメモリ１６への書き込みも同
様にキャッシュされるようになっている。ライトスルー
構成において、キャッシュされたメモリ位置に対するシ
ステムメモリ１６への書き込みサイクルは、データ記憶
装置５５及びシステムメモリ１６の両方にデータを書き
込む。ライトバック構成において、キャッシュコントロ
ーラ１８は、データ記憶装置５５に書き込むが、システ
ムメモリ１６は更新されない。書き込まれたデータを記
憶するデータ記憶装置５５のアドレスを再利用する必要
がある場合、このアドレスにおけるデータのラインは、
システムメモリ１６に“ライトバック”される。ライト
バックが起こるまで、このような位置にキャッシュされ
たエントリは、システムメモリ１６に記憶された対応す
るデータとは相違している。典型的にキャッシュされた
データがシステムメモリ１６に記憶された対応するデー
タと同じであるかどうかを示すために、“ダーティビッ
ト(dirty bit)”が、データ記憶装置５５のそれぞれの
ラインに関連付けられる。システムメモリ１６の更新を
維持するために、キャッシュコントローラ１８は、シス
テムメモリ１６に記憶された対応するデータが異なるこ
とをダーティビットが示すすべてのデータラインをライ
トバックすることによって、データ記憶装置５５を周期
的に“フラッシュ”することができる。ソフトエラーに
対して保護するためにパリティビットアプローチが、シ
ステムメモリ１６に記憶されたデータの完全性に依存す
ることは明らかであろう。したがってデータ記憶装置５
５は、システムメモリ１６の完全性を維持するために、
タイムアウトフラッシュサイクルを有するライトスルー
又はライトバックとして構成することができる。すべて
のフラッシュサイクルの後に、再びタイムアウト期間が
始まり、その際、データ記憶装置５５は、タイムアウト
期間が終了した後に、再びフラッシュされる。
【００１９】図面を参照して本発明の特定の例を示し詳
細に説明したが、本発明は、特定の形又は方法に限定さ
れるものではない。本発明は、特許請求の範囲によって
包含されるあらゆる変形、均等物及び代案を広くカバー
するものである。
【図面の簡単な説明】
【図１】キャッシュ、キャッシュコントローラ及びシス
テムメモリを有する従来の技術のプロセッサのブロック
図である。
【図２】本発明の１つの実施例によるソフトエラー保護
を実行するキャッシュを有するプロセッサのブロック図
である。
【図３】本発明の１つの実施例による読取りサイクルの
間に図２のキャッシュコントローラによって実行される
ステップを図示するフローチャートである。
【符号の説明】
１０ キャッシュ １２ プロセッサ １４ システムバス １６ システムメモリ １８ キャッシュコントローラ ５５ データ記憶装置 ６０ タグ記憶装置 ８５ パリティビットのチェック ９０ ミスの宣言 １０５ パリティビットのチェック １１０ ミスの宣言
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ディー・テイラー アメリカ合衆国83616アイダホ州イーグル、 ノース・チョーサー・ウェイ 1752 (72)発明者 グレッグ・エル・アレン アメリカ合衆国83704アイダホ州ボイジー、 ウェスト・アライアンス・ドライヴ 9857 Ｆターム(参考） 5B005 JJ01 MM01 NN43 PP02 VV12 VV13 VV14 WW02 5B018 GA01 HA12 KA22 MA03 QA14 RA04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】キャッシュメモリにおけるタグ記憶装置及
    びデータ記憶装置への各エントリがパリティビットに関
    連づけられているキャシュメモリのエラー保護方法であ
    って、 （ａ）前記タグ記憶装置及び前記データ記憶装置のエン
    トリに関係する読取りリクエストを前記キャッシュメモ
    リに関連するシステムメモリに出すこと、 （ｂ）前記タグ記憶装置における前記エントリに関連す
    るパリティビット及び前記データ記憶装置における前記
    エントリに関連するパリティビットをチェックするこ
    と、および （ｃ）上記（ａ）又は（ｂ）のいずれかが、対応するエ
    ントリについてエラーを示すならば、ミスを宣言するこ
    と、を含む方法。
  2. 【請求項２】前記キャッシュメモリが、第２レベルのキ
    ャッシュである請求項１に記載の方法。
  3. 【請求項３】上記（ｃ）においてミスが宣言されるなら
    ば、前記データ記憶装置の前記エントリを無効にするこ
    とをさらに含む請求項１に記載の方法。
  4. 【請求項４】上記（ｂ）が、 前記タグ記憶装置の前記エントリに関連する前記パリテ
    ィビットをチェックすること、および前記タグ記憶装置
    の前記エントリに関連する前記パリティビットがノーエ
    ラーを示すならば、前記タグ記憶装置の前記エントリが
    ヒットを示すかどうかを判定し、ヒットが存在するなら
    ば、前記データ記憶装置の前記エントリに関連する前記
    パリティビットをチェックすること、 を含む請求項３に記載の方法。
  5. 【請求項５】前記データ記憶装置の前記エントリに関連
    する前記パリティビットがノーエラーを示すならば、前
    記データ記憶装置から前記エントリを取り出すことをさ
    らに含む、請求項４に記載の方法。
  6. 【請求項６】前記データ記憶装置動作から前記エントリ
    を取り出すことが、前記エントリを含むデータラインを
    取り出すことを含む、請求項５に記載の方法。
  7. 【請求項７】データ記憶装置、 タグ記憶装置、及び前記データ記憶装置における各エン
    トリ及び前記タグ記憶装置における各エントリについて
    パリティビットを記憶するよう構成されたパリティビッ
    トメモリ、 を備えるキャッシュ。
  8. 【請求項８】前記データ記憶装置における各エントリ
    が、前記タグ記憶装置において対応するエントリを有
    し、かつ前記データ記憶装置における各エントリについ
    て記憶された前記パリティビットが、前記タグ記憶装置
    における前記対応するエントリについての前記パリティ
    ビットとは独立である、請求項７に記載のキャッシュ。
  9. 【請求項９】前記データ記憶装置における各エントリ
    が、前記タグ記憶装置において対応するエントリを有
    し、かつ前記パリティビットメモリが、データ記憶装置
    の各エントリ及びこれに対応するタグ記憶装置の各エン
    トリについて一つのパリティビットを記憶するように構
    成されている、請求項７に記載のキャッシュ。
  10. 【請求項１０】前記キャッシュが、ライトスルーキャッ
    シュとして構成されている請求項７に記載のキャッシ
    ュ。
JP2003000812A 2002-01-09 2003-01-07 キャッシュメモリのエラー保護方法 Pending JP2003216493A (ja)

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