JP2003199954A - パチンコ機の通信方法 - Google Patents

パチンコ機の通信方法

Info

Publication number
JP2003199954A
JP2003199954A JP2001401594A JP2001401594A JP2003199954A JP 2003199954 A JP2003199954 A JP 2003199954A JP 2001401594 A JP2001401594 A JP 2001401594A JP 2001401594 A JP2001401594 A JP 2001401594A JP 2003199954 A JP2003199954 A JP 2003199954A
Authority
JP
Japan
Prior art keywords
signal
cpu board
sub cpu
main cpu
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001401594A
Other languages
English (en)
Inventor
Yoshiaki Katayama
芳明 片山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Heiwa Corp
Original Assignee
Heiwa Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Heiwa Corp filed Critical Heiwa Corp
Priority to JP2001401594A priority Critical patent/JP2003199954A/ja
Publication of JP2003199954A publication Critical patent/JP2003199954A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Pinball Game Machines (AREA)

Abstract

(57)【要約】 【課題】 メインCPU基板からサブCPU基板へ送ら
れる信号に雑音影響がおよぼしても、正しい信号を送信
可能とする。 【解決手段】 MODE信号11およびEVENT信号
12を1組として、同一内容の信号を複数回メインCP
U基板11からサブCPU基板2に対して送信し、サブ
CPU基板2側では受信信号の中で値が一致した個数が
多い信号を真の受信信号として確定する。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、メインCPU基板
とサブCPU基板との間で通信するためのパチンコ機の
通信方法に関する。 【0002】 【従来の技術】パチンコ機の制御回路は、図1に示すよ
うにメインCPU基板1とサブCPU基板2を有する。
メインCPU基板1とサブCPU基板2との間は、デー
タ信号線3と制御信号線(割り込み信号線やストローブ
信号線とも呼ばれる)4により接続される。このような
従来のメインCPU基板1とサブ基板2との間の通信方
法を図2を参照して説明する。この形態では、メインC
PU基板1は遊技機全体の制御を実行し、サブCPU基
板2は表示装置の制御を実行する。 【0003】メインCPU基板1から情報送信を行う場
合、メインCPU基板1は制御信号線4上にレベルHの
割り込み信号13を発生し、データ信号線3上には複数
ビットのデータ信号を発生させる。データ信号にはMO
DE信号11とEVENT信号12とがある。MODE
信号とは、コマンドの種類を示すIDを示す信号であ
り、コマンドとしては、たとえば、表示の3つの図柄の
変動表示を指示するコマンド、図柄の変動表示の停止を
指示するコマンド、停止する図柄の位置(左、中央、
右)等の種類を示すコマンドなど用意されている。EV
ENT信号は、コマンドに付随するパラメータを示す信
号であり、たとえば、左図柄がMODE信号により指定
された場合には、所定の位置に停止させるべき左図柄の
種類(数字等)を指定する情報がパラメータにより指示
される。 【0004】このようなコマンドおよびそのパラメータ
を受信したサブCPUでは、スタートのコマンドを受け
ると3つの図柄の変動表示を行って抽選のための表示を
開始する。また、停止のコマンドを受けたときには、こ
れまでに、指示された修理の図柄が所定位置で停止する
ような表示制御を行う。 【0005】 【発明が解決しようとする課題】メインCPU基板とサ
ブCPU基板との間の通信方法については、雑音影響を
受けないための種々の通信方法、たとえば、パリティを
使用して通信を行う方法がよく知られている。これら、
一般的によく知られている通信方法は、通信データのエ
ラーを検出すると、受信側から送信側にデータの再送信
を要求する通信方法がほとんどである。 【0006】しかしながら、パチンコ機は、法的な規制
により双方向通信が禁止されており、メインCPU基板
からサブCPU基板への単方向通信しか認められていな
い。 【0007】このため、従来では、転送するデータ信号
にエラーが生じると、サブCPU基板側のCPUが誤動
作してしまうという解決すべき問題があった。 【0008】そこで、本発明の目的は、従来よりも信頼
性を向上させたパチンコ機の通信方法を提供することに
ある。 【0009】 【課題を解決するための手段】このような目的を達成す
るために、請求項1の発明は、メインCPU基板からサ
ブCPU基板に対して単方向での通信を行うパチンコ機
の通信方法において、前記メインCPUからは同一内容
の信号を予め定められた所定回数だけ、繰り返し前記サ
ブCPU基板に対して送信し、前記サブCPU基板は、
所定回数受信した信号の中の同一となる個数が最も多い
信号の値を前記メインCPUからの受信信号の値として
確定することを特徴とする。 【0010】 【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を詳細に説明する。なお、メインCPU基板,
サブCPU基板およびその間の信号線のハードウェアの
構成は従来と同様とすることができる。本実施形態で
は、メインCPU基板上のCPUとサブCPU基板上の
サブCPUがそれぞれ実行する通信制御手順が従来とは
異なる。 【0011】最初に図3を参照して本実施形態の通信方
法を説明する。 【0012】図3はメインCPU基板1からサブCPU
基板2に送られる制御信号(割り込み信号)およびデー
タ信号の発生タイミングを示す。 【0013】図3において、メインCPU基板1のCP
UはMODE信号11、続いてEVENT信号12を発
生すると、MODE信号11およびEVENT信号12
を1組として所定数回、この形態では3回同じ内容のM
ODE信号11およびEVENT信号12を繰り返して
発生する。このようにして、最初に変動表示スタートの
ためのMODE信号11およびEVENT信号12を3
回発生すると、次にメインCPU基板1のCPUは左図
柄のためのMODE信号11およびEVENT信号12
を発生する。以下、中央図柄、右図柄、最後に変動表示
の停止のためのMODE信号11およびEVENT信号
12を3回繰り返し発生して、これらの信号をサブCP
U基板2に送信する。 【0014】サブCPU基板2のCPUは送信された信
号を内部または外部の記憶メモリ(RAM)に一時記憶
すると、受信したMODE信号およびイベント信号を組
み合わせた信号を作成する。たとえば、3回の受信で3
つの信号が得られるので、得られた信号を互いに比較し
て、最も一致個数が多かった信号の値をメインCPUか
らの受信信号の値として確定する。 【0015】したがって、3回送信したMODE信号お
よびEVENT信号の中で2回目のMODE信号が雑音
影響により値が変化すると、2回目の受信信号(MOD
E信号+EVENT信号)の値は他の受信信号の値と一
致しない。1回目の受信信号と3回目の受信信号の値が
一致すると、一致個数が多くなるのは1回目の受信信号
と3回目の受信信号の2組であり、これらのデータは同
一であるから、1回目の受信信号の値または3回目の受
信信号の値、この形態では、早くに受信した1回目の受
信信号の値により真の受信信号の値が確定される。 【0016】この形態の改良形態としては次の形態が挙
げられる。 1)上記形態ではMODE信号とEVENT信号を1対
として図3に示すように3回繰り返し送信しているが、
MODE信号を3回送信した後にEVENT信号を3回
送信してもよい。この場合には一致回数の多いMODE
信号の値およびEVENT信号の値をそれぞれ比較処理
により検出しなければならず、確定の信号の値が得られ
る時間が長くなるというデメリットがある。ちなみに、
上述の実施形態では3回の比較処理でよいのに対し、改
良形態では6回の比較処理が必要となる。しかしなが
ら、上記の実施形態はサブCPUの処理ビットを16ビ
ットメインCPUの処理ビットを8ビットというように
サブCPUの処理ビット数がメインCPUの2倍とする
必要があるが、この改良形態では、双方のCPUの処理
ビット数が同じでよいというメリットがある。 【0017】以上、説明した本発明に係わる通信方法を
実現するために、メインCPU基板のCPUが実行する
処理手順を図4に示す。この処理手順は実際にはCPU
が実行可能なプログラム言語(いわゆるマシン語)のプ
ログラムをCPUが実行することにより実現される。 【0018】メインCPU基板1のCPU(以下、メイ
ンCPU)は、パチンコ機の遊技状態に応じて、サブC
PU基板2のCPU(以下、サブCPU)に送信すべき
コマンド(MODE信号)およびパラメータ(EVEN
T信号)を決定すると、メインCPU基板上のRAMに
決定されたコマンドおよびパラメータを設定する(ステ
ップS10)。設定されたコマンドおよびパラメータが
順次にデータ信号線3から送信され、また、その送信タ
イミングにあわせて制御信号(割り込み信号)も制御信
号線4から送信される(ステップS20、図3参照)。
このための詳細処理手順は、従来と同様なので詳細な説
明は要しないであろう。 【0019】次に、メインCPUは送信回数を計数し、
その計数結果、この場合“1”をRAMに一時記憶す
る。次に送信回数が予め定めた回数(“3”)に到達し
た否かにより終了の要否を判定する(ステップS4
0)。現時点では、計数結果が“1”であるので、否
(NO)の判定結果が得られ、手順はステップS40か
らS20に戻る。そこで、メインCPUはRAMに一時
記憶されているMODE信号およびEVENT信号を再
びサブCPUに対して送信する(ステップS20)。ま
た、送信回数の計数結果は“2”が得られる(ステップ
S30)。手順がステップS40→S20にループし
て、3回目のデータ送信が行われると、送信回数の計数
結果は“3”に到達するので、手順は上記ループ処理か
ら脱却して図4の処理手順が終了する。以下、新しいコ
マンドおよびパラメータを送信する必要があるごとに図
4の処理手順が実行される。 【0020】サブCPU側の処理手順を図6に示す。こ
の処理手順もROM等に格納されたマシン語のプログラ
ムをサブCPUが実行することにより実現される。 【0021】サブCPUでは従来と同様にして、メイン
CPUから送られたMODE信号およびEVENT信号
を受信するとRAMに一時記憶した後、受信回数を計数
する。計数結果(“1”)がRAMに記憶される(ステ
ップS100→S110)。以下、手順をステップS1
20からS100に戻して、同様の処理を合計で3回繰
り返す。 【0022】受信回数が3回に到着すると、ステップS
130の終了判定(受信回数が“3”に到達したか否か
の判定)において、受信終了の判定が得られるので、サ
ブCPUはこれまでに受信した3組の信号(MODE信
号+EVENT信号)の値に基づいて多数決処理により
1つの受信データを確定する(ステップS130)。 【0023】この3組の信号の多数決処理の詳細手順の
一例を図6に示す。 【0024】MODE信号とEVENT信号を組み合わ
せた信号の値をDで表し、受信順を数字でDに付すこと
にする。D1は1回目に受信した信号、D2には2回目
に受信した信号、D3は3回目に受信した信号である。
サブCPUはD1とD2との一致判定を行う(ステップ
S200)。一致判定が得られた場合、3組の信号D1
〜D3の中の2組の信号の値が一致したので、多数決の
原理で、確定の値DとしてD1の値が使用される(ステ
ップS205)。 【0025】一致判定が得られない場合、手順はステッ
プS200からS210へと進み、ここで、D1とD2
の一致判定が行われる。一致判定が得られた場合、多数
決の原理に基づき、確定の値DとしてD1の値が使用さ
れる(ステップS215)。 【0026】一致判定が得られない場合には、最後にD
2とD3の一致判定が行われる(ステップS220)。
一致判定が得られた場合、多数決の原理に基づき、確定
の受信データDとして受信順の早いD2の値が使用され
る(ステップS225)。 【0027】一致判定が得られない場合には3つの信号
の値D1〜D3がそれぞれ異なるので、この場合には、
予め定めた順、たとえば、一番受信が早い信号の値を受
信信号の値Dとして確定する。 【0028】以上のようにして確定された信号はMOD
E信号とEVENT信号に分解されてサブCPU側の制
御処理で使用される。 【0029】以上、述べた実施形態の他に次の形態を実
施できる。 1)上述の実施形態では信号の繰り返しの送信回数は3
回として説明したがこれに限定されることはない。 2)上述の実施形態では種類の異なるコマンド(MOD
E信号)とパラメータ(EVENT信号)の送信順は表
示制御の処理順に送信するようにしているが、表示制御
を開始するまでの間にタイムラグがある場合には、送信
順を予め定めた規則にのっとって、ランダムに送信して
もよい。このようなランダム送信を行うことにより、信
号線上の伝送信号を傍受するという不正行為が行われて
も、伝送信号の解析が非常に難しくなり、セキュリティ
性が向上する。この場合において、同一内容の信号が複
数回送信されることは上記実施形態と同様である。 3)上述の実施形態では、サブCPU基板は表示装置に
使用される例を説明したが、遊技機内の他の装置の制御
に使用するサブCPU基板に対しても本発明を適用する
ことができる。 【0030】以上述べた改良形態以外にも種々の改良形
態が可能である。それらの改良形態が特許請求の範囲に
記載された技術思想に基づくものである限り、それらの
改良形態は本発明の技術範囲内となる。 【0031】 【発明の効果】以上、本発明によれば、同一内容の信号
を複数回メインCPU基板から送信し、サブCPU基板
側では、もっとも一致個数が多い信号を検出すること
で、メインCPU基板とサブCPU基板の間の信号線上
で伝送信号に雑音が混入しても、正しい信号がサブCP
U基板に伝送される。
【図面の簡単な説明】 【図1】本発明および従来例のハードウェア構成を示す
ブロック図である。 【図2】従来例の信号発生タイミングを示すタイミング
チャートである。 【図3】本発明実施形態の信号発生タイミングを示すタ
イミングチャートである。 【図4】メインCPUの処理手順を示すフローチャート
である。 【図5】サブCPUの処理手順を示すフローチャートで
ある。 【図6】多数決処理の処理手順を示すフローチャートで
ある。 【符号の説明】 1 メインCPU基板 2 サブCPU基板 3 データ信号線 4 制御信号線

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 メインCPU基板からサブCPU基板に
    対して単方向での通信を行うパチンコ機の通信方法にお
    いて、 前記メインCPUからは同一内容の信号を予め定められ
    た所定回数だけ、繰り返し前記サブCPU基板に対して
    送信し、 前記サブCPU基板は、所定回数受信した信号の中の同
    一となる個数が最も多い信号の値を前記メインCPUか
    らの受信信号の値として確定することを特徴とするパチ
    ンコ機の通信方法。
JP2001401594A 2001-12-28 2001-12-28 パチンコ機の通信方法 Pending JP2003199954A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001401594A JP2003199954A (ja) 2001-12-28 2001-12-28 パチンコ機の通信方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001401594A JP2003199954A (ja) 2001-12-28 2001-12-28 パチンコ機の通信方法

Publications (1)

Publication Number Publication Date
JP2003199954A true JP2003199954A (ja) 2003-07-15

Family

ID=27640215

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001401594A Pending JP2003199954A (ja) 2001-12-28 2001-12-28 パチンコ機の通信方法

Country Status (1)

Country Link
JP (1) JP2003199954A (ja)

Similar Documents

Publication Publication Date Title
US8949497B2 (en) Method and apparatus for interleaving bursts of high-speed serial interconnect link training with bus data transactions
US8743739B2 (en) Telecommunications apparatus and method, storage medium, and program
CN100592278C (zh) 运行在无线射频调试频率上的PCI Express装置的自动检测
CN108076045B (zh) 通信装置、通信系统、通信方法以及计算机可读存储介质
US12022553B2 (en) Accelerating control procedures over BLE connection oriented services
JP2002336513A (ja) 複数の制御基板を備えた遊技機およびそのインターフェース方法
KR100668004B1 (ko) 멀티 드롭 버스에 대한 타이밍을 최적화하기 위한 방법 및장치
KR20140004954A (ko) 캔 통신의 에러 진단 방법
US7809973B2 (en) Spread spectrum clock for USB
JP2003199954A (ja) パチンコ機の通信方法
JP4316045B2 (ja) 弾球遊技機内の送受信間におけるデータ確認方法
JPH0730523A (ja) データ通信方法
JP3857687B2 (ja) 機器の通信速度検出方法
JP2002018095A (ja) 遊技機
JP3440930B2 (ja) 割込処理の異常検出方法
JP2022086429A (ja) 通信装置、通信装置が行なう通信異常判定方法、および通信装置を制御するためのプログラム
JP2002198979A (ja) Canデータリンク上でのデータ送信方法及び装置
JP2692255B2 (ja) マルチドロップ通信方式
JP2003283469A (ja) コマンド通信装置
JP2005067879A (ja) エレベータ伝送制御装置
JP2003135797A (ja) 遊技機
JP2002336509A (ja) 遊技装置、および、遊技方法
JPH0477940B2 (ja)
JPH01218245A (ja) シリアル通信処理装置
JP2003203267A (ja) 自動販売機内におけるマスタとスレーブ間の伝送速度の設定方法