JP2003197558A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ショットキー界面の移動によるピンチオフ電
圧の変動やドレイン電流の減少など素子特性の劣化を招
くことが無い高品質の電界効果トランジスタを実現す
る。 【解決手段】 ＩｎＧａＰゲート形成層１６上にＴｉを
含むゲート電極を形成した電界効果トランジスタであ
る。ＩｎＧａＰゲート形成層１６の直下にＡｌＧａＡｓ
ショットキー障壁層１５を形成し、熱処理時にゲート電
極２０中のＴｉがＩｎＧａＰゲート形成層１６に浸入す
るとき、これがＡｌＧａＡｓショットキー障壁層１５で
停止するようにした。
圧の変動やドレイン電流の減少など素子特性の劣化を招
くことが無い高品質の電界効果トランジスタを実現す
る。 【解決手段】 ＩｎＧａＰゲート形成層１６上にＴｉを
含むゲート電極を形成した電界効果トランジスタであ
る。ＩｎＧａＰゲート形成層１６の直下にＡｌＧａＡｓ
ショットキー障壁層１５を形成し、熱処理時にゲート電
極２０中のＴｉがＩｎＧａＰゲート形成層１６に浸入す
るとき、これがＡｌＧａＡｓショットキー障壁層１５で
停止するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタや電荷結合素子等として使用される半導体装置およ
びその製造方法に関するものである。
スタや電荷結合素子等として使用される半導体装置およ
びその製造方法に関するものである。
【０００２】
【従来の技術】［第１の従来例］図７はＩｎＧａＰ層上
にゲート電極が形成された第１の従来例としての電界効
果トランジスタ７０の断面図である。この電界効果トラ
ンジスタ７０は、半絶縁性ＧａＡｓ基板７１上に、これ
と格子整合して設けられた厚さ５００ｎｍのアンドープ
ＧａＡｓバッファ層７２と、厚さ１５ｎｍのアンドープ
Ｉｎ0.2Ｇａ0.8Ａｓチャンネル層７３と、アンドープＧ
ａＡｓバッファ層７２と格子整合して設けられた厚さ２
５ｎｍでＳｉ濃度が１×１０18ｃｍ-3のｎ型Ｉｎ0.5Ｇ
ａ0.5Ｐキャリア供給層７４と、厚さ３０ｎｍのアンド
ープＩｎ0.5Ｇａ0.5Ｐゲート形成層７５と、厚さ５０ｎ
ｍでＳｉ濃度５×１０18ｃｍ-3のｎ型ＧａＡｓオーミッ
クコンタクト層７６を順次結晶成長させた後、ソース電
極７７、ドレイン電極７８となるＡｕＧｅ／Ｎｉ／Ａｕ
からなるオーミック電極を形成し、ゲート電極形成部の
オーミックコンタクト層７６を選択除去して露出させた
ゲート形成層７５上にＴｉ／Ｐｔ／Ａｕからなるゲート
電極７９を形成したものである。
にゲート電極が形成された第１の従来例としての電界効
果トランジスタ７０の断面図である。この電界効果トラ
ンジスタ７０は、半絶縁性ＧａＡｓ基板７１上に、これ
と格子整合して設けられた厚さ５００ｎｍのアンドープ
ＧａＡｓバッファ層７２と、厚さ１５ｎｍのアンドープ
Ｉｎ0.2Ｇａ0.8Ａｓチャンネル層７３と、アンドープＧ
ａＡｓバッファ層７２と格子整合して設けられた厚さ２
５ｎｍでＳｉ濃度が１×１０18ｃｍ-3のｎ型Ｉｎ0.5Ｇ
ａ0.5Ｐキャリア供給層７４と、厚さ３０ｎｍのアンド
ープＩｎ0.5Ｇａ0.5Ｐゲート形成層７５と、厚さ５０ｎ
ｍでＳｉ濃度５×１０18ｃｍ-3のｎ型ＧａＡｓオーミッ
クコンタクト層７６を順次結晶成長させた後、ソース電
極７７、ドレイン電極７８となるＡｕＧｅ／Ｎｉ／Ａｕ
からなるオーミック電極を形成し、ゲート電極形成部の
オーミックコンタクト層７６を選択除去して露出させた
ゲート形成層７５上にＴｉ／Ｐｔ／Ａｕからなるゲート
電極７９を形成したものである。
【０００３】図８は図７に示した電界効果トランジスタ
７０の製造を工程順に示す製造工程図である。まず、図
８(a)に示すように、半絶縁性ＧａＡｓ基板上７１に、
これと格子整合するよう厚さ５００ｎｍのアンドープＧ
ａＡｓバッファ層７２と、厚さ１５ｎｍのアンドープＩ
ｎ0.2Ｇａ0.8Ａｓチャンネル層７３と、バッファ層７２
と格子整合するよう厚さ２５ｎｍでＳｉ濃度が１×１０
18ｃｍ-3のｎ型Ｉｎ0. 5Ｇａ0.5Ｐキャリア供給層７４
と、厚さ３０ｎｍのアンドープＩｎ0.5Ｇａ0.5Ｐゲート
形成層７５と、厚さ５０ｎｍでＳｉ濃度が５×１０18ｃ
ｍ-3のｎ型ＧａＡｓオーミックコンタクト層７６を順次
結晶成長させる。
７０の製造を工程順に示す製造工程図である。まず、図
８(a)に示すように、半絶縁性ＧａＡｓ基板上７１に、
これと格子整合するよう厚さ５００ｎｍのアンドープＧ
ａＡｓバッファ層７２と、厚さ１５ｎｍのアンドープＩ
ｎ0.2Ｇａ0.8Ａｓチャンネル層７３と、バッファ層７２
と格子整合するよう厚さ２５ｎｍでＳｉ濃度が１×１０
18ｃｍ-3のｎ型Ｉｎ0. 5Ｇａ0.5Ｐキャリア供給層７４
と、厚さ３０ｎｍのアンドープＩｎ0.5Ｇａ0.5Ｐゲート
形成層７５と、厚さ５０ｎｍでＳｉ濃度が５×１０18ｃ
ｍ-3のｎ型ＧａＡｓオーミックコンタクト層７６を順次
結晶成長させる。
【０００４】次に、Ｂ＋を加速電圧１７０ｋｅＶ、ドー
ズ量１×１０12ｃｍ-2でトランジスタ動作領域外をイオ
ン注入することにより、素子間分離を行う。
ズ量１×１０12ｃｍ-2でトランジスタ動作領域外をイオ
ン注入することにより、素子間分離を行う。
【０００５】次に、図８(b)に示すように、半導体基板
側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ
（３００ｎｍ）からなるオーミック電極を、オーミック
コンタクト層７６上にリフトオフ法によって形成し、４
００℃で１分間熱処理を行うことでソース電極７７、ド
レイン電極７８を形成する。
側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ
（３００ｎｍ）からなるオーミック電極を、オーミック
コンタクト層７６上にリフトオフ法によって形成し、４
００℃で１分間熱処理を行うことでソース電極７７、ド
レイン電極７８を形成する。
【０００６】次に、図８(c)に示すように、ゲート電極
形成部以外の基板表面をフォトレジスト８１でコートし
た後、ゲート電極形成部のオーミックコンタクト層７６
をクエン酸と過酸化水素水との混合選択エッチング溶液
を用いて選択除去する。ここで、オーミックコンタクト
層７６をエッチングするとき、クエン酸と過酸化水素水
との混合選択エッチング溶液を用いると、選択比２００
以上でエッチングを行うことができる。
形成部以外の基板表面をフォトレジスト８１でコートし
た後、ゲート電極形成部のオーミックコンタクト層７６
をクエン酸と過酸化水素水との混合選択エッチング溶液
を用いて選択除去する。ここで、オーミックコンタクト
層７６をエッチングするとき、クエン酸と過酸化水素水
との混合選択エッチング溶液を用いると、選択比２００
以上でエッチングを行うことができる。
【０００７】次に、図８(d)に示すように、ゲート形成
層７５上に半導体基板側よりＴｉ（１００ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）からなるゲート電極
７９を、リフトオフ法によって形成する。次に、ＳｉＮ
パッシベーション膜（図示せず）を半導体基板温度３０
０℃程度に昇温させたプラズマＣＶＤによって形成す
る。
層７５上に半導体基板側よりＴｉ（１００ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）からなるゲート電極
７９を、リフトオフ法によって形成する。次に、ＳｉＮ
パッシベーション膜（図示せず）を半導体基板温度３０
０℃程度に昇温させたプラズマＣＶＤによって形成す
る。
【０００８】［第２の従来例］図９は第２の従来例とし
ての３相駆動電荷結合素子９０の断面図である。この電
荷結合素子９０は、半絶縁性ＧａＡｓ基板９１上に、厚
さ５００ｎｍのアンドープＧａＡｓバッファ層９２と、
厚さ１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャンネ
ル層９３と、厚さ２０ｎｍでＳｉ濃度が１×１０18ｃｍ
-3のｎ型Ａｌ0. 22Ｇａ0.78Ａｓキャリア供給層９４と、
厚さ３０ｎｍのアンドープＡｌ0.22Ｇａ 0.78Ａｓゲート
形成層９５と、厚さ５０ｎｍでＳｉ濃度が５×１０18ｃ
ｍ-3のｎ型ＧａＡｓオーミックコンタクト層９６を順次
結晶成長させた後、ＡｕＧｅ／Ｎｉ／Ａｕからなる電荷
注入電極９７と電荷取出電極９８を形成し、電荷転送電
極形成部のオーミックコンタクト層９６を選択除去して
露出させたゲート形成層９５上にＴｉ／Ｐｔ／Ａｕから
なる転送電荷電極９９を形成している。
ての３相駆動電荷結合素子９０の断面図である。この電
荷結合素子９０は、半絶縁性ＧａＡｓ基板９１上に、厚
さ５００ｎｍのアンドープＧａＡｓバッファ層９２と、
厚さ１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャンネ
ル層９３と、厚さ２０ｎｍでＳｉ濃度が１×１０18ｃｍ
-3のｎ型Ａｌ0. 22Ｇａ0.78Ａｓキャリア供給層９４と、
厚さ３０ｎｍのアンドープＡｌ0.22Ｇａ 0.78Ａｓゲート
形成層９５と、厚さ５０ｎｍでＳｉ濃度が５×１０18ｃ
ｍ-3のｎ型ＧａＡｓオーミックコンタクト層９６を順次
結晶成長させた後、ＡｕＧｅ／Ｎｉ／Ａｕからなる電荷
注入電極９７と電荷取出電極９８を形成し、電荷転送電
極形成部のオーミックコンタクト層９６を選択除去して
露出させたゲート形成層９５上にＴｉ／Ｐｔ／Ａｕから
なる転送電荷電極９９を形成している。
【０００９】図１０は図９に示した３相駆動電荷結合素
子の製造を工程順に示す製造工程図である。まず、図１
０(a)に示すように、半絶縁性ＧａＡｓ基板９１上に、
これと格子整合するよう厚さ５００ｎｍのアンドープＧ
ａＡｓバッファ層９２と、厚さ１５ｎｍのアンドープＩ
ｎ0.2Ｇａ0.8Ａｓチャンネル層９３と、厚さ２０ｎｍで
Ｓｉ濃度が１×１０18ｃｍ-3のｎ型Ａｌ0.22Ｇａ0.78Ａ
ｓキャリア供給層９４と、厚さ３０ｎｍのアンドープＡ
ｌ0.22Ｇａ0.78Ａｓゲート形成層９５と、厚さ５０ｎｍ
でＳｉ濃度が５×１０18ｃｍ-3のｎ型ＧａＡｓオーミッ
クコンタクト層９６を順次結晶成長させる。
子の製造を工程順に示す製造工程図である。まず、図１
０(a)に示すように、半絶縁性ＧａＡｓ基板９１上に、
これと格子整合するよう厚さ５００ｎｍのアンドープＧ
ａＡｓバッファ層９２と、厚さ１５ｎｍのアンドープＩ
ｎ0.2Ｇａ0.8Ａｓチャンネル層９３と、厚さ２０ｎｍで
Ｓｉ濃度が１×１０18ｃｍ-3のｎ型Ａｌ0.22Ｇａ0.78Ａ
ｓキャリア供給層９４と、厚さ３０ｎｍのアンドープＡ
ｌ0.22Ｇａ0.78Ａｓゲート形成層９５と、厚さ５０ｎｍ
でＳｉ濃度が５×１０18ｃｍ-3のｎ型ＧａＡｓオーミッ
クコンタクト層９６を順次結晶成長させる。
【００１０】次に、Ｂ＋を加速電圧１７０ｋｅＶ、ドー
ズ量１×１０12ｃｍ-2で電荷結合素子動作領域外をイオ
ン注入することにより、素子間分離を行う。
ズ量１×１０12ｃｍ-2で電荷結合素子動作領域外をイオ
ン注入することにより、素子間分離を行う。
【００１１】次に、図１０(b)に示すように、半導体基
板側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａ
ｕ（３００ｎｍ）からなるオーミック電極を、オーミッ
クコンタクト層９６上にリフトオフ法によって形成し、
４００℃で１分間熱処理を行うことで電荷注入電極９
７、電荷取出電極９８を形成する。
板側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａ
ｕ（３００ｎｍ）からなるオーミック電極を、オーミッ
クコンタクト層９６上にリフトオフ法によって形成し、
４００℃で１分間熱処理を行うことで電荷注入電極９
７、電荷取出電極９８を形成する。
【００１２】次に、図１０(c)に示すように、電荷注入
電極９７、電荷取出電極９９以外の基板表面をフォトレ
ジスト１００でコートした後、オーミックコンタクト層
９６をクエン酸と過酸化水素水との混合選択エッチング
溶液を用いて選択除去する。ここで、オーミックコンタ
クト層９６をエッチングするとき、クエン酸と過酸化水
素水との混合選択エッチング溶液を用いると選択比２０
０以上でエッチングを行うことができる。
電極９７、電荷取出電極９９以外の基板表面をフォトレ
ジスト１００でコートした後、オーミックコンタクト層
９６をクエン酸と過酸化水素水との混合選択エッチング
溶液を用いて選択除去する。ここで、オーミックコンタ
クト層９６をエッチングするとき、クエン酸と過酸化水
素水との混合選択エッチング溶液を用いると選択比２０
０以上でエッチングを行うことができる。
【００１３】次に、図１０(d)に示すように、ゲート形
成層９５上に半導体基板側よりＴｉ（１００ｎｍ）／Ｐ
ｔ（５０ｎｍ）／Ａｕ（３００ｎｍ）からなる転送電荷
電極９９を、フォトリソグラフィーを用いたリフトオフ
法によって形成する。
成層９５上に半導体基板側よりＴｉ（１００ｎｍ）／Ｐ
ｔ（５０ｎｍ）／Ａｕ（３００ｎｍ）からなる転送電荷
電極９９を、フォトリソグラフィーを用いたリフトオフ
法によって形成する。
【００１４】
【発明が解決しようとする課題】しかし、図７、図８で
説明した第１の従来例の電界効果トランジスタ７０の構
造では、アンドープＩｎＧａＰゲート形成層７５上にゲ
ート電極７９が形成されるため、ゲート形成の後に行わ
れるパッシベーション形成時のプラズマＣＶＤ等におけ
る２００℃以上の昇温工程時に、ゲート電極７９中のＴ
ｉがそのゲート形成層７５中に浸入してＴｉ浸入部８０
が形成されてしまうことが、オージェ電子分析によって
確認されている。このゲート電極７９中のＴｉのゲート
形成層７５中への浸入の結果、ショットキー界面が基板
方向へ移動し、ピンチオフ電圧の変動やドレイン電流の
減少など特性変動を招くという問題があった。
説明した第１の従来例の電界効果トランジスタ７０の構
造では、アンドープＩｎＧａＰゲート形成層７５上にゲ
ート電極７９が形成されるため、ゲート形成の後に行わ
れるパッシベーション形成時のプラズマＣＶＤ等におけ
る２００℃以上の昇温工程時に、ゲート電極７９中のＴ
ｉがそのゲート形成層７５中に浸入してＴｉ浸入部８０
が形成されてしまうことが、オージェ電子分析によって
確認されている。このゲート電極７９中のＴｉのゲート
形成層７５中への浸入の結果、ショットキー界面が基板
方向へ移動し、ピンチオフ電圧の変動やドレイン電流の
減少など特性変動を招くという問題があった。
【００１５】また、電荷結合素子では、その転送効率や
高速動作特性は、電荷転送電極間の距離を微細化するほ
ど向上させることができるが、図９、図１０で説明した
第２の従来例の電荷結合素子９０では、電荷転送電極９
９の相互間の距離は、リフトオフ時のフォトグラフィー
によって微細化が制約され、例えばｉ線ステッパーを用
いた場合、電荷転送電極間の距離は０．３５μｍが微細
化限界になるという問題がある。すなわち電荷転送電極
間距離の微細化が電荷転送効率の向上を制限していると
いう問題がある。
高速動作特性は、電荷転送電極間の距離を微細化するほ
ど向上させることができるが、図９、図１０で説明した
第２の従来例の電荷結合素子９０では、電荷転送電極９
９の相互間の距離は、リフトオフ時のフォトグラフィー
によって微細化が制約され、例えばｉ線ステッパーを用
いた場合、電荷転送電極間の距離は０．３５μｍが微細
化限界になるという問題がある。すなわち電荷転送電極
間距離の微細化が電荷転送効率の向上を制限していると
いう問題がある。
【００１６】本発明の目的は、前記した電界効果トラン
ジスタの問題や電荷結合素子の問題を一挙に解決できる
半導体装置およびその製造方法を提供することである。
ジスタの問題や電荷結合素子の問題を一挙に解決できる
半導体装置およびその製造方法を提供することである。
【００１７】
【課題を解決するための手段】請求項１に係る発明は、
半導体基板上に複数の半導体層が形成され、該複数の半
導体層の内のＩｎＧａＰ層 又はＩｎＡｌＧａＰ層上に
Ｔｉを含む電極が形成された半導体装置において、前記
ＩｎＧａＰ層又はＩｎＡｌＧａＰ層の直下に、ＧａＡｓ
ショットキー障壁層又はＡｌＧａＡｓショットキー障壁
層が形成され、前記電極中のＴｉの前記ＩｎＧａＰ層又
はＩｎＡｌＧａＰ層への浸入が、前記ショットキー障壁
層で略停止していることを特徴とする半導体装置とし
た。
半導体基板上に複数の半導体層が形成され、該複数の半
導体層の内のＩｎＧａＰ層 又はＩｎＡｌＧａＰ層上に
Ｔｉを含む電極が形成された半導体装置において、前記
ＩｎＧａＰ層又はＩｎＡｌＧａＰ層の直下に、ＧａＡｓ
ショットキー障壁層又はＡｌＧａＡｓショットキー障壁
層が形成され、前記電極中のＴｉの前記ＩｎＧａＰ層又
はＩｎＡｌＧａＰ層への浸入が、前記ショットキー障壁
層で略停止していることを特徴とする半導体装置とし
た。
【００１８】請求項２に係る発明は、請求項１に係る発
明において、前記電極をゲート電極とし、前記ＩｎＧａ
Ｐ層又はＩｎＡｌＧａＰ層上に前記ゲート電極を挟むよ
うに第１、第２のオーミックコンタクト層が形成され、
該第１のオーミックコンタクト層の上にソース電極が形
成され、前記第２のオーミックコンタクト層の上にドレ
イン電極が形成されていることを特徴とする半導体装置
とした。
明において、前記電極をゲート電極とし、前記ＩｎＧａ
Ｐ層又はＩｎＡｌＧａＰ層上に前記ゲート電極を挟むよ
うに第１、第２のオーミックコンタクト層が形成され、
該第１のオーミックコンタクト層の上にソース電極が形
成され、前記第２のオーミックコンタクト層の上にドレ
イン電極が形成されていることを特徴とする半導体装置
とした。
【００１９】請求項３に係る発明は、請求項１に係る発
明において、前記電極をゲート電極とし、前記ＩｎＧａ
Ｐ層又はＩｎＡｌＧａＰ層から下層にかけて前記ゲート
電極を挟むように第１、第２のイオン注入領域が形成さ
れ、該第１のイオン注入領域の上にソース電極が形成さ
れ、前記第２のイオン注入領域の上にドレイン電極が形
成されていることを特徴とする半導体装置とした。
明において、前記電極をゲート電極とし、前記ＩｎＧａ
Ｐ層又はＩｎＡｌＧａＰ層から下層にかけて前記ゲート
電極を挟むように第１、第２のイオン注入領域が形成さ
れ、該第１のイオン注入領域の上にソース電極が形成さ
れ、前記第２のイオン注入領域の上にドレイン電極が形
成されていることを特徴とする半導体装置とした。
【００２０】請求項４に係る発明は、請求項１に係る発
明において、前記電極を電荷転送電極とし、該電荷転送
電極が一列に複数並んで形成され、前記ＩｎＧａＰ層又
はＩｎＡｌＧａＰ層の上に前記複数の電荷転送電極を挟
むように第１、第２のオーミックコンタクト層が形成さ
れ、該第１のオーミックコンタクト層の上に電荷注入電
極が形成され、前記第２のオーミックコンタクト層の上
に電荷取出電極が形成されていることを特徴とする半導
体装置とした。
明において、前記電極を電荷転送電極とし、該電荷転送
電極が一列に複数並んで形成され、前記ＩｎＧａＰ層又
はＩｎＡｌＧａＰ層の上に前記複数の電荷転送電極を挟
むように第１、第２のオーミックコンタクト層が形成さ
れ、該第１のオーミックコンタクト層の上に電荷注入電
極が形成され、前記第２のオーミックコンタクト層の上
に電荷取出電極が形成されていることを特徴とする半導
体装置とした。
【００２１】請求項５に係る発明は、請求項４に係る発
明において、前記電荷転送電極中のＴｉの前記ＩｎＧａ
Ｐ層又はＩｎＡｌＧａＰ層への浸入が、前記電荷転送電
極の間隔を狭めるように行われていることを特徴とする
半導体装置とした。
明において、前記電荷転送電極中のＴｉの前記ＩｎＧａ
Ｐ層又はＩｎＡｌＧａＰ層への浸入が、前記電荷転送電
極の間隔を狭めるように行われていることを特徴とする
半導体装置とした。
【００２２】請求項６に係る発明は、請求項１、２、
３、４又は５に係る発明において、前記ＡｌＧａＡｓシ
ョットキー障壁層がＡｌxxＧａ1-xxＡｓであり、組成比
xxが０＜xx＜０．８５であることを特徴とする半導体装
置とした。
３、４又は５に係る発明において、前記ＡｌＧａＡｓシ
ョットキー障壁層がＡｌxxＧａ1-xxＡｓであり、組成比
xxが０＜xx＜０．８５であることを特徴とする半導体装
置とした。
【００２３】請求項７に係る発明は、半導体基板上に形
成された半導体層の上にＧａＡｓ層又はＡｌＧａＡｓ層
をショットキー障壁層として形成し、該ショットキー障
壁層の上に直接ＩｎＧａＰ層又はＩｎＡｌＧａＰ層を形
成し、該ＩｎＧａＰ層又はＩｎＡｌＧａＰ層の上に直接
Ｔｉを含む電極を形成する半導体装置の製造方法であっ
て、前記ショットキー障壁層の上に前記ＩｎＧａＰ層又
はＩｎＡｌＧａＰ層を形成した後、前記ＩｎＧａＰ層又
はＩｎＡｌＧａＰ層上に前記電極を形成し、その後に２
５０℃乃至４５０℃の温度で熱処理を行い、前記Ｔｉを
前記ＩｎＧａＰ層又はＩｎＡｌＧａＰ層へ浸入させ、前
記ショットキー障壁層に接触させることを特徴とする半
導体装置の製造方法とした。
成された半導体層の上にＧａＡｓ層又はＡｌＧａＡｓ層
をショットキー障壁層として形成し、該ショットキー障
壁層の上に直接ＩｎＧａＰ層又はＩｎＡｌＧａＰ層を形
成し、該ＩｎＧａＰ層又はＩｎＡｌＧａＰ層の上に直接
Ｔｉを含む電極を形成する半導体装置の製造方法であっ
て、前記ショットキー障壁層の上に前記ＩｎＧａＰ層又
はＩｎＡｌＧａＰ層を形成した後、前記ＩｎＧａＰ層又
はＩｎＡｌＧａＰ層上に前記電極を形成し、その後に２
５０℃乃至４５０℃の温度で熱処理を行い、前記Ｔｉを
前記ＩｎＧａＰ層又はＩｎＡｌＧａＰ層へ浸入させ、前
記ショットキー障壁層に接触させることを特徴とする半
導体装置の製造方法とした。
【００２４】請求項８に係る発明は、請求項７に係る発
明において、前記熱処理は、前記Ｔｉが前記ショットキ
ー障壁層に接触し、前記浸入が略停止した後も継続して
行い、前記Ｔｉを前記ＩｎＧａＰ層又はＩｎＡｌＧａＰ
層へ浸入させることを特徴とする半導体装置の製造方法
とした。
明において、前記熱処理は、前記Ｔｉが前記ショットキ
ー障壁層に接触し、前記浸入が略停止した後も継続して
行い、前記Ｔｉを前記ＩｎＧａＰ層又はＩｎＡｌＧａＰ
層へ浸入させることを特徴とする半導体装置の製造方法
とした。
【００２５】
【発明の実施の形態】本発明は、ゲート電極や電荷転送
電極等のＴｉを含む電極が形成されるＩｎＧａＰゲート
形成層又はＩｎＡｌＧａＰゲート形成層の直下に、Ｇａ
Ａｓショットキー障壁層又はＡｌＧａＡｓショットキー
障壁層を形成する。これにより、熱処理時に、電極中の
ＴｉがＩｎＧａＰゲート形成層へ浸入するとき、基板積
層方向には、ＩｎＧａＰゲート形成層／ＧａＡｓショッ
トキー障壁層界面、もしくはＩｎＧａＰゲート形成層／
ＡｌＧａＡｓショットキー障壁層界面、もしくはＩｎＡ
ｌＧａＰゲート形成層／ＧａＡｓショットキー障壁層界
面、もしくはＩｎＡｌＧａＰゲート形成層／ＡｌＧａＡ
ｓショットキー障壁層界面上で、Ｔｉの浸入が停止す
る。また、複数の電極の並ぶ方向にはその電極間距離を
縮めるようにＴｉが浸入する。
電極等のＴｉを含む電極が形成されるＩｎＧａＰゲート
形成層又はＩｎＡｌＧａＰゲート形成層の直下に、Ｇａ
Ａｓショットキー障壁層又はＡｌＧａＡｓショットキー
障壁層を形成する。これにより、熱処理時に、電極中の
ＴｉがＩｎＧａＰゲート形成層へ浸入するとき、基板積
層方向には、ＩｎＧａＰゲート形成層／ＧａＡｓショッ
トキー障壁層界面、もしくはＩｎＧａＰゲート形成層／
ＡｌＧａＡｓショットキー障壁層界面、もしくはＩｎＡ
ｌＧａＰゲート形成層／ＧａＡｓショットキー障壁層界
面、もしくはＩｎＡｌＧａＰゲート形成層／ＡｌＧａＡ
ｓショットキー障壁層界面上で、Ｔｉの浸入が停止す
る。また、複数の電極の並ぶ方向にはその電極間距離を
縮めるようにＴｉが浸入する。
【００２６】このことにより、これを電界効果トランジ
スタに適用したときは、ショットキー界面の移動を制御
することができ、ピンチオフ電圧の変動やドレイン電流
の減少を制御できる。したがって、従来構造において問
題となっていた、昇温工程時におこるピンチオフ電圧の
変動やドレイン電流の減少などの素子特性の制御不能な
劣化が制御可能となり、高品質の電界効果トランジスタ
を実現することができる。
スタに適用したときは、ショットキー界面の移動を制御
することができ、ピンチオフ電圧の変動やドレイン電流
の減少を制御できる。したがって、従来構造において問
題となっていた、昇温工程時におこるピンチオフ電圧の
変動やドレイン電流の減少などの素子特性の制御不能な
劣化が制御可能となり、高品質の電界効果トランジスタ
を実現することができる。
【００２７】また、これを電荷結合素子に適用したとき
は、ピンチオフ電圧を一定に制御したまま、電荷転送電
極間距離をフォトリソグラフィーによる微細化限界を越
えて微細化することができる。すなわち電荷結合素子の
転送効率や高速動作特性を向上させることができる。
は、ピンチオフ電圧を一定に制御したまま、電荷転送電
極間距離をフォトリソグラフィーによる微細化限界を越
えて微細化することができる。すなわち電荷結合素子の
転送効率や高速動作特性を向上させることができる。
【００２８】さらに、電極が従来例の構造と同様ＩｎＧ
ａＰゲート形成層又はＩｎＡｌＧａＰゲート形成層上に
形成されるため、その直上にｎ型ＧａＡｓオーミクコン
タクト層があるとき、ＧａＡｓとＩｎＧａＰ又はＩｎＡ
ｌＧａＰとの高選択エッチングを用いたｎ型ＧａＡｓオ
ーミクコンタクト層の除去工程を利用することができ
る。以下、詳しく説明する。
ａＰゲート形成層又はＩｎＡｌＧａＰゲート形成層上に
形成されるため、その直上にｎ型ＧａＡｓオーミクコン
タクト層があるとき、ＧａＡｓとＩｎＧａＰ又はＩｎＡ
ｌＧａＰとの高選択エッチングを用いたｎ型ＧａＡｓオ
ーミクコンタクト層の除去工程を利用することができ
る。以下、詳しく説明する。
【００２９】［第１の実施形態］まず、本発明を電界効
果トランジスタに適用した第１の実施形態について説明
する。実施形態においては、ｎ型ＩｎＧａＰ／アンドー
プＩｎＧａＡｓの二次元電子ガスを有する電界効果トラ
ンジスタを例にとって説明する。
果トランジスタに適用した第１の実施形態について説明
する。実施形態においては、ｎ型ＩｎＧａＰ／アンドー
プＩｎＧａＡｓの二次元電子ガスを有する電界効果トラ
ンジスタを例にとって説明する。
【００３０】図１はＩｎＧａＰ層上にゲート電極が形成
された電界効果トランジスタ１０の断面図である。この
電界効果トランジスタ１０は、半絶縁性ＧａＡｓ基板上
１１に、厚さ５００ｎｍのアンドープＧａＡｓバッファ
層１２と、厚さ１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａ
ｓチャンネル層１３と、バッファ層１２と格子整合して
設けられた厚さ２５ｎｍでＳｉ濃度が１×１０18ｃｍ-3
のｎ型Ｉｎ0.5Ｇａ0.5Ｐキャリア供給層１４と、これと
格子整合して設けられた厚さ３０ｎｍのアンドープＡｌ
0.22Ｇａ0.78Ａｓショットキー障壁層１５と、これと格
子整合して設けられた厚さ１０ｎｍのアンドープＩｎ
0.5Ｇａ0.5Ｐゲート形成層１６と、これと格子整合して
設けられた厚さ５０ｎｍでＳｉ濃度が５×１０18ｃｍ-3
のｎ型ＧａＡｓオーミックコンタクト層１７を順次結晶
成長させた半導体基板上に、ソース電極１８、ドレイン
電極１９となるＡｕＧｅ／Ｎｉ／Ａｕからなるオーミッ
ク電極と、ゲート電極形成部のオーミックコンタクト層
１７を選択除去して露出した電極形成形成層１６上にＴ
ｉ／Ｐｔ／Ａｕからなるゲート電極２０を有した構造と
なっている。
された電界効果トランジスタ１０の断面図である。この
電界効果トランジスタ１０は、半絶縁性ＧａＡｓ基板上
１１に、厚さ５００ｎｍのアンドープＧａＡｓバッファ
層１２と、厚さ１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａ
ｓチャンネル層１３と、バッファ層１２と格子整合して
設けられた厚さ２５ｎｍでＳｉ濃度が１×１０18ｃｍ-3
のｎ型Ｉｎ0.5Ｇａ0.5Ｐキャリア供給層１４と、これと
格子整合して設けられた厚さ３０ｎｍのアンドープＡｌ
0.22Ｇａ0.78Ａｓショットキー障壁層１５と、これと格
子整合して設けられた厚さ１０ｎｍのアンドープＩｎ
0.5Ｇａ0.5Ｐゲート形成層１６と、これと格子整合して
設けられた厚さ５０ｎｍでＳｉ濃度が５×１０18ｃｍ-3
のｎ型ＧａＡｓオーミックコンタクト層１７を順次結晶
成長させた半導体基板上に、ソース電極１８、ドレイン
電極１９となるＡｕＧｅ／Ｎｉ／Ａｕからなるオーミッ
ク電極と、ゲート電極形成部のオーミックコンタクト層
１７を選択除去して露出した電極形成形成層１６上にＴ
ｉ／Ｐｔ／Ａｕからなるゲート電極２０を有した構造と
なっている。
【００３１】本実施形態の電界効果トランジスタ１０
は、以下のようにして製造できる。図２は、図１に示し
た電界効果トランジスタ１０の製造を工程順に示す製造
工程図である。
は、以下のようにして製造できる。図２は、図１に示し
た電界効果トランジスタ１０の製造を工程順に示す製造
工程図である。
【００３２】まず、図２(a)に示すように、半絶縁性Ｇ
ａＡｓ基板上１１に、これと格子整合するよう厚さ５０
０ｎｍのアンドープＧａＡｓバッファ層１２と、厚さ１
５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層１
３と、バッファ層１２と格子整合するよう厚さ２５ｎｍ
でＳｉ濃度が１×１０18ｃｍ-3のｎ型Ｉｎ0.5Ｇａ0.5Ｐ
キャリア供給層１４と、そのキャリア供給層１４と格子
整合するよう厚さ３０ｎｍのアンドープＡｌ0.22Ｇａ
0.78Ａｓショットキー障壁層１５と、そのショットキー
障壁層１５と格子整合するよう厚さ１０ｎｍのアンドー
プＩｎ0.5Ｇａ0.5Ｐゲート形成層１６と、厚さ５０ｎｍ
でＳｉ濃度が５×１０18ｃｍ-3のｎ型ＧａＡｓオーミッ
クコンタクト層１７を順次結晶成長させる。
ａＡｓ基板上１１に、これと格子整合するよう厚さ５０
０ｎｍのアンドープＧａＡｓバッファ層１２と、厚さ１
５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層１
３と、バッファ層１２と格子整合するよう厚さ２５ｎｍ
でＳｉ濃度が１×１０18ｃｍ-3のｎ型Ｉｎ0.5Ｇａ0.5Ｐ
キャリア供給層１４と、そのキャリア供給層１４と格子
整合するよう厚さ３０ｎｍのアンドープＡｌ0.22Ｇａ
0.78Ａｓショットキー障壁層１５と、そのショットキー
障壁層１５と格子整合するよう厚さ１０ｎｍのアンドー
プＩｎ0.5Ｇａ0.5Ｐゲート形成層１６と、厚さ５０ｎｍ
でＳｉ濃度が５×１０18ｃｍ-3のｎ型ＧａＡｓオーミッ
クコンタクト層１７を順次結晶成長させる。
【００３３】次に、トランジスタ動作領域外に、Ｂ＋を
加速電圧１７０ｋｅＶ、ドーズ量１×１０12ｃｍ-2でイ
オン注入することにより、素子間分離を行う。
加速電圧１７０ｋｅＶ、ドーズ量１×１０12ｃｍ-2でイ
オン注入することにより、素子間分離を行う。
【００３４】次に、図２(b)に示すように、半導体基板
側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ
（３００ｎｍ）からなるオーミック電極を、オーミック
コンタクト層１７上にリフトオフ法によって形成し、４
００℃で１分間熱処理を行うことでソース電極１８、ド
レイン電極１９を形成する。
側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ
（３００ｎｍ）からなるオーミック電極を、オーミック
コンタクト層１７上にリフトオフ法によって形成し、４
００℃で１分間熱処理を行うことでソース電極１８、ド
レイン電極１９を形成する。
【００３５】次に、図２(c)に示すように、ゲート電極
形成部以外の基板表面をフォトレジスト２２でコートし
た後、ゲート電極形成部のオーミックコンタクト層１７
をクエン酸と過酸化水素水との混合選択エッチング溶液
を用いて選択除去する。ここで、オーミックコンタクト
層１７をエッチングするとき、クエン酸と過酸化水素水
との混合選択エッチング溶液を用いると選択比２００以
上で精度良くエッチングを行うことができる。
形成部以外の基板表面をフォトレジスト２２でコートし
た後、ゲート電極形成部のオーミックコンタクト層１７
をクエン酸と過酸化水素水との混合選択エッチング溶液
を用いて選択除去する。ここで、オーミックコンタクト
層１７をエッチングするとき、クエン酸と過酸化水素水
との混合選択エッチング溶液を用いると選択比２００以
上で精度良くエッチングを行うことができる。
【００３６】次に、図２(d)に示すように、ゲート形成
層１６上に半導体基板側よりＴｉ（１００ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）からなるゲート電極
２０をリフトオフ法によって形成する。
層１６上に半導体基板側よりＴｉ（１００ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）からなるゲート電極
２０をリフトオフ法によって形成する。
【００３７】次に、素子劣化を防ぐため、ＳｉＮパッシ
ベーション膜を、半導体基板温度を３００℃程度に昇温
させたプラズマＣＶＤによって形成する。これにより３
００℃１時間の熱処理が加わることになる。その結果、
ゲート電極２０中のＴｉがゲート形成層１６中へ浸入
し、Ｔｉ浸入部２１が形成される。Ｔｉの浸入はショッ
トキー障壁層１５でほぼ停止し、それ以後変動すること
はなく、安定したショットキー界面が維持される。以
後、通常の工程、使用条件下においてピンチオフ電圧の
変動やドレイン電流の減少など素子特性が劣化すること
はない。
ベーション膜を、半導体基板温度を３００℃程度に昇温
させたプラズマＣＶＤによって形成する。これにより３
００℃１時間の熱処理が加わることになる。その結果、
ゲート電極２０中のＴｉがゲート形成層１６中へ浸入
し、Ｔｉ浸入部２１が形成される。Ｔｉの浸入はショッ
トキー障壁層１５でほぼ停止し、それ以後変動すること
はなく、安定したショットキー界面が維持される。以
後、通常の工程、使用条件下においてピンチオフ電圧の
変動やドレイン電流の減少など素子特性が劣化すること
はない。
【００３８】なお、本実施形態ではゲート形成層１６と
してＩｎ0.5Ｇａ0.5Ｐを用いたが、これに限定されるも
のではなく、Ｉｎ0.5Ｇａ0.5Ｐの代わりに、ＩｎxＧａ
1-xＰ（０．３≦ｘ≦０．７）を用いることもできる。
ここで組成比ｘは、臨界膜厚が１００オングストローム
以上の領域であり、ゲート形成層１６の形成工程やＴｉ
浸入部の形成工程において、制御性よく形成でき好適で
ある。また、ＩｎxＧａ1 -xＰの代わりに、Ｉｎy（Ａｌz
Ｇａ1-z）1-yＰ（０＜ｙ≦１）を用いることができる。
この場合、０＜ｚ≦０．３の範囲が実用的である。
してＩｎ0.5Ｇａ0.5Ｐを用いたが、これに限定されるも
のではなく、Ｉｎ0.5Ｇａ0.5Ｐの代わりに、ＩｎxＧａ
1-xＰ（０．３≦ｘ≦０．７）を用いることもできる。
ここで組成比ｘは、臨界膜厚が１００オングストローム
以上の領域であり、ゲート形成層１６の形成工程やＴｉ
浸入部の形成工程において、制御性よく形成でき好適で
ある。また、ＩｎxＧａ1 -xＰの代わりに、Ｉｎy（Ａｌz
Ｇａ1-z）1-yＰ（０＜ｙ≦１）を用いることができる。
この場合、０＜ｚ≦０．３の範囲が実用的である。
【００３９】また、本実施形態では、ショットキー障壁
層１５としてアンドープＡｌ0.22Ｇａ0.78Ａｓ層を用い
たが、このＡｌxxＧａ１−xxＡｓ層の組成比xxは、０＜
xx＜０．８５であればよい。このＡｌxxＧａ１−xxＡｓ
層の代わりにアンドープＧａＡｓ層等を用いてもよい。
層１５としてアンドープＡｌ0.22Ｇａ0.78Ａｓ層を用い
たが、このＡｌxxＧａ１−xxＡｓ層の組成比xxは、０＜
xx＜０．８５であればよい。このＡｌxxＧａ１−xxＡｓ
層の代わりにアンドープＧａＡｓ層等を用いてもよい。
【００４０】また、キャリア供給層１４としてｎ型Ｉｎ
0.5Ｇａ0.5Ｐ層を用いたが、このｎ型ＩｎyyＧａ1-yyＰ
層の組成比ｙｙは、０．３≦ｙｙ＜０．７であればよ
い。また、チャンネル層１３としてアンドープＩｎＧａ
Ａｓ層を用いたが、この代わりにアンドープＧａＡｓ層
等を用いてもよい。
0.5Ｇａ0.5Ｐ層を用いたが、このｎ型ＩｎyyＧａ1-yyＰ
層の組成比ｙｙは、０．３≦ｙｙ＜０．７であればよ
い。また、チャンネル層１３としてアンドープＩｎＧａ
Ａｓ層を用いたが、この代わりにアンドープＧａＡｓ層
等を用いてもよい。
【００４１】さらに、ゲート電極２０中のＴｉをＩｎＧ
ａＰ層中に浸入させる熱処理をＳｉＮプラズマＣＶＤ工
程と兼ねたが、別途Ｔｉ浸入のためだけの熱処理工程を
設けてもよい。この温度は、２５０℃乃至４５０℃であ
れば所期の効果が得られる。
ａＰ層中に浸入させる熱処理をＳｉＮプラズマＣＶＤ工
程と兼ねたが、別途Ｔｉ浸入のためだけの熱処理工程を
設けてもよい。この温度は、２５０℃乃至４５０℃であ
れば所期の効果が得られる。
【００４２】さらに、ゲート電極材料としてＴｉ／Ｐｔ
／Ａｕを用いたが、ＴｉＮ、ＴｉＷＮ、ＴｉＷ等のよう
にＴｉを含有する材料を用いればよい。
／Ａｕを用いたが、ＴｉＮ、ＴｉＷＮ、ＴｉＷ等のよう
にＴｉを含有する材料を用いればよい。
【００４３】［第２の実施形態］次に、本発明を電界効
果トランジスタに適用した第２の実施形態について説明
する。本実施形態においては、ｎ型ＧａＡｓ／アンドー
プＩｎＧａＡｓの二次元電子ガスを有する電界効果トラ
ンジスタを例にとって説明する。
果トランジスタに適用した第２の実施形態について説明
する。本実施形態においては、ｎ型ＧａＡｓ／アンドー
プＩｎＧａＡｓの二次元電子ガスを有する電界効果トラ
ンジスタを例にとって説明する。
【００４４】図３はＩｎＧａＰ層上にゲート電極が形成
された電界効果トランジスタ３０の断面図である。この
電界効果トランジスタ３０は、半絶縁性ＧａＡｓ基板３
１上に、厚さ５００ｎｍのアンドープＧａＡｓバッファ
層３２と、Ｓｉ濃度が１×１０18ｃｍ-3で厚さ５ｎｍの
ｎ型ＧａＡｓキャリア供給層３３と、厚さ１５ｎｍのア
ンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層３４と、厚さ
２５ｎｍのＡｌ0.7Ｇａ0.3Ａｓショットキー障壁層３５
と、これと格子整合して設けられた厚さ１０ｎｍのアン
ドープＩｎ0.5Ｇａ0.5Ｐゲート形成層３６を順次結晶成
長させた半導体基板上に、ソース電極３８、ドレイン電
極３９となるＡｕＧｅ／Ｎｉ／Ａｕからなるオーミック
電極と、ゲート形成層３６上にＴｉ／Ｐｔ／Ａｕからな
るゲート電極４０を有した構造となっている。３７はｎ
＋型イオン注入領域である。
された電界効果トランジスタ３０の断面図である。この
電界効果トランジスタ３０は、半絶縁性ＧａＡｓ基板３
１上に、厚さ５００ｎｍのアンドープＧａＡｓバッファ
層３２と、Ｓｉ濃度が１×１０18ｃｍ-3で厚さ５ｎｍの
ｎ型ＧａＡｓキャリア供給層３３と、厚さ１５ｎｍのア
ンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層３４と、厚さ
２５ｎｍのＡｌ0.7Ｇａ0.3Ａｓショットキー障壁層３５
と、これと格子整合して設けられた厚さ１０ｎｍのアン
ドープＩｎ0.5Ｇａ0.5Ｐゲート形成層３６を順次結晶成
長させた半導体基板上に、ソース電極３８、ドレイン電
極３９となるＡｕＧｅ／Ｎｉ／Ａｕからなるオーミック
電極と、ゲート形成層３６上にＴｉ／Ｐｔ／Ａｕからな
るゲート電極４０を有した構造となっている。３７はｎ
＋型イオン注入領域である。
【００４５】本実施形態の電界効果トランジスタ３０
は、以下のようにして製造できる。図４は、本発明の第
２の実施形態の電界効果トランジスタ３０の製造を工程
順に示す製造工程図である。
は、以下のようにして製造できる。図４は、本発明の第
２の実施形態の電界効果トランジスタ３０の製造を工程
順に示す製造工程図である。
【００４６】まず、図４(a)に示すように、半絶縁性Ｇ
ａＡｓ基板３１上に、厚さ５００ｎｍのアンドープＧａ
Ａｓバッファ層３２と、Ｓｉ濃度が１×１０18ｃｍ-3で
厚さ５ｎｍのｎ型ＧａＡｓキャリア供給層３３と、厚さ
１６ｎｍのアンドープＩｎ0. 2Ｇａ0.8Ａｓチャンネル層
３４と、厚さ２５ｎｍのＡｌ0.7Ｇａ0.3Ａｓショットキ
ー障壁層３５と、そのショットキー障壁層３５と格子整
合するよう厚さ１０ｎｍのアンドープＩｎ0.5Ｇａ0.5Ｐ
層３６を順次結晶成長させる。ここでゲート形成層３６
は、ショットキー障壁層３５の酸化を防止する働きもも
つ。
ａＡｓ基板３１上に、厚さ５００ｎｍのアンドープＧａ
Ａｓバッファ層３２と、Ｓｉ濃度が１×１０18ｃｍ-3で
厚さ５ｎｍのｎ型ＧａＡｓキャリア供給層３３と、厚さ
１６ｎｍのアンドープＩｎ0. 2Ｇａ0.8Ａｓチャンネル層
３４と、厚さ２５ｎｍのＡｌ0.7Ｇａ0.3Ａｓショットキ
ー障壁層３５と、そのショットキー障壁層３５と格子整
合するよう厚さ１０ｎｍのアンドープＩｎ0.5Ｇａ0.5Ｐ
層３６を順次結晶成長させる。ここでゲート形成層３６
は、ショットキー障壁層３５の酸化を防止する働きもも
つ。
【００４７】次に、図４(b)に示すように、ソース電極
形成部、ドレイン電極形成部の下層位置にＳｉ＋を加速
電圧１２０ｋｅＶ、ドーズ量２×１０13ｃｍ-2でイオン
注入を行った後、８５０℃で１分間熱処理することによ
り、高濃度ｎ型イオン注入領域３７を形成する。
形成部、ドレイン電極形成部の下層位置にＳｉ＋を加速
電圧１２０ｋｅＶ、ドーズ量２×１０13ｃｍ-2でイオン
注入を行った後、８５０℃で１分間熱処理することによ
り、高濃度ｎ型イオン注入領域３７を形成する。
【００４８】次に、トランジスタ動作領域外に、Ｂ＋を
加速電圧１７０ｋｅＶ、ドーズ量１×１０12ｃｍ-2でイ
オン注入することにより、素子間分離を行う。
加速電圧１７０ｋｅＶ、ドーズ量１×１０12ｃｍ-2でイ
オン注入することにより、素子間分離を行う。
【００４９】次に、図４(c)に示すように、半導体基板
側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ
（３００ｎｍ）からなるオーミック電極を、高濃度ｎ型
イオン注入領域３７の上にリフトオフ法によって形成
し、４００℃で１分間熱処理を行うことでソース電極３
８、ドレイン電極３９を形成する。
側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ
（３００ｎｍ）からなるオーミック電極を、高濃度ｎ型
イオン注入領域３７の上にリフトオフ法によって形成
し、４００℃で１分間熱処理を行うことでソース電極３
８、ドレイン電極３９を形成する。
【００５０】次に、図４(d)に示すように、ゲート形成
層３６上に半導体基板側よりＴｉ（１００ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）からなるゲート電極
４０をリフトオフ法によって形成する。
層３６上に半導体基板側よりＴｉ（１００ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）からなるゲート電極
４０をリフトオフ法によって形成する。
【００５１】次に、素子劣化を防ぐため、ＳｉＮパッシ
ベーション膜を、半導体基板温度３００℃程度に昇温さ
せたプラズマＣＶＤによって形成する。この昇温時、ゲ
ート電極４０中のＴｉがゲート形成層３６中へ浸入して
Ｔｉ浸入部４１が形成されるが、Ｔｉの浸入はＡｌＧａ
Ａｓショットキー障壁層３５上で停止し、それ以後変動
することはなく、安定したショットキー界面が維持され
る。以後、通常の工程、使用条件下においてピンチオフ
電圧の変動やドレイン電流の減少など素子特性が劣化す
ることはない。
ベーション膜を、半導体基板温度３００℃程度に昇温さ
せたプラズマＣＶＤによって形成する。この昇温時、ゲ
ート電極４０中のＴｉがゲート形成層３６中へ浸入して
Ｔｉ浸入部４１が形成されるが、Ｔｉの浸入はＡｌＧａ
Ａｓショットキー障壁層３５上で停止し、それ以後変動
することはなく、安定したショットキー界面が維持され
る。以後、通常の工程、使用条件下においてピンチオフ
電圧の変動やドレイン電流の減少など素子特性が劣化す
ることはない。
【００５２】なお、本実施形態ではゲート形成層３６と
してＩｎ0.5Ｇａ0.5Ｐを用いたが、これに限定されるも
のではなく、Ｉｎ0.5Ｇａ0.5Ｐの代わりに、ＩｎxＧａ
1-xＰ（０．３≦ｘ≦０．７）を用いることもできる。
ここで組成比ｘは、臨界膜厚が１００オングストローム
以上の領域であり、ゲート形成層３６の形成工程やＴｉ
浸入部の形成工程において、制御性よく形成でき好適で
ある。また、ＩｎxＧａ1 -xＰの代わりに、Ｉｎy（Ａｌz
Ｇａ1-z）1-yＰ（０＜ｙ≦１）を用いることができる。
この場合、０＜ｚ≦０．３の範囲が実用的である。
してＩｎ0.5Ｇａ0.5Ｐを用いたが、これに限定されるも
のではなく、Ｉｎ0.5Ｇａ0.5Ｐの代わりに、ＩｎxＧａ
1-xＰ（０．３≦ｘ≦０．７）を用いることもできる。
ここで組成比ｘは、臨界膜厚が１００オングストローム
以上の領域であり、ゲート形成層３６の形成工程やＴｉ
浸入部の形成工程において、制御性よく形成でき好適で
ある。また、ＩｎxＧａ1 -xＰの代わりに、Ｉｎy（Ａｌz
Ｇａ1-z）1-yＰ（０＜ｙ≦１）を用いることができる。
この場合、０＜ｚ≦０．３の範囲が実用的である。
【００５３】また、本実施形態では、ショットキー障壁
層３５としてアンドープＡｌ0.7Ｇａ0.3Ａｓ層を用いた
が、このＡｌxxＧａ１−xxＡｓ層の組成比xxは、０＜xx
＜０．８５であればい。このＡｌxxＧａ１−xxＡｓ層の
代わりにアンドープＧａＡｓ層等を用いてもよい。
層３５としてアンドープＡｌ0.7Ｇａ0.3Ａｓ層を用いた
が、このＡｌxxＧａ１−xxＡｓ層の組成比xxは、０＜xx
＜０．８５であればい。このＡｌxxＧａ１−xxＡｓ層の
代わりにアンドープＧａＡｓ層等を用いてもよい。
【００５４】また、キャリア供給層３３としてｎ型Ｇａ
Ａｓ層を用いたが、この代わりにｎ型ＡｌＧａＡｓ層や
ｎ型ＩｎＧａＰ層等を用いてもよい。また、チャンネル
層３４としてアンドープＩｎＧａＡｓ層を用いたが、こ
の代わりにアンドープＧａＡｓ層等を用いてもよい。
Ａｓ層を用いたが、この代わりにｎ型ＡｌＧａＡｓ層や
ｎ型ＩｎＧａＰ層等を用いてもよい。また、チャンネル
層３４としてアンドープＩｎＧａＡｓ層を用いたが、こ
の代わりにアンドープＧａＡｓ層等を用いてもよい。
【００５５】さらに、ゲート電極４０中のＴｉをＩｎＧ
ａＰ層中に浸入させる熱処理をＳｉＮプラズマＣＶＤ工
程と兼ねたが、別途Ｔｉ浸入のためだけの熱処理工程を
設けてもよい。この温度は、２５０℃乃至４５０℃であ
れば所期の効果が得られる。
ａＰ層中に浸入させる熱処理をＳｉＮプラズマＣＶＤ工
程と兼ねたが、別途Ｔｉ浸入のためだけの熱処理工程を
設けてもよい。この温度は、２５０℃乃至４５０℃であ
れば所期の効果が得られる。
【００５６】さらに、ゲート電極材料としてＴｉ／Ｐｔ
／Ａｕを用いたが、ＴｉＮ、ＴｉＷＮ、ＴｉＷ等のよう
にＴｉを含有する材料を用いればよい。
／Ａｕを用いたが、ＴｉＮ、ＴｉＷＮ、ＴｉＷ等のよう
にＴｉを含有する材料を用いればよい。
【００５７】［第３の実施形態］次に、本発明を電荷結
合素子に適用した第３の実施形態について説明する。本
実施形態においては、ｎ型ＡｌＧａＡｓ／アンドープＩ
ｎＧａＡｓの二次元電子ガスを有する３相駆動電荷結合
素子を例にとって説明する。
合素子に適用した第３の実施形態について説明する。本
実施形態においては、ｎ型ＡｌＧａＡｓ／アンドープＩ
ｎＧａＡｓの二次元電子ガスを有する３相駆動電荷結合
素子を例にとって説明する。
【００５８】図５はＩｎＧａＰ層上に電荷転送電極が形
成された電荷結合素子５０の断面図である。この電荷結
合素子５０は、半絶縁性ＧａＡｓ基板５１上に、これと
格子整合するようけられた厚さ５００ｎｍのアンドープ
ＧａＡｓバッファ層５２と、厚さ１５ｎｍのアンドープ
Ｉｎ0.2Ｇａ0.8Ａｓチャンネル層５３と、厚さ２０ｎｍ
でＳｉ濃度が１×１０18ｃｍ-3のｎ型Ａｌ0.22Ｇａ0.78
Ａｓキャリア供給層５４と、厚さ３０ｎｍのアンドープ
Ａｌ0.22Ｇａ0.78Ａｓショットキー障壁層５５と、これ
と格子整合して設けられた厚さ２０ｎｍのアンドープＩ
ｎ0.5Ｇａ0.5Ｐゲート形成層５６と、厚さ５０ｎｍでＳ
ｉ濃度が５×１０18ｃｍ-3のｎ型ＧａＡｓオーミックコ
ンタクト層５７を順次結晶成長させた半導体基板上に、
ＡｕＧｅ／Ｎｉ／Ａｕからなる電荷注入電極５８、電荷
取出電極５９と、電荷転送電極形成部のｎ型ＧａＡｓオ
ーミックコンタクト層５７を選択除去して露出したゲー
ト形成層５６上にＴｉ／Ｐｔ／Ａｕからなる電荷転送電
極６０を有した構造となつている。
成された電荷結合素子５０の断面図である。この電荷結
合素子５０は、半絶縁性ＧａＡｓ基板５１上に、これと
格子整合するようけられた厚さ５００ｎｍのアンドープ
ＧａＡｓバッファ層５２と、厚さ１５ｎｍのアンドープ
Ｉｎ0.2Ｇａ0.8Ａｓチャンネル層５３と、厚さ２０ｎｍ
でＳｉ濃度が１×１０18ｃｍ-3のｎ型Ａｌ0.22Ｇａ0.78
Ａｓキャリア供給層５４と、厚さ３０ｎｍのアンドープ
Ａｌ0.22Ｇａ0.78Ａｓショットキー障壁層５５と、これ
と格子整合して設けられた厚さ２０ｎｍのアンドープＩ
ｎ0.5Ｇａ0.5Ｐゲート形成層５６と、厚さ５０ｎｍでＳ
ｉ濃度が５×１０18ｃｍ-3のｎ型ＧａＡｓオーミックコ
ンタクト層５７を順次結晶成長させた半導体基板上に、
ＡｕＧｅ／Ｎｉ／Ａｕからなる電荷注入電極５８、電荷
取出電極５９と、電荷転送電極形成部のｎ型ＧａＡｓオ
ーミックコンタクト層５７を選択除去して露出したゲー
ト形成層５６上にＴｉ／Ｐｔ／Ａｕからなる電荷転送電
極６０を有した構造となつている。
【００５９】本実施形態の電荷結合素子５０は、以下の
ようにして製造できる。図６は、本実施形態の電荷結合
素子５０の製造を工程順に示す製造工程図である。
ようにして製造できる。図６は、本実施形態の電荷結合
素子５０の製造を工程順に示す製造工程図である。
【００６０】まず、図６(a)に示すように、半絶縁性Ｇ
ａＡｓ基板５１上に、これと格子整合するよう厚さ５０
０ｎｍのアンドープＧａＡｓバッファ層５２と、厚さ１
５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層５
３と、厚さ２０ｎｍでＳｉ濃度が１×１０18ｃｍ-3のｎ
型Ａｌ0.22Ｇａ0.78Ａｓキャリア供給層５４と、厚さ３
０ｎｍのアンドープＡｌ0.22Ｇａ0.78Ａｓショットキー
障壁層５５と、そのショットキー障壁層５５と格子整合
するよう厚さ２０ｎｍのアンドープＩｎ0.5Ｇａ0.5Ｐゲ
ート形成層５６と、そのゲート形成層５６と格子整合す
るよう厚さ５０ｎｍでＳｉ濃度が５×１０18ｃｍ-3のｎ
型ＧａＡｓオーミックコンタクト層５７を順次結晶成長
させる。
ａＡｓ基板５１上に、これと格子整合するよう厚さ５０
０ｎｍのアンドープＧａＡｓバッファ層５２と、厚さ１
５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層５
３と、厚さ２０ｎｍでＳｉ濃度が１×１０18ｃｍ-3のｎ
型Ａｌ0.22Ｇａ0.78Ａｓキャリア供給層５４と、厚さ３
０ｎｍのアンドープＡｌ0.22Ｇａ0.78Ａｓショットキー
障壁層５５と、そのショットキー障壁層５５と格子整合
するよう厚さ２０ｎｍのアンドープＩｎ0.5Ｇａ0.5Ｐゲ
ート形成層５６と、そのゲート形成層５６と格子整合す
るよう厚さ５０ｎｍでＳｉ濃度が５×１０18ｃｍ-3のｎ
型ＧａＡｓオーミックコンタクト層５７を順次結晶成長
させる。
【００６１】次に、電荷結合素子動作領域外に、Ｂ＋を
加速電圧１７０ｋｅＶ、ドーズ量１×１０12ｃｍ-2でイ
オン注入することにより、素子間分離を行う。
加速電圧１７０ｋｅＶ、ドーズ量１×１０12ｃｍ-2でイ
オン注入することにより、素子間分離を行う。
【００６２】次に、図６(b)に示すように、半導体基板
側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ
（３００ｎｍ）からなるオーミック電極を、オーミック
コンタクト層５７上にリフトオフ法によって形成し、４
００℃で１分間熱処理を行うことで電荷注入電極５８、
電荷取出電極５９を形成する。
側よりＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ
（３００ｎｍ）からなるオーミック電極を、オーミック
コンタクト層５７上にリフトオフ法によって形成し、４
００℃で１分間熱処理を行うことで電荷注入電極５８、
電荷取出電極５９を形成する。
【００６３】次に、図６(c)に示すように、電荷注入電
極５８、電荷取出電極５９の部分以外の基板表面をフォ
トレジスト６２でコートした後、オーミックコンタクト
層５７をクエン酸と過酸化水素水との混合選択エッチン
グ溶液を用いて選択除去する。ここで、オーミックコン
タクト層５７をエッチングするとき、クエン酸と過酸化
水素水との混合選択エッチング溶液を用いると選択比２
００以上で精度良くエッチングを行うことができる。
極５８、電荷取出電極５９の部分以外の基板表面をフォ
トレジスト６２でコートした後、オーミックコンタクト
層５７をクエン酸と過酸化水素水との混合選択エッチン
グ溶液を用いて選択除去する。ここで、オーミックコン
タクト層５７をエッチングするとき、クエン酸と過酸化
水素水との混合選択エッチング溶液を用いると選択比２
００以上で精度良くエッチングを行うことができる。
【００６４】次に、図６(d)に示すように、ゲート形成
層５６上に半導体基板側よりＴｉ（１５０ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）からなる電荷転送電
極６０をリフトオフ法によって形成する。
層５６上に半導体基板側よりＴｉ（１５０ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）からなる電荷転送電
極６０をリフトオフ法によって形成する。
【００６５】次に、半導体基板を３８０℃で約１時間熱
処理する。これにより、電荷転送電極６０中のＴｉがゲ
ート形成層５６中へ浸入してＴｉ浸入部６１が形成され
るが、電荷転送電極６０の並び方向へは電荷転送電極間
距離を縮めるようにＴｉが浸入し、基板積層方向へはシ
ョットキー障壁層５５上でそのＴｉの浸入が停止し安定
したショットキー界面が形成される。
処理する。これにより、電荷転送電極６０中のＴｉがゲ
ート形成層５６中へ浸入してＴｉ浸入部６１が形成され
るが、電荷転送電極６０の並び方向へは電荷転送電極間
距離を縮めるようにＴｉが浸入し、基板積層方向へはシ
ョットキー障壁層５５上でそのＴｉの浸入が停止し安定
したショットキー界面が形成される。
【００６６】電荷転送電極の並びの方向へのＴｉ浸入に
より、電荷転送電極間距離がフォトリソグラフィーの限
界を越えて微細化される。一方、基板積層方向のＴｉ浸
入は、ショットキー障壁層５５上で停止し、ピンチオフ
電圧を電荷転送電極間距離とは独立に制御することがで
きる。
より、電荷転送電極間距離がフォトリソグラフィーの限
界を越えて微細化される。一方、基板積層方向のＴｉ浸
入は、ショットキー障壁層５５上で停止し、ピンチオフ
電圧を電荷転送電極間距離とは独立に制御することがで
きる。
【００６７】なお、本実施形態では、ゲート形成層５６
としてＩｎ0.5Ｇａ0.5Ｐを用いたが、これに限定される
ものではなく、Ｉｎ0.5Ｇａ0.5Ｐの代わりに、ＩｎxＧ
ａ1-xＰ（０．３≦ｘ≦０．７）を用いることもでき
る。ここで組成比ｘは、臨界膜厚が１００オングストロ
ーム以上の領域であり、ゲート形成層１６の形成工程や
Ｔｉ浸入部の形成工程において、制御性よく形成でき好
適である。また、ＩｎxＧａ1-xＰの代わりに、Ｉｎ
y（ＡｌzＧａ1-z）1-yＰ（０＜ｙ≦１）を用いることが
できる。この場合、０＜ｚ≦０．３の範囲が実用的であ
る。
としてＩｎ0.5Ｇａ0.5Ｐを用いたが、これに限定される
ものではなく、Ｉｎ0.5Ｇａ0.5Ｐの代わりに、ＩｎxＧ
ａ1-xＰ（０．３≦ｘ≦０．７）を用いることもでき
る。ここで組成比ｘは、臨界膜厚が１００オングストロ
ーム以上の領域であり、ゲート形成層１６の形成工程や
Ｔｉ浸入部の形成工程において、制御性よく形成でき好
適である。また、ＩｎxＧａ1-xＰの代わりに、Ｉｎ
y（ＡｌzＧａ1-z）1-yＰ（０＜ｙ≦１）を用いることが
できる。この場合、０＜ｚ≦０．３の範囲が実用的であ
る。
【００６８】また、ショットキー障壁層５５としてアン
ドープＡｌ0.22Ｇａ0.78Ａｓ層を用いたが、このＡｌxx
Ｇａ１−xxＡｓ層の組成比xxは、０＜xx＜０．８５であ
ればい。このＡｌxxＧａ１−xxＡｓ層の代わりにアンド
ープＧａＡｓ層等を用いてもよい。
ドープＡｌ0.22Ｇａ0.78Ａｓ層を用いたが、このＡｌxx
Ｇａ１−xxＡｓ層の組成比xxは、０＜xx＜０．８５であ
ればい。このＡｌxxＧａ１−xxＡｓ層の代わりにアンド
ープＧａＡｓ層等を用いてもよい。
【００６９】また、キャリア供給層５４としてｎ型Ａｌ
0.22Ｇａ0.78Ａｓ層を用いたが、このｎ型ＡｌyyyＧａ
1-yyyＡｓ層の組成比yyyは、０＜yyy＜０．３０であれ
ばよい。また、このｎ型ＡｌyyyＧａ1-yyyＡｓ層の代わ
りにｎ型ＩｎyyＧａ1-yyＰ層やｎ型ＧａＡｓ層等を用い
てもよい。ｎ型ＩｎyyＧａ1-yyＰ層の組成比yyは、０．
３≦yy≦０．７であればよい。また、チャンネル層５３
としてアンドープＩｎＧａＡｓ層を用いたが、この代わ
りにアンドープＧａＡｓ層等を用いてもよい。
0.22Ｇａ0.78Ａｓ層を用いたが、このｎ型ＡｌyyyＧａ
1-yyyＡｓ層の組成比yyyは、０＜yyy＜０．３０であれ
ばよい。また、このｎ型ＡｌyyyＧａ1-yyyＡｓ層の代わ
りにｎ型ＩｎyyＧａ1-yyＰ層やｎ型ＧａＡｓ層等を用い
てもよい。ｎ型ＩｎyyＧａ1-yyＰ層の組成比yyは、０．
３≦yy≦０．７であればよい。また、チャンネル層５３
としてアンドープＩｎＧａＡｓ層を用いたが、この代わ
りにアンドープＧａＡｓ層等を用いてもよい。
【００７０】さらに、電荷転送電極材料としてＴｉ／Ｐ
ｔ／Ａｕを用いたが、ＴｉＮ、ＴｉＷＮ、ＴｉＷ等のよ
うにＴｉを含有する材料を用いればよい。
ｔ／Ａｕを用いたが、ＴｉＮ、ＴｉＷＮ、ＴｉＷ等のよ
うにＴｉを含有する材料を用いればよい。
【００７１】さらに、電荷転送電極６０中のＴｉをゲー
ト形成層５６中に浸入させる熱処理の温度は、２５０℃
乃至４５０℃であれば所期の効果が得られる。
ト形成層５６中に浸入させる熱処理の温度は、２５０℃
乃至４５０℃であれば所期の効果が得られる。
【００７２】さらに、本実施形態では、ｎ型ＡｌＧａＡ
ｓ／アンドープＩｎＧａＡｓの二次元電子ガスを有する
半導体基板を用いたが、ｎ型ＧａＡｓチャンネル層等を
用いても良い。
ｓ／アンドープＩｎＧａＡｓの二次元電子ガスを有する
半導体基板を用いたが、ｎ型ＧａＡｓチャンネル層等を
用いても良い。
【００７３】
【発明の効果】以上から本発明によれば、熱処理時に電
極中のＴｉのＩｎＧａＰ層又はＩｎＡｌＧａＰ層中への
浸入が制御可能になり、熱的に安定なショットキー障壁
部を形成することができる。この結果、これを電界効果
トランジスタのゲート電極部に適用したとき、熱処理時
におこるショットキー界面の移動によるピンチオフ電圧
の変動やドレイン電流の減少など素子特性の劣化を招く
ことが無いため、高品質の電界効果トランジスタを実現
することができる。
極中のＴｉのＩｎＧａＰ層又はＩｎＡｌＧａＰ層中への
浸入が制御可能になり、熱的に安定なショットキー障壁
部を形成することができる。この結果、これを電界効果
トランジスタのゲート電極部に適用したとき、熱処理時
におこるショットキー界面の移動によるピンチオフ電圧
の変動やドレイン電流の減少など素子特性の劣化を招く
ことが無いため、高品質の電界効果トランジスタを実現
することができる。
【００７４】また、電荷結合素子の電荷転送電極部に適
用したとき、電荷転送電極中のＴｉが電荷転送電極の並
び方向には電荷転送電極間距離を縮めるように浸入し、
基板積層方向にはＩｎＧａＰ層／ショットキー障壁層界
面又はＩｎＡｌＧａＰ層／ショットキー障壁層界面上で
Ｔｉの浸入を停止させてショットキー接合させるので、
ピンチオフ電圧を一定に制御したまま、転送電極間距離
をフォトリソグラフィーによる微細化限界を越えて微細
化することができ、転送効率や高速動作特性にすぐれた
電荷結合素子を得ることができる。
用したとき、電荷転送電極中のＴｉが電荷転送電極の並
び方向には電荷転送電極間距離を縮めるように浸入し、
基板積層方向にはＩｎＧａＰ層／ショットキー障壁層界
面又はＩｎＡｌＧａＰ層／ショットキー障壁層界面上で
Ｔｉの浸入を停止させてショットキー接合させるので、
ピンチオフ電圧を一定に制御したまま、転送電極間距離
をフォトリソグラフィーによる微細化限界を越えて微細
化することができ、転送効率や高速動作特性にすぐれた
電荷結合素子を得ることができる。
【００７５】また、電界効果トランジスタ、電荷結合素
子のいずれに適用したときでも、ＩｎＧａＰゲート形成
層の直上にｎ型ＧａＡｓオーミクコンタクト層があると
き、ＧａＡｓとＩｎＧａＰ又はＩｎＡｌＧａＰとの高選
択エッチングを用いたｎ型ＧａＡｓオーミクコンタクト
層の除去工程を利用することができ、信頼性が高く高周
波特性にすぐれた半導体装置を高い歩留まりで得ること
ができる。
子のいずれに適用したときでも、ＩｎＧａＰゲート形成
層の直上にｎ型ＧａＡｓオーミクコンタクト層があると
き、ＧａＡｓとＩｎＧａＰ又はＩｎＡｌＧａＰとの高選
択エッチングを用いたｎ型ＧａＡｓオーミクコンタクト
層の除去工程を利用することができ、信頼性が高く高周
波特性にすぐれた半導体装置を高い歩留まりで得ること
ができる。
【図１】 本発明の第１の実施形態の電界効果トランジ
スタの断面図である。
スタの断面図である。
【図２】 図１の電界効果トランジスタの製造工程図で
ある。
ある。
【図３】 本発明の第２の実施形態の電界効果トランジ
スタの断面図である。
スタの断面図である。
【図４】 図３の電界効果トランジスタの製造工程図で
ある。
ある。
【図５】 本発明の第３の実施形態の電荷結合素子の断
面図である。
面図である。
【図６】 図５の電荷結合素子の製造工程図である。
【図７】 従来の電界効果トランジスタの断面図であ
る。
る。
【図８】 図７の電界効果トランジスタの製造工程図で
ある。
ある。
【図９】 従来の電荷結合素子の断面図である。
【図１０】 図９の電荷結合素子の製造工程図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/778 Ｈ０１Ｌ 29/80 Ｈ
29/812
(72)発明者 杉山 隆啓
埼玉県上福岡市福岡２丁目１番１号 新日
本無線株式会社川越製作所内
Ｆターム(参考） 4M104 AA04 BB11 BB14 BB15 BB30
BB36 CC03 GG12 GG17
4M118 BA22 DA04 EA04
5F102 GB01 GC01 GD01 GJ05 GK05
GL04 GM06 GM08 GN04 GN05
GN08 GQ01 GQ02 GR04 GR10
GS02 GT03 GV08 HC01 HC07
HC15 HC19 HC21
Claims (8)
- 【請求項１】半導体基板上に複数の半導体層が形成さ
れ、該複数の半導体層の内のＩｎＧａＰ層 又はＩｎＡ
ｌＧａＰ層上にＴｉを含む電極が形成された半導体装置
において、 前記ＩｎＧａＰ層又はＩｎＡｌＧａＰ層の直下に、Ｇａ
Ａｓショットキー障壁層又はＡｌＧａＡｓショットキー
障壁層が形成され、 前記電極中のＴｉの前記ＩｎＧａＰ層又はＩｎＡｌＧａ
Ｐ層への浸入が、前記ショットキー障壁層で略停止して
いることを特徴とする半導体装置。 - 【請求項２】請求項１において、 前記電極をゲート電極とし、前記ＩｎＧａＰ層又はＩｎ
ＡｌＧａＰ層上に前記ゲート電極を挟むように第１、第
２のオーミックコンタクト層が形成され、該第１のオー
ミックコンタクト層の上にソース電極が形成され、前記
第２のオーミックコンタクト層の上にドレイン電極が形
成されていることを特徴とする半導体装置。 - 【請求項３】請求項１において、 前記電極をゲート電極とし、前記ＩｎＧａＰ層又はＩｎ
ＡｌＧａＰ層から下層にかけて前記ゲート電極を挟むよ
うに第１、第２のイオン注入領域が形成され、該第１の
イオン注入領域の上にソース電極が形成され、前記第２
のイオン注入領域の上にドレイン電極が形成されている
ことを特徴とする半導体装置。 - 【請求項４】請求項１において、 前記電極を電荷転送電極とし、該電荷転送電極が一列に
複数並んで形成され、前記ＩｎＧａＰ層又はＩｎＡｌＧ
ａＰ層の上に前記複数の電荷転送電極を挟むように第
１、第２のオーミックコンタクト層が形成され、該第１
のオーミックコンタクト層の上に電荷注入電極が形成さ
れ、前記第２のオーミックコンタクト層の上に電荷取出
電極が形成されていることを特徴とする半導体装置。 - 【請求項５】請求項４において、 前記電荷転送電極中のＴｉの前記ＩｎＧａＰ層又はＩｎ
ＡｌＧａＰ層への浸入が、前記電荷転送電極の間隔を狭
めるように行われていることを特徴とする半導体装置。 - 【請求項６】請求項１、２、３、４又は５において、 前記ＡｌＧａＡｓショットキー障壁層がＡｌxxＧａ1-xx
Ａｓであり、組成比xxが０＜xx＜０．８５であることを
特徴とする半導体装置。 - 【請求項７】半導体基板上に形成された半導体層の上に
ＧａＡｓ層又はＡｌＧａＡｓ層をショットキー障壁層と
して形成し、該ショットキー障壁層の上に直接ＩｎＧａ
Ｐ層又はＩｎＡｌＧａＰ層を形成し、該ＩｎＧａＰ層又
はＩｎＡｌＧａＰ層の上に直接Ｔｉを含む電極を形成す
る半導体装置の製造方法であって、 前記ショットキー障壁層の上に前記ＩｎＧａＰ層又はＩ
ｎＡｌＧａＰ層を形成した後、前記ＩｎＧａＰ層又はＩ
ｎＡｌＧａＰ層上に前記電極を形成し、その後に２５０
℃乃至４５０℃の温度で熱処理を行い、前記Ｔｉを前記
ＩｎＧａＰ層又はＩｎＡｌＧａＰ層へ浸入させ、前記シ
ョットキー障壁層に接触させることを特徴とする半導体
装置の製造方法。 - 【請求項８】請求項７において、 前記熱処理は、前記Ｔｉが前記ショットキー障壁層に接
触し、前記浸入が略停止した後も継続して行い、前記Ｔ
ｉを前記ＩｎＧａＰ層又はＩｎＡｌＧａＰ層へ浸入させ
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001399108A JP2003197558A (ja) | 2001-12-28 | 2001-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001399108A JP2003197558A (ja) | 2001-12-28 | 2001-12-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197558A true JP2003197558A (ja) | 2003-07-11 |
Family
ID=27604270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001399108A Pending JP2003197558A (ja) | 2001-12-28 | 2001-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197558A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006033167A1 (en) * | 2004-09-24 | 2006-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2008135528A (ja) * | 2006-11-28 | 2008-06-12 | New Japan Radio Co Ltd | 電荷結合素子およびその製造方法 |
| JP2009054842A (ja) * | 2007-08-28 | 2009-03-12 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
-
2001
- 2001-12-28 JP JP2001399108A patent/JP2003197558A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006033167A1 (en) * | 2004-09-24 | 2006-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2008135528A (ja) * | 2006-11-28 | 2008-06-12 | New Japan Radio Co Ltd | 電荷結合素子およびその製造方法 |
| JP2009054842A (ja) * | 2007-08-28 | 2009-03-12 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
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