JP2003197164A - 全固体電池内蔵型半導体装置 - Google Patents
全固体電池内蔵型半導体装置Info
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- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Abstract
(57)【要約】
【課題】全固体電池の厚みの増大が招くパッケージ厚み
の増大がなく、電子機器の小型化や薄型化を実現できる
全固体電池内蔵型半導体装置を提供する。 【解決手段】基板ａに半導体チップｆおよび全固体電池
ｈを搭載した全固体電池内蔵型半導体装置であって、基
板ａのバンプｂが形成される基板裏面におけるバンプｂ
が形成されない領域に全固体電池ｈが形成されている。
また、基板ａのバンプｂが形成される基板裏面における
バンプｂが形成されない領域に凹部が形成され、その凹
部に全固体電池ｈを形成してもよい。基板ａの半導体チ
ップｆが設置される基板表面に凹部が形成され、その凹
部に全固体電池が形成され、この上に半導体チップｆが
積載されてもよい。
の増大がなく、電子機器の小型化や薄型化を実現できる
全固体電池内蔵型半導体装置を提供する。 【解決手段】基板ａに半導体チップｆおよび全固体電池
ｈを搭載した全固体電池内蔵型半導体装置であって、基
板ａのバンプｂが形成される基板裏面におけるバンプｂ
が形成されない領域に全固体電池ｈが形成されている。
また、基板ａのバンプｂが形成される基板裏面における
バンプｂが形成されない領域に凹部が形成され、その凹
部に全固体電池ｈを形成してもよい。基板ａの半導体チ
ップｆが設置される基板表面に凹部が形成され、その凹
部に全固体電池が形成され、この上に半導体チップｆが
積載されてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、全固体電池を有す
る半導体装置に係り、特に半導体装置と全固体電池を一
体化した全固体電池内蔵型半導体装置に関するものであ
る。
る半導体装置に係り、特に半導体装置と全固体電池を一
体化した全固体電池内蔵型半導体装置に関するものであ
る。
【０００２】
【従来の技術】近年、システムＬＳＩ戦略のひとつにパ
ッケージ技術を駆使したシステムインパッケージがあ
る。システムインパッケージは一つのパッケージの中
で、既存の半導体チップを組み合わせて高密度に接続す
るパッケージングであり、電子機器の小型化に大きく寄
与しつつある。
ッケージ技術を駆使したシステムインパッケージがあ
る。システムインパッケージは一つのパッケージの中
で、既存の半導体チップを組み合わせて高密度に接続す
るパッケージングであり、電子機器の小型化に大きく寄
与しつつある。
【０００３】しかし電池については縮小化が遅れてお
り、急激に進みつつある電子機器の小型化の妨げになり
つつある。
り、急激に進みつつある電子機器の小型化の妨げになり
つつある。
【０００４】そこで従来から固体電解質を用いた二次電
池が注目されており、固体であるがゆえにスパッタリン
グ法、蒸着法、ＣＶＤ法等による薄膜形成が可能とな
り、電池の薄型化が図られている（例えば特開平１０−
２８４１３０、特開昭５９−６０８６６）。この全固体
電池を半導体チップと組合せ、システムインパッケージ
により一体化することで、急激に進みつつある電子機器
の小型化に対応できる（例えば特開昭６１−２５５０３
３、特許第１６８９４２２号、特開昭６１−１６４２５
７）。
池が注目されており、固体であるがゆえにスパッタリン
グ法、蒸着法、ＣＶＤ法等による薄膜形成が可能とな
り、電池の薄型化が図られている（例えば特開平１０−
２８４１３０、特開昭５９−６０８６６）。この全固体
電池を半導体チップと組合せ、システムインパッケージ
により一体化することで、急激に進みつつある電子機器
の小型化に対応できる（例えば特開昭６１−２５５０３
３、特許第１６８９４２２号、特開昭６１−１６４２５
７）。
【０００５】
【発明が解決しようとする課題】ところが、限られた面
積で全固体電池の容量を増やすためには、電池厚みの増
大が避けられず、システムインパッケージへの組み込み
一体化も、その価値が失われることになり兼ねないとい
う問題点がある。つまり、全固体電池の厚み増大が招く
パッケージ厚みの増大により、電子機器の小型化が妨げ
られることになる。
積で全固体電池の容量を増やすためには、電池厚みの増
大が避けられず、システムインパッケージへの組み込み
一体化も、その価値が失われることになり兼ねないとい
う問題点がある。つまり、全固体電池の厚み増大が招く
パッケージ厚みの増大により、電子機器の小型化が妨げ
られることになる。
【０００６】以上のように、小型化や薄型化が可能な全
固体電池でも容量アップとなると、電池厚みの増大を招
き、システムインパッケージによる半導体チップとの一
体化も、その価値が薄れることになる。
固体電池でも容量アップとなると、電池厚みの増大を招
き、システムインパッケージによる半導体チップとの一
体化も、その価値が薄れることになる。
【０００７】本発明は、このような課題を払拭すること
ができ、全固体電池の厚みの増大が招くパッケージ厚み
の増大がなく、電子機器の小型化や薄型化を実現するこ
とができる全固体電池内蔵型半導体装置を提供すること
を目的とする。
ができ、全固体電池の厚みの増大が招くパッケージ厚み
の増大がなく、電子機器の小型化や薄型化を実現するこ
とができる全固体電池内蔵型半導体装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の全固体電
池内蔵型半導体装置は、基板に半導体チップおよび全固
体電池を搭載した全固体電池内蔵型半導体装置であっ
て、前記基板のバンプが形成される基板裏面における前
記バンプが形成されない領域に前記全固体電池が形成さ
れていることを特徴とするものである。
池内蔵型半導体装置は、基板に半導体チップおよび全固
体電池を搭載した全固体電池内蔵型半導体装置であっ
て、前記基板のバンプが形成される基板裏面における前
記バンプが形成されない領域に前記全固体電池が形成さ
れていることを特徴とするものである。
【０００９】請求項１記載の全固体電池内蔵型半導体装
置によれば、全固体電池の厚み増大が招くパッケージ厚
みの増大を抑え、電子機器の小型化や薄型化を実現する
ことができる。
置によれば、全固体電池の厚み増大が招くパッケージ厚
みの増大を抑え、電子機器の小型化や薄型化を実現する
ことができる。
【００１０】請求項２記載の全固体電池内蔵型半導体装
置は、基板に半導体チップおよび全固体電池を搭載した
全固体電池内蔵型半導体装置であって、前記基板のバン
プが形成される基板裏面における前記バンプが形成され
ない領域に凹部が形成され、その凹部に前記全固体電池
が形成されていることを特徴とするものである。
置は、基板に半導体チップおよび全固体電池を搭載した
全固体電池内蔵型半導体装置であって、前記基板のバン
プが形成される基板裏面における前記バンプが形成され
ない領域に凹部が形成され、その凹部に前記全固体電池
が形成されていることを特徴とするものである。
【００１１】請求項２記載の全固体電池内蔵型半導体装
置によれば、請求項１よりもさらに薄型化を実現でき
る。
置によれば、請求項１よりもさらに薄型化を実現でき
る。
【００１２】請求項３記載の全固体電池内蔵型半導体装
置は、基板の半導体チップが設置される基板表面に凹部
が形成され、その凹部に全固体電池が形成され、この上
に前記半導体チップが積載されていることを特徴とする
ものである。
置は、基板の半導体チップが設置される基板表面に凹部
が形成され、その凹部に全固体電池が形成され、この上
に前記半導体チップが積載されていることを特徴とする
ものである。
【００１３】請求項３記載の全固体電池内蔵型半導体装
置によれば、請求項２と同様な効果がある。
置によれば、請求項２と同様な効果がある。
【００１４】請求項４記載の全固体電池内蔵型半導体装
置は、リードフレーム内のダイマウントリードの表面に
凹部が形成され、その凹部に全固体電池が形成され、こ
の上に半導体装置が積載されていることを特徴とするも
のである。
置は、リードフレーム内のダイマウントリードの表面に
凹部が形成され、その凹部に全固体電池が形成され、こ
の上に半導体装置が積載されていることを特徴とするも
のである。
【００１５】請求項４記載の全固体電池内蔵型半導体装
置によれば、請求項２と同様な効果がある。
置によれば、請求項２と同様な効果がある。
【００１６】請求項５記載の全固体電池内蔵型半導体装
置は、請求項２、請求項３または請求項４において、凹
部の深さが、全固体電池の厚みの０．３〜１倍以下であ
る。
置は、請求項２、請求項３または請求項４において、凹
部の深さが、全固体電池の厚みの０．３〜１倍以下であ
る。
【００１７】請求項５記載の全固体電池内蔵型半導体装
置によれば、請求項２と同様な効果がある。
置によれば、請求項２と同様な効果がある。
【００１８】請求項６記載の全固体電池内蔵型半導体装
置は、請求項１において、全固体電池の厚みが、金属バ
ンプの０．９倍以下である。
置は、請求項１において、全固体電池の厚みが、金属バ
ンプの０．９倍以下である。
【００１９】請求項６記載の全固体電池内蔵型半導体装
置によれば、請求項１よりもさらに薄型化が可能とな
る。
置によれば、請求項１よりもさらに薄型化が可能とな
る。
【００２０】請求項７記載の全固体電池内蔵型半導体装
置は、請求項１、請求項２または請求項３において、基
板が、樹脂基板、セラミック基板、ガラス基板である。
置は、請求項１、請求項２または請求項３において、基
板が、樹脂基板、セラミック基板、ガラス基板である。
【００２１】請求項７記載の全固体電池内蔵型半導体装
置によれば、請求項１、請求項２または請求項３と同様
な効果がある。
置によれば、請求項１、請求項２または請求項３と同様
な効果がある。
【００２２】
【発明の実施の形態】以下、本発明を添付図面に基づい
て説明する。図１に請求項１に記載の発明に係る、第１
の実施の形態の全固体電池内蔵型半導体装置の構成断面
図を示す。
て説明する。図１に請求項１に記載の発明に係る、第１
の実施の形態の全固体電池内蔵型半導体装置の構成断面
図を示す。
【００２３】この第１の実施の形態は、バンプタイプの
パッケージ基板ａの裏面側の例えば金属バンプｂが形成
されていない領域に全固体電池ｈを形成しており、パッ
ケージ基板ａの表面側に半導体チップｆが積載され、基
板パッドｄと金属バンプｂはスルーホールｃを介して電
気的導通が有り、全固体電池ｈはスルーホールｃを介し
て基板パッドｄと電気的導通があり、半導体チップｆは
金属ワイヤｅにより基板パッドｄと接続され、オーバー
コート樹脂ｇによりパッケージされて全固体電池ｈと半
導体チップｆが一体化することを特徴とする全固体電池
内蔵型半導体装置である。
パッケージ基板ａの裏面側の例えば金属バンプｂが形成
されていない領域に全固体電池ｈを形成しており、パッ
ケージ基板ａの表面側に半導体チップｆが積載され、基
板パッドｄと金属バンプｂはスルーホールｃを介して電
気的導通が有り、全固体電池ｈはスルーホールｃを介し
て基板パッドｄと電気的導通があり、半導体チップｆは
金属ワイヤｅにより基板パッドｄと接続され、オーバー
コート樹脂ｇによりパッケージされて全固体電池ｈと半
導体チップｆが一体化することを特徴とする全固体電池
内蔵型半導体装置である。
【００２４】この半導体装置によれば、全固体電池ｈが
パッケージ基板ａに貼り付けられ、半導体チップｆと同
一のパッケージに組み込まれた一体化構造となるため、
コンパクトな電池と半導体チップのシステム化が可能に
なる（図１）。
パッケージ基板ａに貼り付けられ、半導体チップｆと同
一のパッケージに組み込まれた一体化構造となるため、
コンパクトな電池と半導体チップのシステム化が可能に
なる（図１）。
【００２５】図２は、請求項２に記載の発明に係る、第
２の実施の形態の全固体電池内蔵型半導体装置の構成を
示す断面図である。この第２の実施の形態は、バンプタ
イプのパッケージ基板ａの裏面側の例えば金属バンプｂ
が形成されていない領域に例えば凹状の溝からなる凹部
ｐを形成して、そこに全固体電池ｈを形成しており、パ
ッケージ基板ａの表面側に半導体チップｆが積載され、
基板パッドｄと金属バンプｂはスルーホールｃを介して
電気的導通が有り、全固体電池ｈはスルーホールｃを介
して基板パッドｄと電気的導通があり、半導体チップｆ
は金属ワイヤｅにより基板パッドｄと接続され、オーバ
ーコート樹脂ｇによりパッケージされて全固体電池ｈと
半導体チップｆが一体化することを特徴とする全固体電
池内蔵型半導体装置である。
２の実施の形態の全固体電池内蔵型半導体装置の構成を
示す断面図である。この第２の実施の形態は、バンプタ
イプのパッケージ基板ａの裏面側の例えば金属バンプｂ
が形成されていない領域に例えば凹状の溝からなる凹部
ｐを形成して、そこに全固体電池ｈを形成しており、パ
ッケージ基板ａの表面側に半導体チップｆが積載され、
基板パッドｄと金属バンプｂはスルーホールｃを介して
電気的導通が有り、全固体電池ｈはスルーホールｃを介
して基板パッドｄと電気的導通があり、半導体チップｆ
は金属ワイヤｅにより基板パッドｄと接続され、オーバ
ーコート樹脂ｇによりパッケージされて全固体電池ｈと
半導体チップｆが一体化することを特徴とする全固体電
池内蔵型半導体装置である。
【００２６】この半導体装置によれば、全固体電池ｈが
パッケージ基板ａに埋め込まれ、半導体チップｆと同一
のパッケージに組み込まれた一体化構造となるため、コ
ンパクトな電池と半導体チップのシステム化が可能にな
る（図２）。
パッケージ基板ａに埋め込まれ、半導体チップｆと同一
のパッケージに組み込まれた一体化構造となるため、コ
ンパクトな電池と半導体チップのシステム化が可能にな
る（図２）。
【００２７】図３は請求項３に記載の発明に係る、第３
の実施の形態の全固体電池内蔵型半導体装置の構成を示
す断面図である。この第３の実施の形態は、バンプタイ
プのパッケージ基板ａの表面側に例えば凹状の溝からな
る凹部ｑを形成して、そこに全固体電池ｈを形成してお
り、その上に半導体チップｆが積載され、基板パッドｄ
と金属バンプｂはスルーホールｃを介して電気的導通が
有り、全固体電池ｈは金属ワイヤｅにより半導体チップ
ｆと接続され、半導体チップｆは金属ワイヤｅにより基
板パッドｄと接続され、オーバーコート樹脂ｇによりパ
ッケージされて全固体電池ｈと半導体チップｆが一体化
することを特徴とする全固体電池内蔵型半導体装置であ
る。
の実施の形態の全固体電池内蔵型半導体装置の構成を示
す断面図である。この第３の実施の形態は、バンプタイ
プのパッケージ基板ａの表面側に例えば凹状の溝からな
る凹部ｑを形成して、そこに全固体電池ｈを形成してお
り、その上に半導体チップｆが積載され、基板パッドｄ
と金属バンプｂはスルーホールｃを介して電気的導通が
有り、全固体電池ｈは金属ワイヤｅにより半導体チップ
ｆと接続され、半導体チップｆは金属ワイヤｅにより基
板パッドｄと接続され、オーバーコート樹脂ｇによりパ
ッケージされて全固体電池ｈと半導体チップｆが一体化
することを特徴とする全固体電池内蔵型半導体装置であ
る。
【００２８】この半導体装置によれば、全固体電池ｈが
パッケージ基板ａに埋め込まれ、半導体チップｆと同一
のパッケージに組み込まれた一体化構造となるため、コ
ンパクトな電池と半導体チップのシステム化が可能にな
る（図３）。
パッケージ基板ａに埋め込まれ、半導体チップｆと同一
のパッケージに組み込まれた一体化構造となるため、コ
ンパクトな電池と半導体チップのシステム化が可能にな
る（図３）。
【００２９】図４は請求項４に記載の発明に係る、第４
の実施の形態の全固体電池内蔵型半導体装置の構成を示
す断面図である。この第４の実施の形態は、リードフレ
ーム内のダイマウントリードｋの表面が例えば凹状の溝
からなる凹部ｒを形成して、その凹部ｒに全固体電池ｈ
を形成し、その上に半導体チップｆが積載されており、
半導体チップｆと全固体電池ｈとリードｉは金属ワイヤ
ｅと接続され、樹脂ｇによりパッケージされており、全
固体電池ｈと半導体チップｆが一体化することを特徴と
する全固体電池内蔵型半導体装置である。
の実施の形態の全固体電池内蔵型半導体装置の構成を示
す断面図である。この第４の実施の形態は、リードフレ
ーム内のダイマウントリードｋの表面が例えば凹状の溝
からなる凹部ｒを形成して、その凹部ｒに全固体電池ｈ
を形成し、その上に半導体チップｆが積載されており、
半導体チップｆと全固体電池ｈとリードｉは金属ワイヤ
ｅと接続され、樹脂ｇによりパッケージされており、全
固体電池ｈと半導体チップｆが一体化することを特徴と
する全固体電池内蔵型半導体装置である。
【００３０】この半導体装置によれば、全固体電池ｈが
ダイマウントリードｋに埋め込まれ、半導体チップｆと
同一のパッケージに組み込まれた一体化構造となるた
め、コンパクトな電池と半導体チップのシステム化が可
能になる（図４）。この場合の樹脂ｇの成形は、圧縮成
形、射出成形、あるいは単に樹脂を塗りつけても構わな
い。
ダイマウントリードｋに埋め込まれ、半導体チップｆと
同一のパッケージに組み込まれた一体化構造となるた
め、コンパクトな電池と半導体チップのシステム化が可
能になる（図４）。この場合の樹脂ｇの成形は、圧縮成
形、射出成形、あるいは単に樹脂を塗りつけても構わな
い。
【００３１】請求項５に記載の発明は、請求項２、請求
項３および請求項４に記載の凹状の溝からなる凹部ｐ、
ｑ、ｒの深さが全固体電池ｈの厚みの０．３〜１倍以下
である全固体電池内蔵型半導体装置である。凹状の溝を
形成することで、パッケージの厚みを低減できる。なお
凹部ｐ、ｑ、ｒは例えば機械加工やエッチング等により
形成することができる。
項３および請求項４に記載の凹状の溝からなる凹部ｐ、
ｑ、ｒの深さが全固体電池ｈの厚みの０．３〜１倍以下
である全固体電池内蔵型半導体装置である。凹状の溝を
形成することで、パッケージの厚みを低減できる。なお
凹部ｐ、ｑ、ｒは例えば機械加工やエッチング等により
形成することができる。
【００３２】請求項６に記載の発明は、請求項１に記載
の全固体電池ｈの厚みが、金属バンプｂの０．９倍以下
である全固体電池内蔵型半導体装置である。全固体電池
ｈの厚みが金属バンプｂを超えないことで、全固体電池
内蔵型半導体装置をコンパクトにできる。
の全固体電池ｈの厚みが、金属バンプｂの０．９倍以下
である全固体電池内蔵型半導体装置である。全固体電池
ｈの厚みが金属バンプｂを超えないことで、全固体電池
内蔵型半導体装置をコンパクトにできる。
【００３３】請求項７に記載の発明は、請求項１、請求
項２または請求項３の基板が樹脂基板、セラミック基
板、ガラス基板である全固体電池内蔵型半導体装置であ
る。これらの絶縁基板を用いて、請求項１、請求項２ま
たは請求項３の全固体電池内蔵型半導体装置が提供でき
る。
項２または請求項３の基板が樹脂基板、セラミック基
板、ガラス基板である全固体電池内蔵型半導体装置であ
る。これらの絶縁基板を用いて、請求項１、請求項２ま
たは請求項３の全固体電池内蔵型半導体装置が提供でき
る。
【００３４】ここで用いる固体電解質薄膜材料として
は，銀イオン導電性固体電解質，銅イオン導電性固体電
解質，リチウムイオン導電性固体電解質，プロトン導電
性固体電解質を用いることができる。リチウムイオン導
電性固体電解質薄膜を用いた場合には，電極材料薄膜と
しては，Ｌｉx ＣｏＯ2 ，Ｌｉx ＮｉＯ2 ，Ｌｉx Ｍｎ
2 Ｏ4 ，Ｌｉx ＴｉＳ2 ，Ｌｉx ＭｏＳ2 ，Ｌｉx Ｍｏ
Ｏ2 ，Ｌｉx Ｖ2 Ｏ5 ，Ｌｉx Ｖ6 Ｏ13，金属リチウ
ム，Ｌｉ3/4 Ｔｉ5/3 Ｏ4 等通常リチウム電池に用いら
れる化合物を所望する電池電圧により組み合わせて用い
ることができる。リチウムイオン導電性固体電解質とし
ては，Ｌｉ2 Ｓ−ＳｉＳ2 ，Ｌｉ3 ＰＯ4 −Ｌｉ2 Ｓ−
ＳｉＳ2 ，ＬｉＩ−Ｌｉ2 Ｓ−ＳｉＳ2 ，ＬｉＩ，Ｌｉ
Ｉ−Ａｌ2 Ｏ 3 ，Ｌｉ3 Ｎ，Ｌｉ3 Ｎ−ＬｉＩ−ＬｉＯ
Ｈ，Ｌｉ2 Ｏ−ＳｉＯ2 ，Ｌｉ2 Ｏ−Ｂ2 Ｏ3 ，ＬｉＩ
−Ｌｉ2 Ｓ−Ｐ2 Ｏ5 ，ＬｉＩ−Ｌｉ2 Ｓ−Ｂ2 Ｓ3 ，
Ｌｉ3. 6 Ｓｉ0.6 Ｐ0.4 Ｏ4 ，ＬｉＩ−Ｌｉ3 ＰＯ4 −
Ｐ2 Ｓ5 等が用いることができる。また，固体電解質薄
膜に銅イオン導電体を用いた場合には，金属Ｃｕ，Ｃｕ
2 Ｓ，Ｃｕx ＴｉＳ2 ，Ｃｕ2 Ｍｏ6 Ｓ7.8 等を用いる
ことができる。銅イオン導電性固体電解質としては，Ｒ
ｂＣｕ4 Ｉ1.5 Ｃｌ3.5 ，ＣｕＩ−Ｃｕ2 Ｏ−Ｍｏ
Ｏ3 ，Ｒｂ4 Ｃｕ16Ｉ7 Ｃｌ13等を用いることができ
る。また，固体電解質薄膜に銀イオン導電体を用いた場
合には，金属Ａｇ，Ａｇ0.7 Ｖ2 Ｏ5 ，Ａｇx ＴｉＳ2
等を用いることができる。銀イオン導電体としてはα―
ＡｇＩ，Ａｇ6 Ｉ 4 ＷＯ4 ，Ｃ6 Ｈ5 ＮＨＡｇ5 Ｉ6 ，
ＡｇＩ−Ａｇ2 Ｏ−ＭｏＯ3 ，ＡｇＩ−Ａｇ2 Ｏ−Ｂ2
Ｏ3 ，ＡｇＩ−Ａｇ2 Ｏ−Ｖ2 Ｏ5 等を用いることがで
きる。さらにプロトン導電性固体電解質を用いた場合に
は形成する電池がニッケル水素電池の場合には，負極に
ＴｉＦｅ，ＺｎＭｎ2 ，ＺｒＶ2 ，ＺｒＮｉ2 ，ＣａＮ
ｉ5，ＬａＮｉ5 ，ＭｍＮｉ5 ，Ｍｇ2 Ｎｉ，Ｍｇ2 Ｃ
ｕ，正極にはＮｉ（ＯＨ）2を用いることができる。プ
ロトン導電体としてはＬａＭｇ0.5 Ｃｅ0.5 Ｏ3 ，Ｌａ
2 Ｚｒ2 Ｏ7 ，α―Ａｌ2 Ｏ3 等を用いることができ
る。
は，銀イオン導電性固体電解質，銅イオン導電性固体電
解質，リチウムイオン導電性固体電解質，プロトン導電
性固体電解質を用いることができる。リチウムイオン導
電性固体電解質薄膜を用いた場合には，電極材料薄膜と
しては，Ｌｉx ＣｏＯ2 ，Ｌｉx ＮｉＯ2 ，Ｌｉx Ｍｎ
2 Ｏ4 ，Ｌｉx ＴｉＳ2 ，Ｌｉx ＭｏＳ2 ，Ｌｉx Ｍｏ
Ｏ2 ，Ｌｉx Ｖ2 Ｏ5 ，Ｌｉx Ｖ6 Ｏ13，金属リチウ
ム，Ｌｉ3/4 Ｔｉ5/3 Ｏ4 等通常リチウム電池に用いら
れる化合物を所望する電池電圧により組み合わせて用い
ることができる。リチウムイオン導電性固体電解質とし
ては，Ｌｉ2 Ｓ−ＳｉＳ2 ，Ｌｉ3 ＰＯ4 −Ｌｉ2 Ｓ−
ＳｉＳ2 ，ＬｉＩ−Ｌｉ2 Ｓ−ＳｉＳ2 ，ＬｉＩ，Ｌｉ
Ｉ−Ａｌ2 Ｏ 3 ，Ｌｉ3 Ｎ，Ｌｉ3 Ｎ−ＬｉＩ−ＬｉＯ
Ｈ，Ｌｉ2 Ｏ−ＳｉＯ2 ，Ｌｉ2 Ｏ−Ｂ2 Ｏ3 ，ＬｉＩ
−Ｌｉ2 Ｓ−Ｐ2 Ｏ5 ，ＬｉＩ−Ｌｉ2 Ｓ−Ｂ2 Ｓ3 ，
Ｌｉ3. 6 Ｓｉ0.6 Ｐ0.4 Ｏ4 ，ＬｉＩ−Ｌｉ3 ＰＯ4 −
Ｐ2 Ｓ5 等が用いることができる。また，固体電解質薄
膜に銅イオン導電体を用いた場合には，金属Ｃｕ，Ｃｕ
2 Ｓ，Ｃｕx ＴｉＳ2 ，Ｃｕ2 Ｍｏ6 Ｓ7.8 等を用いる
ことができる。銅イオン導電性固体電解質としては，Ｒ
ｂＣｕ4 Ｉ1.5 Ｃｌ3.5 ，ＣｕＩ−Ｃｕ2 Ｏ−Ｍｏ
Ｏ3 ，Ｒｂ4 Ｃｕ16Ｉ7 Ｃｌ13等を用いることができ
る。また，固体電解質薄膜に銀イオン導電体を用いた場
合には，金属Ａｇ，Ａｇ0.7 Ｖ2 Ｏ5 ，Ａｇx ＴｉＳ2
等を用いることができる。銀イオン導電体としてはα―
ＡｇＩ，Ａｇ6 Ｉ 4 ＷＯ4 ，Ｃ6 Ｈ5 ＮＨＡｇ5 Ｉ6 ，
ＡｇＩ−Ａｇ2 Ｏ−ＭｏＯ3 ，ＡｇＩ−Ａｇ2 Ｏ−Ｂ2
Ｏ3 ，ＡｇＩ−Ａｇ2 Ｏ−Ｖ2 Ｏ5 等を用いることがで
きる。さらにプロトン導電性固体電解質を用いた場合に
は形成する電池がニッケル水素電池の場合には，負極に
ＴｉＦｅ，ＺｎＭｎ2 ，ＺｒＶ2 ，ＺｒＮｉ2 ，ＣａＮ
ｉ5，ＬａＮｉ5 ，ＭｍＮｉ5 ，Ｍｇ2 Ｎｉ，Ｍｇ2 Ｃ
ｕ，正極にはＮｉ（ＯＨ）2を用いることができる。プ
ロトン導電体としてはＬａＭｇ0.5 Ｃｅ0.5 Ｏ3 ，Ｌａ
2 Ｚｒ2 Ｏ7 ，α―Ａｌ2 Ｏ3 等を用いることができ
る。
【００３５】また、半導体チップｆと基板パッドｄとの
接続は、金属ワイヤｅではなく、フリップチップ接続で
も構わない。
接続は、金属ワイヤｅではなく、フリップチップ接続で
も構わない。
【００３６】
【実施例１】以下、本発明の実施例について図面を参照
して説明する。
して説明する。
【００３７】図５から図１０は本発明にかかる形成方法
の工程順断面図を示している。まず図５（１）に示すよ
うに２０ｍｍ×２０ｍｍ厚さ５００μｍのポリイミド製
で表裏がスルーホールによる電気導電性を有する基板ａ
（日東電工マテックス製）を準備する。次にフライス盤
を用いて機械加工により、基板ａの中央部を１０ｍｍ×
１０ｍｍの面積で深さ２５０μｍ削り取る（図５
（２））。削り取った部分に半導体用のネガ型感光性レ
ジストｍ（東京応化製）を暗室で塗布する（図５
（３））。次に紫外線照射を５分間実施した後、図５
（４）に示す基板ａの上側を電解めっき液に浸し銅金属
で埋まるスルーホールｃを陰極として、Ａｕを陽極とし
た電解めっきを行った。電解めっき液はシアン化金カリ
ウム（１５ｇ／ｌ）と酢酸（１００ｇ／ｌ）の溶液を使
い、３Ａ／ｄｍ2 の電流を流してスルーホールｃ上に厚
さ２５μｍの金バンプｂを形成した。次にレジストｍを
剥離液により除去した（図６（１））。この基板ａの表
裏を返して（図６（２））、基板ａの上にエポキシ系接
着剤（バンティコ（株）製：アラルダイト）を塗布して
から半導体チップｆを載せた（図６（３））。半導体チ
ップｆはＳＲＡＭ（μＰＤ４３１０００ＮＥＣ製）を用
いた。
の工程順断面図を示している。まず図５（１）に示すよ
うに２０ｍｍ×２０ｍｍ厚さ５００μｍのポリイミド製
で表裏がスルーホールによる電気導電性を有する基板ａ
（日東電工マテックス製）を準備する。次にフライス盤
を用いて機械加工により、基板ａの中央部を１０ｍｍ×
１０ｍｍの面積で深さ２５０μｍ削り取る（図５
（２））。削り取った部分に半導体用のネガ型感光性レ
ジストｍ（東京応化製）を暗室で塗布する（図５
（３））。次に紫外線照射を５分間実施した後、図５
（４）に示す基板ａの上側を電解めっき液に浸し銅金属
で埋まるスルーホールｃを陰極として、Ａｕを陽極とし
た電解めっきを行った。電解めっき液はシアン化金カリ
ウム（１５ｇ／ｌ）と酢酸（１００ｇ／ｌ）の溶液を使
い、３Ａ／ｄｍ2 の電流を流してスルーホールｃ上に厚
さ２５μｍの金バンプｂを形成した。次にレジストｍを
剥離液により除去した（図６（１））。この基板ａの表
裏を返して（図６（２））、基板ａの上にエポキシ系接
着剤（バンティコ（株）製：アラルダイト）を塗布して
から半導体チップｆを載せた（図６（３））。半導体チ
ップｆはＳＲＡＭ（μＰＤ４３１０００ＮＥＣ製）を用
いた。
【００３８】次に全固体電池ｈの形成に入る。まず図７
（１）に示す厚み２００μｍ、面積が１０ｍｍ×１０ｍ
ｍのシリコン基板１（表面に５００Åのシリコン酸化膜
形成済み）の上にＳＵＳ３０４製のパターニングされた
金属マスクを被せて、真空蒸着装置によりアルミメタル
２を蒸着する（１０ｍＴｏｒｒ）。アルミメタル２は1
μｍの厚みで、サイズは７ｍｍ×７ｍｍの薄膜とした
（図７（２））。次に、上述同様にパターニングされた
金属マスクを被せて、ＬｉＣｏＯ２の正極活物質３をス
パッタする。スパッタ条件は２００Ｗパワー、Ａｒ／Ｏ
2 ＝３／１を２０ＳＣＣＭ、２０ｍＴｏｒｒで、サイズ
は５ｍｍ×５ｍｍ、厚さ５μｍに成膜した後（図７
（３））、４００℃２時間アニ−ルを行い、その上にＳ
ＵＳ３０４製のパターニングされた金属マスクを被せ
て、Ｌｉ2 Ｓ−ＳｉＳ2 −Ｌｉ3 ＰＯ4 の固体電解質膜
４をサイズが５．５ｍｍ×５．５ｍｍ厚み２μｍで形成
し（図７（４））、更にその上に、グラファイトの負極
活物質膜５を厚み５μｍで形成し、順にレーザアブレー
ション法により積層する（図７（５））。レーザアブレ
ーションの条件は、レーザ：ＹＡＧレーザ２６６ｎｍ、
エネルギー密度：２０２５ｍＪ／ｃｍ2 、繰り返し周波
数１０Ｈｚ、ショット数：３６０００、基板温度：８０
０℃、１０-2Ｔｏｒｒで行う。コバルト酸リチウム膜を
形成した後、比較的高温で加熱する目的は、その膜を結
晶化させることによってイオン伝導度を向上させ電池特
性を向上させるためである。
（１）に示す厚み２００μｍ、面積が１０ｍｍ×１０ｍ
ｍのシリコン基板１（表面に５００Åのシリコン酸化膜
形成済み）の上にＳＵＳ３０４製のパターニングされた
金属マスクを被せて、真空蒸着装置によりアルミメタル
２を蒸着する（１０ｍＴｏｒｒ）。アルミメタル２は1
μｍの厚みで、サイズは７ｍｍ×７ｍｍの薄膜とした
（図７（２））。次に、上述同様にパターニングされた
金属マスクを被せて、ＬｉＣｏＯ２の正極活物質３をス
パッタする。スパッタ条件は２００Ｗパワー、Ａｒ／Ｏ
2 ＝３／１を２０ＳＣＣＭ、２０ｍＴｏｒｒで、サイズ
は５ｍｍ×５ｍｍ、厚さ５μｍに成膜した後（図７
（３））、４００℃２時間アニ−ルを行い、その上にＳ
ＵＳ３０４製のパターニングされた金属マスクを被せ
て、Ｌｉ2 Ｓ−ＳｉＳ2 −Ｌｉ3 ＰＯ4 の固体電解質膜
４をサイズが５．５ｍｍ×５．５ｍｍ厚み２μｍで形成
し（図７（４））、更にその上に、グラファイトの負極
活物質膜５を厚み５μｍで形成し、順にレーザアブレー
ション法により積層する（図７（５））。レーザアブレ
ーションの条件は、レーザ：ＹＡＧレーザ２６６ｎｍ、
エネルギー密度：２０２５ｍＪ／ｃｍ2 、繰り返し周波
数１０Ｈｚ、ショット数：３６０００、基板温度：８０
０℃、１０-2Ｔｏｒｒで行う。コバルト酸リチウム膜を
形成した後、比較的高温で加熱する目的は、その膜を結
晶化させることによってイオン伝導度を向上させ電池特
性を向上させるためである。
【００３９】更にその上に負極の集電体の金属銅膜６を
真空蒸着法でサイズが５ｍｍ×５ｍｍで厚みが１μｍ形
成し発電要素が完成する（図８（１））。次に図８
（２）のようにポリイミドテープ７（カプトンテープ）
を貼り付け、その上から銀ペースト８を塗布した。続い
て、図８（３）に示すようにポリイミドテープ７を剥が
し、８０℃で８時間乾燥加熱し、全固体二次電池ｈを得
た。
真空蒸着法でサイズが５ｍｍ×５ｍｍで厚みが１μｍ形
成し発電要素が完成する（図８（１））。次に図８
（２）のようにポリイミドテープ７（カプトンテープ）
を貼り付け、その上から銀ペースト８を塗布した。続い
て、図８（３）に示すようにポリイミドテープ７を剥が
し、８０℃で８時間乾燥加熱し、全固体二次電池ｈを得
た。
【００４０】次に図９（１）に示すように、全固体電池
ｈを基板ａに組み込む。全固体電池ｈと基板ａはエポキ
シ系接着剤（バンティコ（株）製：アラルダイト）で接
着した。その際、電池の正極及び負極をスルーホールｃ
と接触させ、電気的導通が取れるように注意した。次に
図９（２）に示すように、金ワイヤｅで半導体チップｆ
のパッド部ｏと基板パッドｄを結線した。最後にエポキ
シ系樹脂ｇ（米国製バリアン社製：トールシール）を塗
りつけて固めることで全固体電池内蔵型半導体装置を得
た（図１０）。
ｈを基板ａに組み込む。全固体電池ｈと基板ａはエポキ
シ系接着剤（バンティコ（株）製：アラルダイト）で接
着した。その際、電池の正極及び負極をスルーホールｃ
と接触させ、電気的導通が取れるように注意した。次に
図９（２）に示すように、金ワイヤｅで半導体チップｆ
のパッド部ｏと基板パッドｄを結線した。最後にエポキ
シ系樹脂ｇ（米国製バリアン社製：トールシール）を塗
りつけて固めることで全固体電池内蔵型半導体装置を得
た（図１０）。
【００４１】このようにして得られた全固体電池内蔵型
半導体装置における全固体電池は、容量が８０μＡｈと
なり、ＳＲＡＭ動作時には２時間、スタンバイ時には７
時間、データ保持時では２４時間のＳＲＡＭの電源供給
が可能であった。
半導体装置における全固体電池は、容量が８０μＡｈと
なり、ＳＲＡＭ動作時には２時間、スタンバイ時には７
時間、データ保持時では２４時間のＳＲＡＭの電源供給
が可能であった。
【００４２】
【実施例２】実施例１と製造方法は同じにして、絶縁基
板ａを凹状に削り取る工程を省き、金属パンプが形成さ
れない領域に単に全固体電池ｈを貼り付けて全固体電池
内蔵型半導体装置を得た。このようにして得られた全固
体電池内蔵型半導体装置における全固体電池は、容量が
８０μＡｈとなり、ＳＲＡＭ動作時には２時間、スタン
バイ時には７時間、データ保持時では２４時間のＳＲＡ
Ｍの電源供給が可能となり実施例１と同様の結果であっ
た。
板ａを凹状に削り取る工程を省き、金属パンプが形成さ
れない領域に単に全固体電池ｈを貼り付けて全固体電池
内蔵型半導体装置を得た。このようにして得られた全固
体電池内蔵型半導体装置における全固体電池は、容量が
８０μＡｈとなり、ＳＲＡＭ動作時には２時間、スタン
バイ時には７時間、データ保持時では２４時間のＳＲＡ
Ｍの電源供給が可能となり実施例１と同様の結果であっ
た。
【００４３】
【実施例３】実施例１と製造方法は同じにして、基板ａ
の半導体チップｆを載せる側の面を凹状に削り取って、
全固体電池を埋め込み、全固体電池内蔵型半導体装置を
得た。
の半導体チップｆを載せる側の面を凹状に削り取って、
全固体電池を埋め込み、全固体電池内蔵型半導体装置を
得た。
【００４４】このようにして得られた全固体電池内蔵型
半導体装置における全固体電池は、容量が８０μＡｈと
なり、ＳＲＡＭ動作時には２時間、スタンバイ時には７
時間、データ保持時では２４時間のＳＲＡＭの電源供給
が可能となり実施例１と同様の結果であった。
半導体装置における全固体電池は、容量が８０μＡｈと
なり、ＳＲＡＭ動作時には２時間、スタンバイ時には７
時間、データ保持時では２４時間のＳＲＡＭの電源供給
が可能となり実施例１と同様の結果であった。
【００４５】
【実施例４】図１１から図１３は、本発明にかかる形成
方法の工程順断面図を示している。まず図１１（１）に
示すように２０ｍｍ×２０ｍｍ厚さ１００μｍの銅製リ
ードフレームｋ、ｉ（平井精密工業（株）製）を準備す
る。次にダイマウントリードｋの中央部の１０ｍｍ×１
０ｍｍの面積に当たる領域以外をポリイミド製のテープ
ｎ（カプトンテープ）を貼り付ける（図１１（２））。
その後、濃硫酸溶液に３０秒浸して深さ３００μｍのエ
ッチングを行った（図１１（３））。次にポリイミド製
のテープｎを剥がし（図１１（４））、実施例１で用い
た全固体電池ｈをダイマウントリードｋの凹部に接着す
る。接着剤は市販のエポキシ系接着剤（バンティコ
（株）製：アラルダイト）を用いた。その際、ダイマウ
ントリードｋと全固体電池ｈ間は電気絶縁するようにダ
イマウントリードｋの凹部全面にエポキシ系接着剤をコ
ートする（図１２（１））。その後、全固体電池ｈに市
販のエポキシ系接着剤（バンティコ（株）製：アラルダ
イト）を塗布してから半導体チップｆを載せた（図１２
（２））。実施例１と同様に半導体チップｆはＳＲＡＭ
（μＰＤ４３１０００ ＮＥＣ製）を用いた。次に図１
２（３）に示すように、金ワイヤｅで半導体チップｆの
パッド部ｏと全固体電池ｈの正極および負極、半導体チ
ップｆのパッド部ｏとリードｉ、全固体電池ｈの正極お
よび負極とリードｉをそれぞれ結線した。次にエポキシ
系樹脂ｇ（米国製バリアン社製：トールシール）を上下
から塗りつけて挟み固める（図１３（１））。最後にリ
ードｉを曲げて全固体電池内蔵型半導体装置を得た（図
１３（２））。
方法の工程順断面図を示している。まず図１１（１）に
示すように２０ｍｍ×２０ｍｍ厚さ１００μｍの銅製リ
ードフレームｋ、ｉ（平井精密工業（株）製）を準備す
る。次にダイマウントリードｋの中央部の１０ｍｍ×１
０ｍｍの面積に当たる領域以外をポリイミド製のテープ
ｎ（カプトンテープ）を貼り付ける（図１１（２））。
その後、濃硫酸溶液に３０秒浸して深さ３００μｍのエ
ッチングを行った（図１１（３））。次にポリイミド製
のテープｎを剥がし（図１１（４））、実施例１で用い
た全固体電池ｈをダイマウントリードｋの凹部に接着す
る。接着剤は市販のエポキシ系接着剤（バンティコ
（株）製：アラルダイト）を用いた。その際、ダイマウ
ントリードｋと全固体電池ｈ間は電気絶縁するようにダ
イマウントリードｋの凹部全面にエポキシ系接着剤をコ
ートする（図１２（１））。その後、全固体電池ｈに市
販のエポキシ系接着剤（バンティコ（株）製：アラルダ
イト）を塗布してから半導体チップｆを載せた（図１２
（２））。実施例１と同様に半導体チップｆはＳＲＡＭ
（μＰＤ４３１０００ ＮＥＣ製）を用いた。次に図１
２（３）に示すように、金ワイヤｅで半導体チップｆの
パッド部ｏと全固体電池ｈの正極および負極、半導体チ
ップｆのパッド部ｏとリードｉ、全固体電池ｈの正極お
よび負極とリードｉをそれぞれ結線した。次にエポキシ
系樹脂ｇ（米国製バリアン社製：トールシール）を上下
から塗りつけて挟み固める（図１３（１））。最後にリ
ードｉを曲げて全固体電池内蔵型半導体装置を得た（図
１３（２））。
【００４６】このようにして得られた全固体電池内蔵型
半導体装置における全固体電池ｈは、容量が８０μＡｈ
となり、ＳＲＡＭ動作時には２時間、スタンバイ時には
７時間、データ保持時では２４時間のＳＲＡＭの電源供
給が可能であった。
半導体装置における全固体電池ｈは、容量が８０μＡｈ
となり、ＳＲＡＭ動作時には２時間、スタンバイ時には
７時間、データ保持時では２４時間のＳＲＡＭの電源供
給が可能であった。
【００４７】
【発明の効果】請求項１記載の全固体電池内蔵型半導体
装置によれば、全固体電池の厚み増大が招くパッケージ
厚みの増大を抑え、電子機器の小型化や薄型化を実現す
ることができる。
装置によれば、全固体電池の厚み増大が招くパッケージ
厚みの増大を抑え、電子機器の小型化や薄型化を実現す
ることができる。
【００４８】請求項２記載の全固体電池内蔵型半導体装
置によれば、請求項１よりもさらに薄型化を実現でき
る。
置によれば、請求項１よりもさらに薄型化を実現でき
る。
【００４９】請求項３から請求項５記載の全固体電池内
蔵型半導体装置によれば、請求項２と同様な効果があ
る。
蔵型半導体装置によれば、請求項２と同様な効果があ
る。
【００５０】請求項６記載の全固体電池内蔵型半導体装
置によれば、請求項１よりもさらに薄型化が可能とな
る。
置によれば、請求項１よりもさらに薄型化が可能とな
る。
【００５１】請求項７記載の全固体電池内蔵型半導体装
置によれば、請求項１、請求項２または請求項３と同様
な効果がある。
置によれば、請求項１、請求項２または請求項３と同様
な効果がある。
【図1 】本発明の第１の実施の形態における全固体電池
内蔵型半導体装置の構成断面図である。
内蔵型半導体装置の構成断面図である。
【図２】本発明の第２の実施の形態における全固体電池
内蔵型半導体装置の構成断面図である。
内蔵型半導体装置の構成断面図である。
【図３】本発明の第３の実施の形態における全固体電池
内蔵型半導体装置の構成断面図である。
内蔵型半導体装置の構成断面図である。
【図４】本発明の第４の実施の形態における全固体電池
内蔵型半導体装置の構成断面図である。
内蔵型半導体装置の構成断面図である。
【図５】本発明の実施例１の基板の製造工程を示す断面
図である。
図である。
【図６】図５に続く基板の製造工程を示す断面図であ
る。
る。
【図７】実施例１の全固体電池の製造工程を示す断面図
である。
である。
【図８】図７に続く全固体電池の製造工程を示す断面図
である。
である。
【図９】図８に続く全固体電池の製造工程を示す断面図
である。
である。
【図１０】図９に続く全固体電池の製造工程を示す断面
図である。
図である。
【図１１】実施例４の全固体電池内蔵型半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１２】図１１に続く全固体電池内蔵型半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１３】図１２に続く全固体電池の製造工程を示す断
面図である。
面図である。
ａ 基板
ｂ 金属バンプ
ｃ スルーホール
ｄ 基板パッド
ｅ ワイヤ
ｆ 半導体チップ
ｇ 樹脂
ｈ 全固体電池
ｉ リード
ｋ ダイマウントリード
ｍ レジスト
ｎ テープ
ｏ 半導体チップパッド
ｐ、ｑ、ｒ 凹部
１ 酸化膜付きシリコン基板
２ 正極集電体
３ 正極活物質
４ 固体電解質
５ 負極活物質
６ 負極集電体
７ マスクテープ
８ 絶縁樹脂
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山本 徹
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 松田 宏夢
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 伊藤 修二
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5H029 AJ14 AK03 AL07 AM12 BJ04
HJ04
5H040 AA02 AS11 AT04 AY02 DD10
DD15 NN01 NN03
5H050 AA19 BA17 CA08 CB08
Claims (7)
- 【請求項１】 基板に半導体チップおよび全固体電池を
搭載した全固体電池内蔵型半導体装置であって、前記基
板のバンプが形成される基板裏面における前記バンプが
形成されない領域に前記全固体電池が形成されているこ
とを特徴とする全固体電池内蔵型半導体装置。 - 【請求項２】 基板に半導体チップおよび全固体電池を
搭載した全固体電池内蔵型半導体装置であって、前記基
板のバンプが形成される基板裏面における前記バンプが
形成されない領域に凹部が形成され、その凹部に前記全
固体電池が形成されていることを特徴とする全固体電池
内蔵型半導体装置。 - 【請求項３】 基板の半導体チップが設置される基板表
面に凹部が形成され、その凹部に全固体電池が形成さ
れ、この上に前記半導体チップが積載されていることを
特徴とする全固体電池内蔵型半導体装置。 - 【請求項４】 リードフレーム内のダイマウントリード
の表面に凹部が形成され、その凹部に全固体電池が形成
され、この上に半導体装置が積載されていることを特徴
とする全固体電池内蔵型半導体装置。 - 【請求項５】 凹部の深さが、全固体電池の厚みの０．
３〜１倍以下である請求項２、請求項３または請求項４
記載の全固体型電池内蔵型半導体装置。 - 【請求項６】 全固体電池の厚みが、金属バンプの０．
９倍以下である請求項１記載の全固体電池内蔵型半導体
装置。 - 【請求項７】 基板が、樹脂基板、セラミック基板、ガ
ラス基板である請求項１、請求項２または請求項３記載
の全固体電池内蔵型半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP2001393486A JP2003197164A (ja) | 2001-12-26 | 2001-12-26 | 全固体電池内蔵型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001393486A JP2003197164A (ja) | 2001-12-26 | 2001-12-26 | 全固体電池内蔵型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197164A true JP2003197164A (ja) | 2003-07-11 |
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ID=27600465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001393486A Pending JP2003197164A (ja) | 2001-12-26 | 2001-12-26 | 全固体電池内蔵型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197164A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702031B1 (ko) | 2006-02-22 | 2007-03-30 | 삼성전자주식회사 | 배터리 결합 반도체소자 |
| WO2018087966A1 (ja) * | 2016-11-11 | 2018-05-17 | 日本碍子株式会社 | Ｉｃ用電源及びそれを備えた各種ｉｃ製品、ｉｃへの電力供給方法、並びにｉｃの駆動方法 |
| JP2020194900A (ja) * | 2019-05-29 | 2020-12-03 | 新日本無線株式会社 | 電子回路装置 |
| JP2021018935A (ja) * | 2019-07-22 | 2021-02-15 | 新日本無線株式会社 | 電子回路装置およびその製造方法、ならびに電子回路装置の試験方法 |
-
2001
- 2001-12-26 JP JP2001393486A patent/JP2003197164A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702031B1 (ko) | 2006-02-22 | 2007-03-30 | 삼성전자주식회사 | 배터리 결합 반도체소자 |
| WO2018087966A1 (ja) * | 2016-11-11 | 2018-05-17 | 日本碍子株式会社 | Ｉｃ用電源及びそれを備えた各種ｉｃ製品、ｉｃへの電力供給方法、並びにｉｃの駆動方法 |
| JPWO2018087966A1 (ja) * | 2016-11-11 | 2019-11-14 | 日本碍子株式会社 | Ｉｃ用電源及びそれを備えた各種ｉｃ製品、ｉｃへの電力供給方法、並びにｉｃの駆動方法 |
| US10950858B2 (en) | 2016-11-11 | 2021-03-16 | Ngk Insulators, Ltd. | IC power source, various IC products provided with same, method for supplying power to IC, and method for driving IC |
| US11387454B2 (en) | 2016-11-11 | 2022-07-12 | Ngk Insulators, Ltd. | Secondary battery |
| JP2020194900A (ja) * | 2019-05-29 | 2020-12-03 | 新日本無線株式会社 | 電子回路装置 |
| JP7332094B2 (ja) | 2019-05-29 | 2023-08-23 | 日清紡マイクロデバイス株式会社 | 電子回路装置 |
| JP2021018935A (ja) * | 2019-07-22 | 2021-02-15 | 新日本無線株式会社 | 電子回路装置およびその製造方法、ならびに電子回路装置の試験方法 |
| JP7287596B2 (ja) | 2019-07-22 | 2023-06-06 | 日清紡マイクロデバイス株式会社 | 電子回路装置およびその製造方法、ならびに電子回路装置の試験方法 |
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