JP2003196580A - Optional waveform generator - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、波形を構成する各
データを波形メモリの各アドレスに記憶しておき、この
各アドレスに記憶された各データを順次読出していくこ
とにより波形を発生する任意波形発生器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention stores waveform data in each address of a waveform memory and sequentially reads out each data stored in each address to generate a waveform. Waveform generator.
【0002】[0002]
【従来の技術】ユーザが指定する波形を発生するには、
アナログの信号発生器を用いるよりも、ユーザが指定す
る波形を波形メモリの各アドレスに記憶しておき、各デ
ータを順次読出していくことにより指定された波形を得
る手法のほうが、ユーザが指定する波形をより正確にか
つ簡単に実現できる。2. Description of the Related Art To generate a waveform specified by a user,
Rather than using an analog signal generator, the method in which the waveform specified by the user is stored in each address of the waveform memory and the specified waveform is obtained by sequentially reading each data is specified by the user. Waveforms can be realized more accurately and easily.
【0003】このような手法を採用した任意波形発生器
は、例えば、図7に示すように構成されている。An arbitrary waveform generator adopting such a method is constructed, for example, as shown in FIG.
【0004】波形メモリ1内の各アドレスには、図8に
示すように、目標とする波形2の各データが記憶されて
いる。アドレス記憶部3には、波形メモリ1内における
波形2の開始アドレスASと終了アドレスAEとが記憶さ
れている。この任意波形発生器が起動されると、アドレ
ス記憶部3から開始アドレスASがアドレスカウンタ4
へロードされると共に、終了アドレスAEが終了アドレ
ス検出部5へ印加される。At each address in the waveform memory 1, as shown in FIG. 8, each data of the target waveform 2 is stored. The address storage unit 3 stores the start address A S and the end address A E of the waveform 2 in the waveform memory 1. When the arbitrary waveform generator is activated, the start address A S from the address storage unit 3 is transferred to the address counter 4
And the end address A E is applied to the end address detection unit 5.
【0005】アドレスカウンタ4は、外部からクロック
cが入力される毎に、開始アドレスASを所定の数ずつ
増加又は減少していき、所定の数ずつ増加又は減少され
た各アドレスAを波形メモリ1へ順番に印加していく。
さらに、このアドレスカウンタ4から出力されたアドレ
スAは終了アドレス検出部5へも入力される。The address counter 4 increments or decrements the start address A S by a predetermined number each time a clock c is input from the outside, and each address A incremented or decremented by a predetermined number is stored in the waveform memory. It is applied to 1 in order.
Further, the address A output from the address counter 4 is also input to the end address detecting unit 5.
【0006】波形メモリ1は、クロックcに同期して順
次入力されたアドレスAに記憶されたデータを次のD/A
変換部6へ送出する。D/A変換部6は、入力された各デ
ータをアナログに変換して、アナログの波形2として出
力する。The waveform memory 1 uses the data stored in the address A sequentially input in synchronization with the clock c to the next D / A.
It is sent to the conversion unit 6. The D / A converter 6 converts each input data into analog and outputs it as an analog waveform 2.
【0007】アドレスカウンタ4から出力されたアドレ
スAが終了アドレスAEに一致すると、終了アドレス検
出部5からアドレスカウンタ4へロード指令が印加され
る。その結果、アドレスカウンタ4に対して、アドレス
記憶部2に記憶されている開始アドレスASが新規にロ
ードされる。したがって、D/A変換部6から同一波形2
が繰り返し出力される。When the address A output from the address counter 4 matches the end address A E , a load command is applied from the end address detection unit 5 to the address counter 4. As a result, the start address A S stored in the address storage unit 2 is newly loaded into the address counter 4. Therefore, the same waveform 2 from the D / A converter 6
Is repeatedly output.
【0008】図7の任意波形発生器は1種類の波形2の
みを出力するように構成したが、図9、図10に示すよ
うに、複数種類の波形を出力可能にした任意波形発生器
も提唱されている(特許第2544210号)。Although the arbitrary waveform generator shown in FIG. 7 is configured to output only one type of waveform 2, as shown in FIGS. 9 and 10, an arbitrary waveform generator capable of outputting a plurality of types of waveforms is also available. It has been proposed (Japanese Patent No. 2544210).
【0009】この任意波形発生器の波形メモリ1a内に
は、図10(b)に示すように、複数種類の波形が記憶
されている。さらに、図10(a)に示すように、波形
メモリ1aに記憶された各波形の開始アドレスASと終
了アドレスAEとを記憶するシーケンス記憶部7と、波
形切換部8が設けられている。A plurality of types of waveforms are stored in the waveform memory 1a of the arbitrary waveform generator as shown in FIG. 10 (b). Further, as shown in FIG. 10A, a sequence storage unit 7 for storing the start address A S and the end address A E of each waveform stored in the waveform memory 1a, and a waveform switching unit 8 are provided. .
【0010】このような構成の任意波形発生器におい
て、操作者(ユーザ)が、シーケンス記憶部7に対し
て、出力したい波形を指定すると、シーケンス記憶部7
から該当波形の開始アドレスASと終了アドレスAEとが
アドレス記憶部2へ送出される。その結果、アドレスカ
ウンタ4から指定された波形のアドレスAが波形メモリ
1aへ出力され、D/A変換部6から指定された波形2
が出力される。In the arbitrary waveform generator having such a configuration, when the operator (user) specifies the waveform to be output to the sequence storage unit 7, the sequence storage unit 7
The start address A S and end address A E of the corresponding waveform are sent from the address storage unit 2 to the address storage unit 2. As a result, the address A of the designated waveform is output from the address counter 4 to the waveform memory 1a, and the designated waveform 2 from the D / A converter 6 is output.
Is output.
【0011】そして、一つの波形2の出力途中で、他の
波形に出力を切換るためのトリガbが波形切換部8へ印
加されると、アドレス記憶部2へ波形切換指令が送出さ
れる。その結果、アドレス記憶部2はシーケンス記憶部
7に記憶された切換先(次の)波形の開始アドレスAS
と終了アドレスAEとを取込む。When a trigger b for switching the output to another waveform is applied to the waveform switching section 8 during the output of one waveform 2, a waveform switching command is sent to the address storage section 2. As a result, the address memory 2 stores the start address A S of the switching destination (next) waveform stored in the sequence memory 7.
And end address A E.
【0012】トリガbが波形切換部8へ印加されてか
ら、現在出力中の波形2が終了すると、終了アドレス検
出部5から、アドレスカウンタ4へロード指令が送出さ
れるので、この時点から、トリガbにて切換られた新規
の波形2の出力が開始される。When the waveform 2 currently being output ends after the trigger b is applied to the waveform switching unit 8, a load command is sent from the end address detecting unit 5 to the address counter 4. The output of the new waveform 2 switched at b is started.
【0013】[0013]
【発明が解決しようとする課題】しかしながら、図9に
示した任意波形発生器においても、まだ解決すべき次の
ような課題があった。However, the arbitrary waveform generator shown in FIG. 9 still has the following problems to be solved.
【0014】すなわち、この任意波形発生器を、例えば
携帯電話等の基地局と各種の通信を行う端末の動作を試
験する試験装置に組込んで使用する場合を考える。この
場合、被試験端末からほぼ一定周期でトリガ(フレーム
トリガ信号)を受信して、このトリガ(フレームトリガ
信号)に同期して、試験装置は、任意波形発生器で発生
した波形から生成された試験信号を、該当する被試験端
末へ送信する必要がある。That is, let us consider a case where the arbitrary waveform generator is used by incorporating it into a test apparatus for testing the operation of a terminal that performs various communications with a base station such as a mobile phone. In this case, a trigger (frame trigger signal) is received from the terminal under test at a substantially constant cycle, and the test apparatus is generated from the waveform generated by the arbitrary waveform generator in synchronization with this trigger (frame trigger signal). It is necessary to send the test signal to the corresponding terminal under test.
【0015】この被試験端末が発生するほぼ一定周期の
トリガ(フレームトリガ信号)の出力タイミングは、被
試験端末の送受信の設定値(パラメータ)を試験のため
に変更すると、変更前と、変更後において、大きく変化
する場合が発生する。The output timing of the trigger (frame trigger signal) generated by the terminal under test having a substantially constant cycle is changed before and after the setting value (parameter) of transmission / reception of the terminal under test is changed for the test. In, there may occur a large change.
【0016】試験装置に組込まれた任意波形発生器とし
ては、トリガ(フレームトリガ信号)bが入力すると、
このトリガ(フレームトリガ信号)bに同期して、波形
2の出力を先端(開始アドレスAS)から出力開始する
必要があるが、図11(a)、(b)に示すように、ト
リガ(フレームトリガ信号)bの入力タイミングが変化
するので、トリガ(フレームトリガ信号)bが入力して
から、実際に次の波形2が出力開始されるまでの時間T
Aが一定しない問題がある。As an arbitrary waveform generator incorporated in the test apparatus, when a trigger (frame trigger signal) b is input,
In synchronism with this trigger (frame trigger signal) b, it is necessary to start the output of the waveform 2 from the tip (start address A s ), but as shown in FIGS. Since the input timing of the frame trigger signal b changes, the time T from the input of the trigger (frame trigger signal) b to the actual start of output of the next waveform 2 is T
There is a problem that A is not constant.
【0017】また、被試験端末のクロック周期は試験装
置のクロック周期と完全に一致していないので、被試験
端末から出力されるトリガ(フレームトリガ信号)bの
タイミングが、試験装置のクロックに一致しているとは
限らない。Moreover, since the clock cycle of the terminal under test does not completely match the clock cycle of the test apparatus, the timing of the trigger (frame trigger signal) b output from the terminal under test is equal to the clock of the test apparatus. I'm not always doing it.
【0018】さらに、例えば擬似ランダム符号列波形の
ように比較的長い周期の一つの波形を、例えばトリガ
(フレームトリガ信号)bで区切られた、固定長のブロ
ックに分割して、出力する場合がある。例えば、擬似ラ
ンダム符号列波形をバースト信号の各バーストに分割し
て送信する場合に相当する。Further, there is a case where one waveform having a relatively long period such as a pseudo-random code sequence waveform is divided into fixed-length blocks divided by a trigger (frame trigger signal) b and outputted. is there. For example, this corresponds to a case where a pseudo random code string waveform is divided into bursts of burst signals and transmitted.
【0019】このような場合、シーケンス記憶部7に比
較的長い周期の一つの波形のうちの各ブロックで出力す
る波形(部分波形)の開始アドレスと終了アドレスを書
込む。In such a case, the start address and the end address of the waveform (partial waveform) output in each block of one waveform having a relatively long cycle are written in the sequence storage unit 7.
【0020】しかしながら、比較的長い周期の一つの波
形の長さ(アドレス数)をブロックの固定長(アドレス
数)で除算した値が整数となることはまれであるので、
ブロックの終了アドレスが比較的長い周期の一つの波形
の終端に一致するように、比較的長い周期の一つの波形
を複数個連続して波形メモリ1aに書込む必要がある。However, it is rare that the value obtained by dividing the length (the number of addresses) of one waveform having a relatively long cycle by the fixed length (the number of addresses) of the block becomes an integer.
It is necessary to continuously write a plurality of one waveform having a relatively long period in the waveform memory 1a so that the end address of the block coincides with the end of one waveform having a relatively long period.
【0021】その結果、波形メモリ1aの必要とする記
憶容量が、少なくとも、ブロックの固定長と一つの波形
の長さ(アドレス数)との最小公倍数だけ必要となり、
製造費が上昇する。また、シーケンス記憶部7の必要記
憶容量も増加する。As a result, the storage capacity required by the waveform memory 1a is at least the least common multiple of the fixed length of the block and the length (number of addresses) of one waveform,
Manufacturing costs rise. Further, the required storage capacity of the sequence storage unit 7 also increases.
【0022】本発明は、このような事情に鑑みてなされ
たものであり、外部から入力されたトリガに一定の調整
時間経過後に、波形が先頭から出力開始され、出力波形
の切り替りをトリガ送出元の機器の設定変更に正確に同
期でき、装置の用途を拡大できる任意波形発生器を提供
することを目的とする。The present invention has been made in view of such circumstances, and after a certain adjustment time has elapsed for a trigger input from the outside, the waveform starts to be output from the beginning, and the switching of the output waveform is sent as a trigger. It is an object of the present invention to provide an arbitrary waveform generator that can be accurately synchronized with the setting change of the original device and can be used for a wider range of devices.
【0023】さらに、上記目的に加え、必要とする波形
メモリの記憶容量を節減できる任意波形発生器を提供す
ることを目的とする。Further, in addition to the above object, it is another object of the present invention to provide an arbitrary waveform generator capable of reducing the required storage capacity of the waveform memory.
【0024】[0024]
【課題を解決するための手段】本発明は、1種類以上の
各波形を形成するための各データを波形メモリの各アド
レスに記憶しておき、指定された波形に相当する各アド
レスに記憶された各データをクロックに同期して順次読
出していくことにより、指定された少なくとも1種類の
波形を発生する任意波形発生器に適用される。According to the present invention, each data for forming one or more kinds of waveforms is stored in each address of a waveform memory and stored in each address corresponding to a designated waveform. It is applied to an arbitrary waveform generator that generates at least one designated waveform by sequentially reading each of the data in synchronization with a clock.
【0025】そして、上記課題を解消するために、本発
明の任意波形発生器においては、波形メモリ内における
指定された波形の開始アドレスと、終了アドレスを特定
する終了アドレス特定情報とを出力するアドレス情報出
力手段と、アドレス情報出力手段から出力される開始ア
ドレスがロードされ、クロックに同期して、開始アドレ
スから順次増加又は減少していくアドレスを波形メモリ
に印加していくアドレスカウンタと、アドレス情報出力
手段から出力された終了アドレス特定情報を用いてアド
レスカウンタから出力されるアドレスが波形の終了アド
レスに達したことを検出してアドレスカウンタを停止さ
せるアドレスカウンタ停止手段と、外部から入力された
トリガのタイミングを時間調整したのち、このトリガを
アドレス情報出力手段へ開始アドレス及び終了アドレス
特定情報の出力指示として印加し、かつアドレスカウン
タへ開始アドレスのロード指示として印加するタイミン
グ調整手段とを備えている。In order to solve the above problem, in the arbitrary waveform generator of the present invention, an address for outputting the start address of the specified waveform in the waveform memory and the end address specifying information for specifying the end address. The information output means, an address counter which is loaded with a start address output from the address information output means, and applies an address which sequentially increases or decreases from the start address to the waveform memory in synchronization with a clock, and address information. Address counter stop means for stopping the address counter by detecting that the address output from the address counter reaches the end address of the waveform by using the end address specifying information output from the output means, and a trigger input from the outside. After adjusting the timing of, the trigger outputs address information. It is applied as the output instruction to start and end addresses specifying information to stage, and and a timing adjusting means for applying a load instruction start address to the address counter.
【0026】このように構成された任意波形発生器にお
いては、例えばこの任意波形発生器から出力される波形
が入力される機器から出力されたトリガ(フレームトリ
ガ信号)がこの任意波形発生器へ入力されると、このト
リガは、タイミング時間調整されて、アドレス情報出力
手段へ開始アドレス及び終了アドレス特定情報の出力指
示として印加され、かつアドレスカウンタへ開始アドレ
スのロード指示として印加される。In the arbitrary waveform generator configured as described above, for example, a trigger (frame trigger signal) output from a device to which the waveform output from the arbitrary waveform generator is input is input to the arbitrary waveform generator. Then, the trigger is timing-time adjusted and applied to the address information output means as an output instruction of the start address and end address specifying information, and applied to the address counter as an instruction to load the start address.
【0027】したがって、アドレスカウンタは、トリガ
が入力されると、例えば、1クロック未満のタイミング
調整が実施されたのち、次のクロックから次の波形の出
力が開始される。Therefore, when a trigger is input to the address counter, for example, timing adjustment of less than one clock is performed, and then output of the next waveform is started from the next clock.
【0028】よって、このトリガが一つの波形の出力途
中で入力したとしても、この波形の出力終了まで待つこ
となく、このトリガ入力にほぼ同期して、次の波形の出
力が開始されるので、この任意波形発生器から出力され
る波形が入力される機器との信号入出力の同期をとるこ
とができる。Therefore, even if this trigger is input during the output of one waveform, the output of the next waveform is started almost in synchronization with the input of this trigger without waiting until the output of this waveform is completed. Signal input / output can be synchronized with a device to which the waveform output from the arbitrary waveform generator is input.
【0029】また、別の発明は、上述した発明の任意波
形発生器におけるアドレス情報出力手段は、タイミング
調整手段からの出力指示に応じて、自己が記憶している
開始アドレスを出力する次開始アドレス記憶部手段と、
タイミング調整手段からの出力指示に応じて、この出力
指示の次の出力指示に応じて出力すべき開始アドレスを
算出するとともに、この算出した開始アドレスで次開始
アドレス記憶部手段に記憶されている開始アドレスを更
新する開始アドレス算出手段とを備えている。According to another aspect of the invention, the address information output means in the arbitrary waveform generator of the above-mentioned invention outputs the start address stored by itself in response to the output instruction from the timing adjusting means. Storage means,
In response to the output instruction from the timing adjustment means, a start address to be output is calculated according to the output instruction next to this output instruction, and the start address stored in the next start address storage means is calculated at the calculated start address. And a start address calculating means for updating the address.
【0030】このように構成された任意波形発生器にお
いては、外部からトリガ(フレームトリガ信号)が入力
される毎に、次開始アドレス記憶部手段に記憶されてい
る開始アドレスが出力されると共に、次の出力指示に応
じて出力すべき開始アドレスが自動計算される。In the arbitrary waveform generator thus constructed, the start address stored in the next start address storage means is output every time a trigger (frame trigger signal) is input from the outside, and The start address to be output is automatically calculated according to the next output instruction.
【0031】このように、外部からトリガが入力される
毎に、その都度、次に出力する波形の開始アドレスを算
出すれば、前述した比較的長い周期の一つの波形を固定
長のブロックにトリガ(フレームトリガ信号)で区切っ
て出力する場合においても、比較的長い周期の一つの波
形を1個だけ記憶する波形メモリを準備すればよい。In this way, each time a trigger is input from the outside, the start address of the waveform to be output next is calculated each time, so that one waveform having a relatively long cycle as described above is triggered to a fixed length block. Even in the case of dividing and outputting by (frame trigger signal), it is sufficient to prepare a waveform memory for storing only one waveform having a relatively long cycle.
【0032】さらに、別の発明は、上述した発明の任意
波形発生器における終了アドレス特定情報を対応する波
形の長さを示すアドレス数で構成している。また、アド
レスカウンタ停止手段を、クロックに同期して、入力さ
れたアドレス数を減算していき、このアドレス数が零に
達するとアドレスカウンタを停止させるアドレス数カウ
ンタで構成している。Further, according to another invention, the end address specifying information in the arbitrary waveform generator of the above invention is constituted by the number of addresses indicating the length of the corresponding waveform. The address counter stopping means is composed of an address number counter that subtracts the number of input addresses in synchronization with the clock and stops the address counter when the number of addresses reaches zero.
【0033】さらに、別の発明は、上述した発明の任意
波形発生器における終了アドレス特定情報を対応する波
形の終了アドレスで構成している。また、アドレスカウ
ンタ停止手段を、アドレスカウンタから出力されるアド
レスが入力された終了アドレスに一致するとアドレスカ
ウンタを停止させる終了アドレス検出部で構成してい
る。Further, in another invention, the end address specifying information in the arbitrary waveform generator of the above-mentioned invention is composed of the end address of the corresponding waveform. Further, the address counter stop means is composed of an end address detection unit that stops the address counter when the address output from the address counter matches the input end address.
【0034】[0034]
【発明の実施の形態】以下、本発明の各実施形態を図面
を用いて説明する。
(第1実施形態)図1は本発明の第1実施形態に係わる
任意波形発生器の概略構成を示すブロック図である。こ
の実施形態の任意波形発生器は、例えば携帯電話等の基
地局と各種の通信を行う端末の動作を試験する試験装置
に組込まれている。そして、任意波形発生器は、被試験
端末からほぼ一定周期で出力されるフレームトリガ信号
を受信して、このフレームトリガ信号に同期して波形を
発生する。試験装置はこの出力された波形を用いて試験
信号を作成して被試験端末へ送信する機能を有する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIG. 1 is a block diagram showing the schematic arrangement of an arbitrary waveform generator according to the first embodiment of the present invention. The arbitrary waveform generator of this embodiment is incorporated in a test apparatus that tests the operation of a terminal that performs various communications with a base station such as a mobile phone. Then, the arbitrary waveform generator receives a frame trigger signal output from the terminal under test at a substantially constant cycle, and generates a waveform in synchronization with the frame trigger signal. The test apparatus has a function of creating a test signal using the output waveform and transmitting it to the terminal under test.
【0035】図1において、波形メモリ11内の各アド
レスには、目標とする波形の各データが記憶されてい
る。この第1実施形態の任意波形発生器においては、波
形メモリ11内には(2N―1)の周期を有する比較的
長い擬似ランダム符号列の波形が1波形分のみ記憶され
ている。(N=9、15、23等)そして、この(2N
―1)の周期を有する擬似ランダム符号列の波形を、例
えばアドレス数で120等の固定長NBのブロックにト
リガ(フレームトリガ信号)で区切って出力する。In FIG. 1, each address in the waveform memory 11 stores each data of the target waveform. In the arbitrary waveform generator of the first embodiment, the waveform memory 11 stores only one waveform of a relatively long pseudo-random code string having a period of (2 N -1). (N = 9, 15, 23, etc.) And this (2 N
The waveform of the pseudo-random code sequence having the period of (1) is divided into blocks of fixed length N B such as 120 by the number of addresses by a trigger (frame trigger signal) and output.
【0036】アドレス情報出力部12内には、次開始ア
ドレス記憶部13、次開始アドレス算出部14、次アド
レス数記憶部15が設けられている。次開始アドレス記
憶部13は、タイミング調整部16からの出力指示dが
入力されると、自己が記憶している開始アドレスASをア
ドレスカウンタ17へ印加する。次アドレス数記憶部1
5は、タイミング調整部16から出力指示dが入力され
ると、自己が記憶している波形の長さを示すアドレス数
NAをアドレス数カウンタ18へ印加する。Within the address information output unit 12, a next start address storage unit 13, a next start address calculation unit 14, and a next address number storage unit 15 are provided. When the output instruction d from the timing adjustment unit 16 is input, the next start address storage unit 13 applies the start address A S stored by itself to the address counter 17. Next address storage unit 1
When the output instruction d is input from the timing adjustment unit 16, the number 5 applies the address number N A indicating the length of the waveform stored in itself to the address number counter 18.
【0037】次開始アドレス算数部14は、タイミング
調整部16から出力指示dが入力されると、この出力指
示dの次の出力指示dに応じて出力すべき開始アドレス
ASを算出するとともに、この算出した開始アドレスAS
で次開始アドレス記憶部13に記憶されている開始アド
レスASを更新する。具体的には、次開始アドレス記憶
部13に記憶されている今回の出力指示dで出力される
開始アドレスASにブロックの固定長NB(=120)を
加算した値を次の開始アドレスASとする。さらに、次
開始アドレス算出部14は、ブロックの固定長NBで次
アドレス数記憶部15に記憶されているアドレス数NA
を更新する。When the output instruction d is input from the timing adjusting section 16, the next start address arithmetic unit 14 calculates the start address A S to be output according to the output instruction d next to this output instruction d, and This calculated start address A S
Then, the start address A S stored in the next start address storage unit 13 is updated. Specifically, a value obtained by adding the fixed length N B (= 120) of the block to the start address A S output by the current output instruction d stored in the next start address storage unit 13 is used as the next start address A S. S. Further, the next start address calculation unit 14 determines the number of addresses N A stored in the next address number storage unit 15 with a fixed block length N B.
To update.
【0038】タイミング調整部16は、外部の被試験端
末から入力されたトリガ(フレームトリガ信号)eのタ
イミングをクロックのタイミングに時間調整したのち、
このトリガeをアドレス情報出力部12へ開始アドレス
AS及び終了アドレス特定情報としての波形のアドレス
数NAの出力指示dとして印加し、かつアドレスカウン
タ17へ開始アドレスASのロード指示gとして印加す
る。The timing adjusting section 16 adjusts the timing of the trigger (frame trigger signal) e input from the external terminal under test to the clock timing, and then
The trigger e is applied to the address information output unit 12 as the output instruction d of the start address A S and the number N A of the waveform addresses as the end address specifying information, and is applied to the address counter 17 as the load instruction g of the start address A S. To do.
【0039】アドレスカウンタ17は、タイミング調整
部16からロード指示gが印加されると、アドレス情報
出力部12から出力されている開始アドレスASを取込
む。そして、アドレスカウンタ17は、自己内で生成し
たクロックに同期して、開始アドレスASを所定の数ず
つ増加又は減少していき、所定の数ずつ増加又は減少さ
れた各アドレスAを波形メモリ11へ順番に印加してい
く。When the load instruction g is applied from the timing adjusting section 16, the address counter 17 takes in the start address A S output from the address information output section 12. Then, the address counter 17 increments or decrements the start address A S by a predetermined number in synchronization with the clock generated by itself, and each address A incremented or decremented by a predetermined number is added to the waveform memory 11. Are applied in order.
【0040】波形メモリ11は、クロックに同期して順
次入力されたアドレスAに記憶されたデータを次のD/A
変換部19へ送出する。D/A変換部19は、入力された
各データをアナログに変換して、アナログの波形jとし
て出力する。The waveform memory 11 stores the data stored in the address A, which is sequentially input in synchronization with the clock, to the next D / A.
It is sent to the conversion unit 19. The D / A converter 19 converts each input data into analog and outputs it as an analog waveform j.
【0041】アドレス数カウンタ18は、アドレス情報
出力部12からアドレス数NAが印加されると、アドレ
スカウンタ17のクロックに同期する自己内で生成した
クロックに同期して、アドレス数NAを1ずつ減算して
いき、減算されたアドレス数NAが0なると、アドレス
カウンタ17へ停止指令hを印加する。When the address number N A is applied from the address information output unit 12, the address number counter 18 synchronizes the address number N A with 1 by synchronizing with the clock generated by itself in synchronization with the clock of the address counter 17. The stop command h is applied to the address counter 17 when the subtracted address number N A becomes 0.
【0042】その結果、アドレスカウンタ17は動作を
停止して、次のトリガ(フレームトリガ信号)e入力に
よるロード指令gの入力待ちとなる。As a result, the address counter 17 stops its operation and waits for the input of the load command g by the input of the next trigger (frame trigger signal) e.
【0043】図2は、例えば被試験端末の設定内容を変
更したことに起因して、この被試験端末から任意波形発
生器へ入力されるトリガ(フレームトリガ信号)eのタ
イミングが、先のブロック(フレームトリガ信号)eに
対する波形の出力期間中に発生した場合の各部の状態を
示すタイムチャートを示す図である。In FIG. 2, the timing of the trigger (frame trigger signal) e input from the terminal under test to the arbitrary waveform generator due to, for example, changing the setting contents of the terminal under test is the same as in the previous block. It is a figure which shows the time chart which shows the state of each part when it generate | occur | produces during the output period of the waveform with respect to (frame trigger signal) e.
【0044】トリガ(フレームトリガ信号)eが時刻t
1で入力されると、時刻t2〜t3の次のクロックiのク
ロック周期T1でアドレスカウンタ17にこの時点でア
ドレス情報出力部12から出力されている開始アドレス
AS(=m)がロードされる。同時に、この時点でアド
レス情報出力部12から出力されているアドレス数N A
(=y)がアドレス数カウンタ18にロードされる。The trigger (frame trigger signal) e is time t
1Entered at, time t2~ T3Next clock of i
Lock cycle T1Then, the address counter 17 is
Start address output from the dress information output unit 12
AS(= M) is loaded. At the same time, add at this point
Address number N output from the reply information output unit 12 A
(= Y) is loaded into the address number counter 18.
【0045】さらに、クロック周期T1で、開始アドレ
スASが次開始アドレス算出部14へ印加されて、次開始
アドレス算出部14は次開始アドレスの算出を開始す
る。次開始アドレスの算出が終了すると、時刻t3のク
ロック周期で、この算出した次開始アドレスAS(=
n)をアドレス情報出力部12から出力する。そして、
クロック周期T1の次のクロックi(時刻t3)から次の
波形の出力が開始される。Further, at the clock cycle T 1 , the start address A S is applied to the next start address calculation unit 14, and the next start address calculation unit 14 starts calculation of the next start address. When the calculation of the next start address is completed, the clock cycle of time t 3, the calculated next start address A S (=
n) is output from the address information output unit 12. And
The output of the next waveform is started from the clock i (time t 3 ) next to the clock cycle T 1 .
【0046】この図2のタイムチャートでも理解できる
ように、たとえ、波形が出力期間中にトリガ(フレーム
トリガ信号)eが入力したとしても、このトリガ(フレ
ームトリガ信号)eの入力時刻から2クロック周期が経
過した時点で、確実に、新規の波形の出力が最初から開
始される。As can be understood from the time chart of FIG. 2, even if the trigger (frame trigger signal) e is input during the output period of the waveform, 2 clocks from the input time of this trigger (frame trigger signal) e. When the cycle elapses, the output of the new waveform is surely started from the beginning.
【0047】また、このように構成された第1実施形態
の任意波形発生器においては、被試験端末からトリガ
(フレームトリガ信号)eが入力される毎に、その都
度、次に出力する波形の開始アドレスASを次開始アド
レス算出部14で算出している。したがって、波形メモ
リ11内には(2N―1)の周期を有する比較的長い擬
似ランダム符号列の波形をたとえ1波形分のみ記憶した
としても、固定長のブロックにトリガ(フレームトリガ
信号)eで区切って出力する場合において、正常に各ブ
ロックの波形が出力される。よって、波形メモリ11の
記憶容量を節減できる。In addition, in the arbitrary waveform generator of the first embodiment configured as described above, each time a trigger (frame trigger signal) e is input from the terminal under test, the waveform to be output next is output. The start address A S is calculated by the next start address calculation unit 14. Therefore, even if the waveform memory 11 stores a waveform of a relatively long pseudo-random code string having a period of (2 N −1), even if only one waveform is stored, a fixed-length block is triggered (frame trigger signal) e. The waveform of each block is output normally when the data is separated by. Therefore, the storage capacity of the waveform memory 11 can be reduced.
【0048】さらに、図9の従来の任意波形発生器で用
いたシーケンス記憶部7を用いる必要がない。Further, it is not necessary to use the sequence storage section 7 used in the conventional arbitrary waveform generator of FIG.
【0049】また、タイミング調整部16を遅延カウン
タで構成することによって、トリガ(フレームトリガ信
号)eが入力してから、新規の波形の出力開始までの時
間を、任意のクロック周期長に設定(調整)できる。こ
のように遅延カウンタを採用することにより、被試験端
末からのトリガ(フレームトリガ信号)eの送信タイミ
ングと、任意波形発生器のトリガ(フレームトリガ信
号)eの受信タイミングとの時間差を吸収できる。Further, by configuring the timing adjustment unit 16 with a delay counter, the time from the input of the trigger (frame trigger signal) e to the start of the output of a new waveform is set to an arbitrary clock cycle length ( Can be adjusted). By adopting the delay counter in this way, it is possible to absorb the time difference between the transmission timing of the trigger (frame trigger signal) e from the terminal under test and the reception timing of the trigger (frame trigger signal) e of the arbitrary waveform generator.
【0050】さらに、被試験端末からほぼ一定周期で入
力されるクロック(フレームトリガ信号)eから一定の
調整時間経過後に、内部クロックに同期して、波形を出
力開始しているので、たとえ、波形を受信する被試験端
末のクロック周期と、実施形態の任意波形発生器の内部
クロック周期とに差があったとしても、この差に起因す
る波形の送信タイミングと受信タイミングとが大きくず
れないうちに解消される。Furthermore, since a waveform is output in synchronization with the internal clock after a lapse of a fixed adjustment time from a clock (frame trigger signal) e input from the terminal under test at a substantially constant period, even if the waveform is Even if there is a difference between the clock cycle of the terminal under test that receives the signal and the internal clock cycle of the arbitrary waveform generator of the embodiment, before the transmission timing and the reception timing of the waveform due to this difference are significantly different, Will be resolved.
【0051】したがって、被試験端末のクロックをこの
任意波形発生器に導く必要はないので、任意波形発生器
の構成を簡素化できる。Therefore, it is not necessary to guide the clock of the terminal under test to this arbitrary waveform generator, so that the structure of the arbitrary waveform generator can be simplified.
【0052】(第2実施形態)図3は本発明の第2実施
形態に係わる任意波形発生器の概略構成を示すブロック
図である。図1に示す第1実施形態の任意波形発生器と
同一部分には同一符号を付して重複する部分の詳細説明
を省略する。(Second Embodiment) FIG. 3 is a block diagram showing the schematic arrangement of an arbitrary waveform generator according to the second embodiment of the present invention. The same parts as those of the arbitrary waveform generator according to the first embodiment shown in FIG. 1 are designated by the same reference numerals, and detailed description of the overlapping parts will be omitted.
【0053】この第2実施形態の任意波形発生器におい
ては、アドレス情報出力部12a内には、前述した次開
始アドレス記憶部13、次開始アドレス算出部14の他
に次終了アドレス記憶部21が設けられている。この次
終了アドレス記憶部21には、次開始アドレス算出部1
4で算出した、次の出力指示dに応じて出力される波形
の終了アドレスAEが記憶される。当然、次開始アドレス
算出部14が新たな終了アドレスAEを算出すると、次終
了アドレス記憶部21に記憶されている終了アドレスAE
もこの新たな終了アドレスAEに更新される。In the arbitrary waveform generator of the second embodiment, in the address information output unit 12a, in addition to the next start address storage unit 13 and the next start address calculation unit 14 described above, the next end address storage unit 21 is provided. It is provided. In the next end address storage unit 21, the next start address calculation unit 1
The end address A E of the waveform output according to the next output instruction d calculated in 4 is stored. Of course, when the next start address calculating unit 14 calculates a new end address A E, end address A E stored in the next end address storage unit 21
Is also updated to this new end address A E.
【0054】そして、アドレス情報出力部12aに出力
指示dが入力される毎に、次開始アドレス記憶部13に
記憶された開始アドレスAS、次終了アドレス記憶部2
1に記憶された終了アドレスAEが出力される。Each time the output instruction d is input to the address information output unit 12a, the start address A S and the next end address storage unit 2 stored in the next start address storage unit 13 are input.
The end address A E stored in 1 is output.
【0055】終了アドレス検出部20は、アドレスカウ
ンタ17から出力されたアドレスAを監視しており、ア
ドレスカウンタ17から出力されたアドレスAがアドレ
ス情報出力部12aから出力された終了アドレスAEに
一致すると、アドレスカウンタ17へ停止指令hを印加
する。The end address detection unit 20 monitors the address A output from the address counter 17, and the address A output from the address counter 17 matches the end address A E output from the address information output unit 12a. Then, the stop command h is applied to the address counter 17.
【0056】その結果、アドレスカウンタ17は動作を
停止して、次のトリガ(シーケンストリガ信号)e入力
によるロード指令gの入力待ちとなる。As a result, the address counter 17 stops its operation and waits for the load command g to be input by the next trigger (sequence trigger signal) e input.
【0057】このように構成された第2実施形態の任意
波形発生器においても、上述した第1実施形態の任意波
形発生器とほぼ同様の作用効果を得ることができる。Also in the arbitrary waveform generator of the second embodiment having such a configuration, it is possible to obtain substantially the same operational effects as those of the arbitrary waveform generator of the first embodiment described above.
【0058】(第3実施形態)図4は本発明の第3実施
形態に係わる任意波形発生器の概略構成を示すブロック
図である。図3に示す第2実施形態の任意波形発生器と
同一部分には同一符号を付して重複する部分の詳細説明
を省略する。(Third Embodiment) FIG. 4 is a block diagram showing the schematic arrangement of an arbitrary waveform generator according to the third embodiment of the present invention. The same parts as those of the arbitrary waveform generator of the second embodiment shown in FIG. 3 are designated by the same reference numerals, and detailed description of the overlapping parts will be omitted.
【0059】この第3実施形態の任意波形発生器におい
ては、アドレア情報出力部12aを構成する次開始アド
レス記憶部13、次終了アドレス記憶部21に対して、
タイミング調整部16から、独立してそれぞれ専用の出
力指令d1、d2が印加される。In the arbitrary waveform generator of the third embodiment, with respect to the next start address storage unit 13 and the next end address storage unit 21 which compose the adrea information output unit 12a,
Dedicated output commands d 1 and d 2 are independently applied from the timing adjustment unit 16.
【0060】このように構成された第3実施形態の任意
波形発生器においては、例えば被試験端末から入力され
るトリガ(フレームトリガ信号)eの周期と、各トリガ
(フレームトリガ信号)e入力に応動して出力される波
形の長さとを互いに無関係に設定できる。例えば、波形
の長さがトリガ周期より長い場合は、波形が途中で強制
的に遮断される。また、波形の長さがトリガ周期より短
い場合は、トリガ周期の終了近くに波形が存在しない期
間が存在する。In the arbitrary waveform generator of the third embodiment configured as described above, for example, the cycle of the trigger (frame trigger signal) e input from the terminal under test and the input of each trigger (frame trigger signal) e. The length of the waveform output in response can be set independently of each other. For example, when the length of the waveform is longer than the trigger period, the waveform is forcibly cut off on the way. Further, when the length of the waveform is shorter than the trigger period, there is a period in which the waveform does not exist near the end of the trigger period.
【0061】(第4実施形態)図5は本発明の第4実施
形態に係わる任意波形発生器の概略構成を示すブロック
図である。図4に示す第3実施形態の任意波形発生器と
同一部分には同一符号を付して重複する部分の詳細説明
を省略する。(Fourth Embodiment) FIG. 5 is a block diagram showing the schematic arrangement of an arbitrary waveform generator according to the fourth embodiment of the present invention. The same parts as those of the arbitrary waveform generator of the third embodiment shown in FIG. 4 are designated by the same reference numerals, and detailed description of the overlapping parts will be omitted.
【0062】この第4実施形態の任意波形発生器におい
ては、各トリガ(フレームトリガ信号)eに同期して出
力される波形の開始アドレスASを一つ前のトリガ(フ
レームトリガ信号)eに同期して出力される波形の終了
アドレスAEに等しく設置している。In the arbitrary waveform generator of the fourth embodiment, the start address A S of the waveform output in synchronization with each trigger (frame trigger signal) e is set to the previous trigger (frame trigger signal) e. It is set equal to the end address A E of the waveform output synchronously.
【0063】すなわち、タイミング調整部16から出力
指示d1、d2が入力されると、次開始アドレス記憶部1
3から開始アドレスASが出力され、次終了アドレス記
憶部21から終了アドレスAEが出力される。次に、次
終了アドレス記憶部21に記憶されている終了アドレス
AEで次開始アドレス記憶部13に記憶されている開始
アドレスASが更新される。その次に、次終了アドレス
算出部22が起動して、次終了アドレス記憶部21に記
憶されている終了アドレスAEを用いて、この次に出力
指示d2が入力した時に出力する波形の終了アドレスAE
を算出して、この算出した終了アドレスAEで次終了ア
ドレス記憶部21の終了アドレスAEを更新する。That is, when the output instructions d 1 and d 2 are input from the timing adjustment unit 16, the next start address storage unit 1
3, the start address A S is output, and the next end address storage unit 21 outputs the end address A E. Next, the start address A S stored in the next start address storage unit 13 is updated with the end address A E stored in the next end address storage unit 21. Then, the next end address calculation unit 22 is activated, and the end address A E stored in the next end address storage unit 21 is used to end the waveform output when the next output instruction d 2 is input. Address A E
It is calculated and this calculated end address A E updates the end address AE of the next end address storage unit 21.
【0064】このように構成された第4実施形態の任意
波形発生器においても、図4に示す第3実施形態の任意
波形発生器とほぼ同様の作用効果を奏することができ
る。The arbitrary waveform generator of the fourth embodiment having such a configuration can also achieve substantially the same effects as the arbitrary waveform generator of the third embodiment shown in FIG.
【0065】(第5実施形態)図6は本発明の第5実施
形態に係わる任意波形発生器の概略構成を示すブロック
図である。図1に示す第1実施形態の任意波形発生器と
同一部分には同一符号を付して重複する部分の詳細説明
を省略する。(Fifth Embodiment) FIG. 6 is a block diagram showing the schematic arrangement of an arbitrary waveform generator according to the fifth embodiment of the present invention. The same parts as those of the arbitrary waveform generator according to the first embodiment shown in FIG. 1 are designated by the same reference numerals, and detailed description of the overlapping parts will be omitted.
【0066】この第1実施形態の任意波形発生器におい
ては、被試験端末から一定周期で入力されるトリガ(フ
レームトリガ信号)eに同期して、常に同一長(同一ア
ドレス数NA)の波形を出力する。In the arbitrary waveform generator of the first embodiment, the waveform of the same length (the same number of addresses N A ) is always synchronized with the trigger (frame trigger signal) e input from the terminal under test at a constant cycle. Is output.
【0067】したがって、アドレス情報出力部12b内
には、次開始アドレス記憶部13及び次開始アドレス算
出部14は設けられているが、次アドレス数記憶部15
は設けられていない。そして、アドレス数カウンタ18
には、タイミング調整部16からトリガ(フレームトリ
ガ信号)eに同期して出力されるリセット指示d3に応
じて、初期値として予め定められた固定のアドレス数N
Aが設定され、この固定のアドレス数NAが内部クロック
に同期して減算される。減算されたアドレス数NAが0
になると、アドレスカウンタ17へ停止指令hを印加す
る。その結果、アドレスカウンタ17は動作を停止し
て、次のトリガ(フレームトリガ信号)e入力によるロ
ード指令gの入力待ちとなる。Therefore, although the next start address storage unit 13 and the next start address calculation unit 14 are provided in the address information output unit 12b, the next address number storage unit 15 is provided.
Is not provided. Then, the address number counter 18
Is a fixed number N of addresses which is predetermined as an initial value according to the reset instruction d 3 output from the timing adjustment unit 16 in synchronization with the trigger (frame trigger signal) e.
A is set, and this fixed address number N A is subtracted in synchronization with the internal clock. The number of subtracted addresses N A is 0
Then, the stop command h is applied to the address counter 17. As a result, the address counter 17 stops its operation and waits for the input of the load command g by the input of the next trigger (frame trigger signal) e.
【0068】このように構成された第5実施形態の任意
波形発生器においても、図1に示した第1実施形態の任
意波形発生器とほぼ同じ作用効果を奏することが可能で
ある。The arbitrary waveform generator of the fifth embodiment having such a configuration can also achieve substantially the same effects as the arbitrary waveform generator of the first embodiment shown in FIG.
【0069】なお、本発明は、上述した第1〜第5の各
実施形態に限定されるものではない。各実施形態の任意
波形発生器においては、アドレス情報出力部12,12
a、12b内に、次開始アドレス算出部14、又は次終
了アドレス算出部22を組み込み、この任意波形発生器
から次に出力する波形の波形メモリ11内の開始アドレ
スAS又は終了アドレスAEをその都度算出していた。The present invention is not limited to the above-mentioned first to fifth embodiments. In the arbitrary waveform generator of each embodiment, the address information output units 12, 12
The next start address calculation unit 14 or the next end address calculation unit 22 is incorporated in a and 12b, and the start address A S or the end address A E in the waveform memory 11 of the waveform to be output next from this arbitrary waveform generator is set. It was calculated each time.
【0070】しかし、各トリガ(フレームトリガ信号)
e入力に応じて、出力される波形が独立している場合に
おいては、各波形の開始アドレスASと終了アドレスAE
とのセットを予めアドレス情報出力部12内に複数セッ
ト記憶保持し、各トリガ(フレームトリガ信号)eが入
力する毎に、この記憶された開始アドレスASと終了ア
ドレスAEとのセットを順番に出力することも可能であ
る。However, each trigger (frame trigger signal)
When the output waveforms are independent according to the e input, the start address A S and end address A E of each waveform
A plurality of sets of (1) and (3) are stored and held in advance in the address information output unit 12, and each time a trigger (frame trigger signal) e is input, the set of the stored start address A S and end address A E is sequentially set. It is also possible to output to.
【0071】[0071]
【発明の効果】以上説明したように、本発明の任意波形
発生器においては、外部から入力されたトリガに応じて
アドレス情報出力部から出力されている波形の開始アド
レスをアドレスカウンタへロードして、アドレスカウン
タを起動させている。したがって、トリガ入力時刻から
一定の調整時間経過後に、波形が先頭から出力開始さ
れ、出力波形の切り替りをトリガ送出元機器の設定変更
に正確に同期でき、任意波形発生器の用途を拡大でき
る。As described above, in the arbitrary waveform generator of the present invention, the start address of the waveform output from the address information output section in response to the externally input trigger is loaded into the address counter. , The address counter is running. Therefore, after a certain adjustment time has elapsed from the trigger input time, the waveform starts to be output from the beginning, the switching of the output waveform can be accurately synchronized with the setting change of the trigger transmission source device, and the application of the arbitrary waveform generator can be expanded.
【0072】さらに、トリガが入力される毎に、次に発
生する波形の波形メモリ内の開始アドレスを算出してい
る。したがって、比較的長い周期の一つの波形を固定長
のブロックにトリガ(フレームトリガ信号)で区切って
出力する場合においても、比較的長い周期の一つの波形
を1個だけ記憶する波長メモリを準備すればよいので、
必要とする波形メモリの記憶容量を節減できる。Further, every time a trigger is input, the start address in the waveform memory of the waveform to be generated next is calculated. Therefore, even when one waveform having a relatively long cycle is divided into blocks of a fixed length by a trigger (frame trigger signal) and output, a wavelength memory that stores only one waveform having a relatively long cycle should be prepared. I'm fine
The storage capacity of the required waveform memory can be saved.
【図1】本発明の第1実施形態に係わる任意波形発生器
の概略構成を示すブロック図FIG. 1 is a block diagram showing a schematic configuration of an arbitrary waveform generator according to a first embodiment of the present invention.
【図2】同第1実施形態の任意波形発生器の動作を示す
タイムチャートFIG. 2 is a time chart showing the operation of the arbitrary waveform generator according to the first embodiment.
【図3】本発明の第2実施形態に係わる任意波形発生器
の概略構成を示すブロック図FIG. 3 is a block diagram showing a schematic configuration of an arbitrary waveform generator according to a second embodiment of the present invention.
【図4】本発明の第3実施形態に係わる任意波形発生器
の概略構成を示すブロック図FIG. 4 is a block diagram showing a schematic configuration of an arbitrary waveform generator according to a third embodiment of the present invention.
【図5】本発明の第4実施形態に係わる任意波形発生器
の概略構成を示すブロック図FIG. 5 is a block diagram showing a schematic configuration of an arbitrary waveform generator according to a fourth embodiment of the present invention.
【図6】本発明の第5実施形態に係わる任意波形発生器
の概略構成を示すブロック図FIG. 6 is a block diagram showing a schematic configuration of an arbitrary waveform generator according to a fifth embodiment of the present invention.
【図7】従来の任意波形発生器の概略構成を示すブロッ
ク図FIG. 7 is a block diagram showing a schematic configuration of a conventional arbitrary waveform generator.
【図8】同任意波形発生器の波形メモリから読出される
波形の各アドレスとクロックとの関係を示す図FIG. 8 is a diagram showing a relationship between each address of a waveform read from a waveform memory of the arbitrary waveform generator and a clock.
【図9】さらに別の従来の任意波形発生器の概略構成を
示すブロック図FIG. 9 is a block diagram showing a schematic configuration of still another conventional arbitrary waveform generator.
【図10】同任意波形発生器におけるシーケンス記憶部
及び波形メモリの記憶内容を示す図FIG. 10 is a diagram showing stored contents of a sequence storage section and a waveform memory in the arbitrary waveform generator.
【図11】同任意波形発生器の問題点を説明するための
図FIG. 11 is a diagram for explaining a problem of the arbitrary waveform generator.
11…波形メモリ 12、12a、12b…アドレス情報出力部 13…次開始アドレス記憶部 14…次開始アドレス算出部 15…次アドレス数記憶部 16…タイミング調整部 17…アドレスカウンタ 18…アドレス数カウンタ 19…D/A変換部 20…終了アドレス検出部 21…終了アドレス記憶部 22…次終了アドレス算出部 11 ... Waveform memory 12, 12a, 12b ... Address information output unit 13 ... Next start address storage unit 14 ... Next start address calculation unit 15 ... Next address number storage unit 16 ... Timing adjustment unit 17 ... Address counter 18 ... Address number counter 19 ... D / A converter 20 ... End address detector 21 ... End address storage unit 22 ... Next end address calculator
Claims (4)
データを波形メモリ(11)の各アドレスに記憶してお
き、指定された波形に相当する各アドレスに記憶された
各データをクロックに同期して順次読出していくことに
より、指定された少なくとも1種類の波形を発生する任
意波形発生器において、 前記波形メモリ内における指定された波形の開始アドレ
スと、終了アドレスを特定する終了アドレス特定情報と
を出力するアドレス情報出力手段(12、12a、12
b)と、 前記アドレス情報出力手段から出力される開始アドレス
がロードされ、前記クロックに同期して、前記開始アド
レスから順次アドレスを前記波形メモリに印加していく
アドレスカウンタ(17)と、 前記アドレス情報出力手段から出力された終了アドレス
特定情報を用いて前記アドレスカウンタから出力される
アドレスが前記波形の終了アドレスに達したことを検出
して前記アドレスカウンタを停止させるアドレスカウン
タ停止手段(18、20)と、 外部から入力されたトリガのタイミングを時間調整した
のち、このトリガを前記アドレス情報出力手段へ開始ア
ドレス及び終了アドレス特定情報の出力指示として印加
し、かつ前記アドレスカウンタへ開始アドレスのロード
指示として印加するタイミング調整手段(16)とを備
えた任意波形発生器。1. Each data for forming one or more kinds of waveforms is stored in each address of a waveform memory (11), and each data stored in each address corresponding to a designated waveform is clocked. In an arbitrary waveform generator for generating at least one type of waveform designated by sequentially reading in synchronization with, the start address and the end address of the designated waveform in the waveform memory are identified. Address information output means (12, 12a, 12) for outputting information and
b), an address counter (17) loaded with a start address output from the address information output means, and sequentially applying addresses from the start address to the waveform memory in synchronization with the clock; Address counter stop means (18, 20) for stopping the address counter by detecting that the address output from the address counter has reached the end address of the waveform by using the end address specifying information output from the information output means. ), The timing of the trigger input from the outside is adjusted, and then this trigger is applied to the address information output means as an output instruction of the start address and end address specifying information, and the address counter is instructed to load the start address. Timing adjusting means (16) for applying as Arbitrary waveform generator was.
が記憶している開始アドレスを出力する次開始アドレス
記憶部手段(13)と、 前記タイミング調整手段からの出力指示に応じて、この
出力指示の次の出力指示に応じて出力すべき開始アドレ
スを算出するとともに、この算出した開始アドレスで前
記次開始アドレス記憶部手段に記憶されている開始アド
レスを更新する開始アドレス算出手段(14)とを備え
た請求項1記載の任意波形発生器。2. The address information output means, in response to an output instruction from the timing adjustment means, a next start address storage means (13) for outputting a start address stored therein, and the timing adjustment means. In accordance with the output instruction from, the start address to be output according to the output instruction next to this output instruction is calculated, and the start address stored in the next start address storage means is calculated by the calculated start address. The arbitrary waveform generator according to claim 1, further comprising a start address calculating means (14) for updating.
波形の長さを示すアドレス数であり、 前記アドレスカウンタ停止手段は、前記クロックに同期
して、入力されたアドレス数を減算していき、このアド
レス数が零に達すると前記アドレスカウンタを停止させ
るアドレス数カウンタ(18)であることを特徴とする
請求項1又は2記載の任意波形発生器。3. The end address specifying information is the number of addresses indicating the length of the corresponding waveform, and the address counter stopping means subtracts the number of input addresses in synchronization with the clock, 3. The arbitrary waveform generator according to claim 1, wherein the arbitrary waveform generator is an address number counter (18) that stops the address counter when the number of addresses reaches zero.
波形の終了アドレスであり、 前記アドレスカウンタ停止手段は、前記アドレスカウン
タから出力されるアドレスが入力された終了アドレスに
一致すると前記アドレスカウンタを停止させる終了アド
レス検出部(20)であることを特徴とする請求項1又
は2記載の任意波形発生器。4. The end address specifying information is an end address of a corresponding waveform, and the address counter stop means stops the address counter when the address output from the address counter matches the input end address. The arbitrary waveform generator according to claim 1 or 2, which is an end address detection unit (20) to be activated.
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Application Number | Priority Date | Filing Date | Title |
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JP2001391987A JP3880395B2 (en) | 2001-12-25 | 2001-12-25 | Arbitrary waveform generator |
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