JP2003162424A - Ｌｓｉ検証装置 - Google Patents
Ｌｓｉ検証装置Info
- Publication number
- JP2003162424A JP2003162424A JP2001358902A JP2001358902A JP2003162424A JP 2003162424 A JP2003162424 A JP 2003162424A JP 2001358902 A JP2001358902 A JP 2001358902A JP 2001358902 A JP2001358902 A JP 2001358902A JP 2003162424 A JP2003162424 A JP 2003162424A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- int
- verification
- functions
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 複数の機能が同時に動作し、それぞれの機能
が共通の割り込み制御ブロックで管理されるＬＳＩシス
テムの検証装置で複数の機能を検証する要求が発生した
場合、待ち時間を増やさず、デバッグに費やす時間を減
少させる。 【解決手段】 Ｇ２テスト部９、Ｇ３テスト部１０を同
時に検証する場合、割り込み処理部７からの要求を優先
的に実行するように変更する。これにより、Ｇ２テスト
部９、Ｇ３テスト部１０の要求は待たされることになる
が、Ｇ１テスト部８の待ち時間は、単体検証時と同じ４
ＣＰＵ＿Ｃで条件は同じになり、新たな調整の必要がな
くなる。この場合の４ＣＰＵ＿Ｃとは、１ＣＰＵ＿Ｃ
（ＩＮＴ）、２ＣＰＵ＿Ｃ（ＩＮＴ）、３ＣＰＵ＿Ｃ
（ＩＮＴ）、４ＣＰＵ＿Ｃ（ＩＮＴ）である。
が共通の割り込み制御ブロックで管理されるＬＳＩシス
テムの検証装置で複数の機能を検証する要求が発生した
場合、待ち時間を増やさず、デバッグに費やす時間を減
少させる。 【解決手段】 Ｇ２テスト部９、Ｇ３テスト部１０を同
時に検証する場合、割り込み処理部７からの要求を優先
的に実行するように変更する。これにより、Ｇ２テスト
部９、Ｇ３テスト部１０の要求は待たされることになる
が、Ｇ１テスト部８の待ち時間は、単体検証時と同じ４
ＣＰＵ＿Ｃで条件は同じになり、新たな調整の必要がな
くなる。この場合の４ＣＰＵ＿Ｃとは、１ＣＰＵ＿Ｃ
（ＩＮＴ）、２ＣＰＵ＿Ｃ（ＩＮＴ）、３ＣＰＵ＿Ｃ
（ＩＮＴ）、４ＣＰＵ＿Ｃ（ＩＮＴ）である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ検証装置に
関し、さらに詳しくは、ＡＳＩＣ（特定用途向けＩＣ：
Application Specific IC）のように複数の機能が同時
に動作するＬＳＩシステムを検証するＬＳＩ検証装置に
関する。
関し、さらに詳しくは、ＡＳＩＣ（特定用途向けＩＣ：
Application Specific IC）のように複数の機能が同時
に動作するＬＳＩシステムを検証するＬＳＩ検証装置に
関する。
【０００２】
【従来の技術】近年設計されるＡＳＩＣ等のＬＳＩシス
テムの機能は、高機能かつ複雑化しており、ゲート数も
数百万に達している。そのため、１つのＡＳＩＣ設計に
おいて、複数の設計者が関与し、機能ごとに設計者が異
なるのはもちろん、同一機能部の回路設計者と回路検証
者が異なるようになっている。また、回路規模の増大に
より、シミュレーションに要する時間も膨大なものにな
り検証にかかる負荷は増大傾向にある。しかし、それに
より開発期間が延びることはほとんどなく、検証者はよ
り効率良く検証するため、少ないパターンで検証できる
ようコーディングをする。
テムの機能は、高機能かつ複雑化しており、ゲート数も
数百万に達している。そのため、１つのＡＳＩＣ設計に
おいて、複数の設計者が関与し、機能ごとに設計者が異
なるのはもちろん、同一機能部の回路設計者と回路検証
者が異なるようになっている。また、回路規模の増大に
より、シミュレーションに要する時間も膨大なものにな
り検証にかかる負荷は増大傾向にある。しかし、それに
より開発期間が延びることはほとんどなく、検証者はよ
り効率良く検証するため、少ないパターンで検証できる
ようコーディングをする。
【０００３】
【発明が解決しようとする課題】各機能が並列に同時動
作し、各機能が共通の制御部で管理されるＬＳＩシステ
ムの場合、各機能単体の検証では、その機能単体のみが
共通制御部の管理に関与するのに対して、各機能を同時
に動作させる検証では、同時動作させる機能が多くなれ
ばなるほど共通制御部の管理に関与する動作が増える。
その結果、それぞれの機能から共通制御部への要求に順
番が発生し、結果を得るのに待ち時間が機能単体検証時
より多くなる。また、機能単体の検証では発生しなかっ
た期待値エラーやタイムアウトエラー等が発生する。エ
ラーが発生した機能の検証者は、長くなった待ち時間に
対応する検証ベンチをコーディングし直す。その結果、
今までは問題にならなかったその他の機能検証で、同様
の検証エラーが発生するというような悪循環が発生し、
最終的に全ての機能を同時動作しても対応できる検証ベ
ンチになるのに多くの時間を費やす結果になり、またパ
ターン数も増大する。このような共通制御部の管理の１
つに割り込み制御がある。
作し、各機能が共通の制御部で管理されるＬＳＩシステ
ムの場合、各機能単体の検証では、その機能単体のみが
共通制御部の管理に関与するのに対して、各機能を同時
に動作させる検証では、同時動作させる機能が多くなれ
ばなるほど共通制御部の管理に関与する動作が増える。
その結果、それぞれの機能から共通制御部への要求に順
番が発生し、結果を得るのに待ち時間が機能単体検証時
より多くなる。また、機能単体の検証では発生しなかっ
た期待値エラーやタイムアウトエラー等が発生する。エ
ラーが発生した機能の検証者は、長くなった待ち時間に
対応する検証ベンチをコーディングし直す。その結果、
今までは問題にならなかったその他の機能検証で、同様
の検証エラーが発生するというような悪循環が発生し、
最終的に全ての機能を同時動作しても対応できる検証ベ
ンチになるのに多くの時間を費やす結果になり、またパ
ターン数も増大する。このような共通制御部の管理の１
つに割り込み制御がある。
【０００４】本発明は、前記した事情に鑑みなされたも
ので、請求項１の発明は、検証ベンチで作成されるＣＰ
Ｕモデル動作のうち共通の割り込み制御動作するものに
関して、複数の要求が発生した場合においても共通の割
り込み処理を優先させ、待ち時間を増やさない検証モデ
ルとすることにより、同時動作検証時にも共通の割り込
み制御部の影響を受けにくくし、検証ベンチのデバッグ
に費やす時間を減少させ、パターン数の増大を抑制する
ことを可能とするＬＳＩ検証装置を目的とする。
ので、請求項１の発明は、検証ベンチで作成されるＣＰ
Ｕモデル動作のうち共通の割り込み制御動作するものに
関して、複数の要求が発生した場合においても共通の割
り込み処理を優先させ、待ち時間を増やさない検証モデ
ルとすることにより、同時動作検証時にも共通の割り込
み制御部の影響を受けにくくし、検証ベンチのデバッグ
に費やす時間を減少させ、パターン数の増大を抑制する
ことを可能とするＬＳＩ検証装置を目的とする。
【０００５】請求項１のＬＳＩ検証装置において、各機
能の中に割り込み制御に関連する機能を有するものがあ
ると、同時動作検証時に同様の検証ベンチの不具合が発
生する。そこで、請求項２の発明は、検証ベンチで作成
されるＣＰＵモデル動作のうち各機能の割り込み制御に
関連する要求に対して処理を優先させ、待ち時間を増や
さない検証モデルにすることにより、同時動作検証時に
も他の割り込みの影響を受けにくくし、検証ベンチのデ
バッグに費やす時間を減少させ、パターン数の増大を抑
制することを可能とするＬＳＩ検証装置を目的とする。
能の中に割り込み制御に関連する機能を有するものがあ
ると、同時動作検証時に同様の検証ベンチの不具合が発
生する。そこで、請求項２の発明は、検証ベンチで作成
されるＣＰＵモデル動作のうち各機能の割り込み制御に
関連する要求に対して処理を優先させ、待ち時間を増や
さない検証モデルにすることにより、同時動作検証時に
も他の割り込みの影響を受けにくくし、検証ベンチのデ
バッグに費やす時間を減少させ、パターン数の増大を抑
制することを可能とするＬＳＩ検証装置を目的とする。
【０００６】請求項１、２のＬＳＩ検証装置において、
検証にはエラーを期待するものもある。そのため、割り
込み制御ブロックの処理が優先されていることによるエ
ラーを発生させるため、パターンを多くしなければなら
ない場合が発生してしまう。そこで、請求項３の発明
は、共通の割り込み制御ブロックの処理または機能毎に
存在する割り込み制御ブロックの処理を優先するか優先
しないかを選択する機能を検証ベンチにもたせ、切り替
えることによりどちらの場合でもパターン数の増大を防
ぎシミュレーション時間を減少させ、検証精度を維持す
ることを可能とするＬＳＩ検証装置を目的とする。
検証にはエラーを期待するものもある。そのため、割り
込み制御ブロックの処理が優先されていることによるエ
ラーを発生させるため、パターンを多くしなければなら
ない場合が発生してしまう。そこで、請求項３の発明
は、共通の割り込み制御ブロックの処理または機能毎に
存在する割り込み制御ブロックの処理を優先するか優先
しないかを選択する機能を検証ベンチにもたせ、切り替
えることによりどちらの場合でもパターン数の増大を防
ぎシミュレーション時間を減少させ、検証精度を維持す
ることを可能とするＬＳＩ検証装置を目的とする。
【０００７】
【課題を解決するための手段】本発明は、前記目的を達
成するためになされたもので、請求項１の発明は、複数
の機能が同時に動作し、前記複数の機能のそれぞれが共
通の割り込み制御ブロックで管理されるＬＳＩシステム
を検証するＬＳＩ検証装置において、前記共通の割り込
み制御ブロックの処理が前記複数の機能を検証する処理
に優先して行われることを特徴とする。
成するためになされたもので、請求項１の発明は、複数
の機能が同時に動作し、前記複数の機能のそれぞれが共
通の割り込み制御ブロックで管理されるＬＳＩシステム
を検証するＬＳＩ検証装置において、前記共通の割り込
み制御ブロックの処理が前記複数の機能を検証する処理
に優先して行われることを特徴とする。
【０００８】請求項２の発明は、請求項１の発明のＬＳ
Ｉ検証装置において、前記複数の機能の各機能毎に存在
する割り込み制御ブロックの処理が優先して行われるこ
とを特徴とする。
Ｉ検証装置において、前記複数の機能の各機能毎に存在
する割り込み制御ブロックの処理が優先して行われるこ
とを特徴とする。
【０００９】請求項３の発明は、請求項１または２の発
明のＬＳＩ検証装置において、前記共通の割り込み制御
ブロックの処理または前記複数の機能の各機能毎に存在
する割り込み制御ブロックの処理を優先して行うか否か
を切り替え可能であることを特徴とする。
明のＬＳＩ検証装置において、前記共通の割り込み制御
ブロックの処理または前記複数の機能の各機能毎に存在
する割り込み制御ブロックの処理を優先して行うか否か
を切り替え可能であることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１，２に示す実施例に基づいて説明する。 （請求項１の説明）図１は、本発明の実施例によるＬＳ
Ｉ検証装置を示す概念図である。なお、ＡＳＩＣ Ｉ／
Ｆ部の数等に関し、本発明の技術的範囲はこの図によっ
て限定して解釈されるものではない。図１において、Ｃ
ＰＵモデル２は割り込み優先機能を有し、ＡＳＩＣ（特
定用途向けＩＣ）１のアドレス空間をアクセスするモデ
ルで、ＡＳＩＣ１はＧ１〜Ｇ３ Ｉ／Ｆモデル３〜５、
及び割り込みＩ／Ｆ部を有している。ＡＳＩＣ１が割り
込み信号を発生すると、割り込みモデル６は割り込み信
号を認識し、割り込み処理に移行する。割り込み処理部
７では、共通のＣＰＵモデルを実行するコマンドＣＰＵ
＿Ｃを使用し、１番目の１ＣＰＵ＿Ｃ（ＩＮＴ）から４
番目の４ＣＰＵ＿Ｃ（ＩＮＴ）を実行し、ＡＳＩＣ１の
割り込みレジスタをアクセスし、現在の割り込み情報を
確認する。得られた情報によりＧ１〜Ｇ３の各Ｉ／Ｆモ
デル３〜５の割り込みに起因する要因であれば、それぞ
れＧ１〜Ｇ３テスト部８〜１０に割り込み発生を知らせ
る。
て、図１，２に示す実施例に基づいて説明する。 （請求項１の説明）図１は、本発明の実施例によるＬＳ
Ｉ検証装置を示す概念図である。なお、ＡＳＩＣ Ｉ／
Ｆ部の数等に関し、本発明の技術的範囲はこの図によっ
て限定して解釈されるものではない。図１において、Ｃ
ＰＵモデル２は割り込み優先機能を有し、ＡＳＩＣ（特
定用途向けＩＣ）１のアドレス空間をアクセスするモデ
ルで、ＡＳＩＣ１はＧ１〜Ｇ３ Ｉ／Ｆモデル３〜５、
及び割り込みＩ／Ｆ部を有している。ＡＳＩＣ１が割り
込み信号を発生すると、割り込みモデル６は割り込み信
号を認識し、割り込み処理に移行する。割り込み処理部
７では、共通のＣＰＵモデルを実行するコマンドＣＰＵ
＿Ｃを使用し、１番目の１ＣＰＵ＿Ｃ（ＩＮＴ）から４
番目の４ＣＰＵ＿Ｃ（ＩＮＴ）を実行し、ＡＳＩＣ１の
割り込みレジスタをアクセスし、現在の割り込み情報を
確認する。得られた情報によりＧ１〜Ｇ３の各Ｉ／Ｆモ
デル３〜５の割り込みに起因する要因であれば、それぞ
れＧ１〜Ｇ３テスト部８〜１０に割り込み発生を知らせ
る。
【００１１】Ｇ１テスト部８は、Ｇ１ Ｉ／Ｆモデル３
の動作によりＡＳＩＣ１が割り込みを発生させることを
確認している部分で、１番目に、割り込み処理部７から
の割り込み発生を待っている。２番目以降は、割り込み
発生後の動作を行うＣＰＵ＿Ｃコマンドである。このＬ
ＳＩ検証装置でＧ１ Ｉ／Ｆモデル３のテストをシミュ
レーションすると、Ｇ１ Ｉ／Ｆモデル３の動作により
ＡＳＩＣ１は割り込み信号を発生し、割り込みモデル６
は割り込み処理に移行する。ここで、ＣＰＵモデル２に
対してＣＰＵ＿Ｃ実行要求を出すのは、割り込み処理部
７のみで、ＣＰＵ＿Ｃ（ＩＮＴ）を１番目から４番目ま
でを順次実行し、Ｇ１テスト部８の最初のＣＰＵ＿Ｃコ
マンド２ＣＰＵ＿Ｃ（Ｇ１）を実行するのに４ＣＰＵ＿
Ｃコマンドの待ちでよい。ここで、４ＣＰＵ＿Ｃコマン
ドとは、１ＣＰＵ＿Ｃ（ＩＮＴ）〜４ＣＰＵ＿Ｃ（ＩＮ
Ｔ）である。
の動作によりＡＳＩＣ１が割り込みを発生させることを
確認している部分で、１番目に、割り込み処理部７から
の割り込み発生を待っている。２番目以降は、割り込み
発生後の動作を行うＣＰＵ＿Ｃコマンドである。このＬ
ＳＩ検証装置でＧ１ Ｉ／Ｆモデル３のテストをシミュ
レーションすると、Ｇ１ Ｉ／Ｆモデル３の動作により
ＡＳＩＣ１は割り込み信号を発生し、割り込みモデル６
は割り込み処理に移行する。ここで、ＣＰＵモデル２に
対してＣＰＵ＿Ｃ実行要求を出すのは、割り込み処理部
７のみで、ＣＰＵ＿Ｃ（ＩＮＴ）を１番目から４番目ま
でを順次実行し、Ｇ１テスト部８の最初のＣＰＵ＿Ｃコ
マンド２ＣＰＵ＿Ｃ（Ｇ１）を実行するのに４ＣＰＵ＿
Ｃコマンドの待ちでよい。ここで、４ＣＰＵ＿Ｃコマン
ドとは、１ＣＰＵ＿Ｃ（ＩＮＴ）〜４ＣＰＵ＿Ｃ（ＩＮ
Ｔ）である。
【００１２】しかし、Ｇ２テスト部９、Ｇ３テスト部１
０を並列に同時に検証した場合は、ＣＰＵモデル２への
要求は各３ヶ所から行われるため順次処理されていく。
そのため、ＣＰＵモデル２は１ＣＰＵ＿Ｃ（ＩＮＴ）、
１ＣＰＵ＿Ｃ（Ｇ２）、１ＣＰＵ＿Ｃ（Ｇ３）のような
順で処理され、４番目の４ＣＰＵ＿Ｃ（ＩＮＴ）が実行
されるのに１０ＣＰＵ＿Ｃコマンドの待ちになる。ここ
で、１０ＣＰＵ＿Ｃコマンドとは、１ＣＰＵ＿Ｃ（ＩＮ
Ｔ）、１ＣＰＵ＿Ｃ（Ｇ２）、１ＣＰＵ＿Ｃ（Ｇ３）、
２ＣＰＵ＿Ｃ（ＩＮＴ）、２ＣＰＵ＿Ｃ（Ｇ２）、２Ｃ
ＰＵ＿Ｃ（Ｇ３）、３ＣＰＵ＿Ｃ（ＩＮＴ）、３ＣＰＵ
＿Ｃ（Ｇ２）、３ＣＰＵ＿Ｃ（Ｇ３）、４ＣＰＵ＿Ｃ
（ＩＮＴ）である。このように、並列動作する回路が増
えるほど、待ち時間が増大する。
０を並列に同時に検証した場合は、ＣＰＵモデル２への
要求は各３ヶ所から行われるため順次処理されていく。
そのため、ＣＰＵモデル２は１ＣＰＵ＿Ｃ（ＩＮＴ）、
１ＣＰＵ＿Ｃ（Ｇ２）、１ＣＰＵ＿Ｃ（Ｇ３）のような
順で処理され、４番目の４ＣＰＵ＿Ｃ（ＩＮＴ）が実行
されるのに１０ＣＰＵ＿Ｃコマンドの待ちになる。ここ
で、１０ＣＰＵ＿Ｃコマンドとは、１ＣＰＵ＿Ｃ（ＩＮ
Ｔ）、１ＣＰＵ＿Ｃ（Ｇ２）、１ＣＰＵ＿Ｃ（Ｇ３）、
２ＣＰＵ＿Ｃ（ＩＮＴ）、２ＣＰＵ＿Ｃ（Ｇ２）、２Ｃ
ＰＵ＿Ｃ（Ｇ３）、３ＣＰＵ＿Ｃ（ＩＮＴ）、３ＣＰＵ
＿Ｃ（Ｇ２）、３ＣＰＵ＿Ｃ（Ｇ３）、４ＣＰＵ＿Ｃ
（ＩＮＴ）である。このように、並列動作する回路が増
えるほど、待ち時間が増大する。
【００１３】そこで、ＣＰＵモデル２に割り込み処理部
７から要求がある場合は、優先的に実行するように変更
することで、割り込み処理部７からの要求をまず実行す
ることにより、Ｇ２テスト部９、Ｇ３テスト部１０の要
求は待たされることになるが、Ｇ１テスト部８の待ち時
間は単体検証時と同じ４ＣＰＵ＿Ｃで条件は同じにな
り、新たな調整の必要がなくなる。なお、この場合の４
ＣＰＵ＿Ｃとは、１ＣＰＵ＿Ｃ（ＩＮＴ）、２ＣＰＵ＿
Ｃ（ＩＮＴ）、３ＣＰＵ＿Ｃ（ＩＮＴ）、４ＣＰＵ＿Ｃ
（ＩＮＴ）である。
７から要求がある場合は、優先的に実行するように変更
することで、割り込み処理部７からの要求をまず実行す
ることにより、Ｇ２テスト部９、Ｇ３テスト部１０の要
求は待たされることになるが、Ｇ１テスト部８の待ち時
間は単体検証時と同じ４ＣＰＵ＿Ｃで条件は同じにな
り、新たな調整の必要がなくなる。なお、この場合の４
ＣＰＵ＿Ｃとは、１ＣＰＵ＿Ｃ（ＩＮＴ）、２ＣＰＵ＿
Ｃ（ＩＮＴ）、３ＣＰＵ＿Ｃ（ＩＮＴ）、４ＣＰＵ＿Ｃ
（ＩＮＴ）である。
【００１４】（請求項２の説明）図２は、図１に示すＧ
１テスト部８、及び異なるＧ１テスト部８ａを示し、Ｇ
１テスト部に固有の割り込みレジスタが存在する例を示
す図である。図２に示すＧ１テスト部８ａのＣＰＵ＿Ｃ
（Ｇ１＿ＩＮＴ）は、Ｇ１テスト部８ａに固有の割り込
み関連レジスタアクセスを示す。Ｇ１ Ｉ／Ｆモデル３
のＡＳＩＣ回路にＧ１固有の割り込み回路が存在する場
合、割り込み処理待ちの後、割り込み要因等を確認する
ためＣＰＵモデル２に要求を出す。この場合、３回のＣ
ＰＵ＿Ｃの待ち時間でＧ１テスト部８内の割り込み処理
が完了し、次の処理の５ＣＰＵ＿Ｃ（Ｇ１）を行う。な
お、前記３回のＣＰＵ＿Ｃとは、２ＣＰＵ＿Ｃ（Ｇ１＿
ＩＮＴ）、３ＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）、４ＣＰＵ＿
Ｃ（Ｇ１＿ＩＮＴ）である。Ｇ１ Ｉ／Ｆモデル３に起
因する割り込みが発生した場合、まず割り込みモデル６
の処理ＣＰＵ＿Ｃ（ＩＮＴ）のＣＰＵアクセスを行い、
次にＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）のＣＰＵアクセスを行
うことにより割り込み処理が完了する。ここで、Ｇ２，
Ｇ３のＣＰＵアクセスが間に入ってくると、Ｇ１の割り
込み処理が完了するのに時間がかかることになる。そこ
で、Ｇ１ Ｉ／Ｆモデル３がこの時間の間も動作し新た
な割り込み要因を発生する可能性があるため、Ｇ１だけ
に関する割り込み処理の優先度を上げ、Ｇ２，Ｇ３のＣ
ＰＵアクセスを、Ｇ１＿ＩＮＴの後にすることで影響を
無くすことを可能にしている。
１テスト部８、及び異なるＧ１テスト部８ａを示し、Ｇ
１テスト部に固有の割り込みレジスタが存在する例を示
す図である。図２に示すＧ１テスト部８ａのＣＰＵ＿Ｃ
（Ｇ１＿ＩＮＴ）は、Ｇ１テスト部８ａに固有の割り込
み関連レジスタアクセスを示す。Ｇ１ Ｉ／Ｆモデル３
のＡＳＩＣ回路にＧ１固有の割り込み回路が存在する場
合、割り込み処理待ちの後、割り込み要因等を確認する
ためＣＰＵモデル２に要求を出す。この場合、３回のＣ
ＰＵ＿Ｃの待ち時間でＧ１テスト部８内の割り込み処理
が完了し、次の処理の５ＣＰＵ＿Ｃ（Ｇ１）を行う。な
お、前記３回のＣＰＵ＿Ｃとは、２ＣＰＵ＿Ｃ（Ｇ１＿
ＩＮＴ）、３ＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）、４ＣＰＵ＿
Ｃ（Ｇ１＿ＩＮＴ）である。Ｇ１ Ｉ／Ｆモデル３に起
因する割り込みが発生した場合、まず割り込みモデル６
の処理ＣＰＵ＿Ｃ（ＩＮＴ）のＣＰＵアクセスを行い、
次にＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）のＣＰＵアクセスを行
うことにより割り込み処理が完了する。ここで、Ｇ２，
Ｇ３のＣＰＵアクセスが間に入ってくると、Ｇ１の割り
込み処理が完了するのに時間がかかることになる。そこ
で、Ｇ１ Ｉ／Ｆモデル３がこの時間の間も動作し新た
な割り込み要因を発生する可能性があるため、Ｇ１だけ
に関する割り込み処理の優先度を上げ、Ｇ２，Ｇ３のＣ
ＰＵアクセスを、Ｇ１＿ＩＮＴの後にすることで影響を
無くすことを可能にしている。
【００１５】Ｇ２テスト部９、Ｇ３テスト部１０が同時
に動作しているときは、ＣＰＵモデル２はＧ２テスト部
９、Ｇ３テスト部１０の要求を受け付けるため、３番目
の４ＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）を実行するのに、７Ｃ
ＰＵ＿Ｃ要する。ここで７ＣＰＵ＿Ｃとは、２ＣＰＵ＿
Ｃ（Ｇ１＿ＩＮＴ）、１ＣＰＵ＿Ｃ（Ｇ２）、１ＣＰＵ
＿Ｃ（Ｇ３）、３ＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）、２ＣＰ
Ｕ＿Ｃ（Ｇ２）、２ＣＰＵ＿Ｃ（Ｇ３）、４ＣＰＵ＿Ｃ
（Ｇ１＿ＩＮＴ）である。このとき、Ｇ１ Ｉ／Ｆモデ
ル３が停止しているとは限らず、効率良く検証しようと
すると逆に停止させずに検証する。そのため固有の割り
込み処理の確認に時間がかかると状態変化を生じ、期待
値エラーになってしまう。
に動作しているときは、ＣＰＵモデル２はＧ２テスト部
９、Ｇ３テスト部１０の要求を受け付けるため、３番目
の４ＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）を実行するのに、７Ｃ
ＰＵ＿Ｃ要する。ここで７ＣＰＵ＿Ｃとは、２ＣＰＵ＿
Ｃ（Ｇ１＿ＩＮＴ）、１ＣＰＵ＿Ｃ（Ｇ２）、１ＣＰＵ
＿Ｃ（Ｇ３）、３ＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）、２ＣＰ
Ｕ＿Ｃ（Ｇ２）、２ＣＰＵ＿Ｃ（Ｇ３）、４ＣＰＵ＿Ｃ
（Ｇ１＿ＩＮＴ）である。このとき、Ｇ１ Ｉ／Ｆモデ
ル３が停止しているとは限らず、効率良く検証しようと
すると逆に停止させずに検証する。そのため固有の割り
込み処理の確認に時間がかかると状態変化を生じ、期待
値エラーになってしまう。
【００１６】そこで、各機能毎に存在する割り込み制御
ブロックの処理に対し、共通の割り込み処理の次に優先
権を与える。ＣＰＵモデル２は各要求に対してＣＰＵ＿
Ｃ（ＩＮＴ）＞ＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）＞ＣＰＵ＿
Ｃ（Ｇ１）＞ＣＰＵ＿Ｃ（Ｇ２）＞ＣＰＵ＿Ｃ（Ｇ３）
の優先度をもって要求を受け付ける。これにより並列同
時動作検証時に、他のＧ１〜Ｇ３ Ｉ／Ｆモデルに起因
する割り込みの影響を受けにくくなる。
ブロックの処理に対し、共通の割り込み処理の次に優先
権を与える。ＣＰＵモデル２は各要求に対してＣＰＵ＿
Ｃ（ＩＮＴ）＞ＣＰＵ＿Ｃ（Ｇ１＿ＩＮＴ）＞ＣＰＵ＿
Ｃ（Ｇ１）＞ＣＰＵ＿Ｃ（Ｇ２）＞ＣＰＵ＿Ｃ（Ｇ３）
の優先度をもって要求を受け付ける。これにより並列同
時動作検証時に、他のＧ１〜Ｇ３ Ｉ／Ｆモデルに起因
する割り込みの影響を受けにくくなる。
【００１７】（請求項３の説明）請求項１、２のＬＳＩ
検証装置において、Ｇ１ Ｉ／Ｆモデル３の割り込み要
因で発生した割り込み信号に対する割り込み処理が間に
合わないことにより発生する要因の検証を行う必要があ
る場合、共通の割り込み制御ブロックの処理、または複
数の機能の各機能毎に存在する割り込み制御ブロック処
理の優先処理を行わない方が前記要因の検証を行いやす
い場合がある。そこで、共通の割り込み制御ブロックの
処理、または複数の機能の各機能毎に存在する割り込み
制御ブロック処理の優先処理を行うか、行わないかを切
り替え可能にするフラグを用意することで効率よく検証
できるようになる。
検証装置において、Ｇ１ Ｉ／Ｆモデル３の割り込み要
因で発生した割り込み信号に対する割り込み処理が間に
合わないことにより発生する要因の検証を行う必要があ
る場合、共通の割り込み制御ブロックの処理、または複
数の機能の各機能毎に存在する割り込み制御ブロック処
理の優先処理を行わない方が前記要因の検証を行いやす
い場合がある。そこで、共通の割り込み制御ブロックの
処理、または複数の機能の各機能毎に存在する割り込み
制御ブロック処理の優先処理を行うか、行わないかを切
り替え可能にするフラグを用意することで効率よく検証
できるようになる。
【００１８】
【発明の効果】（請求項１の効果）複数の機能が同時に
動作し、それぞれの機能が共通の割り込み制御ブロック
で管理されるＬＳＩシステムの検証装置において、共通
割り込み制御ブロックの処理を、複数の機能を検証する
処理に優先して行うので、検証ベンチの不具合を減少さ
せ、ＡＳＩＣ開発の効率を向上することができる。
動作し、それぞれの機能が共通の割り込み制御ブロック
で管理されるＬＳＩシステムの検証装置において、共通
割り込み制御ブロックの処理を、複数の機能を検証する
処理に優先して行うので、検証ベンチの不具合を減少さ
せ、ＡＳＩＣ開発の効率を向上することができる。
【００１９】（請求項２の効果）各機能毎に割り込み制
御ブロックが存在する場合、その処理を優先させるの
で、複数機能の同時検証時において他の機能検証等によ
る影響を受けにくくすることができる。
御ブロックが存在する場合、その処理を優先させるの
で、複数機能の同時検証時において他の機能検証等によ
る影響を受けにくくすることができる。
【００２０】（請求項３の効果）請求項１または２の発
明において、共通の割り込み制御ブロックの処理、また
は複数の機能の各機能毎に存在する割り込み制御ブロッ
クの処理を優先して行うか否かを切り替え可能にするこ
とにより、エラー要因を発生させたい場合にも効率よく
検証することができる。
明において、共通の割り込み制御ブロックの処理、また
は複数の機能の各機能毎に存在する割り込み制御ブロッ
クの処理を優先して行うか否かを切り替え可能にするこ
とにより、エラー要因を発生させたい場合にも効率よく
検証することができる。
【図１】 本発明の実施例によるＬＳＩ検証システムを
示す概念図である。
示す概念図である。
【図２】 図１に示すＧ１テスト部、及び異なるＧ１テ
スト部の例を示す図である。
スト部の例を示す図である。
１…ＡＳＩＣ、２…ＣＰＵモデル、３…Ｇ１ Ｉ／Ｆモ
デル、４…Ｇ２ Ｉ／Ｆモデル、５…Ｇ３ Ｉ／Ｆモデ
ル、６…割り込みモデル、７…割り込み処理部、８…Ｇ
１テスト部、９…Ｇ２テスト部、１０…Ｇ３テスト部。
デル、４…Ｇ２ Ｉ／Ｆモデル、５…Ｇ３ Ｉ／Ｆモデ
ル、６…割り込みモデル、７…割り込み処理部、８…Ｇ
１テスト部、９…Ｇ２テスト部、１０…Ｇ３テスト部。
Claims (3)
- 【請求項１】 複数の機能が同時に動作し、前記複数の
機能のそれぞれが共通の割り込み制御ブロックで管理さ
れるＬＳＩシステムを検証するＬＳＩ検証装置におい
て、 前記共通の割り込み制御ブロックの処理が前記複数の機
能を検証する処理に優先して行われることを特徴とする
ＬＳＩ検証装置。 - 【請求項２】 請求項１記載のＬＳＩ検証装置におい
て、 前記複数の機能の各機能毎に存在する割り込み制御ブロ
ックの処理が優先して行われることを特徴とするＬＳＩ
検証装置。 - 【請求項３】 請求項１または２記載のＬＳＩ検証装置
において、 前記共通の割り込み制御ブロックの処理または前記複数
の機能の各機能毎に存在する割り込み制御ブロックの処
理を優先して行うか否かを切り替え可能であることを特
徴とするＬＳＩ検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358902A JP2003162424A (ja) | 2001-11-26 | 2001-11-26 | Ｌｓｉ検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358902A JP2003162424A (ja) | 2001-11-26 | 2001-11-26 | Ｌｓｉ検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003162424A true JP2003162424A (ja) | 2003-06-06 |
Family
ID=19170002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001358902A Pending JP2003162424A (ja) | 2001-11-26 | 2001-11-26 | Ｌｓｉ検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003162424A (ja) |
-
2001
- 2001-11-26 JP JP2001358902A patent/JP2003162424A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7246052B2 (en) | Bus master and bus slave simulation using function manager and thread manager | |
| JP2007287171A (ja) | 遠隔コンピュータへのオペレーションの分散方法、装置及び記憶媒体 | |
| KR20000029997A (ko) | 집적ｄｍａ콘트롤러를이용한집적메모리테스트방법 | |
| WO2002088935A1 (en) | System and method for efficiently performing a data transfer operation | |
| US20040199694A1 (en) | Interrupt controller and interrupt controlling method for prioritizing interrupt requests generated by a plurality of interrupt sources | |
| JP2007500394A (ja) | 優先レベル毎に異なるレジスタセットが関連付けられたプログラマブル優先レベルを有する割り込み構造を備えたマイクロコントローラ | |
| JP3822568B2 (ja) | イベント処理 | |
| JP2011008702A (ja) | 故障処理装置 | |
| WO2004114132A1 (ja) | 割り込み制御方法、割り込み制御装置及び割り込み制御プログラム | |
| EP4113306A1 (en) | Verifying processing logic of a graphics processing unit | |
| US7761280B2 (en) | Data processing apparatus simulation by generating anticipated timing information for bus data transfers | |
| JP2003162424A (ja) | Ｌｓｉ検証装置 | |
| JP4580722B2 (ja) | 試験シミュレータ及び試験シミュレーションプログラム | |
| CN113342698B (zh) | 一种测试环境调度方法、计算设备及存储介质 | |
| US20080278195A1 (en) | Structure for executing software within real-time hardware constraints using functionally programmable branch table | |
| JP3549703B2 (ja) | 割り込み処理システム | |
| JP2006178663A (ja) | 情報処理装置、情報処理方法、検証装置、検証方法 | |
| JP4522292B2 (ja) | 画像処理装置及び画像処理方法 | |
| WO2004066150A1 (ja) | 割り込み制御方法および割り込み制御装置 | |
| JP6645467B2 (ja) | マイクロコンピュータ | |
| JPH05180903A (ja) | 半導体集積回路装置のテスト方法及びテスト回路 | |
| JP2006018585A (ja) | テストベンチ | |
| JP2005093929A (ja) | Ａｓｉｃを検証するテストベンチ | |
| JP2004342001A (ja) | 半導体集積回路装置 | |
| JP2007207176A (ja) | 半導体集積回路のシミュレーション方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040902 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040909 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070807 |