JP2003157049A - Active matrix type display device, and its driving method - Google Patents
Active matrix type display device, and its driving methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はアクティブマトリク
ス型表示装置に関する。より詳しくは、表示データを電
流制御により駆動し、有機ＥＬ素子を発光させるアクテ
ィブマトリクス型表示装置の駆動技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type display device. More specifically, the present invention relates to a driving technique of an active matrix type display device in which display data is driven by current control to cause an organic EL element to emit light.
【０００２】[0002]
【従来の技術】図４を参照して従来のアクティブマトリ
クス型表示装置の構成を説明する。図４は、従来パネル
の回路ブロックの例を示す。従来のアクティブマトリク
ス型表示装置は、行状に配線した複数のゲートラインＧ
１からＧ２２０と、列状に配線した複数のソースライン
Ｓ１からＳ１９６と、上記ゲートライン、及びソースラ
インの交差部に設けられる有機ＥＬ素子、蓄積容量、及
び画素駆動用の薄膜トランジスタＴＦＴより構成された
画素部４３と、上記複数のデータラインごとに、画像信
号の供給を制御するための複数の電流源を具備したソー
スドライバ４２と、上記複数のゲートラインを制御する
ゲートドライバ４１とから構成されている。2. Description of the Related Art The structure of a conventional active matrix type display device will be described with reference to FIG. FIG. 4 shows an example of a circuit block of a conventional panel. The conventional active matrix display device has a plurality of gate lines G arranged in rows.
1 to G220, a plurality of source lines S1 to S196 wired in a row, an organic EL element provided at the intersection of the gate line and the source line, a storage capacitor, and a thin film transistor TFT for driving a pixel. The pixel unit 43, a source driver 42 having a plurality of current sources for controlling the supply of an image signal for each of the plurality of data lines, and a gate driver 41 for controlling the plurality of gate lines. There is.
【０００３】次に、図５を参照しながら、有機ＥＬ素子
を電流駆動にて動作させる方法について説明する。図５
は上記表示素子における１つの画素と１つのソースライ
ンを示す。ここで、５１は画素部であり、ＶＤＤは電
源、Ｃｓは蓄積容量、ＭＰ１からＭＰ４はPチャンネル
型のＭＯＳトランジスタ、ＥＬは有機ＥＬ素子を示して
いる。また、ＧｎＡはＭＯＳトランジスタＭＰ１および
ＭＰ３をオン又はオフさせるための制御信号、ＧｎＢは
同様にＭＯＳトランジスタＭＰ４をオン又はオフさせる
ための制御信号であり、ＭＰ１・ＭＰ３・ＭＰ４はそれ
ぞれのゲートラインを介してゲートドライバに接続され
ている。また５２はソースライン、５４はソースライン
上に存在する抵抗成分Ｒと容量成分Ｃからなる負荷イン
ピーダンス、５３はソースドライバ中の画像信号をセッ
トするための電流源である。ここで、画像データが決定
されると、電流源５３にはデータに対応した電流Ｉｄが
設定される。Next, a method of operating the organic EL element by current driving will be described with reference to FIG. Figure 5
Indicates one pixel and one source line in the display element. Here, 51 is a pixel portion, VDD is a power source, Cs is a storage capacitor, MP1 to MP4 are P-channel type MOS transistors, and EL is an organic EL element. Further, GnA is a control signal for turning on or off the MOS transistors MP1 and MP3, GnB is a control signal for turning on or off the MOS transistor MP4, and MP1, MP3, and MP4 are connected via respective gate lines. Connected to the gate driver. Further, 52 is a source line, 54 is a load impedance consisting of a resistance component R and a capacitance component C existing on the source line, and 53 is a current source for setting an image signal in the source driver. Here, when the image data is determined, the current Id corresponding to the data is set in the current source 53.
【０００４】次にＧｎＡが「Ｌ」になるとＭＯＳトラン
ジスタＭＰ１・ＭＰ３がオンとなり、蓄積容量Ｃｓに設
定電流Ｉｄに対応した電荷が蓄積される。次に蓄積容量
ＣｓによりＭＯＳトランジスタＭＰ２がバイアスされ、
ソースライン５２には設定電流Ｉｄと等しい電流Ｉが印
加される。次にＧｎＡが「Ｈ」、ＧｎＢが「Ｌ」になる
と、ＭＰ４がオンとなり、結果的にソースライン電流Ｉ
はＭＰ４を介して有機ＥＬ素子に書き込まれ、設定電流
に応じて、有機ＥＬ素子が発光する。Next, when GnA becomes "L", the MOS transistors MP1 and MP3 are turned on, and the charge corresponding to the set current Id is stored in the storage capacitor Cs. Next, the MOS transistor MP2 is biased by the storage capacitor Cs,
A current I equal to the set current Id is applied to the source line 52. Next, when GnA becomes “H” and GnB becomes “L”, MP4 is turned on, and as a result, the source line current I
Is written in the organic EL element via MP4, and the organic EL element emits light according to the set current.
【０００５】以上のようにして、他のゲートラインに対
しても、同様の方法で画像データを書き込んでいく。な
お、上記「Ｌ」は、ローレベルを示し、上記「Ｈ」は、
ハイレベルを示す。また、上記「オン」は、ＭＯＳトラ
ンジスタのドレイン電極・ソース電極間が導通状態であ
ることを示し、上記「オフ」は、ＭＯＳトランジスタの
ドレイン電極・ソース電極間が非導通状態であることを
示す。As described above, image data is written in the other gate lines by the same method. The “L” indicates a low level, and the “H” indicates
Indicates high level. Further, the above "ON" indicates that the drain electrode / source electrode of the MOS transistor is conductive, and the above "OFF" indicates that the drain electrode / source electrode of the MOS transistor is non-conductive. .
【０００６】[0006]
【発明が解決しようとする課題】ここで、有機ＥＬ素子
が発光するのに必要な電流は、一般的に数十ｎＡから数
μＡ程度と非常に小さい。特に、黒表示の場合、数十ｎ
Ａの精度で画素に電流を書き込むことが必要となる。ま
た、実際ソースライン５２には、負荷インピーダンス５
４が存在するため、上記のような小さい電流では、負荷
インピーダンス５４の影響により、１水平走査期間内
で、十分な電流を画素５１に書き込むことができないと
いった問題が生じる。The current required for the organic EL element to emit light is generally as small as several tens nA to several μA. Especially for black display, dozens of n
It is necessary to write a current in the pixel with the accuracy of A. In addition, the load impedance 5 is actually connected to the source line 52.
4 exists, there arises a problem that with a small current as described above, due to the influence of the load impedance 54, a sufficient current cannot be written in the pixel 51 within one horizontal scanning period.
【０００７】上記問題を解決するためのひとつの方法と
して、複数本のゲートラインを同時に選択し、ソースラ
インへの電流を複数倍に増やしてやることにより、負荷
インピーダンス５４の影響による書き込み不足を低減さ
せる方法が挙げられる。As one method for solving the above problem, by selecting a plurality of gate lines at the same time and multiplying the current to the source line by a multiple, the write shortage due to the influence of the load impedance 54 is reduced. There is a method of making it.
【０００８】次に、図６を参照しながら、上記複数本の
駆動を行う方法とそのときの課題について説明する。図
６はゲートラインを複数本同時に選択した場合の動作例
について説明した図である。ここで、６１・６５は画素
部であり、構成、動作については図５で示したものと同
様である。また、ＧｎＡ・ＧｎＡ２はそれぞれの画素の
ＭＯＳトランジスタをオン又はオフさせるための制御信
号であり、それぞれのゲートラインを介してゲートドラ
イバに接続されている。また６２はソースライン、６４
はソースライン上に存在する抵抗成分Ｒと容量成分Ｃと
からなる負荷インピーダンス、６３はソースドライバ中
の画像信号をセットするための電流源である。ここで、
ＧｎＡとＧｎＡ２を同時に選択することにより、画素６
１と画素６５には同時にオンとなり、ソースライン６２
の電流は、画素６１と画素６５の各電流の和となる。結
果として、上記同時選択本数を増やすことにより、ソー
スライン６２への充電能力を増加させることができ、上
記ソースラインへの電流の書き込み不足を低減すること
が可能となる。Next, with reference to FIG. 6, a method of driving the above-described plurality of lines and the problems at that time will be described. FIG. 6 is a diagram for explaining an operation example when a plurality of gate lines are simultaneously selected. Here, 61 and 65 are pixel portions, and the configuration and operation are the same as those shown in FIG. Further, GnA and GnA2 are control signals for turning on or off the MOS transistors of the respective pixels, and are connected to the gate driver via the respective gate lines. Also, 62 is a source line, 64
Is a load impedance composed of a resistance component R and a capacitance component C existing on the source line, and 63 is a current source for setting an image signal in the source driver. here,
By simultaneously selecting GnA and GnA2, the pixel 6
1 and the pixel 65 are turned on at the same time, and the source line 62
Is the sum of the currents of the pixels 61 and 65. As a result, by increasing the number of simultaneously selected lines, it is possible to increase the charging ability to the source line 62, and it is possible to reduce the insufficient writing of current to the source line.
【０００９】しかしながら、上記複数本駆動を行う場
合、新たに表示むらの課題が発生する。上記表示むらの
課題について、図７、図８を参照しながら説明する。図
７はゲートのタイミングチャート例を示したものであ
る。ここで、Ｇ１からＧ４及びＥ１からＥ４は各ゲート
ラインに印加される信号波形を示し、それぞれ図５のＧ
ｎＡ及びＧｎＢに対応している。なお、各波形の論理に
ついてはここでは考慮していない。つまり、Ｇ１からＧ
４がソースラインへの書き込みタイミングであり、Ｅ１
からＥ４は有機ＥＬ素子を発光させるタイミングであ
る。また、７２は１ライン分に相当する水平走査期間を
示す。したがって、ここでは３本の信号を同時に選択さ
せる場合を想定している。ここで、各タイミングにおい
て、図７の実線以降では、すべて３本のゲートラインが
同時に選択されている。しかし、それ以前のタイミング
においては１本・２本と同時選択本数が不足している期
間７１が存在することがわかる。However, when the above-mentioned multiple driving is performed, a new problem of display unevenness occurs. The problem of display unevenness will be described with reference to FIGS. 7 and 8. FIG. 7 shows an example of a timing chart of the gate. Here, G1 to G4 and E1 to E4 represent signal waveforms applied to the respective gate lines, and G1 to G4 in FIG.
It corresponds to nA and GnB. The logic of each waveform is not considered here. That is, G1 to G
4 is the write timing to the source line, and E1
From E4 to E4 is the timing for causing the organic EL element to emit light. Further, 72 indicates a horizontal scanning period corresponding to one line. Therefore, it is assumed here that three signals are simultaneously selected. Here, at each timing, after the solid line in FIG. 7, all three gate lines are simultaneously selected. However, it is understood that at the timing before that, there is a period 71 in which the number of simultaneously selected lines is insufficient, such as one or two.
【００１０】上記のように、ゲートラインを複数本同時
に選択させて走査した場合、走査開始ラインと走査終了
ラインには、同時選択する本数に応じて必ず選択数が不
足するラインが存在してしまう。本例では３本のゲート
ラインを同時選択しようとしているので、走査開始ライ
ンと走査終了ラインには同時選択本数３本から１引いた
数、具体的には、それぞれ２本のゲートラインについ
て、同時選択本数の不足が生じる。前述したように、同
時に選択する本数を増やすと、ソースラインへの書き込
み不足は低減されるので、反対に、上記２本のゲートラ
インについてはソースラインへの書き込み量が他のゲー
トラインとは異なってしまう。結果として図８の８１・
８２に示すような表示むらが発生する。As described above, when a plurality of gate lines are selected and scanned at the same time, the scanning start line and the scanning end line always include a line whose selection number is insufficient according to the number of lines to be simultaneously selected. . In this example, three gate lines are selected at the same time. Therefore, the scanning start line and the scanning end line are subtracted from the number of simultaneous selection lines of three, specifically, two gate lines at the same time. Insufficient number of selections will occur. As described above, when the number of lines selected at the same time is increased, the insufficient write to the source line is reduced. On the contrary, the write amount to the source line of the above two gate lines is different from that of other gate lines. Will end up. As a result, 81 in FIG.
Display irregularity 82 occurs.
【００１１】本発明においては、上記ゲートラインを複
数本を同時に選択して走査した場合に発生する表示むら
を低減し、高品質な表示装置を提供することを目的とす
る。It is an object of the present invention to provide a high-quality display device by reducing display unevenness that occurs when a plurality of gate lines are simultaneously selected and scanned.
【００１２】[0012]
【課題を解決するための手段】上記課題を解決するため
に、本発明のアクティブマトリクス型表示装置は、行状
に配線した複数のゲートラインと、列状に配線した複数
のデータラインと、それらの交差部にマトリクス状に配
設される有機EL素子、蓄積容量、及び画素駆動用の薄膜
トランジスタを含む画素部と、上記複数のデータライン
ごとに、画像信号の供給を制御するための複数の電流源
を有するソースドライバと、上記複数のゲートラインを
制御するゲートドライバからなる。In order to solve the above-mentioned problems, an active matrix display device of the present invention has a plurality of gate lines arranged in rows, a plurality of data lines arranged in columns, and a plurality of these data lines. A pixel portion including organic EL elements arranged in a matrix at intersections, a storage capacitor, and a pixel driving thin film transistor, and a plurality of current sources for controlling the supply of image signals for each of the plurality of data lines. And a gate driver that controls the plurality of gate lines.
【００１３】上記ゲートドライバは、ｎ本の複数のゲー
トラインを同時に選択走査する期間を有すると共に、少
なくとも上記ゲートラインの端部において、画素駆動用
の薄膜トランジスタを持った（ｎ−１）本以上のダミー
ゲートラインを備えている。The gate driver has a period for selectively scanning a plurality of n gate lines at the same time, and at least (n-1) or more (n-1) thin film transistors for driving pixels are provided at least at the ends of the gate lines. It has a dummy gate line.
【００１４】また、上記ダミーゲートラインは、少なく
とも走査開始ラインの前、走査終了ラインの後のいずれ
か一方に配置した構成を有する。また、ゲートラインと
ダミーゲートラインを含めたゲートラインを複数本選択
し、順次走査することを特徴としている。The dummy gate line is arranged at least either before the scan start line or after the scan end line. Further, it is characterized in that a plurality of gate lines including a gate line and a dummy gate line are selected and sequentially scanned.
【００１５】[0015]
【発明の実施の形態】以下、図面を参照しながら、実施
の形態を説明する。DETAILED DESCRIPTION OF THE INVENTION Embodiments will be described below with reference to the drawings.
【００１６】（実施の形態１）図１は本発明の実施の形
態におけるアクティブマトリクス型表示装置の構成を示
したものである。本発明の表示装置は、行状に配線した
複数のゲートラインＧ１からＧ２２０と、列状に配線し
た複数のソースラインＳ１からＳ１９６と、上記ゲート
ライン及びソースラインの交差部に設けられ、有機ＥＬ
素子ＥＬ、蓄積容量Ｃｓ、及び画素駆動用の薄膜トラン
ジスタＴＦＴより構成された画素部１３と、上記複数の
データラインごとに、画像信号の供給を制御するための
複数の電流源を有するソースドライバ１２と、上記複数
のゲートラインが制御されるゲートドライバ１１とから
構成されている。また、ゲートラインＧ１及びＧ２２０
の上下には、複数のダミーゲートライン１４、及び１５
が設けられる。(Embodiment 1) FIG. 1 shows a structure of an active matrix type display device according to an embodiment of the present invention. The display device of the present invention is provided at a plurality of gate lines G1 to G220 arranged in rows, a plurality of source lines S1 to S196 arranged in columns, and at the intersections of the gate lines and the source lines.
A pixel section 13 including an element EL, a storage capacitor Cs, and a thin film transistor TFT for driving a pixel, and a source driver 12 having a plurality of current sources for controlling the supply of an image signal for each of the plurality of data lines. , And a gate driver 11 in which the plurality of gate lines are controlled. Also, the gate lines G1 and G220
A plurality of dummy gate lines 14 and 15 are provided above and below, respectively.
Is provided.
【００１７】なお、有機ＥＬ素子を電流駆動にて動作さ
せる方法については、従来技術と特に変わりはないの
で、詳細については省略する。The method of operating the organic EL element by current driving is not particularly different from that of the prior art, and therefore the details are omitted.
【００１８】次に、本発明の複数のダミーゲートライン
を有した表示装置の動作について、図２・図３を参照し
ながら説明する。図２は本実施例におけるゲートライン
の走査開始時のタイミングチャートを示す。ここで、Ｇ
１からＧ３及びＥ１からＥ３は複数のゲートライン信号
を示し、それぞれ図５のＧｎＡ及びＧｎＢに対応してい
る。具体的には、Ｇ１からＧ３がソースラインへの書き
込みタイミングであり、Ｅ１からＥ３は有機ＥＬ素子を
発光させるタイミングとなる。また２３は１ライン分に
相当する水平走査期間を示す。従って、本例では３本の
信号を同時に選択させた場合を想定している。また、Ｇ
Ｄ１、ＧＤ２及びＥＤ１、ＥＤ２はダミーゲートライン
のタイミングを示す。本例では（同時選択数−１）、つ
まり２本のダミーゲートラインを有する。Next, the operation of the display device having a plurality of dummy gate lines according to the present invention will be described with reference to FIGS. FIG. 2 shows a timing chart at the start of scanning the gate lines in this embodiment. Where G
1 to G3 and E1 to E3 indicate a plurality of gate line signals, which correspond to GnA and GnB in FIG. 5, respectively. Specifically, G1 to G3 are writing timings to the source line, and E1 to E3 are timings to make the organic EL element emit light. Reference numeral 23 indicates a horizontal scanning period corresponding to one line. Therefore, in this example, it is assumed that three signals are simultaneously selected. Also, G
D1, GD2 and ED1, ED2 indicate the timing of the dummy gate line. In this example, (simultaneous selection number-1), that is, two dummy gate lines are provided.
【００１９】ここで、各タイミングにおいて、図２の実
線より前の期間に相当するダミー期間２１では、１本、
２本と同時選択本数が不足しているが、図２の実線以降
に相当する実走査期間２２では常に３本の同時選択本数
が確保できていることがかわる。なお、上記ダミーゲー
トライン部の画素には、ソースラインの負荷インピーダ
ンスに充電させるＭＯＳトランジスタと蓄積容量のみを
用い、有機ＥＬ素子を配置しないことにより、ダミーゲ
ートラインの表示については無視できる。At each timing, in the dummy period 21 corresponding to the period before the solid line in FIG.
Although the number of simultaneously selected lines is insufficient, the number of simultaneously selected lines is always 3 in the actual scanning period 22 corresponding to the solid line in FIG. It should be noted that the display of the dummy gate line can be neglected by using only the MOS transistor for charging the load impedance of the source line and the storage capacitor in the pixel of the dummy gate line portion and not disposing the organic EL element.
【００２０】このように、ゲートの走査開始ラインの前
に少なくとも２本のダミーゲートラインを持つことによ
り、１ライン目から３本同時選択による走査を行うこと
が可能となり、従来の表示むらの課題を解決することが
できる。As described above, by having at least two dummy gate lines before the scanning start line of the gate, it becomes possible to perform scanning by selecting three lines simultaneously from the first line, which is a problem of conventional display unevenness. Can be solved.
【００２１】以上述べたように、本発明の表示装置を用
いることにより、上記複数本を同時に選択して駆動した
場合においても従来課題であった表示むらを低減し、高
品質な表示装置を得ることができる。As described above, by using the display device of the present invention, display unevenness, which has been a conventional problem, can be reduced and a high quality display device can be obtained even when a plurality of the display devices are selected and driven at the same time. be able to.
【００２２】（実施の形態２）次に、本発明の第２の実
施例における複数のダミーゲートラインを備える表示装
置の動作について、図３を参照しながら説明する。な
お、表示装置の構成、及び有機ＥＬ素子の駆動方法につ
いては、（実施の形態１）と特に変わりはないので、こ
こでは省略する。(Second Embodiment) Next, the operation of a display device having a plurality of dummy gate lines according to the second embodiment of the present invention will be described with reference to FIG. Note that the structure of the display device and the method for driving the organic EL element are not particularly different from those in (Embodiment 1), and thus are omitted here.
【００２３】図３は本実施例におけるゲート走査終了時
のタイミングチャートを示す。ここで、Ｇ２１８からＧ
２２０及びＥ２１８からＥ２２０はゲートライン信号を
示したもので、それぞれ図５のＧｎＡ及びＧｎＢに対応
している。具体的には、Ｇ２１８からＧ２２０がソース
ラインへの書き込みタイミングであり、Ｅ２１８からＥ
２２０は有機ＥＬ素子を発光させるタイミングとなる。
また３３は１ラインに相当する水平走査期間を示す。し
たがって、本例では３本の信号を同時に選択させた場合
を想定している。また、ＧＤ３、ＧＤ４及びＥＤ３、Ｅ
Ｄ４はダミーゲートラインのタイミングを示す。本例で
は（同時選択数−１）、つまり２本のダミーゲートライ
ンを有している。FIG. 3 shows a timing chart at the end of gate scanning in this embodiment. Where G218 to G
Reference numerals 220 and E218 to E220 denote gate line signals, which correspond to GnA and GnB in FIG. 5, respectively. Specifically, G218 to G220 are the write timings to the source lines, and E218 to E220
220 is a timing at which the organic EL element emits light.
Reference numeral 33 indicates a horizontal scanning period corresponding to one line. Therefore, in this example, it is assumed that three signals are simultaneously selected. Also, GD3, GD4 and ED3, E
D4 indicates the timing of the dummy gate line. In this example, (the number of simultaneous selections is -1), that is, two dummy gate lines are provided.
【００２４】ここで、各タイミングにおいて、図３の実
線以降の期間に相当するダミー期間３２では、１本、２
本とそれぞれ同時選択本数が不足しているが、図２の実
線以前に相当する実走査期間３１では常に３本の同時選
択本数が確保できていることがかわる。なお、上記ダミ
ーゲートライン部の画素には、ソースラインの負荷イン
ピーダンスに充電させるＭＯＳトランジスタと蓄積容量
のみを用い、有機ＥＬ素子を配設しないことにより、ダ
ミーゲートラインの表示については無視できる。At each timing, in the dummy period 32 corresponding to the period after the solid line in FIG.
Although the number of simultaneously selected lines and the number of simultaneously selected lines are insufficient, the number of simultaneously selected lines is always 3 in the actual scanning period 31 corresponding to before the solid line in FIG. The display of the dummy gate line can be ignored by using only the MOS transistor for charging the load impedance of the source line and the storage capacitor in the pixel of the dummy gate line portion and not disposing the organic EL element.
【００２５】このように、ゲート走査終了ラインの後に
少なくとも２本のダミーゲートライン配置することによ
り、２２０ライン目まで３本同時選択による走査を行う
ことが可能となり、従来の表示むらの課題を解決するこ
とができる。As described above, by arranging at least two dummy gate lines after the gate scanning end line, it is possible to perform scanning by simultaneously selecting three lines up to the 220th line, which solves the conventional problem of display unevenness. can do.
【００２６】以上述べたように、本発明の表示装置を用
いることにより、複数本を同時に選択して駆動した場合
においても従来課題であった表示むらを低減し、高品質
な表示装置を得ることができる。As described above, by using the display device of the present invention, even when a plurality of lines are selected and driven at the same time, display unevenness, which was a conventional problem, is reduced, and a high quality display device is obtained. You can
【００２７】[0027]
【発明の効果】本発明のアクティブマトリクス型表示装
置は、ｎ本の複数のゲートラインを同時に選択走査する
期間を有すると共に、少なくとも上記ゲートラインの端
部において、画素駆動用の薄膜トランジスタを持った
（ｎ−１）本以上のダミーゲートラインを、少なくとも
走査開始ラインの前、走査終了ラインの後のいずれか一
方に具備し、そしてゲートラインとダミーゲートライン
を含めたゲートラインを複数本選択し、順次走査するこ
とにより、実際の走査期間において、常に複数本の同時
選択による走査を行うことが可能となり、従来の表示む
らの課題を解決すると共に、高品質な表示装置を得るこ
とができ、産業的価値が大きい。The active matrix type display device of the present invention has a period for selectively scanning a plurality of n gate lines at the same time, and has a pixel driving thin film transistor at least at the end of the gate line ( n-1) at least one dummy gate line is provided at least either before the scan start line or after the scan end line, and a plurality of gate lines including the gate line and the dummy gate line are selected, By performing sequential scanning, it is possible to always perform scanning by simultaneously selecting a plurality of lines in an actual scanning period, and it is possible to solve the conventional display unevenness problem and obtain a high-quality display device. It has great value.
【図１】本発明の実施の形態におけるアクティブマトリ
クス型表示装置の構成図FIG. 1 is a configuration diagram of an active matrix display device according to an embodiment of the present invention.
【図２】本発明の実施の形態１におけるアクティブマト
リクス型表示装置のタイミングチャートを示した図FIG. 2 is a diagram showing a timing chart of the active matrix display device according to the first embodiment of the present invention.
【図３】本発明の実施の形態２におけるアクティブマト
リクス型表示装置のタイミングチャートを示した図FIG. 3 is a diagram showing a timing chart of an active matrix display device according to a second embodiment of the present invention.
【図４】従来のアクティブマトリクス型表示装置の構成
図FIG. 4 is a block diagram of a conventional active matrix display device.
【図５】従来のアクティブマトリクス型表示装置の画素
構成図FIG. 5 is a pixel configuration diagram of a conventional active matrix display device.
【図６】従来のアクティブマトリクス型表示装置の課題
を示した図FIG. 6 is a diagram showing a problem of a conventional active matrix display device.
【図７】従来のアクティブマトリクス型表示装置のタイ
ミングチャートを示した図FIG. 7 is a diagram showing a timing chart of a conventional active matrix display device.
【図８】従来のアクティブマトリクス型表示装置の表示
課題を示した図FIG. 8 is a diagram showing a display problem of a conventional active matrix display device.
１１、４１ ゲートドライバ
１２、４２ ソースドライバ
１３、４３、５１、６１、６５ 画素部
１４、１５ ダミーゲートライン
２１、３２ ダミー期間
２２、３１ 実走査期間
２３、３３、７２ 水平走査期間
５２、６２ ソースライン
５３、６３ 電流源
５４、６４ 負荷インピーダンス
７１ 同時選択数不足期間
８１、８２ 表示むら
Ｇ１からＧ２２０ ゲートライン
Ｓ１からＳ１７６ ソースライン
ＧＤ１からＧＤ４、ＥＤ１からＥＤ４ ダミーゲートラ
イン波形
ＶＤＤ 電源
Ｃｓ 蓄積容量
Ｉｄ データ設定電流
Ｉ ソース電流
ＧｎＡ、ＧｎＡ２、ＧｎＢ ゲート選択信号
ＭＰ１からＭＰ４ ＰチャンネルＭＯＳトランジスタ
ＥＬ 有機ＥＬ素子11, 41 Gate driver 12, 42 Source driver 13, 43, 51, 61, 65 Pixel unit 14, 15 Dummy gate lines 21, 32 Dummy period 22, 31 Actual scanning period 23, 33, 72 Horizontal scanning period 52, 62 Source Lines 53, 63 Current sources 54, 64 Load impedance 71 Simultaneous selection shortage period 81, 82 Display unevenness G1 to G220 Gate lines S1 to S176 Source lines GD1 to GD4, ED1 to ED4 Dummy gate line waveform VDD Power supply Cs Storage capacitance Id data Setting current I Source current GnA, GnA2, GnB Gate selection signals MP1 to MP4 P channel MOS transistor EL Organic EL element
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４２ Ｇ０９Ｇ 3/20 ６４２Ａ Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ Ｆターム(参考） 3K007 AB17 BA06 BB07 DB03 GA04 5C080 AA06 BB05 DD05 EE28 FF11 JJ02 JJ03 JJ04 5C094 AA03 AA07 AA48 AA53 AA55 AA56 BA03 BA27 CA19 CA25 DA09 FB01 FB20 GA10 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 7 Identification code FI theme code (reference) G09G 3/20 642 G09G 3/20 642A H05B 33/14 H05B 33/14 AF term (reference) 3K007 AB17 BA06 BB07 DB03 GA04 5C080 AA06 BB05 DD05 EE28 FF11 JJ02 JJ03 JJ04 5C094 AA03 AA07 AA48 AA53 AA55 AA56 BA03 BA27 CA19 CA25 DA09 FB01 FB20 GA10
Claims (3)
と、列状に配設される複数のデータラインと、それらの
交差部にマトリクス状に配設される有機EL素子、蓄積容
量、及び画素駆動用の薄膜トランジスタを含む画素部
と、前記複数のデータラインごとに画像信号の供給を制
御するための複数の電流源を有するソースドライバと、
前記複数のゲートラインを制御するゲートドライバとか
らなり、前記ゲートドライバは、ｎ本の複数のゲートラ
インを同時に選択走査する期間を有すると共に、少なく
とも前記ゲートラインの端部にて、画素駆動用の薄膜ト
ランジスタを持った（ｎ−１）本以上のダミーゲートラ
インが備えられることを特徴とするアクティブマトリク
ス型表示装置。1. A plurality of gate lines arranged in rows, a plurality of data lines arranged in columns, organic EL elements arranged in a matrix at intersections thereof, storage capacitors, and A pixel portion including a thin film transistor for driving a pixel, a source driver having a plurality of current sources for controlling supply of an image signal for each of the plurality of data lines,
A gate driver for controlling the plurality of gate lines, the gate driver having a period for selectively scanning n plurality of gate lines at the same time, and for driving a pixel at least at an end portion of the gate line. An active matrix display device comprising (n-1) or more dummy gate lines having thin film transistors.
ンの走査方向に対応し、少なくとも走査開始ラインの
前、走査終了ラインの後のいずれか一方に備えられるこ
とを特徴とする請求項１記載のアクティブマトリクス型
表示装置。2. The active area according to claim 1, wherein the dummy gate line corresponds to the scanning direction of the gate line and is provided at least either before the scanning start line or after the scanning end line. Matrix display device.
表示装置において、ゲートラインとダミーゲートライン
を含めたゲートラインを複数本選択され、順次走査され
ることを特徴とするアクティブマトリクス型表示装置の
駆動方法。3. An active matrix display device according to claim 1, wherein a plurality of gate lines including a gate line and a dummy gate line are selected and sequentially scanned. Method.
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