JP2003152516A

JP2003152516A - オンディレー回路

Info

Publication number: JP2003152516A
Application number: JP2001352598A
Authority: JP
Inventors: Masahiro Izumi; 雅裕泉
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2001-11-19
Filing date: 2001-11-19
Publication date: 2003-05-23

Abstract

(57)【要約】【課題】ディレー時間を長く設定しても、安定した出
力電圧が出力されるようにしたオンディレー回路を提供
すること。【解決手段】本発明のオンディレー回路１にあって
は、入力電圧を印加する入力端子１ａと、入力電圧から
安定化された安定化電圧を作る定電圧回路２と、発振パ
ルスを発生させる発振器３と、発振パルスを増幅する増
幅器４と、増幅された発振パルスを昇圧整流するダイオ
ードＤ１及びコンデンサＣ２と、入力Ａに入力電圧が印
加されているときに入力Ｂに電圧が入力されると発振し
て出力端子１ｂに出力電圧を出力する論理積回路５とを
備えており、発振器３は、第１の抵抗Ｒ３１１、ＭＯＳ
ＦＥＴ（Ｍ３１）、第２の抵抗Ｒ３１２にて構成した第
１の可変インピーダンス回路３１と、抵抗Ｒ３２１、抵
抗Ｒ３２２、サイリスタＳＣＲ３２にて構成した第１の
ラッチ回路３２と、を備えたことを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号制御を行う回
路等に使用されるオンディレー回路に関するものであ
る。

【０００２】

【従来の技術】従来、ＰＵＴ（プログラマブル・ユニジ
ャンクション・トランジスタ）によって構成された発振
器と、一方の入力端子に入力電圧があるときに他方の入
力端子に入力されたパルスを記憶し、回路故障が起きた
ときにはその出力電圧を消滅させるフェールセーフな論
理積回路とによって構成されるオンディレー回路とし
て、例えば図５の回路図に示すような、特開平７−２２
９３２として開示されているオンディレー回路Ａがあ
る。

【０００３】このオンディレー回路Ａは、入力端子１ａ
に入力電圧を入力すると所定の遅れ時間に出力端子１ｂ
に出力電圧を出力させるもので、入力端子１ａと、出力
端子１ｂと、定電圧回路２と、発振器３と、増幅器４
と、論理積回路５と、昇圧整流用のダイオードＤ１及び
コンデンサＣ２とを備えている。

【０００４】定電圧回路２は、入力端子１ａに印加され
た入力電圧から安定化された安定化電圧を作るもので、
この場合、トランジスタＱ１、ツェナーダイオードＺ
Ｄ、抵抗Ｒ１により構成されている。トランジスタＱ１
は、コレクタ・ベース間に抵抗Ｒ１が接続されると共
に、コレクタがツェナーダイオードＺＤを介して接地ラ
インｂに接続されている。

【０００５】発振器３は、所定の発振周期の発振パルス
を発生させるもので、ＰＵＴ、抵抗Ｒ２、抵抗Ｒ３、抵
抗Ｒ４、抵抗Ｒ５、コンデンサＣ１により構成されてい
る。抵抗Ｒ２及びコンデンサＣ１は、安定化電圧ライン
ａと接地ラインｂとの間に直列に接続され、抵抗Ｒ４及
び抵抗Ｒ５は、安定化電圧ラインａと接地ラインｂとの
間に直列に接続されている。ＰＵＴのアノードは抵抗Ｒ
２とコンデンサＣ１との接続点に接続され、ゲートは抵
抗Ｒ４とＲ５の接続点に接続され、カソードは抵抗Ｒ３
を介して接地ラインｂに接続されている。

【０００６】増幅器４は、発振器３が発生させた発振パ
ルスを増幅するものであって、トランジスタＱ２、抵抗
Ｒ６、抵抗Ｒ７により構成される。トランジスタＱ２
は、コレクタが抵抗Ｒ７を介して安定化電圧ラインａに
接続され、ベースが抵抗Ｒ６を介してＰＵＴのカソード
に接続され、エミッタが接地ラインｂに接続されてい
る。そして、増幅器４の出力側は、コンデンサＣ２及び
ダイオードＤ１を介して安定化電圧ラインａに接続され
ると共に、コンデンサＣ２を介して後述する論理積演算
発振器５１の入力Ｂに接続されている。

【０００７】論理積回路５は、２入力が所定値で入力さ
れた時に発振して出力を生じるものとして、例えば特公
昭４５−２９０４５として開示されている公知なもので
あって、論理積演算発振器５１、２つの整流回路５２
ａ，５２ｂ、ダイオードＤ２により構成される。論理積
演算発振器５１は、安定化電圧ラインａ及び接地ライン
ｂに接続されると共に、入力Ａが入力端子１ａに接続さ
れ、入力ＢがコンデンサＣ２を介して増幅器４の出力側
に接続され、また、出力側の一端が整流回路５２ａを介
して出力端子１ｂに、出力側の多端が整流回路５２ｂ及
びダイオードＤ２を介して入力Ｂ及びダイオードＤ１と
コンデンサＣ２の接続点に接続されている。なお、この
論理積回路５は、回路故障が起きたときにはその出力電
圧を消滅させるフェールセーフな機能を有している。

【０００８】次に、図６に示すタイムチャートを参照し
ながら、上記構成によるオンディレー回路Ａの入力端子
１ａに入力電圧が入力されたときの動作について説明す
る。

【０００９】まず、時間ｔ０にオンディレー回路Ａの入
力端子１ａに入力電圧Ｖｉｎが与えられると、定電圧回
路２が安定化電圧ラインａに安定化された安定化電圧Ｖ
ｓを出力する。安定化電圧Ｖｓは、安定化電圧ラインａ
を介して、発振器３、増幅器４、論理積回路５へ供給さ
れる。発振器３のコンデンサＣ１は、安定化電圧Ｖｓに
よって徐々に充電されるので、ＰＵＴのアノード電位が
上昇する。そして、ディレー時間ｔｄだけ遅れた時間ｔ
１にＰＵＴのアノード電位が、ＰＵＴのゲート電位すな
わち抵抗Ｒ４と抵抗Ｒ５の接続点の電位になると、ＰＵ
ＴがオンしてＰＵＴのアノード・カソード間が導通す
る。すると、コンデンサＣ１に充電されていた電荷が抵
抗Ｒ３を介して接地ラインｂへ放電される。その結果、
抵抗Ｒ３の両端に電圧が発生するので、発振器３から最
初の発振パルスＰ１が出力される。

【００１０】そして、発振器３から出力された発振パル
スＰ１が、増幅器４によって増幅され、更に、ダイオー
ドＤ１とコンデンサＣ２により昇圧整流されて、論理積
回路５を構成する論理積演算発振器５１の入力Ｂへ所定
電圧値の電圧Ｖｄとして入力される。このとき、論理積
演算発振器５１の入力Ａには入力電圧Ｖｉｎが供給され
ているので、入力Ｂへ電圧Ｖｄが入力されると、整流回
路５２ｂ及びダイオードＤ２を介した帰還回路による自
己保持動作がかかり、この電圧Ｖｄを記憶する。その結
果、論理積回路５は、出力端子１ｂに出力電圧Ｖｏを出
力し続ける。

【００１１】一方、コンデンサＣ１は、安定化電圧Ｖｓ
によって再び充電されて、ｔｄ時間後に発振器３から第
２の発振パルスＰ２が出力される。以後、この過程が繰
り返されるので、発振器３からディレー時間ｔｄとほぼ
等しい発振周期Ｔの発振パルスが出力されるようにな
る。この場合、ディレー時間ｔｄ及び発振周期Ｔは、Ｐ
ＵＴのアノード電位の上昇時間を決定する抵抗Ｒ２のイ
ンピーダンス、コンデンサＣ１の静電容量、及びＰＵＴ
のゲート電位を決定する抵抗Ｒ４、抵抗Ｒ５のインピー
ダンスにより、ほぼ決定されることになる。例えば、デ
ィレー時間ｔｄを長くするには、抵抗Ｒ２、抵抗Ｒ５の
インピーダンス及びコンデンサＣ１の静電容量を大き
く、抵抗Ｒ４のインピーダンスを小さくすればよく、デ
ィレー時間ｔｄを短くするには、抵抗Ｒ２、抵抗Ｒ５の
インピーダンス及びコンデンサＣ１の静電容量を小さ
く、抵抗Ｒ４のインピーダンスを大きくしてやればよ
い。

【００１２】ところで、論理積演算発振器５１の入力Ｂ
へ入力される電圧Ｖｄによる電力は、この論理積演算発
振器５１を介してわずかに消費されることになる。よっ
て、安定した出力電圧Ｖｏをオンディレー回路Ａから出
力するためには、発振器３から出力されてコンデンサＣ
２に印加される発振パルスの発振周期Ｔを短くすること
が好ましい。

【００１３】しかし、前述した通り、発振パルスの発振
周期Ｔは、ディレー時間ｔｄとほぼ等しくなるので、発
振パルスの発振周期Ｔを短くするすると、ディレー時間
ｔｄも短くなってしまう。

【００１４】

【発明が解決しようとする課題】上述したオンディレー
回路が、より高精度に信号制御を行う装置等に使用され
る場合、ディレー時間を所望の時間に設定することがで
きると共に、出力側から出力される出力電圧が安定して
得られるようにすることが好ましい。

【００１５】しかしながら、上記構成のオンディレー回
路Ａにあっては、上記の如く、ディレー時間を決定する
抵抗Ｒ２、抵抗Ｒ４、抵抗Ｒ５のインピーダンス、コン
デンサＣ１の静電容量等の回路定数は、発振器３が発生
させる発振パルスの発振周期をも決定するようになって
おり、ディレー時間を長く設定した場合に発振器３から
の発振パルスの発振周期も長くなってしまう。そのた
め、オンディレー回路Ａから出力電圧が安定して得られ
ない事態の生ずることが懸念されていた。

【００１６】本発明は、上記事由に鑑みてなしたもの
で、その目的とするところは、ディレー時間を長く設定
しても、安定した出力電圧が出力されるようにしたオン
ディレー回路を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明のオンディレー回路にあって
は、ＰＵＴ及びそのＰＵＴに接続されてディレー時間を
決定する回路要素によって構成するとともに、入力電源
からの電源供給によって生成された安定化電圧が印加さ
れる安定化電圧ラインと低電圧ラインとの間に接続され
て作動して、所定の発振周期の発振パルスを発生させる
発振器と、一方の入力端子に入力電圧があるときに、前
記発振パルスが他方の入力端子に入力されるとその状態
を記憶すると同時に所定のディレー時間に出力電圧を発
生させる論理積回路と、を備えたオンディレー回路であ
って、前記回路要素は、前記発振パルスが入力されて、
その回路定数を変化させるものとしたことを特徴として
いる。

【００１８】こうすると、前記変化前の回路定数によっ
てディレー時間が決定され、変化後の回路定数によって
発振パルスの発振周期が決定されるようになる。

【００１９】また、請求項２に係る発明のオンディレー
回路にあっては、請求項１記載の構成において、前記回
路要素を、安定化電圧ラインと前記ＰＵＴのアノードと
の間に接続されてインピーダンスが変化する第１の可変
インピーダンス回路とし、そのインピーダンスを、前記
発振パルスに応じて出力される第１のラッチ回路からの
制御信号によって高インピーダンス状態から低インピー
ダンス状態に変化するようにしたことを特徴としてい
る。

【００２０】こうすると、第１の可変インピーダンス回
路のインピーダンスによって、ＰＵＴのアノード電位の
上昇率を設定することができるようになる。

【００２１】また、請求項３に係る発明のオンディレー
回路にあっては、請求項２記載の構成において、前記第
１のラッチ回路を、アノード、カソード、ゲートがそれ
ぞれ前記第１の可変インピーダンス回路、低電圧ライ
ン、前記ＰＵＴのカソードに接続されるサイリスタにて
構成している。

【００２２】これにより、ＰＵＴがオンしてＰＵＴのア
ノード・カソード間が導通すると、サイリスタがオンす
るので、第１の可変インピーダンス回路に制御信号が送
られる。

【００２３】また、請求項４に係る発明のオンディレー
回路にあっては、請求項２又は３記載の構成において、
前記第１の可変インピーダンス回路を、第１の抵抗と、
ソース、ドレイン、ゲートがそれぞれ前記安定化電圧ラ
イン側、低電圧ライン側、前記第１のラッチ回路に接続
されるＰチャネルエンハンスメント型のＭＯＳＦＥＴ及
び第２の抵抗を直列に接続した回路と、を更に並列に接
続した回路にて構成している。

【００２４】これにより、第１のラッチ回路からの制御
信号によってＰチャネルエンハンスメント型のＭＯＳＦ
ＥＴがオンすると、第１の可変インピーダンス回路のイ
ンピーダンスは、第１の抵抗のインピーダンスから、第
１の抵抗と第２の抵抗とを並列に接続した回路のインピ
ーダンスに変化する。

【００２５】また、請求項５に係る発明のオンディレー
回路にあっては、請求項４記載の構成において、前記Ｍ
ＯＳＦＥＴに代えて、エミッタ、コレクタ、ベースがそ
れぞれ安定化電圧ライン側、低電圧ライン側、前記第１
のラッチ回路に接続されるＰＮＰトランジスタにて構成
している。

【００２６】これにより、第１のラッチ回路から制御信
号が出力されると、ＰＮＰトランジスタが駆動するの
で、第１の可変インピーダンス回路のインピーダンス
は、第１の抵抗と第２の抵抗とを並列に接続した回路の
インピーダンスと略等しくなる。

【００２７】また、請求項６に係る発明のオンディレー
回路にあっては、請求項１記載の構成において、前記回
路要素を、前記ＰＵＴのアノードと低電圧ラインとの間
に接続されて静電容量が変化する可変静電容量回路と
し、その静電容量を、前記発振パルスに応じて出力され
る第２のラッチ回路からの制御信号によって高静電容量
状態から低静電容量状態に変化するようにしたことを特
徴としている。

【００２８】こうすると、可変静電容量回路の静電容量
によって、ＰＵＴのアノード電位の上昇率を設定するこ
とができるようになる。

【００２９】また、請求項７に係る発明のオンディレー
回路にあっては、請求項６記載の構成において、前記第
２のラッチ回路を、第３の抵抗と、アノード、カソー
ド、ゲートがそれぞれ前記第３の抵抗、低電圧ライン、
前記ＰＵＴのカソードに接続されるサイリスタと、を直
列に接続した回路にて構成し、その接続点を前記可変静
電容量回路に接続したものとしている。

【００３０】これにより、ＰＵＴがオンしてＰＵＴのア
ノード・カソード間が導通すると、サイリスタがオンす
るので、可変静電容量回路に制御信号が送られる。

【００３１】また、請求項８に係る発明のオンディレー
回路にあっては、請求項６又は７記載の構成において、
前記可変静電容量回路を、第１のコンデンサと、ゲート
が前記第３の抵抗と前記サイリスタとの接続点に接続さ
れるＮチャネルエンハンスメント型のＭＯＳＦＥＴ及び
第２のコンデンサを直列に接続した回路と、を更に並列
に接続した回路にて構成している。

【００３２】こうすると、第２のラッチ回路からの制御
信号によってＮチャネルエンハンスメント型のＭＯＳＦ
ＥＴがオフするので、可変静電容量回路の静電容量は、
第１のコンデンサと第２のコンデンサとを並列に接続し
た回路の静電容量から、第１のコンデンサの静電容量に
変化する。

【００３３】また、請求項９に係る発明のオンディレー
回路にあっては、請求項１記載の構成において、前記回
路要素を、前記ＰＵＴのゲートと低電圧ラインとの間に
接続されてインピーダンスが変化する第２の可変インピ
ーダンス回路とし、そのインピーダンスを、前記発振パ
ルスに応じて出力される第３のラッチ回路からの制御信
号によって高インピーダンス状態から低インピーダンス
状態に変化する変化するようにしたことを特徴としてい
る。

【００３４】こうすると、第２の可変インピーダンス回
路のインピーダンスによって、ＰＵＴのゲート電位を設
定することができるようになる。

【００３５】また、請求項１０に係る発明のオンディレ
ー回路にあっては、請求項９記載の構成において、前記
第３のラッチ回路を、入力側が前記ＰＵＴのカソードと
低電圧ラインとの間に接続され、出力側が前記安定化電
圧ラインと前記第２の可変インピーダンス回路との間に
接続されるフォトサイリスタカプラにて構成している。

【００３６】これにより、ＰＵＴがオンしてＰＵＴのア
ノード・カソード間が導通すると、フォトサイリスタカ
プラの入力側に入力信号が送信されて出力側が導通する
ので、第２の可変インピーダンス回路に制御信号が送ら
れる。

【００３７】また、請求項１１に係る発明のオンディレ
ー回路にあっては、請求項９又は１０記載の構成におい
て、前記第２の可変インピーダンス回路を、第４の抵抗
と、コレクタ、ベース、エミッタがそれぞれ前記第４の
抵抗、前記第３のラッチ回路、低電圧ラインに接続され
るＰＮＰトランジスタ及び第５の抵抗を並列に接続した
回路と、を更に直列に接続した回路にて構成している。

【００３８】これにより、第３のラッチ回路からの制御
信号によってＰＮＰトランジスタが駆動すると、第３の
可変インピーダンス回路のインピーダンスは、第４の抵
抗と第５の抵抗とを直列に接続した回路のインピーダン
スから、第４の抵抗のインピーダンスに変化する。

【００３９】また、請求項１２に係る発明のオンディレ
ー回路にあっては、ＰＵＴ及びそのＰＵＴに接続されて
ディレー時間を決定する回路要素によって構成するとと
もに、入力電源からの電源供給によって生成された安定
化電圧が印加される安定化電圧ラインと低電圧ラインと
の間に接続されて作動し、発振パルスを発生させる発振
器と、該発振パルスが入力されて駆動し所定のパルスを
出力するパルス出力回路と、一方の入力端子に入力電圧
があるときに、他方の入力端子に入力される前記パルス
を記憶すると同時に、所定のディレー時間に出力電圧を
発生させる論理積回路と、を備えたことを特徴としてい
る。

【００４０】こうすると、発振器から出力される発振パ
ルスよってディレー時間が決定された後には、パルス出
力回路から所定の発振周期のパルスが出力されるように
なる。

【００４１】また、請求項１３に係る発明のオンディレ
ー回路にあっては、請求項１２記載の構成において、前
記パルス出力回路を、前記発振パルスが入力されて制御
信号を発生させる第４のラッチ回路と、その制御信号に
よって開閉するスイッチ回路と、同スイッチ回路が閉じ
たときに安定化電圧が印加されて前記パルスを出力する
発振回路と、から構成している。

【００４２】こうすると、第４のラッチ回路からの制御
信号によって、スイッチ回路が閉じられるので、発振回
路が所定の発振周期のパルスを出力するようになる。

【００４３】また、請求項１４に係る発明のオンディレ
ー回路にあっては、請求項１３記載の構成において、前
記第４のラッチ回路を、アノード、カソード、ゲートが
それぞれ前記スイッチ回路、低電圧ライン、前記ＰＵＴ
のカソードに接続されるサイリスタにて構成している。

【００４４】これにより、ＰＵＴがオンしてＰＵＴのア
ノード・カソード間が導通すると、サイリスタがオンす
るので、スイッチ回路に制御信号が送信される。

【００４５】また、請求項１５に係る発明のオンディレ
ー回路にあっては、請求項１３又は１４記載の構成にお
いて、前記スイッチ回路を、入力側が安定化電圧ライン
と前記第４のラッチ回路との間に接続され、出力側が安
定化電圧ラインと前記発振回路との間に接続されるフォ
トカプラにて構成している。

【００４６】これにより、第４のラッチ回路が導通する
と、フォトカプラの入力側に制御信号が送信され、フォ
トカプラの出力側が導通するので、発振回路に安定化電
圧が印加される。

【００４７】また、請求項１６に係る発明のオンディレ
ー回路にあっては、請求項１３乃至１５記載の構成にお
いて、前記発振回路を、第６の抵抗及び第３のコンデン
サを直列に接続した回路と、前記第６の抵抗と前記第３
のコンデンサとの接続点が接続される汎用タイマＩＣ
と、を更に並列に接続した回路にて構成し、前記汎用タ
イマＩＣの一端を前記スイッチ回路及び前記第６の抵抗
に接続し、同汎用タイマＩＣの他端を低電圧ライン及び
前記第３のコンデンサに接続して構成している。

【００４８】これにより、発振回路に安定化電圧が印加
されると、汎用タイマＩＣが所定の発振周期のパルスを
出力するようになる。

【００４９】

【発明の実施の形態】本発明のオンディレー回路は、デ
ィレー時間を長く設定しても、安定した出力電圧が出力
されるようにするという目的を、下記のように実現し
た。

【００５０】以下、図面に沿って、本発明のオンディレ
ー回路の構成及び動作について説明する。なお、図１乃
至図４は、本発明のオンディレー回路の実施の形態を示
す回路図であり、以下に述べる説明では、定電圧回路２
乃至論理積回路５等の従来例と同じ構成の部分には同じ
符号を付してあり、したがって同じ符号の部分は詳細な
説明を省略する。

【００５１】図１は、請求項１乃至５に係る発明のオン
ディレー回路の実施の形態を示した回路図である。

【００５２】オンディレー回路１は、ディレー時間ｔｄ
を長く設定しても、安定した出力電圧Ｖｏが出力される
ようにしているものであって、入力電圧Ｖｉｎを印加す
る入力端子１ａと、入力電圧Ｖｉｎから安定化された安
定化電圧Ｖｓを作る定電圧回路２と、発振周期Ｔの発振
パルスを発生させる発振器３と、発振パルスを増幅する
増幅器４と、増幅された発振パルスを昇圧整流して電圧
Ｖｄを発生させるダイオードＤ１及びコンデンサＣ２
と、入力Ａに入力電圧Ｖｉｎが印加されているときに入
力Ｂに電圧Ｖｄが入力されると発振して出力端子１ｂに
出力電圧Ｖｏを出力する論理積回路５とを備えている。

【００５３】この実施の形態に係るオンディレー回路１
は、従来の技術の項にて述べたものとは、発振器３の構
成が異なっている。すなわち、発振器３は、抵抗Ｒ２
（図５参照）に代えて、安定化電圧ラインａとＰＵＴの
アノード及びコンデンサＣ１との間に接続する第１の可
変インピーダンス回路３１と、ＰＵＴのカソード及び接
地ライン（低電圧ライン）ｂに接続されると共に第１の
可変インピーダンス回路３１に制御信号を送信する第１
のラッチ回路３２とを備えている。

【００５４】第１の可変インピーダンス回路３１は、第
１の抵抗Ｒ３１１と、ソース、ドレイン、ゲートがそれ
ぞれ安定化電圧ラインａ側、接地ラインｂ側、第１のラ
ッチ回路３２に接続されるＰチャネルエンハンスメント
型のＭＯＳＦＥＴ（Ｍ３１）及び第２の抵抗Ｒ３１２を
直列に接続した回路と、を更に並列に接続した回路にて
構成している。

【００５５】第１のラッチ回路３２は、アノードが抵抗
Ｒ３２１を介して第１の可変インピーダンス回路に、カ
ソードが接地ラインｂに、ゲートが抵抗Ｒ３２２を介し
てＰＵＴのカソードに接続されるサイリスタＳＣＲ３２
にて構成している。

【００５６】次に、上記構成によるオンディレー回路１
の入力端子１ａに入力電圧Ｖｉｎが入力されたときの動
作について説明する。

【００５７】オンディレー回路１の入力端子１ａに入力
電圧Ｖｉｎが与えられると、定電圧回路２によって安定
化された安定化電圧Ｖｓが作られ、安定化電圧ラインａ
を介して、発振器３へ供給される。このとき、ＰＵＴは
オフしているので、サイリスタＳＣＲ３２もオフしてい
る。よって、ＭＯＳＦＥＴ（Ｍ３１）のソース・ドレイ
ン間は高インピーダンス状態になっているので、第１の
可変インピーダンス回路３１のインピーダンスは、第１
の抵抗Ｒ３１１のインピーダンスと略等しく、高インピ
ーダンス状態になっている。すると、発振器３のコンデ
ンサＣ１は、安定化電圧Ｖｓによって徐々に充電される
ので、ＰＵＴのアノード電位が徐々に上昇する。そうす
ると、ＰＵＴのアノード電位が、ＰＵＴのゲート電位す
なわち抵抗Ｒ４と抵抗Ｒ５の接続点の電位になってＰＵ
Ｔがオンし、ＰＵＴのアノード・カソード間が導通する
までの時間、すなわちディレー時間ｔｄが長くなる。

【００５８】やがてＰＵＴがオンすると、コンデンサＣ
１に充電されていた電荷が抵抗Ｒ３を介して接地ライン
ｂへ放電し、抵抗Ｒ３の両端に電圧が発生するので、発
振器３から最初の発振パルスＰ１が出力される。発振パ
ルスＰ１は、増幅器４によって増幅され、更に、ダイオ
ードＤ１とコンデンサＣ２により昇圧整流されて、論理
積回路５を構成する論理積演算発振器５１の入力Ｂへ電
圧Ｖｄとして入力される。このとき、論理積演算発振器
５１の入力Ａには入力電圧Ｖｉｎが供給されているの
で、入力Ｂへ電圧Ｖｄが入力されると、整流回路５２ｂ
及びダイオードＤ２を介した帰還回路による自己保持動
作がかかり、この電圧Ｖｄを記憶する。その結果、論理
積回路５は、出力端子１ｂに出力電圧Ｖｏが出力され
る。

【００５９】一方、ＰＵＴがオンすると抵抗Ｒ３の両端
に電圧が発生するので、その電圧が抵抗Ｒ３２２を介し
てサイリスタＳＣＲ３２のゲートに印加されて、サイリ
スタＳＣＲ３２がオンする。すると、ＭＯＳＦＥＴ（Ｍ
３１）のソース・ゲート間に電位差が生じてＭＯＳＦＥ
Ｔ（Ｍ３１）がオンするので、第１の可変インピーダン
ス回路３１のインピーダンスは、第１の抵抗Ｒ３１１と
第２の抵抗Ｒ３１２とを並列に接続した回路のインピー
ダンスと略等しくなり低インピーダンス状態に変化す
る。その結果、コンデンサＣ１が、安定化電圧Ｖｓによ
って再び充電されるまでの時間が短くなって、第２の発
振パルスＰ２が出力されるまでの時間が短くなる。

【００６０】ところで、サイリスタＳＣＲ３２が一旦オ
ンすると、オン状態を継続するから、前述した第１の可
変インピーダンス回路３１の低インピーダンス状態が安
定的に持続される。よって、発振器３から出力される発
振パルスの発振周期Ｔが短い状態が継続される。そうす
ると、発振パルスが増幅、昇圧整流され、論理積演算発
振器５１の入力Ｂへ入力される電圧Ｖｄによる電力は、
論理積演算発振器５１によって消費されたとしても、新
たな発振パルスによる電圧Ｖｄが次々に入力Ｂへ入力さ
れ、整流回路５２ｂ及びダイオードＤ２を介した帰還回
路による自己保持動作が安定する。その結果、論理積回
路５の出力端子１ｂには、出力電圧Ｖｏが安定して出力
されることとなる。

【００６１】上述した通り、この実施の形態に係るオン
ディレー回路１によれば、発振器３に備えた高インピー
ダンス状態の第１の可変インピーダンス回路３１によっ
てディレー時間ｔｄが決定された後、第１の可変インピ
ーダンス回路３１が低インピーダンス状態に変化するの
で、発振周期Ｔが短い状態が継続されて、出力端子１ｂ
に出力電圧Ｖｏが安定して出力されるようになる。この
場合、第１の抵抗のインピーダンスによってディレー時
間を設定することができ、また、第１及び第２の抵抗を
並列に接続した回路のインピーダンスによって発振周期
を設定することができるようになり、以って、オンディ
レー回路のディレー時間の設定が容易になる。

【００６２】なお、第１の可変インピーダンス回路３１
は、ＭＯＳＦＥＴ（Ｍ３１）に代えて、エミッタ、コレ
クタ、ベースがそれぞれ安定化電圧ラインａ側、接地ラ
インｂ側、第１のラッチ回路３２に接続されるＰＮＰト
ランジスタにて構成してもよい。この場合、第１のラッ
チ回路３２から制御信号が出力されると、ＰＮＰトラン
ジスタが駆動するので、第１の可変インピーダンス回路
が高インピーダンス状態から低インピーダンス状態に変
化する。この構成によれば、第１の可変インピーダンス
回路を、バイポーラプロセスのみによって形成すること
ができて、半導体プロセスによる製造工程が簡略にな
り、以って、製造コストを低減することができる。

【００６３】また、上述した実施の形態では、第１の可
変インピーダンス回路３１は、ＭＯＳＦＥＴ（Ｍ３１）
を安定化電圧ラインａ側に、第２の抵抗Ｒ３１２を接地
ラインｂ側に接続して構成しているが、ＭＯＳＦＥＴ
（Ｍ３１）と第２の抵抗Ｒ３１２とを入れ替えて接続し
ても、本発明の効果が得られることは、言うまでもな
い。

【００６４】また、上述した実施の形態では、第１のラ
ッチ回路３２は、サイリスタＳＣＲ３２のアノードに抵
抗Ｒ３２１を、ゲートに抵抗Ｒ３２２を接続して構成し
ているが、抵抗Ｒ３２１及び抵抗Ｒ３２２に代えてそれ
ぞれ導線にて接続しても、本発明の効果が得られること
は、言うまでもない。

【００６５】図２は、請求項１及び６乃至８に係る発明
のオンディレー回路の実施の形態を示した回路図であ
る。

【００６６】このオンディレー回路１は、従来の技術の
項にて述べたものとは、発振器３の構成が異なってい
る。すなわち、発振器３は、コンデンサＣ１（図５参
照）に代えて、ＰＵＴのアノード及び抵抗Ｒ２と接地ラ
インｂとの間に接続する可変静電容量回路３３と、安定
化電圧ラインａとＰＵＴのカソード及び接地ラインｂに
接続されると共に可変静電容量回路３３に制御信号を送
信する第２のラッチ回路３４とを備えている。

【００６７】可変静電容量回路３３は、第１のコンデン
サＣ３３１と、ゲートが第２のラッチ回路３４に接続さ
れるＮチャネルエンハンスメント型のＭＯＳＦＥＴ（Ｍ
３３）及び第２のコンデンサＣ３３２を直列に接続した
回路と、を更に並列に接続した回路にて構成している。

【００６８】第２のラッチ回路３４は、第３の抵抗Ｒ３
４１と、アノードが抵抗Ｒ３４２を介してＭＯＳＦＥＴ
（Ｍ３３）のゲートに、カソードが接地ラインｂに、ゲ
ートが抵抗Ｒ３４３を介してＰＵＴのカソードに接続さ
れるサイリスタＳＣＲ３４と、を直列に接続した回路に
て構成している。

【００６９】次に、上記構成によるオンディレー回路１
の入力端子１ａに入力電圧Ｖｉｎが入力されたときの動
作について説明する。

【００７０】オンディレー回路１の入力端子１ａに入力
電圧Ｖｉｎが与えられると、安定化電圧Ｖｓが発振器３
へ供給される。このとき、ＰＵＴはオフしているので、
サイリスタＳＣＲ３４もオフしている。よって、ＭＯＳ
ＦＥＴ（Ｍ３３）のゲートには抵抗Ｒ３４１を介して安
定化電圧Ｖｓが印加されるので、ドレイン・ソース間は
低インピーダンス状態になっている。そうすると、可変
静電容量回路３３の静電容量は、第１のコンデンサＣ３
３１と第２のコンデンサＣ３３２を並列に接続した回路
の静電容量と略等しく、低静電容量状態になっている。
すると、可変静電容量回路３３の第１のコンデンサＣ３
３１と第２のコンデンサＣ３３２は、安定化電圧Ｖｓに
よって徐々に充電されるので、ＰＵＴのアノード電位が
徐々に上昇する。したがって、ＰＵＴのアノード電位
が、ＰＵＴのゲート電位すなわち抵抗Ｒ４と抵抗Ｒ５の
接続点の電位になってＰＵＴがオンし、ＰＵＴのアノー
ド・カソード間が導通するまでの時間、すなわちディレ
ー時間ｔｄが長くなる。

【００７１】一方、ＰＵＴがオンすると抵抗Ｒ３の両端
に電圧が発生するので、その電圧が抵抗Ｒ３４３を介し
てサイリスタＳＣＲ３４のゲートに印加されて、サイリ
スタＳＣＲ３４がオンする。すると、ＭＯＳＦＥＴ（Ｍ
３３）のゲート電位が低下してＭＯＳＦＥＴ（Ｍ３３）
が高インピーダンス状態になる。よって、可変静電容量
回路３３の静電容量は、第１のコンデンサＣ３３１の静
電容量と略等しくなって、高静電容量状態に変化する。
その結果、可変静電容量回路３３の静電容量が、安定化
電圧Ｖｓによって再び充電されるまでの時間が短くなっ
て、第２の発振パルスＰ２が出力されるまでの時間が短
くなる。ところで、サイリスタＳＣＲ３４が一旦オンす
ると、オン状態を継続するから、可変静電容量回路３３
の低静電容量状態が安定して持続されるようになる。よ
って、発振器３から出力される発振パルスの発振周期Ｔ
が短い状態が安定的に継続される。その結果、論理積回
路５の出力端子１ｂには、出力電圧Ｖｏが安定して出力
されることとなる。また、この構成によれば、第１のコ
ンデンサと第２のコンデンサを並列に接続した回路の静
電容量によってディレー時間を設定することができ、ま
た、第１のコンデンサの静電容量によって発振周期を設
定することができるようになり、以って、オンディレー
回路のディレー時間の設定が容易になる。

【００７２】なお、上述した実施の形態では、可変静電
容量回路３３は、ＭＯＳＦＥＴ（Ｍ３３）を安定化電圧
ラインａ側に、第２のコンデンサＣ３３２を接地ライン
ｂ側に接続して構成しているが、ＭＯＳＦＥＴ（Ｍ３
３）と第２のコンデンサＣ３３２とを入れ替えて接続し
ても、本発明の効果が得られることは、言うまでもな
い。また、第２のラッチ回路３４は、サイリスタＳＣＲ
３４のアノードに抵抗Ｒ３４２を、ゲートに抵抗Ｒ３４
３を接続して構成しているが、抵抗Ｒ３４２及び抵抗Ｒ
３４３に代えてそれぞれ導線にて接続しても、本発明の
効果が得られることは、言うまでもない。

【００７３】図３は、請求項１及び９乃至１１に係る発
明のオンディレー回路の実施の形態を示した回路図であ
る。

【００７４】このオンディレー回路１は、従来の技術の
項にて述べたものとは、発振器３の構成が異なってい
る。すなわち、発振器３は、抵抗Ｒ５（図５参照）に代
えて、ＰＵＴのゲートと接地ラインｂとの間に接続され
てインピーダンスが変化する第２の可変インピーダンス
回路３６と、ＰＵＴのカソードと安定化電圧ラインａ及
び接地ラインｂに接続されると共に第２の可変インピー
ダンス回路３６に制御信号を送信する第３のラッチ回路
３５とを備えている。

【００７５】第３のラッチ回路３５は、入力側がＰＵＴ
のカソードと接地ラインｂとの間に接続され、出力側の
アノードが安定化電圧ラインａに接続され、出力側のカ
ソードが抵抗Ｒ３５１を介して第２の可変インピーダン
ス回路３６に、及び抵抗Ｒ３５１、抵抗Ｒ３５２を介し
て接地ラインｂに接続されるフォトサイリスタカプラＰ
Ｔにて構成している。

【００７６】第２の可変インピーダンス回路３６は、第
４の抵抗Ｒ３６１と、コレクタ、ベース、エミッタがそ
れぞれ第４の抵抗Ｒ３６１、抵抗Ｒ３５１と抵抗Ｒ３５
２との接続点、接地ラインｂに接続されるＰＮＰトラン
ジスタＱ３６及び第５の抵抗Ｒ３６２を並列に接続した
回路と、を更に直列に接続した回路にて構成している。

【００７７】次に、上記構成によるオンディレー回路１
の入力端子１ａに入力電圧Ｖｉｎが入力されたときの動
作について説明する。

【００７８】オンディレー回路１の入力端子１ａに入力
電圧Ｖｉｎが与えられると、安定化電圧Ｖｓが発振器３
へ供給される。すると、コンデンサＣ１は、安定化電圧
Ｖｓによって徐々に充電されるので、ＰＵＴのアノード
電位が徐々に上昇する。このとき、ＰＵＴはオフしてい
るので、フォトサイリスタカプラＰＴもオフしている。
そうすると、抵抗Ｒ３５２の両端には電位差が生じない
ので、ＰＮＰトランジスタＱ３６は駆動しない。よっ
て、ＰＵＴのゲート電位は、抵抗Ｒ４のインピーダンス
と、第４の抵抗Ｒ３６１と第５の抵抗Ｒ３６２とを直列
に接続した回路のインピーダンスによって分圧される電
位と略等しくなるので、第５の抵抗Ｒ３６２のインピー
ダンスによって分圧される電圧の分だけ高くなる。した
がって、ＰＵＴのアノード電位が、ＰＵＴのゲート電位
すなわち抵抗Ｒ４と第４の抵抗Ｒ３６１との接続点の電
位になるまでの時間が長くなる。その結果、ＰＵＴがオ
ンし、ＰＵＴのアノード・カソード間が導通するまでの
時間、すなわちディレー時間ｔｄが長くなる。

【００７９】一方、ＰＵＴがオンするとフォトサイリス
タカプラＰＴの入力側に入力信号が印加されるので、出
力側が導通する。すると、ＰＮＰトランジスタＱ３６が
駆動して抵抗Ｒ３６２をクランプするので、抵抗Ｒ４と
第４の抵抗Ｒ３６１との接続点の電位、すなわちＰＵＴ
のゲート電位が低下する。その結果、コンデンサＣ１
が、安定化電圧Ｖｓによって再び充電され、ＰＵＴのア
ノード電位が上昇し、ＰＵＴのゲート電位に等しくなる
までの時間が短くなるので、第２の発振パルスＰ２が出
力されるまでの時間が短くなる。ところで、フォトサイ
リスタカプラＰＴが一旦オンすると、オン状態を安定的
に継続するから、第２の可変インピーダンス回路３６の
低インピーダンス状態が安定的に持続される。よって、
発振器３から出力される発振パルスの発振周期Ｔが短い
状態が安定的に継続される。その結果、論理積回路５の
出力端子１ｂには、出力電圧Ｖｏが安定して出力される
こととなる。また、この構成によれば、第４及び第５の
抵抗を直列に接続した回路のインピーダンスによってデ
ィレー時間を設定することができ、また、第４の抵抗を
並列に接続した回路のインピーダンスによって発振周期
を設定することができるようになり、以って、オンディ
レー回路のディレー時間の設定が容易になる。

【００８０】なお、上述した実施の形態では、第２の可
変インピーダンス回路３６は、第４の抵抗Ｒ３６１を安
定化電圧ラインａ側に、ＰＮＰトランジスタＱ３６及び
第５の抵抗Ｒ３６２を並列に接続した回路を接地ライン
ｂ側に接続して構成しているが、これらを入れ替えて接
続しても、本発明の効果が得られることは、言うまでも
ない。また、第３のラッチ回路３５は、フォトサイリス
タカプラＰＴの出力側のカソードを、抵抗Ｒ３５１を介
して第２の可変インピーダンス回路３６に、及び抵抗Ｒ
３５１、抵抗Ｒ３５２を介して接地ラインｂに接続して
構成しているが、抵抗Ｒ３５１に代えてこの部分を導線
にて接続したり、抵抗Ｒ３５２を接続しないでこの部分
を開放したりしても、本発明の効果が得られることは、
言うまでもない。

【００８１】また、上述した実施の形態に係るオンディ
レー回路１にあっては、図５に示した従来例の発振器３
を構成する抵抗Ｒ５（図５参照）に代えて、この部分の
インピーダンスを高インピーダンス状態から低インピー
ダンス状態に変化するものとしているが、抵抗Ｒ４（図
５参照）に代えて、この部分のインピーダンスを低イン
ピーダンス状態から高インピーダンス状態に変化するも
のとしたり、或いは、両者を併用したりしても、本発明
の効果が得られることは、言うまでもない。

【００８２】図４は、請求項１２乃至１６に係る発明の
オンディレー回路の実施の形態を示した回路図である。

【００８３】オンディレー回路１は、ディレー時間ｔｄ
を長く設定しても確実に動作し、安定した出力電圧Ｖｏ
が出力されるようにしているものであって、入力電圧Ｖ
ｉｎを印加する入力端子１ａと、入力電圧Ｖｉｎから安
定化された安定化電圧Ｖｓを作る定電圧回路２と、最初
の発振パルスを発生させる発振器３と、最初の発振パル
スが入力されて駆動し発振周期Ｔのパルスを出力するパ
ルス出力回路６と、そのパルスを昇圧整流して電圧Ｖｄ
を発生させるダイオードＤ１及びコンデンサＣ２と、入
力Ａに入力電圧Ｖｉｎが印加されているときに入力Ｂに
電圧Ｖｄが入力されると発振して出力端子１ｂに出力電
圧Ｖｏを出力する論理積回路５とを備えている。

【００８４】この構成によるオンディレー回路１は、従
来の技術の項にて述べたものとは、増幅器４に代えて、
パルス出力回路６を備えている点が異なっている。

【００８５】パルス出力回路６は、所定の発振周期Ｔの
パルスを出力する回路であって、第４のラッチ回路６１
と、スイッチ回路６２と、発振回路６３とから構成して
いる。

【００８６】第４のラッチ回路６１は、発振器３から出
力された発振パルスが入力されて制御信号を発生させる
ものであって、アノードが抵抗Ｒ６１２を介してスイッ
チ回路６２の入力側の一端に接続され、カソードが接地
ラインｂに接続され、ゲートが抵抗Ｒ６１１を介してＰ
ＵＴのカソードに接続されるサイリスタＳＣＲ６１にて
構成している。

【００８７】スイッチ回路６２は、第４のラッチ回路６
１から発信される制御信号を受信して開閉する回路であ
って、入力側が安定化電圧ラインａと第４のラッチ回路
６１との間に接続され、出力側が安定化電圧ラインａと
発振回路６３との間に接続されるフォトカプラＰＣにて
構成している。

【００８８】発振回路６３は、安定化電圧Ｖｓが印加さ
れて所定の発振周期Ｔのパルスを出力する回路であっ
て、第６の抵抗Ｒ６３及び第３のコンデンサＣ６３を直
列に接続した回路と、第６の抵抗Ｒ６３と第３のコンデ
ンサＣ６３との接続点が接続される汎用タイマＩＣ６３
１と、を更に並列に接続した回路にて構成し、汎用タイ
マＩＣ６３１の一端をスイッチ回路６２及び第６の抵抗
Ｒ６３に接続し、同汎用タイマＩＣ６３１の他端を接地
ラインｂ及び第３のコンデンサＣ６３に接続して構成し
ている。この場合、発振回路を汎用タイマＩＣにて構成
したので、発振回路を簡単に作製することができ、以っ
て、オンディレー回路を低コストにて提供することがで
きるようになる。

【００８９】次に、上記構成によるオンディレー回路１
の入力端子１ａに入力電圧Ｖｉｎが入力されたときの動
作について説明する。

【００９０】オンディレー回路１の入力端子１ａに入力
電圧Ｖｉｎが与えられると、前述したように、発振器３
のＰＵＴがオンし、抵抗Ｒ３の両端に電圧が発生する。
この電圧は、抵抗Ｒ６１１を介してサイリスタＳＣＲ６
１のゲートに印加されるので、サイリスタＳＣＲ６１が
オンする。すると、フォトカプラＰＣの入力側に電流が
流れて、フォトカプラＰＣの出力側が導通するので、発
振回路６３が確実に駆動して、短い発振周期Ｔのパルス
を出力するようになる。そして、このパルスは、ダイオ
ードＤ１とコンデンサＣ２により昇圧整流されて、論理
積演算発振器５１の入力Ｂへ電圧Ｖｄとして入力される
ので、出力端子１ｂに出力電圧Ｖｏが出力される。

【００９１】上記構成によると、発振器３から最初の発
振パルスＰ１が出力されるまでの時間によってディレー
時間ｔｄがほぼ決定された後、パルス出力回路６が短い
発振周期Ｔのパルスを出力するので、論理積回路５を構
成する論理積演算発振器５１の入力Ｂへ入力される電圧
Ｖｄの電圧低下が僅かになる。その結果、オンディレー
回路１の出力端子１ｂに出力される出力電圧Ｖｏが安定
するようになる。また、ディレー時間と、論理積回路に
入力するパルスの発振周期とを、全く別々に設定するこ
とができるようになり、オンディレー回路の回路定数の
設計が容易になる。

【００９２】

【発明の効果】請求項１に係る発明のオンディレー回路
にあっては、そのオンディレー回路の発振器に備えら
れ、ディレー時間及び発振パルスの発振周期を決定する
回路要素が、その回路定数を変化させるものとした。そ
の結果、変化前の回路定数によってディレー時間を所望
の時間に設定することができ、また、変化後の回路定数
によって発振パルスの発振周期を短くし、出力端子に出
力される出力電圧を安定させられるようになる。

【００９３】請求項２に係る発明のオンディレー回路に
あっては、請求項１記載の構成において、安定化電圧ラ
インとＰＵＴのアノードとの間に接続される第１の可変
インピーダンス回路のインピーダンスを、高インピーダ
ンス状態から低インピーダンス状態に変化するものとし
た。その結果、第１の可変インピーダンス回路が高イン
ピーダンス状態のときにディレー時間が決定され、その
後、第１の可変インピーダンス回路が低インピーダンス
状態に変化するので、発振パルスの発振周期が短くなっ
て出力電圧が安定するようになる。

【００９４】請求項３に係る発明のオンディレー回路に
あっては、請求項２記載の構成において、第１のラッチ
回路をサイリスタにて構成した。その結果、第１の可変
インピーダンス回路に送られる制御信号が安定するの
で、第１の可変インピーダンス回路を低インピーダンス
状態に保つことが容易になり、以って、出力電圧を一層
安定させることができる。

【００９５】請求項４に係る発明のオンディレー回路に
あっては、請求項２又は３記載の構成において、第１の
可変インピーダンス回路を、第１の抵抗と、Ｐチャネル
エンハンスメント型のＭＯＳＦＥＴ及び第２の抵抗を直
列に接続した回路と、を更に並列に接続した回路にて構
成した。その結果、第１の抵抗のインピーダンスによっ
てディレー時間を設定することができ、また、第１及び
第２の抵抗を並列に接続した回路のインピーダンスによ
って発振周期を設定することができるようになり、以っ
て、オンディレー回路のディレー時間の設定が容易にな
る。

【００９６】請求項５に係る発明のオンディレー回路に
あっては、請求項４記載の構成において、ＭＯＳＦＥＴ
に代えて、ＰＮＰトランジスタにて第１の可変インピー
ダンス回路を構成している。その結果、第１の可変イン
ピーダンス回路を、バイポーラプロセスのみによって形
成することができて、半導体プロセスによる製造工程が
簡略になり、以って、製造コストを低減することができ
る。

【００９７】請求項６に係る発明のオンディレー回路に
あっては、請求項１記載の構成において、ＰＵＴのアノ
ードと低電圧ラインとの間に接続される可変静電容量回
路の静電容量を、高静電容量状態から低静電容量状態に
変化するものとした。その結果、可変静電容量回路が高
静電容量状態のときにディレー時間が決定され、その
後、可変静電容量回路が低静電容量状態に変化するの
で、発振パルスの発振周期が短くなって出力電圧が安定
するようになる。

【００９８】請求項７に係る発明のオンディレー回路に
あっては、請求項６記載の構成において、第２のラッチ
回路を、第３の抵抗とサイリスタとを直列に接続した回
路にて構成し、その接続点を可変静電容量回路に接続し
たものとしている。その結果、可変静電容量回路に送ら
れる制御信号が安定するので、可変静電容量回路を低静
電容量状態に保つことが容易になり、以って、出力電圧
を一層安定させることができる。

【００９９】請求項８に係る発明のオンディレー回路に
あっては、請求項６又は７記載の構成において、可変静
電容量回路を、第１のコンデンサと、Ｎチャネルエンハ
ンスメント型のＭＯＳＦＥＴ及び第２のコンデンサを直
列に接続した回路と、を更に並列に接続した回路にて構
成している。その結果、第１のコンデンサと第２のコン
デンサを並列に接続した回路の静電容量によってディレ
ー時間を設定することができ、また、第１のコンデンサ
の静電容量によって発振周期を設定することができるよ
うになり、以って、オンディレー回路のディレー時間の
設定が容易になる。

【０１００】請求項９に係る発明のオンディレー回路に
あっては、請求項１記載の構成において、ＰＵＴのゲー
トと低電圧ラインとの間に接続される第２の可変インピ
ーダンス回路でのインピーダンスを、高インピーダンス
状態から低インピーダンス状態に変化するものとした。
その結果、第２の可変インピーダンス回路が高インピー
ダンス状態のときにディレー時間が決定され、その後、
第２の可変インピーダンス回路が低インピーダンス状態
に変化するので、発振パルスの発振周期が短くなって出
力電圧が安定するようになる。

【０１０１】請求項１０に係る発明のオンディレー回路
にあっては、請求項９記載の構成において、第３のラッ
チ回路をフォトサイリスタカプラにて構成した。その結
果、第２の可変インピーダンス回路に送られる制御信号
が安定するので、第２の可変インピーダンス回路を低イ
ンピーダンス状態に保つことが容易になり、以って、出
力電圧を一層安定させることができる。

【０１０２】請求項１１に係る発明のオンディレー回路
にあっては、請求項９又は１０記載の構成において、第
２の可変インピーダンス回路を、第４の抵抗と、ＰＮＰ
トランジスタ及び第５の抵抗を並列に接続した回路と、
を更に直列に接続した回路にて構成した。その結果、第
４及び第５の抵抗を直列に接続した回路のインピーダン
スによってディレー時間を設定することができ、また、
第４の抵抗を並列に接続した回路のインピーダンスによ
って発振周期を設定することができるようになり、以っ
て、オンディレー回路のディレー時間の設定が容易にな
る。

【０１０３】請求項１２に係る発明のオンディレー回路
にあっては、発振器から出力される発振パルスが入力さ
れて駆動し所定のパルスを出力するパルス出力回路を備
えさせた。その結果、ディレー時間と、論理積回路に入
力するパルスの発振周期とを、全く別々に設定すること
ができるようになり、オンディレー回路の回路定数の設
計が容易になる。

【０１０４】請求項１３に係る発明のオンディレー回路
にあっては、請求項１２記載の構成において、パルス出
力回路を、発振パルスが入力されて制御信号を発生させ
る第４のラッチ回路と、その制御信号によって開閉する
スイッチ回路と、同スイッチ回路が閉じたときに安定化
電圧が印加されてパルスを出力する発振回路と、から構
成した。その結果、発振器から発振パルスが出力される
と、パルス出力回路が起動して、短い発振周期のパルス
を発生させるようになるので、オンディレー回路が出力
する出力電圧を安定させることができるようになる。

【０１０５】請求項１４に係る発明のオンディレー回路
にあっては、請求項１３記載の構成において、第４のラ
ッチ回路をサイリスタにて構成した。その結果、発振器
から発振パルスが出力されると、パルス出力回路が確実
に作動するようになるので、オンディレー回路が出力す
る出力電圧を一層安定させることができるようになる。

【０１０６】請求項１５に係る発明のオンディレー回路
にあっては、請求項１３又は１４記載の構成において、
スイッチ回路をフォトカプラにて構成している。その結
果、発振回路を確実に駆動することができるので、パル
ス出力回路が確実に動作することができるようになる。

【０１０７】請求項１６に係る発明のオンディレー回路
にあっては、請求項１３乃至１５記載の構成において、
発振回路を汎用タイマＩＣにて構成した。その結果、発
振回路を簡単に作製することができ、以って、オンディ
レー回路を低コストにて提供することができるようにな
る。

【図面の簡単な説明】

【図１】請求項１乃至５に係る発明のオンディレー回路
の実施の形態を示した回路図である。

【図２】請求項１及び６乃至８に係る発明のオンディレ
ー回路の実施の形態を示した回路図である。

【図３】請求項１及び９乃至１１に係る発明のオンディ
レー回路の実施の形態を示した回路図である。

【図４】請求項１２乃至１６に係る発明のオンディレー
回路の実施の形態を示した回路図である。

【図５】従来例のオンディレー回路を示した回路図であ
る。

【図６】オンディレー回路のタイムチャートを示した図
である。

【符号の説明】

１オンディレー回路３発振器３１第１の可変インピーダンス回路Ｒ３１１第１の抵抗Ｒ３１２第２の抵抗Ｍ３１Ｐチャネルエンハンスメント型のＭＯＳＦ
ＥＴ３２第１のラッチ回路ＳＣＲ３２サイリスタ３３可変静電容量回路Ｃ３３１第１のコンデンサＣ３３２第２のコンデンサＭ３３Ｎチャネルエンハンスメント型のＭＯＳＦ
ＥＴ３４第２のラッチ回路Ｒ３４１第３の抵抗ＳＣＲ３４サイリスタ３５第３のラッチ回路ＰＴフォトサイリスタカプラ３６第２の可変インピーダンス回路Ｒ３６１第４の抵抗Ｒ３６２第５の抵抗Ｑ３６ＰＮＰトランジスタ５論理積回路６パルス出力回路６１第４のラッチ回路ＳＣＲ６１サイリスタ６２スイッチ回路ＰＣフォトカプラ６３発振回路Ｒ６３第６の抵抗Ｃ６３第３のコンデンサ６３１汎用タイマＩＣａ安定化電圧ラインｂ低電圧ライン（接地ライン）

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J001 AA01 AA02 AA03 AA04 AA06 AA07 BB00 BB02 BB08 BB20 CC02 DD01 DD04 5J055 AX38 AX55 BX21 BX30 DX04 DX53 EX06 EX07 EX09 EY03 EY10 EY13 EY17 EY21 EY27 EY28 EZ00 EZ15 EZ25 EZ28 EZ31 EZ50 FX02 GX01 5J098 AA03 AA11 AC18 AD05 FA02

Claims

【特許請求の範囲】

【請求項１】ＰＵＴ及びそのＰＵＴに接続されてディ
レー時間を決定する回路要素によって構成するととも
に、入力電源からの電源供給によって生成された安定化
電圧が印加される安定化電圧ラインと低電圧ラインとの
間に接続されて作動して、所定の発振周期の発振パルス
を発生させる発振器と、一方の入力端子に入力電圧があ
るときに、前記発振パルスが他方の入力端子に入力され
るとその状態を記憶すると同時に所定のディレー時間に
出力電圧を発生させる論理積回路と、を備えたオンディ
レー回路であって、前記回路要素は、前記発振パルスが入力されて、その回
路定数を変化させるものとしたことを特徴とするオンデ
ィレー回路。
【請求項２】前記回路要素を、安定化電圧ラインと前
記ＰＵＴのアノードとの間に接続されてインピーダンス
が変化する第１の可変インピーダンス回路とし、そのイ
ンピーダンスを、前記発振パルスに応じて出力される第
１のラッチ回路からの制御信号によって高インピーダン
ス状態から低インピーダンス状態に変化するようにした
ことを特徴とする請求項１記載のオンディレー回路。
【請求項３】前記第１のラッチ回路を、アノード、カ
ソード、ゲートがそれぞれ前記第１の可変インピーダン
ス回路、低電圧ライン、前記ＰＵＴのカソードに接続さ
れるサイリスタにて構成した請求項２記載のオンディレ
ー回路。
【請求項４】前記第１の可変インピーダンス回路を、
第１の抵抗と、ソース、ドレイン、ゲートがそれぞれ前
記安定化電圧ライン側、低電圧ライン側、前記第１のラ
ッチ回路に接続されるＰチャネルエンハンスメント型の
ＭＯＳＦＥＴ及び第２の抵抗を直列に接続した回路と、
を更に並列に接続した回路にて構成した請求項２又は３
記載のオンディレー回路。
【請求項５】前記ＭＯＳＦＥＴに代えて、エミッタ、
コレクタ、ベースがそれぞれ安定化電圧ライン側、低電
圧ライン側、前記第１のラッチ回路に接続されるＰＮＰ
トランジスタにて構成した請求項４記載のオンディレー
回路。
【請求項６】前記回路要素を、前記ＰＵＴのアノード
と低電圧ラインとの間に接続されて静電容量が変化する
可変静電容量回路とし、その静電容量を、前記発振パル
スに応じて出力される第２のラッチ回路からの制御信号
によって高静電容量状態から低静電容量状態に変化する
ようにしたことを特徴とする請求項１記載のオンディレ
ー回路。
【請求項７】前記第２のラッチ回路を、第３の抵抗
と、アノード、カソード、ゲートがそれぞれ前記第３の
抵抗、低電圧ライン、前記ＰＵＴのカソードに接続され
るサイリスタと、を直列に接続した回路にて構成し、そ
の接続点を前記可変静電容量回路に接続したものとした
請求項６記載のオンディレー回路。
【請求項８】前記可変静電容量回路を、第１のコンデ
ンサと、ゲートが前記第３の抵抗と前記サイリスタとの
接続点に接続されるＮチャネルエンハンスメント型のＭ
ＯＳＦＥＴ及び第２のコンデンサを直列に接続した回路
と、を更に並列に接続した回路にて構成した請求項６又
は７記載のオンディレー回路。
【請求項９】前記回路要素を、前記ＰＵＴのゲートと
低電圧ラインとの間に接続されてインピーダンスが変化
する第２の可変インピーダンス回路とし、そのインピー
ダンスを、前記発振パルスに応じて出力される第３のラ
ッチ回路からの制御信号によって高インピーダンス状態
から低インピーダンス状態に変化する変化するようにし
たことを特徴とする請求項１記載のオンディレー回路。
【請求項１０】前記第３のラッチ回路を、入力側が前
記ＰＵＴのカソードと低電圧ラインとの間に接続され、
出力側が前記安定化電圧ラインと前記第２の可変インピ
ーダンス回路との間に接続されるフォトサイリスタカプ
ラにて構成した請求項９記載のオンディレー回路。
【請求項１１】前記第２の可変インピーダンス回路
を、第４の抵抗と、コレクタ、ベース、エミッタがそれ
ぞれ前記第４の抵抗、前記第３のラッチ回路、低電圧ラ
インに接続されるＰＮＰトランジスタ及び第５の抵抗を
並列に接続した回路と、を更に直列に接続した回路にて
構成した請求項９又は１０記載のオンディレー回路。
【請求項１２】ＰＵＴ及びそのＰＵＴに接続されてデ
ィレー時間を決定する回路要素によって構成するととも
に、入力電源からの電源供給によって生成された安定化
電圧が印加される安定化電圧ラインと低電圧ラインとの
間に接続されて作動し、発振パルスを発生させる発振器
と、該発振パルスが入力されて駆動し所定のパルスを出
力するパルス出力回路と、一方の入力端子に入力電圧が
あるときに、他方の入力端子に入力される前記パルスを
記憶すると同時に、所定のディレー時間に出力電圧を発
生させる論理積回路と、を備えたことを特徴とするオン
ディレー回路。
【請求項１３】前記パルス出力回路を、前記発振パル
スが入力されて制御信号を発生させる第４のラッチ回路
と、その制御信号によって開閉するスイッチ回路と、同
スイッチ回路が閉じたときに安定化電圧が印加されて前
記パルスを出力する発振回路と、から構成した請求項１
２記載のオンディレー回路。
【請求項１４】前記第４のラッチ回路を、アノード、
カソード、ゲートがそれぞれ前記スイッチ回路、低電圧
ライン、前記ＰＵＴのカソードに接続されるサイリスタ
にて構成した請求項１３記載のオンディレー回路。
【請求項１５】前記スイッチ回路を、入力側が安定化
電圧ラインと前記第４のラッチ回路との間に接続され、
出力側が安定化電圧ラインと前記発振回路との間に接続
されるフォトカプラにて構成した請求項１３又は１４記
載のオンディレー回路。
【請求項１６】前記発振回路を、第６の抵抗及び第３
のコンデンサを直列に接続した回路と、前記第６の抵抗
と前記第３のコンデンサとの接続点が接続される汎用タ
イマＩＣと、を更に並列に接続した回路にて構成し、前
記汎用タイマＩＣの一端を前記スイッチ回路及び前記第
６の抵抗に接続し、同汎用タイマＩＣの他端を低電圧ラ
イン及び前記第３のコンデンサに接続して構成した請求
項１３乃至１５のいずれかに記載のオンディレー回路。