JP2003140973A5

JP2003140973A5 -

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Publication number: JP2003140973A5
Application number: JP2002203097A
Authority: JP
Filing date: 2002-07-11
Publication date: 2005-06-02

Description

以上のように、本実施の形態２の半導体集積回路によれば、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐを入力する複数の入力端子９，１０と、前記入力端子９，１０からの入力の組み合わせをチェックする演算回路２１とを設け、前記複数の入力端子９，１０に、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを入力しなければ、秘匿データが外部に出力されないようにしたので、半導体集積回路１ａ内の記憶部５に格納された第三者に公開したくない秘匿データを強固に保護することができ、一方、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを知り得る者（秘匿データを参照すること、あるいは秘匿データを使用して半導体集積回路１ａを動作させることを許可された者）が回路検査する際には、前記秘匿データを容易に外部に読み出すことができ、回路検査を容易に行うことができる。

そして、前記切替制御信号Ｃ１を受け取ったアドレス信号選択回路４は、該切替制御信号Ｃ１に従って、アドレス信号Ｂ１〜Ｂｎを選択する。そして、記憶部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ１〜Ｄｍを出力する。
そして、記憶部５から読み出された秘匿データＤ１〜Ｄｍは、検査用出力端子８から外部へ出力される。

以上のように、本実施の形態３の半導体集積回路によれば、複数の入力端子９，１０と、前記入力端子９，１０から入力される複数のデータ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐが正しい組み合わせである時のみ、秘匿データを外部から直接読み出すことができる切替制御信号Ｃ１を生成する演算回路１１と、を設け、前記入力端子９，１０に、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを入力しなければ、前記演算回路１１において、秘匿データを外部から直接読み出せる切替制御信号Ｃ１を生成しないようにしたので、半導体集積回路１ｂ内の記憶部５に格納された第三者に公開したくない秘匿データを強固に保護することができ、一方、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを知り得る者（秘匿データを参照すること、あるいは該秘匿データを使用して半導体集積回路１ｂを動作させることを許可された者）が回路検査する際には、前記秘匿データを容易に読み出すことができ、回路検査を容易に行うことができる。

具体的に述べると、秘匿データを外部へ読み出すことができる期間を、たとえば、カウント回数が１００回から１１０回までの間であると設定した場合、前記タイミング検出回路１２は、そのカウント数が１００回から１１０回までの間のみ、記憶部５に格納されている秘匿データを外部から直接読み出すことができる切替制御信号Ｃ１を生成して、アドレス信号選択回路４へ出力する。そして、記憶部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ１〜Ｄｍを出力する。
そして、記憶部５から読み出された秘匿データＤ１〜Ｄｍは、検査用出力端子８から外部へ出力される。

以上のように、本実施の形態４の半導体集積回路によれば、外部より直接秘匿データを読み出すことができる切替制御信号Ｃ１をある一定の期間のみ生成するタイミング回路１２を設け、該切替制御信号Ｃ１により選択される、秘匿データを読み出すアドレス信号Ｂ１〜Ｂｎを所定の期間のみ有効とし、秘匿データを外部へ読み出すことができる期間を制限するようにしたので、半導体集積回路１ｃ内の記憶部５に格納された第三者に公開したくない秘匿データを強固に保護することができ、一方、その切替制御信号Ｃ１が生成される所定期間を知り得る者（秘匿データを参照すること、あるいは該秘匿データを使用して半導体集積回路１ｃを動作させることを許可された者）が回路検査する際には、前記秘匿データを容易に読み出すことができ、回路検査を容易に行うことができる。

また、図５に示すように、前述した実施の形態１の半導体集積回路１において、記憶部５から出力される秘匿データに対して一定の秘密法則に従った演算を行う演算回路６の代わりに、本実施の形態４によるタイミング検出回路１２、及び選択回路２２を設け、前記タイミング検出回路１２において予め設定された期間のみ、前記選択回路２２が秘匿データＤ１〜Ｄｍを検査用出力端子８より出力するようにしても、同様の効果を上げることが可能である。

図６は、本発明の実施の形態５による半導体集積回路の構成を示す図である。
図６において、半導体集積回路１ｄは、通常使用時に使用するアドレス信号Ａ１〜Ａｎを生成するアドレス生成回路２と、回路検査時に使用する外部から入力されるアドレス信号Ｂ１〜Ｂｎの入力端子であるアドレス入力端子３と、切替制御信号Ｃ１に応じて前記アドレス信号Ａ１〜Ａｎもしくはアドレス信号Ｂ１〜Ｂｎのいずれかを選択するアドレス信号選択回路４と、前記切替制御信号Ｃ１の入力端子である制御信号入力端子７と、第三者に公開したくない秘匿データを格納し、アドレス信号選択回路４から出力されるアドレス信号により、格納されている任意の秘匿データを読み出すことができる記憶部５と、特定の電圧や電流の印加などを行うことによって導通している経路を切断可能なヒューズ１３、１６と、アドレス入力端子３から入力されるアドレス信号Ｂ１〜Ｂｎをヒューズ１３に伝播させる配線１４と、ヒューズ１３とアドレス信号選択回路４とを接続する配線１５と、前記記憶部５から出力されるデータＤ１〜Ｄｍをヒューズ１６に伝播させる配線１７と、該ヒューズ１６と検査用出力端子８とを接続する配線１８とから構成される。

図７は、本発明の実施の形態６による半導体集積回路の構成を示す図である。
図７において、半導体集積回路１ｅは、通常使用時に使用するアドレス信号Ａ１〜Ａｎを生成するアドレス生成回路２と、回路検査時に使用する外部から入力されるアドレス信号Ｂ１〜Ｂｎのウエハ上での入力端子であるアドレス入力端子３と、切替制御信号Ｃ１に応じて前記アドレス信号Ａ１〜Ａｎもしくはアドレス信号Ｂ１〜Ｂｎを選択するアドレス信号選択回路４と、前記切替制御信号Ｃ１のウエハ上での入力端子である切替制御信号入力端子７と、第三者から保護したい秘匿データを格納し、アドレス信号選択回路４から出力されるアドレス信号により、格納されている任意の秘匿データを読み出すことができる記憶部５と、選択された秘匿データＤ１〜Ｄｍを半導体集積回路１ｅの外部へ出力するウエハ上での出力端子である検査用出力端子８と、から構成される。なお、ここでいうウエハ上とは、半導体集積回路１ｅをパッケージに組み立てる際にボンディングされないことを意味する。

図１１は、本実施の形態１２による半導体集積回路の構成を示す図である。
図１１において、本実施の形態１２における半導体集積回路１００ｃは、第三者に公開したくない秘匿データを格納した内蔵ＲＯＭ（記憶部）４０１と、前記内蔵ＲＯＭ４０１と同等のデータを、その内部のＲＯＭ（図示せず）等にもつＤＳＰ（情報処理装置）４０２と、外部端子４０３と、からなる。